JP4356201B2 - 適応歪み補償装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、歪み補償装置、特に高周波電力増幅器に適用し得る適応歪み補償装置に関する。
【０００２】
【従来の技術】
近年の通信の高速化、大容量化にともない、デジタル無線通信機器における送信電力増幅器に求められる線形性の要求は厳しくなりつつあり、これは、同時に、電力増幅器の電力効率の向上を妨げる事態を生じせしめている。
【０００３】
一方、デジタル携帯電話機の連続通話時間は、長時間化の一途をたどっており、新しいデジタル無線通信機器の市場投入においては、製品競争力の点から、その使用時間の長時間化を無視できなくなりつつある。ここに至って、歪み補償の技術を導入して、電力効率の向上を図る動きが活発になりつつある。しかるに、当該技術は、その回路規模において、極めて膨大なものとなり、小型軽量を長所とする携帯電話機においては、実現が難しいものとなっている。
【０００４】
また、携帯電話機の特質上、使用される環境が劇的に変動するため、歪み補償も、この劇的な環境変動に追従する、即ち適応歪み補償とすることが必須であり、小型化とあいまって、極めて重要な課題となっている。
【０００５】
従来の技術としては、プレディストーションを適応化したもの、フィードフォワードを適応化したものなど幾つかの報告があるが、本発明は、プレディストーションに用いる適応歪み補償装置であるため、この分野における従来例を幾つか示す。
【０００６】
第１の従来例として、例えば、1992.European Microwave Conference．Vol.22,pp.1125-pp.1130,"Power amplifier Adaptive Linearization Using Predistor-tion with Polynomial." がある。図１７に、ここで紹介されている適応歪み補償装置のブロック図を示す。
【０００７】
図１７において、歪みを補償すべき電力増幅器ＰＡの非線型入出力特性を、Ｖｏｕｔ＝Ａ（Ｖｉｎ）と表した場合、入力ベースバンド信号Ｉ、Ｑは、このＡ（Ｖｉｎ）を線形化する関数回路Ｈ（Ｉ，Ｑ）を用いて演算を行ない、その演算結果Ｉ’、Ｑ’をデジタル／アナログ変換器Ｄ／Ａにてアナログ化すると同時に、高周波帯に変換し、電力増幅器ＰＡに入力せしめる。その増幅出力Ｖｏｕｔを検出し、復調器ＤＥＭにてベースバンド帯に変換して、信号Ｉｆ、Ｑｆを得る。
【０００８】
ここで、適応補償は、入力信号Ｉ、Ｑと、検出信号Ｉｆ、Ｑｆとを比較し、差分がゼロとなるように線形化の関数Ｈ（Ｉ，Ｑ）に含まれる定数を調整する。この差分が正しくゼロとなるまで、この操作を繰返し、関数Ｈ（Ｉ，Ｑ）に含まれる定数を最終的に最適な値に決定する。
【０００９】
第２の従来例として、例えばIEEE Transaction on Vechicular Technologies,Vol.43,No.2,1994,May,pp.323-pp.332."Adaptive Linearization Using Pre- distortion" がある。図１８に、ここで紹介されている適応歪み補償装置のブロック図を示す。
【００１０】
図１８において、説明を容易にするために、図１７における信号と同じ働きの信号は、同じ符号で図示している。入力信号Ｉ、Ｑに対して、変換テーブルＴｂｌをアクセスすることによりデータ信号変換を行ない、電力増幅器ＰＡを線形化し得るデータＩ’、Ｑ’を得て、電力増幅器ＰＡに入力せしめている。その増幅出力Ｖｏｕｔを検出し、復調器ＤＥＭにてベースバンド帯に変換して信号Ｉｆ、Ｑｆを得るようにしている。
【００１１】
ここで、適応補償は、入力信号Ｉ、Ｑと検出信号Ｉｆ、Ｑｆとを比較し、すなわち、減算器ＳＵＢにおける入力信号Ｉ、Ｑと、検出信号Ｉｆ、Ｑｆとの差分ｅｎがゼロとなるように、テーブルＴｂｌをアクセスするアドレスを調整するためのアドレス生成部Ａｄｒｓを有する。そして、この差分ｅｎが正しくゼロとなるまで、アドレス生成部Ａｄｒｓを繰り返し調整し、変換テーブルＴｂｌをアクセスするアドレス値を最適化する。
【００１２】
【発明が解決しようとする課題】
上述した第１及び第２の従来例では、線形化関数に含まれる定数あるいは、線形化テーブルをアクセスするアドレスを最適化しているが、いずれの例も、電力増幅器の出力をベースバンド帯に変換を行うための復調器が必要になる。一般にこの復調器は直交復調器を使用するために、回路規模が膨大になると言う欠点がある。
【００１３】
かかる点に鑑み、本発明は、電力増幅器の出力をベースバンド帯への変換を、直交復調器を用いずに行うことのできる適応歪み補償装置を提案しようとするものである。
【００１４】
【課題を解決するための手段】
第１の本発明は、包絡線が変動する高周波入力信号が供給されて、第１の包絡線検出信号が得られる第１の包絡線検出手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した振幅補正データ信号を読み出すことのできる第１の記憶手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した出力データ信号を読み出すことができると共に、書込みデータ信号が書き込まれる読出し書込み記憶手段と、その読出し書込み記憶手段から読出された出力データ信号をラッチするラッチ手段と、歪みを補償すべき電力増幅器の出力信号が供給されて、第２の包絡線検出信号が得られる第２の包絡線検出手段と、第１及び第２の包絡線検出信号の差分の正負に応じて、デジタルの＋１、−１を出力する差分符号検出論理変換手段と、ラッチ手段及び差分符号検出論理変換手段の各出力信号を加算して、読出し書込み記憶手段に書き込む書込みデータ信号としての第１の加算出力信号を得る第１の加算手段と、第１の記憶手段及びラッチ手段の各出力信号を加算して、第２の加算出力信号を得る第２の加算手段と、第２の加算出力信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第１のデジタル／アナログ変換・雑音除去手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した位相補正データ信号を読み出すことのできる第２の記憶手段と、その第２の記憶手段よりの読出された位相補正データ信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第２のデジタル／アナログ変換・雑音除去手段と、高周波入力信号が所定時間遅延された後に供給されて、第２のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過位相が制御される可変移相手段と、その可変移相手段の出力信号が供給されて、第１のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過利得が制御される利得可変手段とを有し、その利得可変手段の出力信号が電力増幅器に供給されるようにした適応歪み補償装置である。
【００１５】
かかる第１の本発明によれば、包絡線が変動する高周波入力信号が第１の包絡線検出手段に供給されて、第１の包絡線検出信号が得られる。第１の包絡線検出信号に基づくアドレス信号を、第１の記憶手段に供給することによって、そのアドレス信号に対応した振幅補正データ信号を読み出す。第１の包絡線検出信号に基づくアドレス信号を、読出し書込み記憶手段に供給することによって、そのアドレス信号に対応した出力データ信号を読み出すと共に、書込みデータ信号がその読出し書込み記憶手段に書き込まれる。読出し書込み記憶手段から読出された出力データ信号をラッチ手段によってラッチする。歪みを補償すべき電力増幅器の出力信号が第２の包絡線検出手段に供給されて、第２の包絡線検出信号が得られる。差分符号検出論理変換手段は、第１及び第２の包絡線検出信号の差分の正負に応じて、デジタルの＋１、−１を出力する。第１の加算手段は、ラッチ手段及び差分符号検出論理変換手段の各出力信号を加算して、読出し書込み記憶手段に書き込む書込みデータ信号としての第１の加算出力信号を得る。第２の加算手段は、第１の記憶手段及びラッチ手段の各出力信号を加算して、第２の加算出力信号を得る。第１のデジタル／アナログ変換・雑音除去手段は、第２の加算出力信号をデジタル／アナログ変換すると共にデジタル雑音を除去する。第１の包絡線検出信号に基づくアドレス信号を、第２の記憶手段に供給することによって、そのアドレス信号に対応した位相補正データ信号を読み出す。第２のデジタル／アナログ変換・雑音除去手段は、第２の記憶手段よりの読出された位相補正データ信号をデジタル／アナログ変換すると共にデジタル雑音を除去する。高周波入力信号が所定時間遅延された後に、可変移相手段に供給されて、第２のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過位相が制御される。その可変移相手段の出力信号が利得可変手段に供給されて、第１のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過利得が制御される。利得可変手段の出力信号が電力増幅器に供給される。
【００１６】
第２の本発明は、第１の本発明の適応歪み補償装置において、高周波入力信号及び電力増幅器の出力信号の位相差が検出される位相差検出手段と、その位相差検出手段よりの検出出力信号をアドレス信号として供給して、そのアドレス信号に対応した出力データ信号を読み出すことのできる第３の記憶手段と、第２及び第３の記憶手段の各出力信号を加算して、第３の加算出力信号を得る第３の加算手段とを有し、第３の加算出力信号を第２のデジタル／アナログ変換・雑音除去手段に供給するようにした適応歪み補償装置である。
【００１７】
【発明の実施の形態】
以下に、図面を参照して、本発明の実施の形態の適応歪み補償装置の一例を詳細に説明する。図１は、その適応歪み補償装置の一例を示すブロック図である。この図１の適応歪み補償装置には、以下に述べる４つの経路がある。
【００１８】
第１の経路▲１▼は、振幅歪を補正する経路であり、入力端子Ｔ１からの、包絡線が変動する高周波入力信号Ｓ１の一部を入力とし、その包絡線Ｓ２を検出する第１の包絡線検出部ＤＥＴ１と、この検出された包絡線Ｓ２をデジタイズし、デジタル信号Ｓ３を出力するアナログ／デジタル変換器Ａ／Ｄ１と、このデジタル信号Ｓ3 をアドレスとして入力し、このアドレスに対応した振幅補正データ（振幅補正用として予め格納されたデータ）Ｓ７を読出して出力する第１のメモリＭ１と、そのメモリＭ１の出力Ｓ７及び後述するデジタル信号Ｓ３７を加算する加算器ＡＤＤ２と、その加算出力Ｓ９をアナログ信号Ｓ１０に変換するデジタル／アナログ変換器Ｄ／Ａ１と、そのアナログ信号Ｓ１０に含まれるデジタル雑音を除去する低域通過フィルタＬＰＦ１とからなる経路である。
【００１９】
第２の経路▲２▼は、位相歪を補正する経路であり、アナログ／デジタル変換器Ａ／Ｄ１よりのデジタル信号Ｓ３をアドレスとして入力し、そのアドレスに対応した位相補正データ（位相補正用として予め格納されたデータ）Ｓ４を読出して出力する第２のメモリＭ２と、このメモリＭ２の出力Ｓ４をアナログ信号Ｓ５に変換するデジタル／アナログ変換器Ｄ／Ａ２と、そのアナログ信号Ｓ５に含まれるデジタル雑音を除去する低域通過フィルタＬＰＦ２とからなる経路である。
【００２０】
第３の経路▲３▼は、振幅歪の適応補償を行う経路であり、歪みを補償すべき電力増幅器ＰＡの出力Ｓ３０の包絡線Ｓ３１を検出する第２の包絡線検出部ＤＥＴ２と、第１の包絡線検出部ＤＥＴ１によって検出された包絡線Ｓ２及び第２の包絡線検出部ＤＥＴ２によって検出された包絡線Ｓ３１の差を、差信号Ｓ３２として出力するアナログの減算器ＳＵＢと、その信号Ｓ３２の符号を検出し、その符号検出出力Ｓ３３を出力する符号検出器ＣＭＰと、この信号Ｓ３３が正値を示す場合には、デジタルの＋１を、また負値を示す場合には、デジタルの−１を信号Ｓ３４として出力する論理変換部Ｌｇｃと、後述のラッチ回路ＬＣＨよりの信号Ｓ３７と、論理変換部Ｌｇｃよりの信号Ｓ３４とをデジタル加算する第１の加算器ＡＤＤ１と、アナログ／デジタル変換器Ａ／Ｄ１よりのデジタル信号Ｓ３をアドレスとし、格納されているデータを読み出して信号Ｓ３６として出力すると共に、後述する信号Ｓ３５が書き込まれる読出し書込みメモリＲＡＭ１と、そのメモリＲＡＭ１の出力Ｓ３６をラッチして、ラッチ信号Ｓ３７を出力するラッチ回路ＬＣＨと、信号Ｓ３７及びメモリＭ１よりの信号Ｓ７とをデジタル加算して、加算信号Ｓ９を出力する第２の加算器ＡＤＤ２と、その加算信号Ｓ９をアナログ変換してアナログ信号Ｓ１０を出力する第１のデジタル／アナログ変換器Ｄ／Ａ１と、そのアナログ信号Ｓ１０を入力して、デジタル雑音の除去された信号Ｓ１１を出力する第１の低域通過フィルタＬＰＦ１とからなる経路である。
【００２１】
第４の経路▲４▼は、高周波信号の通過する経路であり、入力端子Ｔ１からの高周波信号Ｓ１を入力とし、所定時間遅延せしめられた信号Ｓ２０を出力とする遅延素子ＤＬと、この遅延素子ＤＬの出力Ｓ２０を入力とし、その制御端子に供給される第２の低域通過フィルタＬＰＦ２の出力Ｓ６に応じて移相せしめられた信号Ｓ２１を出力する移相器ＰＨと、その移相器ＰＨの出力Ｓ２１を入力とし、その制御端子に供給される第１の低域通過フィルタＬＰＦ１の出力Ｓ１１にに依存して通過利得が可変される利得可変部ＡＭと、この利得可変部ＡＭの出力Ｓ２２を入力とし、その歪みを補正して信号Ｓ３０を出力とする電力増幅器ＰＡとからなる経路である。
【００２２】
次に、この図１の適応歪み補償装置の動作を説明する。始めに、第１のメモリＭ１に格納される振幅補正データについて説明する。先ず、入力端子Ｔ１よりの入力信号Ｓ１の包絡線電圧をＶ１（ｔ）と、可変利得部ＡＭの出力Ｓ２１の包絡線電圧をＶｐｄ（ｔ）とし、この可変利得部ＡＭの制御端子に加えられる制御信号Ｓ１１の電圧をＶｃ（ｔ）とする。かくすると、メモリＭ１に格納される振幅補正データの電圧はこのＶｃ（ｔ）である。
【００２３】
今、可変利得部ＡＭの利得Ｇ（ｖｃ）を、
【００２４】
【数１】
Ｇ（ｖｃ）＝１＋ａ＊Ｖｃ（ｔ）
【００２５】
で表したとする。但し、ａは変換係数である。そして、可変利得部ＡＭの出力Ｓ２２の包絡線電圧Ｖｐｄ（ｔ）は、
【００２６】
【数２】
Ｖｐｄ（ｔ）＝Ｖ１（ｔ）＊Ｇ（ｖｃ）
【００２７】
のように表される。そこで、数２の式を数１の式に代入すると、
【００２８】
【数３】
Ｖｐｄ＝Ｖ１（ｔ）＊〔１＋ａ＊Ｖｃ（ｔ）〕
【００２９】
が得られる。この数３の式を、Ｖｃ（ｔ）について整理すると、
【００３０】
【数４】
Ｖｃ（ｔ）＝（１／ａ）＊〔Ｖｐｄ（ｔ）／Ｖ１（ｔ）−１〕
【００３１】
が得られる。
【００３２】
数４の式におけるＶｐｄ（ｔ）は、歪みを補正すべき電力増幅器ＰＡについてその入出力特性を測定することにより求めることが可能である。よって、その測定されたＶｐｄ（ｔ）を用いて、数４の式を計算して得た電圧Ｖｃ（ｔ）を、予めメモリＭ１に格納しておく。
【００３３】
次に、第１〜第４の経路▲１▼〜▲４▼について説明する。先ず、第１の経路▲１▼から説明する。メモリＭ１には、そのアドレスに対応した振幅補正データＳ７が予め格納されており、包絡線信号Ｓ２をデジタル化した信号Ｓ３をアドレスとしてメモリＭ１に供給して、そのアドレスに対応した振幅補正データＳ７を読み出す。この振幅補正データＳ７は、後述する適応補償のデータＳ３７と加算された後、デジタル／アナログ変換器Ｄ／Ａ１によって、アナログ信号Ｓ１０に変換される。このアナログ信号Ｓ１０は、デジタル雑音を除去する低域通過フィルタＬＰＦ１を通過し、そのデジタル雑音の除去された信号Ｓ１１を利得可変部ＡＭの制御端子に入力して、利得可変部ＡＭの通過利得を制御する。
【００３４】
第２の経路（位相補償経路）▲２▼の動作も、第１の経路▲１▼と概ね同様である。すなわち、第２の経路▲２▼に入った信号Ｓ３は、第１の経路（振幅補正経路）▲１▼と同じ構成の第２のメモリＭ２をアクセスし、予めメモリＭ２に格納されている位相補正データＳ４を読み出させる。このデータＳ４は、第２のデジタル／アナログ変換器Ｄ／Ａ２によりアナログ信号Ｓ５に変換され、その信号Ｓ５が第２の低域通過フィルタＬＰＦ２を通過し、その出力信号Ｓ６が移相器ＰＨの制御端子に入力され、移相器ＰＨを流れる信号の通過位相を制御し、歪みを補償すべき電力増幅器ＰＡの位相歪みを補償する。
【００３５】
温度変動等の変化がない場合には、この第１及び第２の補償経路▲１▼、▲２▼の動作により、補償されるべき電力増幅器ＰＡの歪は補償される。ところが、温度等が変動した場合は、この２つの経路▲１▼、▲２▼による補償では不完全となり、その変動に対応する第３の経路▲３▼が必要になる。
【００３６】
第３の経路▲３▼による適応補償の動作を説明する。入力端子Ｔ１よりの入力高周波信号Ｓ１の包絡線Ｓ２と、歪みが補償されるべき電力増幅器ＰＡの出力Ｓ３０の包絡線Ｓ３１とをアナログの減算器ＳＵＢにて減算し、その結果の符号を、符号検出器ＣＭＰにて得る。そして、論理変換部Ｌｇｃにて、この符号が正値を示す場合には、デジタルの＋１を、また負値を示す場合には、デジタルの−１を信号Ｓ３４として出力する。
【００３７】
一方、入力端子Ｔ１よりの入力信号Ｓ１をデジタル化した信号Ｓ３をアドレスとしてメモリＲＡＭ１に供給して、そのアドレスに対応する対応するデータＳ３６をメモリＲＡＭ１から読み出し、一時的にラッチ回路ＬＣＨにラッチし、このラッチした信号Ｓ３７と、論理変換部Ｌｇｃよりの信号Ｓ３４とを加算器ＡＤＤ１で加算し、その加算信号Ｓ３５をメモリＲＡＭ１に書き込む。すなわち、メモリＲＡＭ１のデータを、読み出しと書き込みとで切り替えるために、いったん読み出したデータは、ラッチ回路ＬＣＨに保存しておくという動作を行う。
【００３８】
以上の操作により、第１の経路▲１▼にて補償しきれずに電力増幅器ＰＡの出力が入力信号に対して、小さい値を示す場合には、対応するメモリＲＡＭ１内のデータは＋１される。
【００３９】
入力端子Ｔ１に入力される高周波信号Ｓ１は、たとえばＱＰＳＫ（Quadrature phase shift keying)変調波のように包絡線が変動している場合には、同一の電圧が、時間軸上にある確率で発生する。したがって、次のどこかのタイミングで、入力包絡線Ｓ２が、同じ値を示したときに、このメモリＲＡＭ１内のデータは、ラッチ回路ＬＣＨを経由して信号Ｓ３７として出力され、第１の経路▲１▼の振幅補償データＳ７と、加算器ＡＤＤ２にて加算され、その加算出力はデジタル／アナログ変換器Ｄ／Ａ１及びローパスフィルタＬＦＰ１を通じて、可変利得制御部ＡＭの制御端子に加えられる。この操作は、入力高周波信号Ｓ１の包絡線Ｓ３と、歪みを補償されるべき電力増幅器ＰＡの出力Ｓ１０の包絡線Ｓ１１との差がなくなるまで続けられる。可変利得制御部ＡＭの利得変動に起因して、電力増幅器ＰＡの出力が入力信号に対して、大きい値を示す場合も同様である。
【００４０】
上述したように、メモリＲＡＭ１に書き込まれるデータは、前回分に逐次加減算されていくため、継続的に正または負が累積されるので、積分動作により累積され、結果として大きな値となり補正されることになる。
【００４１】
図２に、本発明の実施の形態の適応歪み補償装置の他の例のブロック図を示し、図２において、図１と対応する部分には、同一符号を付してある。この図２の適応歪み補償装置は、図１の適応歪み補償装置に対し、位相偏移の適応補償を付加した例である。以下に、図２の適応歪み補償装置の図１の適応歪み補償装置と異なる部分を説明する。入力端子Ｔ１よりの入力信号Ｓ１と、電力増幅器ＰＡの出力信号Ｓ３０とを、位相差検出部ＤＰに入力し、その位相差検出出力を電圧Ｓ１００として出力し、その検出出力Ｓ１００をアドレスとして、第３のメモリＭＰに供給して、そのメモリＭＰより、そのアドレスに対応したデータＳ１０１を出力する。このメモリＭＰの出力Ｓ１０１を、メモリＭ２の出力Ｓ４と加算し、その加算結果を信号Ｓ１０２として出力する第３の加算器ＡＤＤＰと、その加算出力結果１０２をデジタル／アナログ変換器Ｄ／Ａ２に供給して、アナログ信号Ｓ５に変換する。
【００４２】
次に、この図２の適応歪み補償装置の動作を説明する。位相補償のテーブルが記憶された第２のメモリＭ２のデータが適正な場合は、位相差検出部ＤＰに出力は現れないので、動作は行われない。このデータが不適性の場合は、電力増幅器ＰＡの入出力信号の位相差に依存した電圧Ｓ１００を発生する。第３のメモリＭＰには、読出し書込みメモリＲＡＭ１と同様のデータを格納しておき、信号Ｓ１００をアドレスとしてメモリＭＰに供給し、そのアドレスに対応した信号Ｓ１０１を読出し、この信号Ｓ１０１が、第３の加算器ＡＤＤＰで、位相補償テーブルの記憶されたメモリＭ２の出力Ｓ４に加算され、位相制御部ＰＨの制御に寄与することとなる。
【００４３】
次に、図２のメモリＭ１、Ｍ２及びＭＰに格納されるデータについて説明する。図３は、メモリＭ１に格納されるデータの例を示す。横軸は、包絡線信号Ｓ１の電圧であり、縦軸は、振幅補正のデータ（１６進データ）で、数４の式の変換を施してある。図４は、メモリＭ２に格納されるデータを示し、位相補償できるデータである。図５は、メモリＭＰに格納されるデータを示し、信号Ｓ４３の値により、正負に対して直線的に変換しているものである。
【００４４】
次に、上述の適応歪み補償装置による適応歪み補償例を説明する。図６及び図７は、２５度Ｃ（室温）の場合の歪補償例を示す。図６は、電力増幅器ＰＡにより発生する歪を含むスペクトラムであり、図７は、メモリＭ１、Ｍ２によりひずみ補償が行われている様子を示す。
【００４５】
図８及び図９は、適応補償の結果を示すものである。図８は、−３０度Ｃの例であり、図の縦軸は、入出力の包絡線電圧の差であり、図の横軸は、積算の回数である。積算回数の増加につれて包絡線電圧の差が減少している様子が分かる。
【００４６】
図９は、８０度Ｃの場合の適応補償の様子を示している。高温側では電力増幅器ＰＡの利得低下が生じて、適応経路を構成する帰還ループのループ利得が低下するために、歪電力の減少に要する積算回数が増加するという結果が表れている。
【００４７】
また、図８は低温側での利得増加に起因して、入出力包絡線電圧の差が、正方向から収束しているが、高温側での利得低下により、図９は図８とは逆に、負側から収束している。
【００４８】
上述の図１及び図２の適応歪み補償装置における各要素の具体回路例を説明する。図１０は、包絡線検出部ＤＥＴ１、ＤＥＴ２の具体回路の一例を示す。ダイオードＤを設け、そのアノードを、高周波入力信号Ｓｉｎが入力される入力端子Ｔ３に接続し、そのカソードを、包絡線電圧Ｓｏｏが出力される出力端子Ｔ５に接続する。ダイオードＤの小信号部分の非直線性を改善するために、入力端子Ｔ４よりのバイアス電圧Ｖｂｉａｓをバイアス抵抗Ｒ１を通じて、ダイオードＤのアノードに印加する。ダイオードＤのカソードを、抵抗Ｒ２及びコンデンサＣの並列回路を通じて接地する。
【００４９】
図１１は、図１０における入力信号（高周波電力）Ｓｉｎに対する包絡線電圧Ｓｏｏの特性を示す。
【００５０】
図１２は、利得可変部ＡＭの具体回路の一例を示す。４０４は、ソース接地２重ゲートＦＥＴである。高周波電極が供給される入力端子４０２が、入力整合回路ＭＣ１を通じて、ＦＥＴ４０４の第１ゲートＧ１に接続される。ＦＥＴ４０４のドレインＤが、出力整合回路ＭＣ２を通じて、制御された高周波出力信号が出力される出力端子４０３に接続される。ＦＥＴ４０４の第２ゲートＧ２を、コンデンサＣａｐを通じて接地すると共に、制御電圧Ｖｃが供給される制御端子４０１が、抵抗Ｒを通じて、ＦＥＴ４０４の第２ゲートＧ２に接続される。
【００５１】
この利得可変部ＡＭの回路では、２重ゲートＦＥＴ４０４の相互コンダクタンスは、第２ゲートＧ２に印加される電圧に依存することを利用して、その利得を制御するものである。
【００５２】
図１３は、利得可変部ＡＭの具体回路の他の例を示す。５０４はゲート接地ＦＥＴである。入力端子５０１をＦＥＴ５０４のソースに接続し、ドレインを出力端子５０２に接続する。制御端子５０３よりの制御電圧を、抵抗５０５を通じて、ＦＥＴ５０４のゲートに印加して、ＦＥＴ４０４のソース及びドレイン間の通過損失量を制御するようにしている。ＦＥＴ５０４のゲートは、コンデンサ５０６を通じて接地されている。
【００５３】
利得可変部ＡＭとしては、利得の変動に対して通過位相が変動しないものが望ましいが、図１２及び図１３の具体回路は、この条件を満たしている。
【００５４】
図１４に、移相器ＰＨの具体回路の一例を示す。入力端子１３０１及び出力端子１３０２間に、コイルＬＬ１、ＬＬ２を直列接続し、コイルＬＬ１、ＬＬ２の接続中点を、順次にコンデンサＣＣ１及びバリキャップダイオード等の可変コンデンサＶＣ１を通じて接地する。制御端子１３０３よりの制御信号Ｖｃｔ１を、抵抗器ＲＲ１を通じて、コンデンサＣＣ１及び可変コンデンサＶＣ１の接続中点に印加する。そして、制御端子１３０３に印加される制御信号Ｖｃｔ１の電圧により、入力端子１３０１及び出力端子１３０２間を通過する高周波信号の位相は偏移する。
【００５５】
図１５は、図１４の移相器ＰＨの特性の一例を示す。図中には、この特性を得る場合における図１３の移相器ＰＨを構成する素子の定数の例を示す。周波数に依存して異なるが、概ね、制御信号Ｖｃｔ１の電圧の範囲０．５（Ｖ）〜３．０（Ｖ）で、１０度から４０度の位相偏移が起こっている。
【００５６】
図１６は、位相差検出部ＤＰの具体回路の一例を示す。抵抗Ｒ１６１、Ｒ１６２及びコンデンサＣ１６１、Ｃ１６２は、ブリッジ回路を構成するように接続されている。信号Ｓ１、Ｓ３０の差の電圧を、抵抗Ｒ１６１及びコンデンサＣ１６１によって分割して、その接続中点に得られた電圧を、ダイオードＤ１６２及びそのカソードが、抵抗Ｒ１６４及びコンデンサＣ１６４の並列回路を通じて接地されたダイオード検波回路のダイオードＤ１６２のアノードに供給する。同様に、信号Ｓ１、Ｓ３０の差の電圧を、コンデンサＣ１６２及び抵抗器Ｒ１６２によって分割して、その接続中点に得られた電圧を、ダイオードＤ１６１及びそのカソードが、抵抗Ｒ１６３及びコンデンサＣ１６３の並列回路を通じて接地されたダイオード検波回路のダイオードＤ１６１のアノードに供給する。
【００５７】
そして、ダイオードＤ１６１を含むダイオード検波回路の検波出力を、抵抗Ｒ１６５を通じて演算増幅器ＯＰＡの反転入力端子に供給すると共に、ダイオードＤ１６２を含むダイオード検波回路の検波出力を、抵抗Ｒ１６８を通じて演算増幅器ＯＰＡの非反転入力端子に供給する。演算増幅器ＯＰＡの出力端子及び反転入力端子間には、抵抗Ｒ１６６が接続され、演算増幅器ＯＰＡの非反転入力端子は、抵抗Ｒ１６９を通じて接地される。
【００５８】
そして、この位相差検出部ＤＰの回路では、演算増幅器ＯＰＡの出力端子より導出された出力端子Ｔ８から、２つの入力信号Ｓ１、Ｓ３０の位相差に比例した出力信号Ｓ１００が出力される。
【００５９】
【発明の効果】
第１の本発明によれば、包絡線が変動する高周波入力信号が供給されて、第１の包絡線検出信号が得られる第１の包絡線検出手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した振幅補正データ信号を読み出すことのできる第１の記憶手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した出力データ信号を読み出すことができると共に、書込みデータ信号が書き込まれる読出し書込み記憶手段と、その読出し書込み記憶手段から読出された出力データ信号をラッチするラッチ手段と、歪みを補償すべき電力増幅器の出力信号が供給されて、第２の包絡線検出信号が得られる第２の包絡線検出手段と、第１及び第２の包絡線検出信号の差分の正負に応じて、デジタルの＋１、−１を出力する差分符号検出論理変換手段と、ラッチ手段及び差分符号検出論理変換手段の各出力信号を加算して、読出し書込み記憶手段に書き込む書込みデータ信号としての第１の加算出力信号を得る第１の加算手段と、第１の記憶手段及びラッチ手段の各出力信号を加算して、第２の加算出力信号を得る第２の加算手段と、第２の加算出力信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第１のデジタル／アナログ変換・雑音除去手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した位相補正データ信号を読み出すことのできる第２の記憶手段と、その第２の記憶手段よりの読出された位相補正データ信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第２のデジタル／アナログ変換・雑音除去手段と、高周波入力信号が所定時間遅延された後に供給されて、第２のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過位相が制御される可変移相手段と、その可変移相手段の出力信号が供給されて、第１のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過利得が制御される利得可変手段とを有し、その利得可変手段の出力信号が電力増幅器に供給されるようにしたので、下記の効果を期待するすことのできる適応歪み補償装置を得ることができる。
【００６０】
すなわち、第１の本発明によれば、プレディストーションに必要な適応補償のデータを、電力増幅器の歪成分を包絡線検出することによって得るようにしたので、回路規模の膨大な直交復調器を要せずに簡易に実現できる。また、歪成分を、入出力信号の差分の積算によって検出して歪み補償を行っているので、わずかな歪成分でも補償できるという利点がある。また、適応補償を行うにあたり、入出力信号のアナログでの減算を行うが、その際、減算結果の符号のみを判定するために、微小な電圧信号を扱う必要がなく、同時に、多ビットのアナログ／デジタル変換器も必要ない。
【００６１】
第２の本発明によれば、第１の本発明の適応歪み補償装置において、高周波入力信号及び電力増幅器の出力信号の位相差が検出される位相差検出手段と、その位相差検出手段よりの検出出力信号をアドレス信号として供給して、そのアドレス信号に対応した出力データ信号を読み出すことのできる第３の記憶手段と、第２及び第３の記憶手段の各出力信号を加算して、第３の加算出力信号を得る第３の加算手段とを有し、第３の加算出力信号を第２のデジタル／アナログ変換・雑音除去手段に供給するようにしたので、第１の本発明の効果と同様の効果が得られると共に、第２の記憶手段に記憶されている位相補償データ信号が不適正なものであっても、位相補償を確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の適応歪み補償装置の一例を示すブロック図である。
【図２】本発明の実施の形態の適応歪み補償装置の他の例を示すブロック図である。
【図３】メモリＭ１に格納される、室温での振幅補償テーブルのデータの特性を示す特性図である。
【図４】メモリＭ２に格納される室温での位相補償テーブルのデータの特性を示す特性図である。
【図５】メモリＭＰに格納されるデータを示す特性図である。
【図６】電力増幅器で発生する歪スペクトラムの適応歪み補償例を示すスペクトラム図である。
【図７】室温でのひずみ補償例を示すスペクトラム図である。
【図８】−３０度Ｃでの適応補償の例を示す特性図である。
【図９】８０度Ｃでの適応補償の例を示す特性図である。
【図１０】包絡線検出部ＤＥＴの具体回路の一例を示す回路図である。
【図１１】その包絡線検出部ＤＥＴの具体回路の一例の特性を示す特性図である。
【図１２】利得可変部ＡＭの具体回路の一例を示す回路図である。
【図１３】利得可変部ＡＭの具体回路の他の例を示す回路図である。
【図１４】その移相器ＰＨの具体回路の一例を示す回路図である。
【図１５】移相器ＰＨの具体例の一例の特性を示す特性図である。
【図１６】位相差検出部ＤＰの具体回路を示す回路図である。
【図１７】第１の従来例の適応歪み補償装置を示すブロック図である。
【図１８】第２の従来例の適応歪み補償装置を示すブロック図である。
【符号の説明】
ＤＥＴ１、ＤＥＴ２ 包絡線検出部、Ａ／Ｄ１ アナログ／デジタル変換器、Ｄ／Ａ１、Ｄ／Ａ２ デジタル／アナログ変換器、Ｍ１、Ｍ２、ＲＡＭ１、ＭＰメモリ、ＬＰＦ１、ＬＰＦ２ 低域通過フィルタ、ＤＬ 遅延素子、ＰＨ 移相器、ＡＭ 利得可変部、ＰＡ 電力増幅器、ＣＭＰ 符号検出器、Ｌｇｃ 論理変換部、ＡＤＤ１、ＡＤＤ２ 加算器、ＬＣＨ ラッチ回路、ＳＵＢ 減算器。
【発明の属する技術分野】
本発明は、歪み補償装置、特に高周波電力増幅器に適用し得る適応歪み補償装置に関する。
【０００２】
【従来の技術】
近年の通信の高速化、大容量化にともない、デジタル無線通信機器における送信電力増幅器に求められる線形性の要求は厳しくなりつつあり、これは、同時に、電力増幅器の電力効率の向上を妨げる事態を生じせしめている。
【０００３】
一方、デジタル携帯電話機の連続通話時間は、長時間化の一途をたどっており、新しいデジタル無線通信機器の市場投入においては、製品競争力の点から、その使用時間の長時間化を無視できなくなりつつある。ここに至って、歪み補償の技術を導入して、電力効率の向上を図る動きが活発になりつつある。しかるに、当該技術は、その回路規模において、極めて膨大なものとなり、小型軽量を長所とする携帯電話機においては、実現が難しいものとなっている。
【０００４】
また、携帯電話機の特質上、使用される環境が劇的に変動するため、歪み補償も、この劇的な環境変動に追従する、即ち適応歪み補償とすることが必須であり、小型化とあいまって、極めて重要な課題となっている。
【０００５】
従来の技術としては、プレディストーションを適応化したもの、フィードフォワードを適応化したものなど幾つかの報告があるが、本発明は、プレディストーションに用いる適応歪み補償装置であるため、この分野における従来例を幾つか示す。
【０００６】
第１の従来例として、例えば、1992.European Microwave Conference．Vol.22,pp.1125-pp.1130,"Power amplifier Adaptive Linearization Using Predistor-tion with Polynomial." がある。図１７に、ここで紹介されている適応歪み補償装置のブロック図を示す。
【０００７】
図１７において、歪みを補償すべき電力増幅器ＰＡの非線型入出力特性を、Ｖｏｕｔ＝Ａ（Ｖｉｎ）と表した場合、入力ベースバンド信号Ｉ、Ｑは、このＡ（Ｖｉｎ）を線形化する関数回路Ｈ（Ｉ，Ｑ）を用いて演算を行ない、その演算結果Ｉ’、Ｑ’をデジタル／アナログ変換器Ｄ／Ａにてアナログ化すると同時に、高周波帯に変換し、電力増幅器ＰＡに入力せしめる。その増幅出力Ｖｏｕｔを検出し、復調器ＤＥＭにてベースバンド帯に変換して、信号Ｉｆ、Ｑｆを得る。
【０００８】
ここで、適応補償は、入力信号Ｉ、Ｑと、検出信号Ｉｆ、Ｑｆとを比較し、差分がゼロとなるように線形化の関数Ｈ（Ｉ，Ｑ）に含まれる定数を調整する。この差分が正しくゼロとなるまで、この操作を繰返し、関数Ｈ（Ｉ，Ｑ）に含まれる定数を最終的に最適な値に決定する。
【０００９】
第２の従来例として、例えばIEEE Transaction on Vechicular Technologies,Vol.43,No.2,1994,May,pp.323-pp.332."Adaptive Linearization Using Pre- distortion" がある。図１８に、ここで紹介されている適応歪み補償装置のブロック図を示す。
【００１０】
図１８において、説明を容易にするために、図１７における信号と同じ働きの信号は、同じ符号で図示している。入力信号Ｉ、Ｑに対して、変換テーブルＴｂｌをアクセスすることによりデータ信号変換を行ない、電力増幅器ＰＡを線形化し得るデータＩ’、Ｑ’を得て、電力増幅器ＰＡに入力せしめている。その増幅出力Ｖｏｕｔを検出し、復調器ＤＥＭにてベースバンド帯に変換して信号Ｉｆ、Ｑｆを得るようにしている。
【００１１】
ここで、適応補償は、入力信号Ｉ、Ｑと検出信号Ｉｆ、Ｑｆとを比較し、すなわち、減算器ＳＵＢにおける入力信号Ｉ、Ｑと、検出信号Ｉｆ、Ｑｆとの差分ｅｎがゼロとなるように、テーブルＴｂｌをアクセスするアドレスを調整するためのアドレス生成部Ａｄｒｓを有する。そして、この差分ｅｎが正しくゼロとなるまで、アドレス生成部Ａｄｒｓを繰り返し調整し、変換テーブルＴｂｌをアクセスするアドレス値を最適化する。
【００１２】
【発明が解決しようとする課題】
上述した第１及び第２の従来例では、線形化関数に含まれる定数あるいは、線形化テーブルをアクセスするアドレスを最適化しているが、いずれの例も、電力増幅器の出力をベースバンド帯に変換を行うための復調器が必要になる。一般にこの復調器は直交復調器を使用するために、回路規模が膨大になると言う欠点がある。
【００１３】
かかる点に鑑み、本発明は、電力増幅器の出力をベースバンド帯への変換を、直交復調器を用いずに行うことのできる適応歪み補償装置を提案しようとするものである。
【００１４】
【課題を解決するための手段】
第１の本発明は、包絡線が変動する高周波入力信号が供給されて、第１の包絡線検出信号が得られる第１の包絡線検出手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した振幅補正データ信号を読み出すことのできる第１の記憶手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した出力データ信号を読み出すことができると共に、書込みデータ信号が書き込まれる読出し書込み記憶手段と、その読出し書込み記憶手段から読出された出力データ信号をラッチするラッチ手段と、歪みを補償すべき電力増幅器の出力信号が供給されて、第２の包絡線検出信号が得られる第２の包絡線検出手段と、第１及び第２の包絡線検出信号の差分の正負に応じて、デジタルの＋１、−１を出力する差分符号検出論理変換手段と、ラッチ手段及び差分符号検出論理変換手段の各出力信号を加算して、読出し書込み記憶手段に書き込む書込みデータ信号としての第１の加算出力信号を得る第１の加算手段と、第１の記憶手段及びラッチ手段の各出力信号を加算して、第２の加算出力信号を得る第２の加算手段と、第２の加算出力信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第１のデジタル／アナログ変換・雑音除去手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した位相補正データ信号を読み出すことのできる第２の記憶手段と、その第２の記憶手段よりの読出された位相補正データ信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第２のデジタル／アナログ変換・雑音除去手段と、高周波入力信号が所定時間遅延された後に供給されて、第２のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過位相が制御される可変移相手段と、その可変移相手段の出力信号が供給されて、第１のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過利得が制御される利得可変手段とを有し、その利得可変手段の出力信号が電力増幅器に供給されるようにした適応歪み補償装置である。
【００１５】
かかる第１の本発明によれば、包絡線が変動する高周波入力信号が第１の包絡線検出手段に供給されて、第１の包絡線検出信号が得られる。第１の包絡線検出信号に基づくアドレス信号を、第１の記憶手段に供給することによって、そのアドレス信号に対応した振幅補正データ信号を読み出す。第１の包絡線検出信号に基づくアドレス信号を、読出し書込み記憶手段に供給することによって、そのアドレス信号に対応した出力データ信号を読み出すと共に、書込みデータ信号がその読出し書込み記憶手段に書き込まれる。読出し書込み記憶手段から読出された出力データ信号をラッチ手段によってラッチする。歪みを補償すべき電力増幅器の出力信号が第２の包絡線検出手段に供給されて、第２の包絡線検出信号が得られる。差分符号検出論理変換手段は、第１及び第２の包絡線検出信号の差分の正負に応じて、デジタルの＋１、−１を出力する。第１の加算手段は、ラッチ手段及び差分符号検出論理変換手段の各出力信号を加算して、読出し書込み記憶手段に書き込む書込みデータ信号としての第１の加算出力信号を得る。第２の加算手段は、第１の記憶手段及びラッチ手段の各出力信号を加算して、第２の加算出力信号を得る。第１のデジタル／アナログ変換・雑音除去手段は、第２の加算出力信号をデジタル／アナログ変換すると共にデジタル雑音を除去する。第１の包絡線検出信号に基づくアドレス信号を、第２の記憶手段に供給することによって、そのアドレス信号に対応した位相補正データ信号を読み出す。第２のデジタル／アナログ変換・雑音除去手段は、第２の記憶手段よりの読出された位相補正データ信号をデジタル／アナログ変換すると共にデジタル雑音を除去する。高周波入力信号が所定時間遅延された後に、可変移相手段に供給されて、第２のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過位相が制御される。その可変移相手段の出力信号が利得可変手段に供給されて、第１のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過利得が制御される。利得可変手段の出力信号が電力増幅器に供給される。
【００１６】
第２の本発明は、第１の本発明の適応歪み補償装置において、高周波入力信号及び電力増幅器の出力信号の位相差が検出される位相差検出手段と、その位相差検出手段よりの検出出力信号をアドレス信号として供給して、そのアドレス信号に対応した出力データ信号を読み出すことのできる第３の記憶手段と、第２及び第３の記憶手段の各出力信号を加算して、第３の加算出力信号を得る第３の加算手段とを有し、第３の加算出力信号を第２のデジタル／アナログ変換・雑音除去手段に供給するようにした適応歪み補償装置である。
【００１７】
【発明の実施の形態】
以下に、図面を参照して、本発明の実施の形態の適応歪み補償装置の一例を詳細に説明する。図１は、その適応歪み補償装置の一例を示すブロック図である。この図１の適応歪み補償装置には、以下に述べる４つの経路がある。
【００１８】
第１の経路▲１▼は、振幅歪を補正する経路であり、入力端子Ｔ１からの、包絡線が変動する高周波入力信号Ｓ１の一部を入力とし、その包絡線Ｓ２を検出する第１の包絡線検出部ＤＥＴ１と、この検出された包絡線Ｓ２をデジタイズし、デジタル信号Ｓ３を出力するアナログ／デジタル変換器Ａ／Ｄ１と、このデジタル信号Ｓ3 をアドレスとして入力し、このアドレスに対応した振幅補正データ（振幅補正用として予め格納されたデータ）Ｓ７を読出して出力する第１のメモリＭ１と、そのメモリＭ１の出力Ｓ７及び後述するデジタル信号Ｓ３７を加算する加算器ＡＤＤ２と、その加算出力Ｓ９をアナログ信号Ｓ１０に変換するデジタル／アナログ変換器Ｄ／Ａ１と、そのアナログ信号Ｓ１０に含まれるデジタル雑音を除去する低域通過フィルタＬＰＦ１とからなる経路である。
【００１９】
第２の経路▲２▼は、位相歪を補正する経路であり、アナログ／デジタル変換器Ａ／Ｄ１よりのデジタル信号Ｓ３をアドレスとして入力し、そのアドレスに対応した位相補正データ（位相補正用として予め格納されたデータ）Ｓ４を読出して出力する第２のメモリＭ２と、このメモリＭ２の出力Ｓ４をアナログ信号Ｓ５に変換するデジタル／アナログ変換器Ｄ／Ａ２と、そのアナログ信号Ｓ５に含まれるデジタル雑音を除去する低域通過フィルタＬＰＦ２とからなる経路である。
【００２０】
第３の経路▲３▼は、振幅歪の適応補償を行う経路であり、歪みを補償すべき電力増幅器ＰＡの出力Ｓ３０の包絡線Ｓ３１を検出する第２の包絡線検出部ＤＥＴ２と、第１の包絡線検出部ＤＥＴ１によって検出された包絡線Ｓ２及び第２の包絡線検出部ＤＥＴ２によって検出された包絡線Ｓ３１の差を、差信号Ｓ３２として出力するアナログの減算器ＳＵＢと、その信号Ｓ３２の符号を検出し、その符号検出出力Ｓ３３を出力する符号検出器ＣＭＰと、この信号Ｓ３３が正値を示す場合には、デジタルの＋１を、また負値を示す場合には、デジタルの−１を信号Ｓ３４として出力する論理変換部Ｌｇｃと、後述のラッチ回路ＬＣＨよりの信号Ｓ３７と、論理変換部Ｌｇｃよりの信号Ｓ３４とをデジタル加算する第１の加算器ＡＤＤ１と、アナログ／デジタル変換器Ａ／Ｄ１よりのデジタル信号Ｓ３をアドレスとし、格納されているデータを読み出して信号Ｓ３６として出力すると共に、後述する信号Ｓ３５が書き込まれる読出し書込みメモリＲＡＭ１と、そのメモリＲＡＭ１の出力Ｓ３６をラッチして、ラッチ信号Ｓ３７を出力するラッチ回路ＬＣＨと、信号Ｓ３７及びメモリＭ１よりの信号Ｓ７とをデジタル加算して、加算信号Ｓ９を出力する第２の加算器ＡＤＤ２と、その加算信号Ｓ９をアナログ変換してアナログ信号Ｓ１０を出力する第１のデジタル／アナログ変換器Ｄ／Ａ１と、そのアナログ信号Ｓ１０を入力して、デジタル雑音の除去された信号Ｓ１１を出力する第１の低域通過フィルタＬＰＦ１とからなる経路である。
【００２１】
第４の経路▲４▼は、高周波信号の通過する経路であり、入力端子Ｔ１からの高周波信号Ｓ１を入力とし、所定時間遅延せしめられた信号Ｓ２０を出力とする遅延素子ＤＬと、この遅延素子ＤＬの出力Ｓ２０を入力とし、その制御端子に供給される第２の低域通過フィルタＬＰＦ２の出力Ｓ６に応じて移相せしめられた信号Ｓ２１を出力する移相器ＰＨと、その移相器ＰＨの出力Ｓ２１を入力とし、その制御端子に供給される第１の低域通過フィルタＬＰＦ１の出力Ｓ１１にに依存して通過利得が可変される利得可変部ＡＭと、この利得可変部ＡＭの出力Ｓ２２を入力とし、その歪みを補正して信号Ｓ３０を出力とする電力増幅器ＰＡとからなる経路である。
【００２２】
次に、この図１の適応歪み補償装置の動作を説明する。始めに、第１のメモリＭ１に格納される振幅補正データについて説明する。先ず、入力端子Ｔ１よりの入力信号Ｓ１の包絡線電圧をＶ１（ｔ）と、可変利得部ＡＭの出力Ｓ２１の包絡線電圧をＶｐｄ（ｔ）とし、この可変利得部ＡＭの制御端子に加えられる制御信号Ｓ１１の電圧をＶｃ（ｔ）とする。かくすると、メモリＭ１に格納される振幅補正データの電圧はこのＶｃ（ｔ）である。
【００２３】
今、可変利得部ＡＭの利得Ｇ（ｖｃ）を、
【００２４】
【数１】
Ｇ（ｖｃ）＝１＋ａ＊Ｖｃ（ｔ）
【００２５】
で表したとする。但し、ａは変換係数である。そして、可変利得部ＡＭの出力Ｓ２２の包絡線電圧Ｖｐｄ（ｔ）は、
【００２６】
【数２】
Ｖｐｄ（ｔ）＝Ｖ１（ｔ）＊Ｇ（ｖｃ）
【００２７】
のように表される。そこで、数２の式を数１の式に代入すると、
【００２８】
【数３】
Ｖｐｄ＝Ｖ１（ｔ）＊〔１＋ａ＊Ｖｃ（ｔ）〕
【００２９】
が得られる。この数３の式を、Ｖｃ（ｔ）について整理すると、
【００３０】
【数４】
Ｖｃ（ｔ）＝（１／ａ）＊〔Ｖｐｄ（ｔ）／Ｖ１（ｔ）−１〕
【００３１】
が得られる。
【００３２】
数４の式におけるＶｐｄ（ｔ）は、歪みを補正すべき電力増幅器ＰＡについてその入出力特性を測定することにより求めることが可能である。よって、その測定されたＶｐｄ（ｔ）を用いて、数４の式を計算して得た電圧Ｖｃ（ｔ）を、予めメモリＭ１に格納しておく。
【００３３】
次に、第１〜第４の経路▲１▼〜▲４▼について説明する。先ず、第１の経路▲１▼から説明する。メモリＭ１には、そのアドレスに対応した振幅補正データＳ７が予め格納されており、包絡線信号Ｓ２をデジタル化した信号Ｓ３をアドレスとしてメモリＭ１に供給して、そのアドレスに対応した振幅補正データＳ７を読み出す。この振幅補正データＳ７は、後述する適応補償のデータＳ３７と加算された後、デジタル／アナログ変換器Ｄ／Ａ１によって、アナログ信号Ｓ１０に変換される。このアナログ信号Ｓ１０は、デジタル雑音を除去する低域通過フィルタＬＰＦ１を通過し、そのデジタル雑音の除去された信号Ｓ１１を利得可変部ＡＭの制御端子に入力して、利得可変部ＡＭの通過利得を制御する。
【００３４】
第２の経路（位相補償経路）▲２▼の動作も、第１の経路▲１▼と概ね同様である。すなわち、第２の経路▲２▼に入った信号Ｓ３は、第１の経路（振幅補正経路）▲１▼と同じ構成の第２のメモリＭ２をアクセスし、予めメモリＭ２に格納されている位相補正データＳ４を読み出させる。このデータＳ４は、第２のデジタル／アナログ変換器Ｄ／Ａ２によりアナログ信号Ｓ５に変換され、その信号Ｓ５が第２の低域通過フィルタＬＰＦ２を通過し、その出力信号Ｓ６が移相器ＰＨの制御端子に入力され、移相器ＰＨを流れる信号の通過位相を制御し、歪みを補償すべき電力増幅器ＰＡの位相歪みを補償する。
【００３５】
温度変動等の変化がない場合には、この第１及び第２の補償経路▲１▼、▲２▼の動作により、補償されるべき電力増幅器ＰＡの歪は補償される。ところが、温度等が変動した場合は、この２つの経路▲１▼、▲２▼による補償では不完全となり、その変動に対応する第３の経路▲３▼が必要になる。
【００３６】
第３の経路▲３▼による適応補償の動作を説明する。入力端子Ｔ１よりの入力高周波信号Ｓ１の包絡線Ｓ２と、歪みが補償されるべき電力増幅器ＰＡの出力Ｓ３０の包絡線Ｓ３１とをアナログの減算器ＳＵＢにて減算し、その結果の符号を、符号検出器ＣＭＰにて得る。そして、論理変換部Ｌｇｃにて、この符号が正値を示す場合には、デジタルの＋１を、また負値を示す場合には、デジタルの−１を信号Ｓ３４として出力する。
【００３７】
一方、入力端子Ｔ１よりの入力信号Ｓ１をデジタル化した信号Ｓ３をアドレスとしてメモリＲＡＭ１に供給して、そのアドレスに対応する対応するデータＳ３６をメモリＲＡＭ１から読み出し、一時的にラッチ回路ＬＣＨにラッチし、このラッチした信号Ｓ３７と、論理変換部Ｌｇｃよりの信号Ｓ３４とを加算器ＡＤＤ１で加算し、その加算信号Ｓ３５をメモリＲＡＭ１に書き込む。すなわち、メモリＲＡＭ１のデータを、読み出しと書き込みとで切り替えるために、いったん読み出したデータは、ラッチ回路ＬＣＨに保存しておくという動作を行う。
【００３８】
以上の操作により、第１の経路▲１▼にて補償しきれずに電力増幅器ＰＡの出力が入力信号に対して、小さい値を示す場合には、対応するメモリＲＡＭ１内のデータは＋１される。
【００３９】
入力端子Ｔ１に入力される高周波信号Ｓ１は、たとえばＱＰＳＫ（Quadrature phase shift keying)変調波のように包絡線が変動している場合には、同一の電圧が、時間軸上にある確率で発生する。したがって、次のどこかのタイミングで、入力包絡線Ｓ２が、同じ値を示したときに、このメモリＲＡＭ１内のデータは、ラッチ回路ＬＣＨを経由して信号Ｓ３７として出力され、第１の経路▲１▼の振幅補償データＳ７と、加算器ＡＤＤ２にて加算され、その加算出力はデジタル／アナログ変換器Ｄ／Ａ１及びローパスフィルタＬＦＰ１を通じて、可変利得制御部ＡＭの制御端子に加えられる。この操作は、入力高周波信号Ｓ１の包絡線Ｓ３と、歪みを補償されるべき電力増幅器ＰＡの出力Ｓ１０の包絡線Ｓ１１との差がなくなるまで続けられる。可変利得制御部ＡＭの利得変動に起因して、電力増幅器ＰＡの出力が入力信号に対して、大きい値を示す場合も同様である。
【００４０】
上述したように、メモリＲＡＭ１に書き込まれるデータは、前回分に逐次加減算されていくため、継続的に正または負が累積されるので、積分動作により累積され、結果として大きな値となり補正されることになる。
【００４１】
図２に、本発明の実施の形態の適応歪み補償装置の他の例のブロック図を示し、図２において、図１と対応する部分には、同一符号を付してある。この図２の適応歪み補償装置は、図１の適応歪み補償装置に対し、位相偏移の適応補償を付加した例である。以下に、図２の適応歪み補償装置の図１の適応歪み補償装置と異なる部分を説明する。入力端子Ｔ１よりの入力信号Ｓ１と、電力増幅器ＰＡの出力信号Ｓ３０とを、位相差検出部ＤＰに入力し、その位相差検出出力を電圧Ｓ１００として出力し、その検出出力Ｓ１００をアドレスとして、第３のメモリＭＰに供給して、そのメモリＭＰより、そのアドレスに対応したデータＳ１０１を出力する。このメモリＭＰの出力Ｓ１０１を、メモリＭ２の出力Ｓ４と加算し、その加算結果を信号Ｓ１０２として出力する第３の加算器ＡＤＤＰと、その加算出力結果１０２をデジタル／アナログ変換器Ｄ／Ａ２に供給して、アナログ信号Ｓ５に変換する。
【００４２】
次に、この図２の適応歪み補償装置の動作を説明する。位相補償のテーブルが記憶された第２のメモリＭ２のデータが適正な場合は、位相差検出部ＤＰに出力は現れないので、動作は行われない。このデータが不適性の場合は、電力増幅器ＰＡの入出力信号の位相差に依存した電圧Ｓ１００を発生する。第３のメモリＭＰには、読出し書込みメモリＲＡＭ１と同様のデータを格納しておき、信号Ｓ１００をアドレスとしてメモリＭＰに供給し、そのアドレスに対応した信号Ｓ１０１を読出し、この信号Ｓ１０１が、第３の加算器ＡＤＤＰで、位相補償テーブルの記憶されたメモリＭ２の出力Ｓ４に加算され、位相制御部ＰＨの制御に寄与することとなる。
【００４３】
次に、図２のメモリＭ１、Ｍ２及びＭＰに格納されるデータについて説明する。図３は、メモリＭ１に格納されるデータの例を示す。横軸は、包絡線信号Ｓ１の電圧であり、縦軸は、振幅補正のデータ（１６進データ）で、数４の式の変換を施してある。図４は、メモリＭ２に格納されるデータを示し、位相補償できるデータである。図５は、メモリＭＰに格納されるデータを示し、信号Ｓ４３の値により、正負に対して直線的に変換しているものである。
【００４４】
次に、上述の適応歪み補償装置による適応歪み補償例を説明する。図６及び図７は、２５度Ｃ（室温）の場合の歪補償例を示す。図６は、電力増幅器ＰＡにより発生する歪を含むスペクトラムであり、図７は、メモリＭ１、Ｍ２によりひずみ補償が行われている様子を示す。
【００４５】
図８及び図９は、適応補償の結果を示すものである。図８は、−３０度Ｃの例であり、図の縦軸は、入出力の包絡線電圧の差であり、図の横軸は、積算の回数である。積算回数の増加につれて包絡線電圧の差が減少している様子が分かる。
【００４６】
図９は、８０度Ｃの場合の適応補償の様子を示している。高温側では電力増幅器ＰＡの利得低下が生じて、適応経路を構成する帰還ループのループ利得が低下するために、歪電力の減少に要する積算回数が増加するという結果が表れている。
【００４７】
また、図８は低温側での利得増加に起因して、入出力包絡線電圧の差が、正方向から収束しているが、高温側での利得低下により、図９は図８とは逆に、負側から収束している。
【００４８】
上述の図１及び図２の適応歪み補償装置における各要素の具体回路例を説明する。図１０は、包絡線検出部ＤＥＴ１、ＤＥＴ２の具体回路の一例を示す。ダイオードＤを設け、そのアノードを、高周波入力信号Ｓｉｎが入力される入力端子Ｔ３に接続し、そのカソードを、包絡線電圧Ｓｏｏが出力される出力端子Ｔ５に接続する。ダイオードＤの小信号部分の非直線性を改善するために、入力端子Ｔ４よりのバイアス電圧Ｖｂｉａｓをバイアス抵抗Ｒ１を通じて、ダイオードＤのアノードに印加する。ダイオードＤのカソードを、抵抗Ｒ２及びコンデンサＣの並列回路を通じて接地する。
【００４９】
図１１は、図１０における入力信号（高周波電力）Ｓｉｎに対する包絡線電圧Ｓｏｏの特性を示す。
【００５０】
図１２は、利得可変部ＡＭの具体回路の一例を示す。４０４は、ソース接地２重ゲートＦＥＴである。高周波電極が供給される入力端子４０２が、入力整合回路ＭＣ１を通じて、ＦＥＴ４０４の第１ゲートＧ１に接続される。ＦＥＴ４０４のドレインＤが、出力整合回路ＭＣ２を通じて、制御された高周波出力信号が出力される出力端子４０３に接続される。ＦＥＴ４０４の第２ゲートＧ２を、コンデンサＣａｐを通じて接地すると共に、制御電圧Ｖｃが供給される制御端子４０１が、抵抗Ｒを通じて、ＦＥＴ４０４の第２ゲートＧ２に接続される。
【００５１】
この利得可変部ＡＭの回路では、２重ゲートＦＥＴ４０４の相互コンダクタンスは、第２ゲートＧ２に印加される電圧に依存することを利用して、その利得を制御するものである。
【００５２】
図１３は、利得可変部ＡＭの具体回路の他の例を示す。５０４はゲート接地ＦＥＴである。入力端子５０１をＦＥＴ５０４のソースに接続し、ドレインを出力端子５０２に接続する。制御端子５０３よりの制御電圧を、抵抗５０５を通じて、ＦＥＴ５０４のゲートに印加して、ＦＥＴ４０４のソース及びドレイン間の通過損失量を制御するようにしている。ＦＥＴ５０４のゲートは、コンデンサ５０６を通じて接地されている。
【００５３】
利得可変部ＡＭとしては、利得の変動に対して通過位相が変動しないものが望ましいが、図１２及び図１３の具体回路は、この条件を満たしている。
【００５４】
図１４に、移相器ＰＨの具体回路の一例を示す。入力端子１３０１及び出力端子１３０２間に、コイルＬＬ１、ＬＬ２を直列接続し、コイルＬＬ１、ＬＬ２の接続中点を、順次にコンデンサＣＣ１及びバリキャップダイオード等の可変コンデンサＶＣ１を通じて接地する。制御端子１３０３よりの制御信号Ｖｃｔ１を、抵抗器ＲＲ１を通じて、コンデンサＣＣ１及び可変コンデンサＶＣ１の接続中点に印加する。そして、制御端子１３０３に印加される制御信号Ｖｃｔ１の電圧により、入力端子１３０１及び出力端子１３０２間を通過する高周波信号の位相は偏移する。
【００５５】
図１５は、図１４の移相器ＰＨの特性の一例を示す。図中には、この特性を得る場合における図１３の移相器ＰＨを構成する素子の定数の例を示す。周波数に依存して異なるが、概ね、制御信号Ｖｃｔ１の電圧の範囲０．５（Ｖ）〜３．０（Ｖ）で、１０度から４０度の位相偏移が起こっている。
【００５６】
図１６は、位相差検出部ＤＰの具体回路の一例を示す。抵抗Ｒ１６１、Ｒ１６２及びコンデンサＣ１６１、Ｃ１６２は、ブリッジ回路を構成するように接続されている。信号Ｓ１、Ｓ３０の差の電圧を、抵抗Ｒ１６１及びコンデンサＣ１６１によって分割して、その接続中点に得られた電圧を、ダイオードＤ１６２及びそのカソードが、抵抗Ｒ１６４及びコンデンサＣ１６４の並列回路を通じて接地されたダイオード検波回路のダイオードＤ１６２のアノードに供給する。同様に、信号Ｓ１、Ｓ３０の差の電圧を、コンデンサＣ１６２及び抵抗器Ｒ１６２によって分割して、その接続中点に得られた電圧を、ダイオードＤ１６１及びそのカソードが、抵抗Ｒ１６３及びコンデンサＣ１６３の並列回路を通じて接地されたダイオード検波回路のダイオードＤ１６１のアノードに供給する。
【００５７】
そして、ダイオードＤ１６１を含むダイオード検波回路の検波出力を、抵抗Ｒ１６５を通じて演算増幅器ＯＰＡの反転入力端子に供給すると共に、ダイオードＤ１６２を含むダイオード検波回路の検波出力を、抵抗Ｒ１６８を通じて演算増幅器ＯＰＡの非反転入力端子に供給する。演算増幅器ＯＰＡの出力端子及び反転入力端子間には、抵抗Ｒ１６６が接続され、演算増幅器ＯＰＡの非反転入力端子は、抵抗Ｒ１６９を通じて接地される。
【００５８】
そして、この位相差検出部ＤＰの回路では、演算増幅器ＯＰＡの出力端子より導出された出力端子Ｔ８から、２つの入力信号Ｓ１、Ｓ３０の位相差に比例した出力信号Ｓ１００が出力される。
【００５９】
【発明の効果】
第１の本発明によれば、包絡線が変動する高周波入力信号が供給されて、第１の包絡線検出信号が得られる第１の包絡線検出手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した振幅補正データ信号を読み出すことのできる第１の記憶手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した出力データ信号を読み出すことができると共に、書込みデータ信号が書き込まれる読出し書込み記憶手段と、その読出し書込み記憶手段から読出された出力データ信号をラッチするラッチ手段と、歪みを補償すべき電力増幅器の出力信号が供給されて、第２の包絡線検出信号が得られる第２の包絡線検出手段と、第１及び第２の包絡線検出信号の差分の正負に応じて、デジタルの＋１、−１を出力する差分符号検出論理変換手段と、ラッチ手段及び差分符号検出論理変換手段の各出力信号を加算して、読出し書込み記憶手段に書き込む書込みデータ信号としての第１の加算出力信号を得る第１の加算手段と、第１の記憶手段及びラッチ手段の各出力信号を加算して、第２の加算出力信号を得る第２の加算手段と、第２の加算出力信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第１のデジタル／アナログ変換・雑音除去手段と、第１の包絡線検出信号に基づくアドレス信号を供給することによって、そのアドレス信号に対応した位相補正データ信号を読み出すことのできる第２の記憶手段と、その第２の記憶手段よりの読出された位相補正データ信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第２のデジタル／アナログ変換・雑音除去手段と、高周波入力信号が所定時間遅延された後に供給されて、第２のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過位相が制御される可変移相手段と、その可変移相手段の出力信号が供給されて、第１のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過利得が制御される利得可変手段とを有し、その利得可変手段の出力信号が電力増幅器に供給されるようにしたので、下記の効果を期待するすことのできる適応歪み補償装置を得ることができる。
【００６０】
すなわち、第１の本発明によれば、プレディストーションに必要な適応補償のデータを、電力増幅器の歪成分を包絡線検出することによって得るようにしたので、回路規模の膨大な直交復調器を要せずに簡易に実現できる。また、歪成分を、入出力信号の差分の積算によって検出して歪み補償を行っているので、わずかな歪成分でも補償できるという利点がある。また、適応補償を行うにあたり、入出力信号のアナログでの減算を行うが、その際、減算結果の符号のみを判定するために、微小な電圧信号を扱う必要がなく、同時に、多ビットのアナログ／デジタル変換器も必要ない。
【００６１】
第２の本発明によれば、第１の本発明の適応歪み補償装置において、高周波入力信号及び電力増幅器の出力信号の位相差が検出される位相差検出手段と、その位相差検出手段よりの検出出力信号をアドレス信号として供給して、そのアドレス信号に対応した出力データ信号を読み出すことのできる第３の記憶手段と、第２及び第３の記憶手段の各出力信号を加算して、第３の加算出力信号を得る第３の加算手段とを有し、第３の加算出力信号を第２のデジタル／アナログ変換・雑音除去手段に供給するようにしたので、第１の本発明の効果と同様の効果が得られると共に、第２の記憶手段に記憶されている位相補償データ信号が不適正なものであっても、位相補償を確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の適応歪み補償装置の一例を示すブロック図である。
【図２】本発明の実施の形態の適応歪み補償装置の他の例を示すブロック図である。
【図３】メモリＭ１に格納される、室温での振幅補償テーブルのデータの特性を示す特性図である。
【図４】メモリＭ２に格納される室温での位相補償テーブルのデータの特性を示す特性図である。
【図５】メモリＭＰに格納されるデータを示す特性図である。
【図６】電力増幅器で発生する歪スペクトラムの適応歪み補償例を示すスペクトラム図である。
【図７】室温でのひずみ補償例を示すスペクトラム図である。
【図８】−３０度Ｃでの適応補償の例を示す特性図である。
【図９】８０度Ｃでの適応補償の例を示す特性図である。
【図１０】包絡線検出部ＤＥＴの具体回路の一例を示す回路図である。
【図１１】その包絡線検出部ＤＥＴの具体回路の一例の特性を示す特性図である。
【図１２】利得可変部ＡＭの具体回路の一例を示す回路図である。
【図１３】利得可変部ＡＭの具体回路の他の例を示す回路図である。
【図１４】その移相器ＰＨの具体回路の一例を示す回路図である。
【図１５】移相器ＰＨの具体例の一例の特性を示す特性図である。
【図１６】位相差検出部ＤＰの具体回路を示す回路図である。
【図１７】第１の従来例の適応歪み補償装置を示すブロック図である。
【図１８】第２の従来例の適応歪み補償装置を示すブロック図である。
【符号の説明】
ＤＥＴ１、ＤＥＴ２ 包絡線検出部、Ａ／Ｄ１ アナログ／デジタル変換器、Ｄ／Ａ１、Ｄ／Ａ２ デジタル／アナログ変換器、Ｍ１、Ｍ２、ＲＡＭ１、ＭＰメモリ、ＬＰＦ１、ＬＰＦ２ 低域通過フィルタ、ＤＬ 遅延素子、ＰＨ 移相器、ＡＭ 利得可変部、ＰＡ 電力増幅器、ＣＭＰ 符号検出器、Ｌｇｃ 論理変換部、ＡＤＤ１、ＡＤＤ２ 加算器、ＬＣＨ ラッチ回路、ＳＵＢ 減算器。
Claims (2)
- 包絡線が変動する高周波入力信号が供給されて、第１の包絡線検出信号が得られる第１の包絡線検出手段と、
上記第１の包絡線検出信号に基づくアドレス信号を供給することによって、該アドレス信号に対応した振幅補正データ信号を読み出すことのできる第１の記憶手段と、
上記第１の包絡線検出信号に基づくアドレス信号を供給することによって、該アドレス信号に対応した出力データ信号を読み出すことができると共に、書込みデータ信号が書き込まれる読出し書込み記憶手段と、
該読出し書込み記憶手段から読出された出力データ信号をラッチするラッチ手段と、
歪みを補償すべき電力増幅器の出力信号が供給されて、第２の包絡線検出信号が得られる第２の包絡線検出手段と、
上記第１及び第２の包絡線検出信号の差分の正負に応じて、デジタルの＋１、−１を出力する差分符号検出論理変換手段と、
上記ラッチ手段及び上記差分符号検出論理変換手段の各出力信号を加算して、上記読出し書込み記憶手段に書き込む書込みデータ信号としての第１の加算出力信号を得る第１の加算手段と、
上記第１の記憶手段及び上記ラッチ手段の各出力信号を加算して、第２の加算出力信号を得る第２の加算手段と、
上記第２の加算出力信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第１のデジタル／アナログ変換・雑音除去手段と、
上記第１の包絡線検出信号に基づくアドレス信号を供給することによって、該アドレス信号に対応した位相補正データ信号を読み出すことのできる第２の記憶手段と、
該第２の記憶手段よりの読出された位相補正データ信号をデジタル／アナログ変換すると共にデジタル雑音を除去する第２のデジタル／アナログ変換・雑音除去手段と、
上記高周波入力信号が所定時間遅延された後に供給されて、上記第２のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過位相が制御される可変移相手段と、
該可変移相手段の出力信号が供給されて、上記第１のデジタル／アナログ変換・雑音除去手段の出力信号に応じて通過利得が制御される利得可変手段とを有し、
該利得可変手段の出力信号が上記電力増幅器に供給されるようにしたことを特徴とする適応歪み補償装置。 - 請求項１に記載の適応歪み補償装置において、
上記高周波入力信号及び上記電力増幅器の出力信号の位相差が検出される位相差検出手段と、
該位相差検出手段よりの検出出力信号をアドレス信号として供給して、該アドレス信号に対応した出力データ信号を読み出すことのできる第３の記憶手段と、
上記第２及び第３の記憶手段の各出力信号を加算して、第３の加算出力信号を得る第３の加算手段とを有し、
上記第３の加算出力信号を上記第２のデジタル／アナログ変換・雑音除去手段に供給することを特徴とする適応歪み補償装置。
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