JP4355090B2

JP4355090B2 - Circuit board

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Publication number: JP4355090B2
Application number: JP2000198456A
Authority: JP
Inventors: 旭常見
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Current assignee: Kyocera Corp
Priority date: 2000-06-30
Filing date: 2000-06-30
Publication date: 2009-10-28
Anticipated expiration: 2020-06-30
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Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ，ＩＣ等の半導体集積回路素子等の半導体素子を搭載する回路基板に関し、特に液体ヘリウム温度以下で動作するＧｅ：Ｇａ（ガリウムをドープしたゲルマニウム）半導体からなる半導体素子を搭載するのに適した回路基板に関する。
【０００２】
【従来の技術】
従来のＬＳＩ，ＩＣ等の半導体素子を搭載するための回路基板を図２に示す。
【０００３】
図２において、１１はアルミナセラミックス等からなる基板、１２は配線導体層である。この配線導体層１２は４層の金属層より構成され、１２ａはＴｉ層、１２ｂは第１のＰｄ層、１２ｃはＡｕ層、１２ｄは第２のＰｄ層である。１３はポリイミドによって形成された絶縁層、１４は第２のＰｄ層１２の上面の一部に接続された、絶縁層１３上部の配線導体層である。このように、第２のＰｄ層１２ｄを、配線導体層１２と絶縁層１３とを強固に接続するために設けた回路基板が提案されている（従来例１：特公平２−４１１９２号公報参照）。
【０００４】
また、この従来例１に対して、アルミナセラミックス等からなる基板１１に代えてガラス基板を用い、ポリイミドによって形成された絶縁層１３に代えてＳｉＯ₂層を用いて、さらに、配線導体層１２の層構成をＣｒ層、Ｃｕ層およびＣｒ層の３層からなる構成にすることによって剥離の発生しない信頼性の高い回路基板を構成することが提案されている（従来例２：特開平７−１７００４３号公報参照）。
【０００５】
【発明が解決しようとする課題】
しかしながら、近年、遠赤外光と呼ばれる３０μｍ〜３００μｍ程度の波長領域の電磁波を高感度に検出するためにＧｅ：Ｇａ半導体からなる半導体素子を用いた検出器が開発され、その検出器の動作温度が液体ヘリウム温度（４．２Ｋ）以下であるため、従来の回路基板では、配線導体層や絶縁層の剥離が発生しない信頼性の高いものを製造することは困難であった。
【０００６】
上記従来例１の回路基板の場合、アルミナセラミックス等からなる基板１１の熱膨張係数（約７×１０^-6／℃）と、ポリイミドからなる絶縁層１３の熱膨張係数（約５×１０^-5／℃）との差が大きいために、アルミナセラミックス等からなる基板１１と絶縁層１３とが剥がれ易くなるという問題があった。
【０００７】
また、従来例２の回路基板の場合、配線導体層１２上部に形成するＳｉＯ₂層からなる絶縁層１３の成膜方法については詳細に言及されていないが、一般に、絶縁層１３を配線導体層１２およびガラス基板に強固に接着するためには、２５０℃以上好ましくは５００℃以上に加熱した状態での成膜処理が必要である。
【０００８】
しかしながら、配線導体層１２の層構成がＣｒ層、Ｃｕ層およびＣｒ層から構成されているため、ＳｉＯ₂層の成膜時の熱によって、Ｃｒ層とＣｕ層とが相互拡散し、合金化するため配線導体層１２の導通抵抗が大きくなって、回路基板として使用できなくなったり、また、強固に接着させるためのＣｒ層の密着金属としての作用が弱くなり、配線導体層１２と絶縁層１３との界面または配線導体層１２とガラス基板との界面が剥がれ易くなる問題があった。
【０００９】
さらに、ＳｉＯ₂層をスパッタリング法等の比較的低温で成膜する方法によって成膜した場合、配線導体層１２の上部に形成されるＳｉＯ₂層は、その層の密度が略一定であり、Ｃｒ層の熱膨張係数約０．８×１０^-5／℃と、絶縁層を構成するＳｉＯ₂層の熱膨張係数５×１０^-7〜６×１０^-7／℃との差が大きいので、配線導体層１２や絶縁層１３の剥がれが生じ易いという問題があった。
【００１０】
従って、本発明は上記事情に鑑みて完成されたものであり、その目的は、液体ヘリウム温度下においても、配線導体層や絶縁層の剥がれ等が発生せず、強固に接着された回路基板を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の回路基板は、石英、水晶または石英ガラスよりなる基板上に配線導体層とＣＶＤ法により形成された石英から成る絶縁層とが順次積層された回路基板であって、前記配線導体層は、第１の密着金属層、第１の拡散防止層、主導体層、第２の拡散防止層および第２の密着金属層が順次積層されて成るとともに、前記第１の密着金属層、前記第１の拡散防止層、前記主導体層および前記第２の拡散防止層の両側面が前記第２の密着金属層で覆われていることを特徴とする。
【００１２】
本発明は上記構成により、液体ヘリウム温度下においても、配線導体層や絶縁層の剥がれ等が発生せず、強固に接着された回路基板を提供することができる。また、従来、Ａｕ等から成る主導体層は酸素と結合しにくいため、酸化物である石英から成る絶縁層との密着性が低く、その結果主導体層の側面に絶縁層が形成され難くなっていたのを解消することができる。従って、絶縁層の上部に配線導体層を形成した場合、絶縁層の上部の配線導体層と下部の配線導体層とがショートするのを防止することができる。
【００１３】
本発明において、好ましくは、前記絶縁層は前記配線導体層の上面から上方に向かって漸次高密度化されているとともに厚さが０．０５μｍ以上であることを特徴とする。
【００１４】
上記の構成により、絶縁層の上面付近の密度が均一化され、複数の絶縁層を積層させても熱膨張の差等によりクラックや剥離等が発生しにくいものとなり、絶縁層の密着性が向上する。
【００１５】
また好ましくは、前記第１および第２の密着金属層がＣｒまたはＴｉの少なくとも1種から成り、前記第１および第２の拡散防止層がＰｔ、Ｐｄ、Ｎｉ、ＲｕまたはＲｈのうち少なくとも1種から成り、前記主導体層がＡｕ、ＡｇまたはＣｕのうち少なくとも1種から成ることを特徴とする。
【００１６】
このような構成により、液体ヘリウム温度下においても、配線導体層や絶縁層の剥がれ等が発生せず、強固に接着された回路基板を容易に作製できることとなる。また、主導体層と第１および第２の密着金属層との間に第１および第２の拡散防止層をそれぞれ形成しているため、絶縁層の成膜の際に発生する熱による配線導体層内の相互拡散を抑制することができ、配線導体層の導通抵抗の変化を防ぐことができる。
【００１７】
【発明の実施の形態】
本発明の回路基板について以下に説明する。図１は本発明の回路基板の断面図であり、回路基板上に搭載される半導体素子については省略してある。同図において、１は石英、水晶または石英ガラスよりなる基板、２は５層の金属層より構成された配線導体層、２ａは第１の密着金属層、２ｂは第１の拡散防止層、２ｃは主導体層、２ｄは第２の拡散防止層、２ｅは第２の密着金属層である。３は石英よりなる絶縁層であり、絶縁層３はＣＶＤ法により形成され、好ましくは配線導体層２の上面から上方に向かって漸次高密度化されているとともに厚さが０．０５μｍ以上である。４は絶縁層３上に形成した配線導体層である。
【００１８】
本発明において、石英、水晶または石英ガラスよりなる基板１は、熱膨張係数が５×１０^-7〜６×１０^-7／℃で、アルミナセラミックスやソーダガラスの熱膨張係数と比較して小さいので、温度による膨張収縮が小さいという利点がある。また、石英、水晶または石英ガラスは比誘電率が１ＭＨｚ（高周波信号の周波数）で約３．６とアルミナセラミックス製の基板（比誘電率が約１０）の３分の１であり、高周波信号に対して、ノイズなどの原因となる浮遊容量が小さい回路基板を形成することができる点でも好適である。
【００１９】
配線導体層２は、第１の密着金属層２ａ、第１の拡散防止層２ｂ、主導体層２ｃ、第２の拡散防止層２ｄ、第２の密着金属層２ｅの５層の金属層より構成される。これらの金属層は、スパッタリング法、真空蒸着法、ＣＶＤ法、メッキ法等の薄膜形成法により被着され、フォトリソグラフィ法、エッチング法、リフトオフ法等によりパターン加工される。
【００２０】
第１の密着金属層２ａおよび第２の密着金属層２ｅは、Ｃｒ、Ｔｉの少なくとも1種、あるいは、Ｔａ、ＴｉＮまたはＴａ₂Ｎのうちのいずれかから成るのがよく、特にＣｒまたはＴｉがそのパターンの加工性の点から好適である。また、第１の密着金属層２ａおよび第２の密着金属層２ｅの厚さは０．０１〜０．２μｍがよい。０．０１μｍ未満では、密着金属層の密着性が弱く、０．２μｍを超えると成膜時および成膜後の内部応力が大きくなり、剥がれやクラック等の欠陥が経時的に発生し易くなり、信頼性が低下する。また、エッチング法により配線パターンをパターン加工する際に、サイドエッチングが大きくなる点で不適である。
【００２１】
第１の拡散防止層２ｂおよび第２の拡散防止層２ｄは、Ｐｔ、Ｐｄ、Ｎｉ、ＲｕまたはＲｈのうち少なくとも1種からなるのがよい。その厚さは０．０５〜１μｍが良い。０．０５μｍ未満では拡散防止性が失われ、１μｍを超えると成膜時および成膜後の内部応力が大きくなり、剥がれやクラック等の欠陥が経時的に発生し易くなり、信頼性が低下する。また、エッチング法により配線パターンをパターン加工する際に、サイドエッチングが大きくなる点で不適である。
【００２２】
主導体層２ｃは、Ａｕ、ＡｇまたはＣｕのうち少なくとも1種から成るのがよい。その厚さは０．１μｍ以上が良い。０．１μｍ未満では、導通抵抗が大きくなる点で不適である。またＡｕの場合、厚くなると高コスト化となるため、より好ましくは０．５〜２μｍとするのがよい。
【００２３】
本発明において、第１の密着金属層２ａ、第１の拡散防止層２ｂ、主導体層２ｃおよび第２の拡散防止層２ｄの両側面が第２の拡散防止層２ｄにより覆われているが、これは以下の理由による。
【００２４】
従来、主導体層２ｃとして例えばＡｕを用い、絶縁層３をＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＣＶＤ法により形成し、さらに絶縁層３の上部に配線導体層４を形成した場合、絶縁層３の下部の配線導体層２と上部の配線導体層４とがショートし易いという問題があった。また、回路基板の製造後の直後にはショートしていなくても、長期信頼性試験をした場合その開始後すぐにショートが発生していた。このようなショートの原因を明らかにするために、ＳＥＭ（Scanning Eletron Microscope：走査型電子顕微鏡）によって断面観察を行ったところ、絶縁層３の下部の配線導体層２の両側面の絶縁層３が他の部分に比べて薄くなっていることが判明した。さらに詳しく調べたところ、配線導体層２の主導体層２ｃの両側面に相当する絶縁層３が極端に薄くなっていることが判った。
【００２５】
この原因として、Ａｕは酸素と結合しないため、酸化物である石英の絶縁層３に対しても結合しにくいことから、主導体層２ｃと絶縁層３との密着性が小さくなっていることが考えられる。従って、配線導体層２の両側面、特に主導体層２ｃの両側面に絶縁層３が形成されにくくなり、絶縁層３が薄くなっているものと推察される。これを確認するために、未成膜の基板１の全面にＡｕを成膜したサンプルを作製し、このサンプルの表面にＴＥＯＳ−ＣＶＤ法により石英の絶縁層３を形成したところ、その絶縁層３は成膜装置から取り出した段階で剥がれを生じていることが確認された。
【００２６】
従って、第１の密着金属層２ａ、第１の拡散防止層２ｂ、主導体層２ｃおよび第２の拡散防止層２ｄの両側面を第２の拡散防止層２ｄにより覆うことにより、配線導体層２の両側面の絶縁層３の薄膜化を防ぎ、絶縁層３の上部の配線導体層４と下部の配線導体層２とのショートを防止するという作用効果を有するものとなる。
【００２７】
なお、第１の密着金属層２ａ、第１の拡散防止層２ｂ、主導体層２ｃおよび第２の拡散防止層２ｄの両側面は、その配線の線路方向（長手方向）に平行な端面に相当する。
【００２８】
これらの第１および第２の密着金属層２ａ，２ｅ、第１および第２の拡散防止層２ｂ，２ｄ、主導体層２ｃは以下のように形成される。まず、公知の２層レジスト法により、基板１の主面の配線導体層２形成部以外の部分にレジスト層を塗布形成し、その後、基板１のレジスト層を形成した主面全体にスパッタリング法、蒸着法、メッキ法等の薄膜形成法により第１の密着金属層２ａ、第１の拡散防止層２ｂ、主導体層２ｃ、第２の拡散防止層２ｄ、第２の密着金属層２ｅを順次積層させる。次に、レジスト剥離液に基板１を浸漬させ、余分なレジスト層をリフトオフすることにより、所定のパターンの配線導体層２が形成される。
【００２９】
その後、さらに第２の密着金属層２ｅを基板１の配線導体層２が形成された主面の全体に、スパッタリング法、蒸着法、メッキ法等の薄膜形成法により被着させる。次に、フォトリソグラフィ法およびエッチング法により、第２の密着金属層２ｅをパターン加工する。このとき、被着形成された第２の密着金属層２ｅのパターン幅を、先に形成された配線導体層２のパターン幅に対して１〜２０μｍ程度大きくすることによって、配線導体層２の両側面を第２の密着金属層２ｅで覆うことができる。第２の密着金属層２ｅのパターン幅が配線導体層２のパターン幅に対して１μｍよりも小さいと、先に形成された配線導体層２とそれを覆うための第２の密着金属層２ｅとに僅かな位置ずれが生じただけでも、第２の密着金属層２ｅが配線導体層２の両側面をカバーするのが困難になる。これは、一般に回路基板上の配線導体の位置ずれは１〜３μｍ程度発生し易く、高精度の装置を使用しても１μｍ程度のずれが発生し易いためである。
【００３０】
第２の密着金属層２ｅのパターン幅が配線導体層２のパターン幅に対して２０μｍよりも大きいと、配線全体の幅が大きくなり過ぎて微細な配線を形成することが困難になる。
【００３１】
なお、上記の配線導体層２の加工形成法では、第２の密着金属層２ｅが２層形成されるが、下層側の第２の密着金属層２ｅは被着させなくてもよい。また、下層側の第２の密着金属層２ｅを被着させてそれをエッチング法により完全に取り除くこともでき、またその際第２の密着金属層２ｅの表層部分を取り除いてもよい。
【００３２】
また、本発明においては、配線導体層２のパターン加工は上記の２層レジスト法に限らず、３層レジスト法、画像反転レジスト法等によって行ってもよい。また、公知のフォトリソグラフィ法、エッチング法によって配線導体層２のパターン加工を行ってもよい。
【００３３】
また、基板１の配線導体層２が形成される主面に逆スパッタリング処理を施して、その主面の不要な付着物を除去することにより、配線導体層２の密着性、形成安定性を向上させ、高周波信号の伝送損失等の劣化が少なく、電気的特性の安定した回路基板を作製できる。
【００３４】
配線導体層２を形成した後、石英から成る絶縁層３をＣＶＤ（Chemical Vapor Deposition：化学気相成長法）法により形成する。ＣＶＤ法には、熱ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法またはＴＥＯＳ（Ｔetra Ethyl Ortho Silicate）−ＣＶＤ法などがあり、いずれの手法を用いても構わないが、基板１を成膜時に２５０℃以上の温度に加熱した方が好ましい。加熱成膜することで、基板１と絶縁層３との密着がより強固になる。
【００３５】
さらに、配線導体層２上部の絶縁層３に関しては、配線導体層２と石英よりなる絶縁層３とでは、熱膨張の差が大きく、クラックが生じたり、剥がれが生じたりするため、配線導体層２の上部に密度の低い石英を形成し、上方に向かって高密度化する。例えば、配線導体層２上にＴＥＯＳ−ＣＶＤ法で石英から成る絶縁層３を形成する場合、基板１温度を成膜中に変えることによってその密度を変えることができる。具体的には、成膜開始時の基板１温度を約２５０℃に設定し、成膜中に基板１温度を２５０〜６００℃程度の範囲で徐々に上昇させる。このように、配線導体層２の上面付近に低密度の石英を形成することで、配線導体層２と絶縁層３との熱膨張差によって生じるストレスを逃がすことが可能となり、クラックや剥がれのない信頼性の高い回路基板を作製することができる。
【００３６】
例えば、配線導体層２の最上層である第２の密着金属層２ｅとしてＣｒを用いた場合、Ｃｒの原子配列に対して石英（ＳｉＯ₂）の各元素の配列を一部欠落するように積層させることにより、熱膨張差によって生じるストレス（応力）を緩和することができ、第２の密着金属層２ｅの上部の絶縁層３にクラックや剥がれが発生しにくい信頼性の高い回路基板を作製し得る。
【００３７】
石英から成る絶縁層３の密度の差は、例えば、以下のような光学的手法によって分析できる。絶縁層３を成膜する際に、同じ成膜装置内にモニタ基板を設置し、絶縁層３を０．０１μｍ形成後、モニタ基板を取り出し、エリプソメータにより屈折率を測定することによって、絶縁層３の密度を定量化することができる。酸化層の場合、例えば、屈折率が低いと多孔質の密度の低い層となっていることがわかる。
【００３８】
さらに、０．０５μｍ、０．１μｍ、１μｍおよび５μｍと、それぞれの厚みで形成後、モニタ基板の屈折率を測定することで、絶縁層３が配線導体層２の上面から上方に向かって高密度化していることを確認できる。
【００３９】
配線導体層２の上部の絶縁層３の厚さは０．０５μｍ以上とするのがよく、０．０５μｍ未満では、絶縁層３の最上部付近の密度が石英のそれ（密度約２．２ｇ／ｃｍ³）になっておらず、基板１との界面付近の絶縁層３の密度より低い状態となっている。言い換えると、絶縁層３の最上部付近の密度が均一になっていない。そのため、複数の絶縁層３を積層した場合、熱膨張の差等によりクラックや剥離等が生じやすくなる。
【００４０】
また、配線導体層２の上部の絶縁層３の厚さは０．５〜５μｍがより好ましく、０．５μｍ未満では、配線導体層２の側端部のカバレッジが十分でなく、絶縁層３の上部に新たな配線導体層４を形成した場合、ショートし易くなる。５μｍを超えると成膜時および成膜後の内部応力が大きくなり、剥がれやクラック等の欠陥が経時的に発生し易くなり、信頼性が低下する。また、エッチング法により絶縁層３にスルーホール加工する際に、サイドエッチングが大きくなる点で不適である。
【００４１】
このような本発明の回路基板は、放射線に対する劣化が小さい、石英、水晶または石英ガラスからなる基板、および同様の石英から成る絶縁層より構成されているため、通信衛星、天体観測衛星、気象観測衛星等に搭載された場合、宇宙線等の放射線に対する劣化が小さく長寿命のものとなる。
【００４２】
【実施例】
本発明の実施例を以下に説明する。
【００４３】
（実施例１）
図１の回路基板を以下の工程［１］〜［８］により作製した。
【００４４】
［１］基板１として、寸法が縦５０ｍｍ×横５０ｍｍ×厚さ１ｍｍで石英からなるものを用意し、基板１を洗浄後、２層レジスト法により、フォトレジスト加工を行った。
【００４５】
［２］表１に示すように、このフォトレジスト加工面に真空蒸着法により、第１の密着金属層２ａ（Ｔｉ）、第１の拡散防止層２ｂ（ＰｔまたはＰｄ）、主導体層２ｃ（Ａｕ）、第２の拡散防止層２ｄ（Ｐｔ，Ｐｄ，ＮｉまたはＲｕ）、第２の密着金属層２ｅ（ＴｉまたはＣｒ）を順次積層させ、各種サンプルとした。これらの厚さは、第１の密着金属層２ａが０．１μｍ、第１の拡散防止層２ｂが０．１μｍ、主導体層２ｃが１μｍ、第２の拡散防止層２ｄが０．０５〜０．３μｍ、第２の密着金属層２ｅが０．０５μｍまたは０．１μｍであった。
【００４６】
［３］レジスト剥離液に基板１を浸漬させ、余分なレジスト層をリフトオフすることにより、所定のパターンの配線導体層２を形成させた。
【００４７】
［４］基板１の配線導体層２の形成面を逆スパッタリング処理した後、スパッタリング法により、さらに０．０５μｍの厚さの第２の密着金属層２ｅを被着させた。
【００４８】
［５］フォトリソグラフィ法およびエッチング法により、第２の密着金属層２ｅのパターン加工を行った。第２の密着金属層２ｅのパターン幅を、先に形成した、第１の密着金属層２ａ、第１の拡散防止層２ｂ、主導体層２ｃ、第２の拡散防止層２ｄ、および第２の密着金属層２ｅのパターン幅より５μｍ大きくするすることにより、第１の密着金属層２ａ、第１の拡散防止層２ｂ、主導体層２ｃ、第２の拡散防止層２ｄ、および第２の密着金属層２ｅの両側面を覆うことができた。
【００４９】
［６］石英から成る絶縁層３は、ＴＥＯＳ−ＣＶＤ法により形成し、フォトリソグラフィ法およびエッチング法により電気導通を取るための穴開け加工を行った。
【００５０】
［７］穴開け加工を行った部分には、配線導体層２の最上層の第２の密着金属層２ｅが露出しており、その第２の密着金属層２ｅの露出部のみをエッチング法により除去した。
【００５１】
［８］絶縁層３のさらに上面に配線導体層４として、厚さ０．１μｍのＣｒ層と厚さ１μｍのＡｕ層を真空蒸着法により順次積層させ、フォトリソグラフィ法およびエッチング法によりパターン加工した。
【００５２】
上記実施例で作製した回路基板（サンプル番号１〜１７）と、配線導体層２の第２の拡散防止層２ｄおよび／または第２の密着金属層２ｅを形成しておらず、さらに上記工程［４］，［５］を実施していないこと以外は上記実施例と同様にして作製した比較例の回路基板（サンプル番号１８〜２０）について、導通抵抗の変化および密着性に関して以下のような評価を行った。
【００５３】
（導通抵抗の変化の評価）３０ｍｍの長さの配線導体層２を加工後、電気抵抗値を測定し、ＴＥＯＳ−ＣＶＤ法により形成した石英から成る絶縁層３を除去し、再度電気抵抗値を測定し、その変化率を評価した。電気抵抗値の変化率が１．０％未満は良好であり◎、１．０％以上３．０％未満は概ね使用可能であるので○、３．０％以上５．０％未満は使用可能な場合もあるので△、５．０％以上は殆ど使用困難なため×とした。
【００５４】
（密着性の評価）絶縁層３の上面に形成した配線導体層４パターンに、Ａｕワイヤによるワイヤボンディングを１０箇所行い、これを垂直方向に引っ張り、破断のモードによって評価した。Ａｕワイヤに破断が生じたモードの場合○、１箇所でもＡｕワイヤ以外の部分で破断した場合×とした。
【００５５】
２０種類のサンプルの構成と、上記２種類の評価結果をまとめたものを表１に示す。比較例であるサンプル番号１８〜２０のものでは、抵抗値の変化および密着性に問題があることが明らかになった。
【００５６】
【表１】

【００５７】
（実施例２）
第１の密着金属層２ａ（Ｔｉ）、第１の拡散防止層２ｂ（Ｐｄ）、主導体層２ｃ（Ａｕ）、第２の拡散防止層２ｄ（Ｐｄ）、第２の密着金属層２ｅ（Ｃｒ）を順次積層させ、これらの厚さについては、第１の密着金属層２ａが０．１μｍ、第１の拡散防止層２ｂが０．１μｍ、主導体層２ｃが１μｍ、第２の拡散防止層２ｄが０．１μｍ、第２の密着金属層２ｅが０．０５μｍであるものを、上記工程［１］，［２］，［３］，［６］〜［８］により作製したものを比較例２１とした。
【００５８】
また、上記比較例２１の層構成の配線導体層２について、上記工程［１］〜［８］を施して作製したものを実施例２とした。
【００５９】
この実施例２の回路基板Ａと比較例２１の回路基板Ｂとについて、ＳＥＭ（走査型電子顕微鏡）で断面観察を行った。
【００６０】
回路基板Ａでは、配線導体層２の側面に形成された絶縁層３の厚さは１．２μｍ程度であり、配線導体層２の上面に形成された絶縁層３の厚さ１．４μｍ程度とほぼ同じ厚さになっていることが確認された。
【００６１】
一方、回路基板Ｂでは、配線導体層２の側面に形成された絶縁層３の厚さは、主導体層２ｃの側面で０．５μｍ程度とかなり薄くなっていることが確認された。このように、絶縁層３が部分的に薄くなっていると、最も薄い部分から絶縁破壊が進行し、また配線導体層２と配線導体層４とが絶縁層３の薄い部分を通じてショートし易くなる。従って、本実施例２の回路基板Ａは絶縁破壊、ショートが発生しないという点で優れていることが判った。
【００６２】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更を行うことは何等差し支えない。
【００６３】
【発明の効果】
本発明は、石英、水晶または石英ガラスよりなる基板上に配線導体層とＣＶＤ法により形成された石英から成る絶縁層とが順次積層された回路基板であって、配線導体層は、第１の密着金属層、第１の拡散防止層、主導体層、第２の拡散防止層および第２の密着金属層が順次積層されて成るとともに、第１の密着金属層、第１の拡散防止層、主導体層および第２の拡散防止層の両側面が第２の密着金属層で覆われていることにより、液体ヘリウム温度以下の環境においても、基板と絶縁層とが熱膨張係数が小さくかつ類似の材料により形成されているため、基板と絶縁層との界面より剥がれにくくなる。また、配線導体層は主導体層の上下層に拡散防止層を形成しているため、絶縁層を形成する際の熱による主導体層と密着金属層との相互拡散を防止する。これにより、配線導体層の抵抗値の変化を抑制し、かつ密着金属層の密着性を確保する。さらに、石英、水晶または石英ガラスの比誘電率は小さいため、高周波信号に対してノイズの原因となる浮遊容量を小さくできる。また、主導体層の側面に絶縁層が形成され難くなっていたのを解消することができ、絶縁層の上部に配線導体層を形成した場合、絶縁層の上部の配線導体層と下部の配線導体層とがショートするのを防止することができる。
【００６４】
好ましくは、絶縁層は配線導体層の上面から上方に向かって漸次高密度化されているとともに厚さが０．０５μｍ以上であることにより、配線導体層の上面付近に密度の低い石英を形成し、上方に向かって高密度化しているため、配線導体層と絶縁層との熱膨張の差に起因するクラックや膜剥がれが生じにくくなる。
【００６５】
また好ましくは、第１および第２の密着金属層がＣｒまたはＴｉの少なくとも1種から成り、第１および第２の拡散防止層がＰｔ、Ｐｄ、Ｎｉ、ＲｕまたはＲｈのうち少なくとも1種から成り、主導体層がＡｕ、ＡｇまたはＣｕのうち少なくとも1種から成ることにより、液体ヘリウム温度下においても、配線導体層や絶縁層の剥がれ等が発生せず、強固に接着された回路基板を容易に作製できることとなる。また、主導体層と第１および第２の密着金属層との間に第１および第２の拡散防止層をそれぞれ形成しているため、絶縁層の成膜の際に発生する熱による配線導体層内の相互拡散を抑制することができ、配線導体層の導通抵抗の変化を防ぐことができる。
【００６６】
また、本発明の回路基板は、通信衛星、天体観測衛星、気象観測衛星等に搭載された場合、石英、水晶または石英ガラスからなる基板および石英から成る絶縁層より構成されるので、宇宙線等の放射線に対する劣化が小さく長寿命のものとなる。
【図面の簡単な説明】
【図１】本発明の回路基板の断面図である。
【図２】従来の回路基板の断面図である。
【符号の説明】
１：基板
２：配線導体層
２ａ：第１の密着金属層
２ｂ：第１の拡散防止層
２ｃ：主導体層
２ｄ：第２の拡散防止層
２ｅ：第２の密着金属層
３：絶縁層
４：配線導体層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit board on which a semiconductor element such as a semiconductor integrated circuit element such as an LSI or an IC is mounted, and particularly, a semiconductor element made of a Ge: Ga (gallium-doped germanium) semiconductor that operates at a liquid helium temperature or lower. It is related with the circuit board suitable for.
[0002]
[Prior art]
FIG. 2 shows a circuit board for mounting a conventional semiconductor element such as an LSI or an IC.
[0003]
In FIG. 2, 11 is a substrate made of alumina ceramic or the like, and 12 is a wiring conductor layer. The wiring conductor layer 12 is composed of four metal layers, 12a being a Ti layer, 12b being a first Pd layer, 12c being an Au layer, and 12d being a second Pd layer. Reference numeral 13 denotes an insulating layer formed of polyimide, and reference numeral 14 denotes a wiring conductor layer above the insulating layer 13 connected to a part of the upper surface of the second Pd layer 12. Thus, there has been proposed a circuit board in which the second Pd layer 12d is provided in order to firmly connect the wiring conductor layer 12 and the insulating layer 13 (conventional example 1: see Japanese Examined Patent Publication No. 2-41192). ).
[0004]
Further, in contrast to the conventional example 1, a glass substrate is used instead of the substrate 11 made of alumina ceramic or the like, and the insulating layer 13 formed of polyimide is replaced with SiO. ₂ In addition, it is proposed to form a highly reliable circuit board that does not cause peeling by using a layer, and further forming the wiring conductor layer 12 as a three-layer structure of a Cr layer, a Cu layer, and a Cr layer. (Conventional example 2: see JP-A-7-170043).
[0005]
[Problems to be solved by the invention]
However, in recent years, a detector using a semiconductor element made of a Ge: Ga semiconductor has been developed to detect electromagnetic waves in a wavelength region of about 30 μm to 300 μm called far-infrared light with high sensitivity, and the operating temperature of the detector Is less than the liquid helium temperature (4.2 K), it is difficult to manufacture a conventional circuit board with high reliability in which the wiring conductor layer and the insulating layer do not peel off.
[0006]
In the case of the circuit board of Conventional Example 1, the coefficient of thermal expansion of the substrate 11 made of alumina ceramic or the like (about 7 × 10 ^-6 / ° C.) and the thermal expansion coefficient of the insulating layer 13 made of polyimide (about 5 × 10 ^-Five / ° C.), the substrate 11 made of alumina ceramic or the like and the insulating layer 13 are easily peeled off.
[0007]
In the case of the circuit board of Conventional Example 2, SiO formed on the wiring conductor layer 12 is formed. ₂ Although the method for forming the insulating layer 13 composed of layers is not described in detail, generally, in order to firmly bond the insulating layer 13 to the wiring conductor layer 12 and the glass substrate, 250 ° C. or higher, preferably 500 ° C. or higher. It is necessary to perform a film forming process in a state where the film is heated.
[0008]
However, since the layer structure of the wiring conductor layer 12 is composed of a Cr layer, a Cu layer, and a Cr layer, SiO 2 ₂ The Cr layer and the Cu layer are mutually diffused by the heat at the time of film formation and are alloyed, so that the conduction resistance of the wiring conductor layer 12 becomes large and cannot be used as a circuit board or is firmly bonded. Therefore, the effect of the Cr layer as an adhesion metal is weakened, and there is a problem that the interface between the wiring conductor layer 12 and the insulating layer 13 or the interface between the wiring conductor layer 12 and the glass substrate is easily peeled off.
[0009]
Furthermore, SiO ₂ When the layer is formed by a method of forming the layer at a relatively low temperature such as sputtering, SiO formed on the wiring conductor layer 12 is formed. ₂ The layer has a substantially constant density, and the coefficient of thermal expansion of the Cr layer is about 0.8 × 10 ^-Five / ° C. and SiO constituting the insulating layer ₂ Thermal expansion coefficient of layer 5 × 10 ^-7 ~ 6 × 10 ^-7 Since the difference from / ° C. is large, there is a problem that the wiring conductor layer 12 and the insulating layer 13 are easily peeled off.
[0010]
Therefore, the present invention has been completed in view of the above circumstances, and the purpose of the present invention is to provide a circuit board that is firmly bonded without the occurrence of peeling of the wiring conductor layer or the insulating layer even under a liquid helium temperature. It is to provide.
[0011]
[Means for Solving the Problems]
The circuit board of the present invention is a circuit board in which a wiring conductor layer and an insulating layer made of quartz formed by a CVD method are sequentially laminated on a substrate made of quartz, quartz, or quartz glass, and the wiring conductor layer includes: The first adhesion metal layer, the first diffusion prevention layer, the main conductor layer, the second diffusion prevention layer, and the second adhesion metal layer are sequentially laminated, and the first adhesion metal layer, the first adhesion metal layer, One diffusion prevention layer, the main conductor layer, and both sides of the second diffusion prevention layer are covered with the second adhesion metal layer.
[0012]
According to the above configuration, the present invention can provide a circuit board that is firmly bonded without peeling off of a wiring conductor layer or an insulating layer even under a liquid helium temperature. Conventionally, since the main conductor layer made of Au or the like is hardly bonded to oxygen, the adhesiveness with the insulating layer made of quartz which is an oxide is low, and as a result, the insulating layer is hardly formed on the side surface of the main conductor layer. It can be solved. Therefore, when the wiring conductor layer is formed on the insulating layer, it is possible to prevent a short circuit between the upper wiring conductor layer and the lower wiring conductor layer.
[0013]
In the present invention, preferably, the insulating layer is gradually densified upward from the upper surface of the wiring conductor layer and has a thickness of 0.05 μm or more.
[0014]
With the above configuration, the density near the upper surface of the insulating layer is made uniform, and even when multiple insulating layers are stacked, cracks and peeling are less likely to occur due to differences in thermal expansion, etc., improving the adhesion of the insulating layer To do.
[0015]
Preferably, the first and second adhesion metal layers are made of at least one of Cr and Ti, and the first and second diffusion prevention layers are at least one of Pt, Pd, Ni, Ru, or Rh. The main conductor layer is made of at least one of Au, Ag, and Cu.
[0016]
With such a configuration, even at a liquid helium temperature, the wiring conductor layer and the insulating layer are not peeled off, and a strongly bonded circuit board can be easily manufactured. In addition, since the first and second diffusion prevention layers are formed between the main conductor layer and the first and second adhesion metal layers, respectively, the wiring conductor due to the heat generated when the insulating layer is formed Interdiffusion within the layer can be suppressed, and a change in conduction resistance of the wiring conductor layer can be prevented.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
The circuit board of the present invention will be described below. FIG. 1 is a cross-sectional view of a circuit board according to the present invention, and a semiconductor element mounted on the circuit board is omitted. In the figure, 1 is a substrate made of quartz, quartz or quartz glass, 2 is a wiring conductor layer composed of five metal layers, 2a is a first adhesion metal layer, 2b is a first diffusion prevention layer, 2c Is a main conductor layer, 2d is a second diffusion prevention layer, and 2e is a second adhesion metal layer. Reference numeral 3 denotes an insulating layer made of quartz, and the insulating layer 3 is formed by a CVD method. Preferably, the insulating layer 3 is gradually densified upward from the upper surface of the wiring conductor layer 2 and has a thickness of 0.05 μm or more. . Reference numeral 4 denotes a wiring conductor layer formed on the insulating layer 3.
[0018]
In the present invention, the substrate 1 made of quartz, quartz or quartz glass has a thermal expansion coefficient of 5 × 10 5. ^-7 ~ 6 × 10 ^-7 Since it is smaller than the thermal expansion coefficient of alumina ceramics or soda glass at / ° C., there is an advantage that expansion and shrinkage due to temperature is small. Quartz, quartz or quartz glass has a relative dielectric constant of about 3.6 at 1 MHz (frequency of the high frequency signal) and one third of the substrate made of alumina ceramics (with a relative dielectric constant of about 10). On the other hand, it is also preferable in that a circuit board having a small stray capacitance that causes noise or the like can be formed.
[0019]
The wiring conductor layer 2 is composed of five metal layers including a first adhesion metal layer 2a, a first diffusion prevention layer 2b, a main conductor layer 2c, a second diffusion prevention layer 2d, and a second adhesion metal layer 2e. Is done. These metal layers are deposited by a thin film forming method such as a sputtering method, a vacuum deposition method, a CVD method, or a plating method, and are patterned by a photolithography method, an etching method, a lift-off method, or the like.
[0020]
The first adhesion metal layer 2a and the second adhesion metal layer 2e are made of at least one of Cr and Ti, or Ta, TiN or Ta ₂ It is preferable to consist of any one of N, and Cr or Ti is particularly preferable from the viewpoint of the workability of the pattern. The thickness of the first adhesion metal layer 2a and the second adhesion metal layer 2e is preferably 0.01 to 0.2 μm. If it is less than 0.01 μm, the adhesion of the adhesion metal layer is weak, and if it exceeds 0.2 μm, the internal stress during film formation and after film formation increases, and defects such as peeling and cracking tend to occur over time, Reliability decreases. In addition, when patterning a wiring pattern by an etching method, it is not suitable in that side etching becomes large.
[0021]
The first diffusion prevention layer 2b and the second diffusion prevention layer 2d may be made of at least one of Pt, Pd, Ni, Ru, or Rh. The thickness is preferably 0.05 to 1 μm. If the thickness is less than 0.05 μm, the anti-diffusion property is lost, and if it exceeds 1 μm, the internal stress increases during and after film formation, and defects such as peeling and cracking are likely to occur over time, resulting in a decrease in reliability. . In addition, when patterning a wiring pattern by an etching method, it is not suitable in that side etching becomes large.
[0022]
The main conductor layer 2c may be made of at least one of Au, Ag, and Cu. The thickness is preferably 0.1 μm or more. If it is less than 0.1 μm, it is not suitable in that the conduction resistance is increased. In the case of Au, since the cost increases when the thickness is increased, the thickness is more preferably 0.5 to 2 μm.
[0023]
In the present invention, both side surfaces of the first adhesion metal layer 2a, the first diffusion prevention layer 2b, the main conductor layer 2c and the second diffusion prevention layer 2d are covered with the second diffusion prevention layer 2d. This is due to the following reason.
[0024]
Conventionally, when, for example, Au is used as the main conductor layer 2c, the insulating layer 3 is formed by TEOS (Tetra Ethyl Ortho Silicate) -CVD method, and the wiring conductor layer 4 is formed on the insulating layer 3, the insulating layer 3 There is a problem that the lower wiring conductor layer 2 and the upper wiring conductor layer 4 are easily short-circuited. Further, even if the short-circuit was not made immediately after the circuit board was manufactured, a short-circuit occurred immediately after the start of the long-term reliability test. In order to clarify the cause of such a short-circuit, cross-sectional observation was performed using a scanning electron microscope (SEM). As a result, the insulating layers 3 on both sides of the wiring conductor layer 2 below the insulating layer 3 were found. It turned out to be thinner than the other parts. Further examination revealed that the insulating layer 3 corresponding to both side surfaces of the main conductor layer 2c of the wiring conductor layer 2 was extremely thin.
[0025]
This is because, since Au does not bond with oxygen, it is difficult to bond to the insulating layer 3 made of quartz, which is an oxide, so that the adhesion between the main conductor layer 2c and the insulating layer 3 is reduced. Conceivable. Accordingly, it is presumed that the insulating layer 3 is difficult to be formed on both side surfaces of the wiring conductor layer 2, particularly on both side surfaces of the main conductor layer 2c, and the insulating layer 3 is thinned. In order to confirm this, a sample in which Au was formed on the entire surface of the unformed substrate 1 was prepared, and a quartz insulating layer 3 was formed on the surface of the sample by TEOS-CVD. It was confirmed that peeling occurred at the stage of removal from the film forming apparatus.
[0026]
Therefore, by covering the both side surfaces of the first adhesion metal layer 2a, the first diffusion prevention layer 2b, the main conductor layer 2c and the second diffusion prevention layer 2d with the second diffusion prevention layer 2d, the wiring conductor layer 2 Therefore, the insulating layer 3 on both side surfaces of the insulating layer 3 is prevented from being thinned, and a short circuit between the upper wiring conductor layer 4 and the lower wiring conductor layer 2 of the insulating layer 3 is prevented.
[0027]
Note that both side surfaces of the first adhesion metal layer 2a, the first diffusion prevention layer 2b, the main conductor layer 2c, and the second diffusion prevention layer 2d correspond to end faces parallel to the line direction (longitudinal direction) of the wiring. To do.
[0028]
The first and second adhesion metal layers 2a and 2e, the first and second diffusion prevention layers 2b and 2d, and the main conductor layer 2c are formed as follows. First, by a known two-layer resist method, a resist layer is applied and formed on a portion of the main surface of the substrate 1 other than the wiring conductor layer 2 forming portion, and then the sputtering method is applied to the entire main surface on which the resist layer of the substrate 1 is formed. The first adhesion metal layer 2a, the first diffusion prevention layer 2b, the main conductor layer 2c, the second diffusion prevention layer 2d, and the second adhesion metal layer 2e are sequentially laminated by thin film formation methods such as vapor deposition and plating. Let Next, the substrate 1 is immersed in a resist stripping solution, and the excess resist layer is lifted off, whereby the wiring conductor layer 2 having a predetermined pattern is formed.
[0029]
Thereafter, the second adhesion metal layer 2e is further deposited on the entire main surface of the substrate 1 on which the wiring conductor layer 2 is formed by a thin film forming method such as sputtering, vapor deposition or plating. Next, the second adhesion metal layer 2e is patterned by photolithography and etching. At this time, by increasing the pattern width of the deposited second adhesion metal layer 2e by about 1 to 20 μm with respect to the pattern width of the previously formed wiring conductor layer 2, both sides of the wiring conductor layer 2 are formed. The surface can be covered with the second adhesive metal layer 2e. When the pattern width of the second adhesion metal layer 2e is smaller than 1 μm with respect to the pattern width of the wiring conductor layer 2, the wiring conductor layer 2 formed earlier and the second adhesion metal layer 2e for covering the wiring conductor layer 2e Even if a slight misalignment occurs, it becomes difficult for the second adhesive metal layer 2 e to cover both side surfaces of the wiring conductor layer 2. This is because the displacement of the wiring conductor on the circuit board is likely to occur about 1 to 3 μm, and about 1 μm is likely to occur even when a high-precision device is used.
[0030]
If the pattern width of the second adhesive metal layer 2e is larger than 20 μm with respect to the pattern width of the wiring conductor layer 2, the width of the entire wiring becomes too large to form a fine wiring.
[0031]
In the above-described processing method for forming the wiring conductor layer 2, two layers of the second adhesion metal layer 2e are formed, but the second adhesion metal layer 2e on the lower layer side may not be deposited. Alternatively, the second adhesion metal layer 2e on the lower layer side can be deposited and removed completely by etching, and the surface layer portion of the second adhesion metal layer 2e may be removed at that time.
[0032]
In the present invention, the pattern processing of the wiring conductor layer 2 is not limited to the above-described two-layer resist method, and may be performed by a three-layer resist method, an image reversal resist method, or the like. Further, the wiring conductor layer 2 may be patterned by a known photolithography method or etching method.
[0033]
In addition, the main surface of the substrate 1 on which the wiring conductor layer 2 is formed is subjected to reverse sputtering treatment to remove unnecessary deposits on the main surface, thereby improving the adhesion and formation stability of the wiring conductor layer 2. Therefore, it is possible to manufacture a circuit board with less deterioration such as transmission loss of a high-frequency signal and stable electrical characteristics.
[0034]
After the wiring conductor layer 2 is formed, an insulating layer 3 made of quartz is formed by a CVD (Chemical Vapor Deposition) method. The CVD method includes a thermal CVD method, a plasma CVD method, a photo CVD method, a TEOS (Tetra Ethyl Ortho Silicate) -CVD method, and any of these methods may be used. Heating to the above temperature is preferred. By heat-forming, the adhesion between the substrate 1 and the insulating layer 3 becomes stronger.
[0035]
Furthermore, with respect to the insulating layer 3 on the wiring conductor layer 2, the wiring conductor layer 2 and the insulating layer 3 made of quartz have a large difference in thermal expansion, causing cracks and peeling. A low-density quartz is formed on the top of 2 and densified upward. For example, when the insulating layer 3 made of quartz is formed on the wiring conductor layer 2 by TEOS-CVD, the density can be changed by changing the temperature of the substrate 1 during film formation. Specifically, the substrate 1 temperature at the start of film formation is set to about 250 ° C., and the substrate 1 temperature is gradually raised in the range of about 250 to 600 ° C. during film formation. Thus, by forming low density quartz near the upper surface of the wiring conductor layer 2, it is possible to release stress caused by the difference in thermal expansion between the wiring conductor layer 2 and the insulating layer 3, and there is no crack or peeling. A highly reliable circuit board can be manufactured.
[0036]
For example, when Cr is used as the second adhesion metal layer 2e, which is the uppermost layer of the wiring conductor layer 2, quartz (SiO ₂ ), The stress caused by the difference in thermal expansion can be relieved, and cracks or cracks can be formed in the insulating layer 3 above the second adhesion metal layer 2e. A highly reliable circuit board that does not easily peel off can be manufactured.
[0037]
The difference in density of the insulating layer 3 made of quartz can be analyzed, for example, by the following optical method. When the insulating layer 3 is formed, the monitor substrate is set in the same film forming apparatus, the insulating layer 3 is formed to 0.01 μm, the monitor substrate is taken out, and the refractive index is measured with an ellipsometer, whereby the insulating layer 3 The density of can be quantified. In the case of the oxide layer, for example, it is understood that when the refractive index is low, the porous layer has a low density.
[0038]
Furthermore, after forming with 0.05 μm, 0.1 μm, 1 μm, and 5 μm, and measuring the refractive index of the monitor substrate, the insulating layer 3 has a high density upward from the upper surface of the wiring conductor layer 2. Can be confirmed.
[0039]
The thickness of the insulating layer 3 above the wiring conductor layer 2 is preferably 0.05 μm or more. If the thickness is less than 0.05 μm, the density near the top of the insulating layer 3 is that of quartz (density about 2.2 g / cm ^Three The density of the insulating layer 3 in the vicinity of the interface with the substrate 1 is lower. In other words, the density near the top of the insulating layer 3 is not uniform. Therefore, when a plurality of insulating layers 3 are laminated, cracks, peeling, and the like are likely to occur due to differences in thermal expansion.
[0040]
Further, the thickness of the insulating layer 3 on the upper side of the wiring conductor layer 2 is more preferably 0.5 to 5 μm. If the thickness is less than 0.5 μm, the coverage of the side end portion of the wiring conductor layer 2 is not sufficient. When a new wiring conductor layer 4 is formed on the upper part, it becomes easy to short-circuit. If it exceeds 5 μm, the internal stress at the time of film formation and after film formation becomes large, and defects such as peeling and cracking are likely to occur with time, and the reliability is lowered. Further, it is unsuitable in that side etching becomes large when a through hole is processed in the insulating layer 3 by an etching method.
[0041]
Such a circuit board according to the present invention is composed of a substrate made of quartz, quartz or quartz glass, and a similar insulating layer made of quartz, which is less susceptible to radiation, and is therefore a communication satellite, astronomical observation satellite, weather observation. When mounted on a satellite or the like, the deterioration to radiation such as cosmic rays is small and the life is long.
[0042]
【Example】
Examples of the present invention will be described below.
[0043]
(Example 1)
The circuit board of FIG. 1 was produced by the following steps [1] to [8].
[0044]
[1] A substrate made of quartz having dimensions of 50 mm in length, 50 mm in width, and 1 mm in thickness was prepared. After the substrate 1 was washed, photoresist processing was performed by a two-layer resist method.
[0045]
[2] As shown in Table 1, the first adhesion metal layer 2a (Ti), the first diffusion prevention layer 2b (Pt or Pd), the main conductor layer 2c ( Au), the second diffusion preventing layer 2d (Pt, Pd, Ni or Ru), and the second adhesion metal layer 2e (Ti or Cr) were sequentially laminated to obtain various samples. The thicknesses of the first adhesion metal layer 2a are 0.1 μm, the first diffusion prevention layer 2b is 0.1 μm, the main conductor layer 2c is 1 μm, and the second diffusion prevention layer 2d is 0.05-0. 3 μm and the second adhesion metal layer 2 e was 0.05 μm or 0.1 μm.
[0046]
[3] The substrate 1 was dipped in a resist stripping solution, and an excess resist layer was lifted off to form a wiring conductor layer 2 having a predetermined pattern.
[0047]
[4] After the surface of the substrate 1 on which the wiring conductor layer 2 was formed was subjected to reverse sputtering treatment, a second adhesion metal layer 2e having a thickness of 0.05 μm was further deposited by sputtering.
[0048]
[5] Pattern processing of the second adhesion metal layer 2e was performed by photolithography and etching. The first adhesive metal layer 2a, the first diffusion prevention layer 2b, the main conductor layer 2c, the second diffusion prevention layer 2d, and the second adhesion metal layer 2e formed in the pattern width of the first adhesion metal layer 2e are formed in advance. By making the pattern width of the adhesion metal layer 2e 5 μm larger, the first adhesion metal layer 2a, the first diffusion prevention layer 2b, the main conductor layer 2c, the second diffusion prevention layer 2d, and the second adhesion metal It was possible to cover both sides of the layer 2e.
[0049]
[6] The insulating layer 3 made of quartz was formed by a TEOS-CVD method, and was subjected to drilling for electrical conduction by a photolithography method and an etching method.
[0050]
[7] The second adhesion metal layer 2e, which is the uppermost layer of the wiring conductor layer 2, is exposed at the portion where the drilling process has been performed, and only the exposed portion of the second adhesion metal layer 2e is etched. Removed.
[0051]
[8] A 0.1 μm thick Cr layer and a 1 μm thick Au layer are sequentially stacked as a wiring conductor layer 4 on the upper surface of the insulating layer 3 by a vacuum deposition method, and patterned by a photolithography method and an etching method. .
[0052]
The circuit board (sample numbers 1 to 17) produced in the above example and the second diffusion preventing layer 2d and / or the second adhesion metal layer 2e of the wiring conductor layer 2 are not formed, and the above process [ 4] and [5] The comparative circuit board (sample numbers 18 to 20) produced in the same manner as in the above example except that the following evaluation was made with respect to the change in the conductive resistance and the adhesion. Went.
[0053]
(Evaluation of change in conduction resistance) After processing the wiring conductor layer 2 having a length of 30 mm, the electric resistance value is measured, the insulating layer 3 made of quartz formed by the TEOS-CVD method is removed, and the electric resistance value is again measured. Measured and evaluated the rate of change. The rate of change of the electrical resistance value is less than 1.0%, and it is good. If it is 1.0% or more and less than 3.0%, it can be used. ○, 3.0% or more and less than 5.0% can be used. In some cases, Δ and 5.0% or more were evaluated as x because it was almost difficult to use.
[0054]
(Evaluation of adhesion) The wiring conductor layer 4 pattern formed on the upper surface of the insulating layer 3 was subjected to wire bonding with Au wires at 10 points, pulled in the vertical direction, and evaluated according to the breaking mode. In the case of the mode in which the Au wire broke, it was marked as x when the wire broke even at one place other than the Au wire.
[0055]
Table 1 shows the composition of 20 types of samples and a summary of the above two types of evaluation results. It became clear that the sample numbers 18 to 20 which are comparative examples have problems in the resistance value change and the adhesion.
[0056]
[Table 1]

[0057]
(Example 2)
First adhesion metal layer 2a (Ti), first diffusion prevention layer 2b (Pd), main conductor layer 2c (Au), second diffusion prevention layer 2d (Pd), second adhesion metal layer 2e (Cr The first adhesion metal layer 2a is 0.1 .mu.m, the first diffusion prevention layer 2b is 0.1 .mu.m, the main conductor layer 2c is 1 .mu.m, and the second diffusion prevention layer. A comparative example prepared by the steps [1], [2], [3], and [6] to [8] in which 2d is 0.1 μm and the second adhesion metal layer 2e is 0.05 μm 21.
[0058]
In addition, the wiring conductor layer 2 having the layer configuration of the comparative example 21 was manufactured by performing the above-described steps [1] to [8].
[0059]
A cross section of the circuit board A of Example 2 and the circuit board B of Comparative Example 21 was observed with an SEM (scanning electron microscope).
[0060]
In the circuit board A, the thickness of the insulating layer 3 formed on the side surface of the wiring conductor layer 2 is about 1.2 μm, and the thickness of the insulating layer 3 formed on the upper surface of the wiring conductor layer 2 is about 1.4 μm. It was confirmed that the thickness was almost the same.
[0061]
On the other hand, in the circuit board B, it was confirmed that the thickness of the insulating layer 3 formed on the side surface of the wiring conductor layer 2 was considerably thin at about 0.5 μm on the side surface of the main conductor layer 2c. As described above, when the insulating layer 3 is partially thinned, the dielectric breakdown proceeds from the thinnest portion, and the wiring conductor layer 2 and the wiring conductor layer 4 are easily short-circuited through the thin portion of the insulating layer 3. . Therefore, it was found that the circuit board A of Example 2 is excellent in that dielectric breakdown and short circuit do not occur.
[0062]
The present invention is not limited to the above-described embodiment, and various modifications may be made without departing from the scope of the present invention.
[0063]
【The invention's effect】
The present invention is a circuit board in which a wiring conductor layer and an insulating layer made of quartz formed by a CVD method are sequentially laminated on a substrate made of quartz, quartz, or quartz glass. The adhesion metal layer, the first diffusion prevention layer, the main conductor layer, the second diffusion prevention layer, and the second adhesion metal layer are sequentially laminated, and the first adhesion metal layer, the first diffusion prevention layer, Since both sides of the main conductor layer and the second diffusion prevention layer are covered with the second adhesive metal layer, the substrate and the insulating layer have a small thermal expansion coefficient and are similar even in an environment of liquid helium temperature or lower. Therefore, it is difficult to peel off from the interface between the substrate and the insulating layer. In addition, since the wiring conductor layer has diffusion preventing layers formed on the upper and lower layers of the main conductor layer, mutual diffusion between the main conductor layer and the adhesion metal layer due to heat when forming the insulating layer is prevented. Thereby, the change of the resistance value of the wiring conductor layer is suppressed, and the adhesion of the adhesion metal layer is ensured. Furthermore, since the relative permittivity of quartz, quartz, or quartz glass is small, the stray capacitance that causes noise for high-frequency signals can be reduced. In addition, it is possible to eliminate the difficulty of forming the insulating layer on the side surface of the main conductor layer. When the wiring conductor layer is formed on the upper side of the insulating layer, the wiring conductor layer on the upper side of the insulating layer and the wiring on the lower side are formed. It is possible to prevent the conductor layer from being short-circuited.
[0064]
Preferably, the insulating layer is gradually densified upward from the upper surface of the wiring conductor layer and has a thickness of 0.05 μm or more, so that low density quartz is formed near the upper surface of the wiring conductor layer. Since the density is increased upward, cracks and film peeling due to the difference in thermal expansion between the wiring conductor layer and the insulating layer are less likely to occur.
[0065]
Preferably, the first and second adhesion metal layers are made of at least one of Cr or Ti, and the first and second diffusion prevention layers are made of at least one of Pt, Pd, Ni, Ru, or Rh. Because the main conductor layer is made of at least one of Au, Ag, or Cu, the wiring conductor layer and the insulating layer do not peel off even at a liquid helium temperature, and a strongly bonded circuit board can be easily obtained. Can be produced. In addition, since the first and second diffusion prevention layers are formed between the main conductor layer and the first and second adhesion metal layers, respectively, the wiring conductor due to the heat generated when the insulating layer is formed Interdiffusion within the layer can be suppressed, and a change in conduction resistance of the wiring conductor layer can be prevented.
[0066]
The circuit board of the present invention, when mounted on a communication satellite, astronomical observation satellite, meteorological observation satellite or the like, is composed of a substrate made of quartz, quartz or quartz glass and an insulating layer made of quartz. Deterioration to radiation is small and has a long life.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a circuit board according to the present invention.
FIG. 2 is a cross-sectional view of a conventional circuit board.
[Explanation of symbols]
1: Substrate
2: Wiring conductor layer
2a: first adhesion metal layer
2b: First diffusion prevention layer
2c: Main conductor layer
2d: second diffusion preventing layer
2e: Second adhesion metal layer
3: Insulating layer
4: Wiring conductor layer

Claims

A circuit board in which a wiring conductor layer and an insulating layer made of quartz formed by a CVD method are sequentially laminated on a substrate made of quartz, quartz or quartz glass, the wiring conductor layer being a first adhesion metal layer The first diffusion preventing layer, the main conductor layer, the second diffusion preventing layer and the second adhesion metal layer are sequentially laminated, and the first adhesion metal layer, the first diffusion prevention layer, A circuit board, wherein both side surfaces of a main conductor layer and the second diffusion prevention layer are covered with the second adhesion metal layer.

2. The circuit board according to claim 1, wherein the insulating layer is gradually densified upward from the upper surface of the wiring conductor layer and has a thickness of 0.05 μm or more.

The first and second adhesion metal layers are made of at least one of Cr or Ti, and the first and second diffusion prevention layers are made of at least one of Pt, Pd, Ni, Ru or Rh, 3. The circuit board according to claim 1, wherein the main conductor layer is made of at least one of Au, Ag, and Cu.