JP2007115853A - Semiconductor device and method of manufacturing same - Google Patents

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章 金森
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, along with a method of manufacturing the same, capable of stably dicing a semiconductor substrate comprising bumps, without causing chipping. <P>SOLUTION: A cap film laminate on the upper part of the metal film constituting an electrode pad is used as an electroless plating prevention film. The electroless plating is performed while a cap film 33 remains on an electrode pad 53 of a scribe region 11, with a cap film 32 on an electrode pad 52 of a circuit region 12 being removed. Thus, a bump 10 is selectively formed only on the electrode pad 52 of the circuit region 12. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、特に、外部接続電極としてバンプを備えた半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device provided with bumps as external connection electrodes and a manufacturing method thereof.

近年の半導体装置では、半導体装置への信号入出力や電源供給を行う外部接続電極に、金属等の導電体からなる突起状電極（以下、バンプという。）が採用されている。一般に、半導体装置は、半導体基板の表面に形成された半導体素子と、当該半導体素子とともに電気回路を構成する多層構造配線とにより構成されている。上記バンプは、例えば、多層構造配線の最上位の配線層に形成された電極パッド（以下、パッドという。）上に形成される。   2. Description of the Related Art In recent semiconductor devices, protruding electrodes (hereinafter referred to as bumps) made of a conductor such as metal are employed as external connection electrodes that perform signal input / output and power supply to the semiconductor device. In general, a semiconductor device includes a semiconductor element formed on the surface of a semiconductor substrate and a multilayer structure wiring that forms an electric circuit together with the semiconductor element. The bump is formed on, for example, an electrode pad (hereinafter referred to as a pad) formed in the uppermost wiring layer of the multilayer structure wiring.

図８は、半導体装置が形成された半導体基板を示す平面図及び要部拡大図である。半導体装置の製造工程では、１枚の半導体基板２０上に複数の半導体チップ（以下、チップという。）が一括して形成され、半導体基板２０を切断することにより個々のチップに分割される。このため、半導体基板２０上には、半導体基板２０を個々のチップに切断するためのスクライブ領域１１が、チップとなる回路領域１２の周囲に設けられている。   FIG. 8 is a plan view and a main part enlarged view showing a semiconductor substrate on which a semiconductor device is formed. In the manufacturing process of a semiconductor device, a plurality of semiconductor chips (hereinafter referred to as “chips”) are collectively formed on one semiconductor substrate 20, and divided into individual chips by cutting the semiconductor substrate 20. For this reason, a scribe region 11 for cutting the semiconductor substrate 20 into individual chips is provided on the semiconductor substrate 20 around the circuit region 12 to be a chip.

また、図８の例では、スクライブ領域１１と回路領域１２とに、それぞれパッド１５１及び１５２が形成されている。スクライブ領域１１のパッド１５１は、スクライブ領域１１内に形成されたＴＥＧ（Test Element Group）に接続されている。ＴＥＧは、例えば、チップ内の回路に使用されているトランジスタ、拡散抵抗、ポリシリコン抵抗等の基本素子や、特定の形状を有するパターン等により構成される。当該基本素子の電気特性やパターンの形状を計測することにより、製造工程のプロセスデータや素子データ等が取得される。そして、当該データに基づいて、例えば、各工程における異常の有無が判断される。なお、図８に示す回路領域１２内のパッド１５２は、回路領域１２に形成されている回路に接続されている（例えば、特許文献１参照。）。   In the example of FIG. 8, pads 151 and 152 are formed in the scribe region 11 and the circuit region 12, respectively. The pad 151 in the scribe area 11 is connected to a TEG (Test Element Group) formed in the scribe area 11. The TEG includes, for example, basic elements such as transistors, diffused resistors, and polysilicon resistors used in circuits in the chip, patterns having a specific shape, and the like. By measuring the electrical characteristics and pattern shape of the basic element, process data, element data, and the like of the manufacturing process are acquired. Based on the data, for example, the presence or absence of abnormality in each process is determined. Note that the pad 152 in the circuit region 12 shown in FIG. 8 is connected to a circuit formed in the circuit region 12 (see, for example, Patent Document 1).

図９及び図１０は、従来のバンプを備えた外部接続電極の形成工程を示す工程断面図である。図９及び図１０は、スクライブ領域１１を含む位置（例えば、図８に示すＡ−Ａ線）における断面を示している。また、図９及び図１０では、最上位配線層の直下に形成されている層間絶縁膜１０１よりも上方の構造のみを示している。なお、層間絶縁膜１０１の下層には、トランジスタ等の半導体素子が形成された半導体基板、他の配線層、及び他の層間絶縁膜が形成されている。また、図９及び図１０では図示していないが、層間絶縁膜１０１には、最上位配線層に属する配線と下位の配線層に属する配線とを電気的に接続するコンタクトが適宜形成される。   9 and 10 are process cross-sectional views showing a process for forming a conventional external connection electrode having bumps. 9 and 10 show a cross section at a position including the scribe region 11 (for example, a line AA shown in FIG. 8). 9 and 10 show only the structure above the interlayer insulating film 101 formed immediately below the uppermost wiring layer. Note that a semiconductor substrate on which a semiconductor element such as a transistor is formed, another wiring layer, and another interlayer insulating film are formed below the interlayer insulating film 101. Although not shown in FIGS. 9 and 10, the interlayer insulating film 101 is appropriately formed with a contact for electrically connecting the wiring belonging to the uppermost wiring layer and the wiring belonging to the lower wiring layer.

図９（ａ）に示すように、層間絶縁膜１０１上に、まず、アルミニウム等からなる導電膜１０２が堆積され、導電膜１０２上に窒化チタン等からなるキャップ膜３が形成される。公知のように、当該キャップ膜３は、次工程の配線パターン形成のためのフォトリソグラフィにおいて、導電膜１０２による露光光の反射を抑制する反射防止膜として機能する。   As shown in FIG. 9A, first, a conductive film 102 made of aluminum or the like is deposited on the interlayer insulating film 101, and a cap film 3 made of titanium nitride or the like is formed on the conductive film 102. As is well known, the cap film 3 functions as an antireflection film that suppresses reflection of exposure light by the conductive film 102 in photolithography for forming a wiring pattern in the next process.

次に、図９（ｂ）に示すように、最上位の配線層のパターンに対応するレジストパターン１０４がフォトリソグラフィにより形成される。続いて、キャップ膜１０３及び導電膜１０２がレジストパターン１０４をエッチングマスクとしてエッチングされ、最上位配線層のパターンが形成される。図９（ｃ）の例では、当該エッチングにより、スクライブ領域１１のパッド１５１、回路領域１２のパッド１５２、及び配線１５３の各パターンが形成されている。この後、レジストパターン１０４が除去され、図９（ｄ）に示すように、シリコン窒化膜等からなる保護膜１０６が半導体基板の全面にＣＶＤ（Chemical Vapor Deposition）法等により形成される。   Next, as shown in FIG. 9B, a resist pattern 104 corresponding to the pattern of the uppermost wiring layer is formed by photolithography. Subsequently, the cap film 103 and the conductive film 102 are etched using the resist pattern 104 as an etching mask to form a pattern of the uppermost wiring layer. In the example of FIG. 9C, each pattern of the pad 151 in the scribe region 11, the pad 152 in the circuit region 12, and the wiring 153 is formed by the etching. Thereafter, the resist pattern 104 is removed, and as shown in FIG. 9D, a protective film 106 made of a silicon nitride film or the like is formed on the entire surface of the semiconductor substrate by a CVD (Chemical Vapor Deposition) method or the like.

次いで、図１０（ａ）に示すように、パッド（図９では、パッド１５１及びパッド１５２）上に開口部を有するレジストパターン１０７がフォトリソグラフィ等により形成される。続いて、レジストパターン１０７をエッチングマスクとして保護膜１０６がエッチングされ、開口部１６１及び開口部１６２が形成される。当該エッチングは、通常、ドライエッチングにより行われる。また、当該エッチングでは、パッド１５１、１５２上部の窒化チタンからなるキャップ膜１３１、１３２も、保護膜１０６とともにエッチング除去される。これは、窒化チタンからなるキャップ膜がパッド１５１、１５２の上部に残留していると、以降で形成されるバンプの材質が金である場合に、バンプとパッドとの密着強度が低下することを避けるためである。また、キャップ膜除去により、パッド上にバンプを形成することなく金ワイヤのボンディングを行う場合に、ワイヤとパッドとの密着強度の低下を避けることができるからでもある。なお、上述のように保護膜１０６がシリコン窒化膜である場合、エッチングガスには、例えば、ＣＨＦ3ガスとＣＦ4ガスとの混合ガスが用いられる。以上のエッチングにより、パッド１５１の導電膜１２１が開口部１６１に露出し、パッド１５２の導電膜１２２が開口部１６２に露出する。 Next, as shown in FIG. 10A, a resist pattern 107 having an opening is formed on the pad (in FIG. 9, the pad 151 and the pad 152) by photolithography or the like. Subsequently, the protective film 106 is etched using the resist pattern 107 as an etching mask, so that an opening 161 and an opening 162 are formed. The etching is usually performed by dry etching. In this etching, the cap films 131 and 132 made of titanium nitride on the pads 151 and 152 are also removed by etching together with the protective film 106. This is because if the cap film made of titanium nitride remains above the pads 151 and 152, the adhesion strength between the bump and the pad is lowered when the material of the bump formed later is gold. This is to avoid it. Moreover, it is also possible to avoid a decrease in the adhesion strength between the wire and the pad when the gold wire is bonded without forming a bump on the pad by removing the cap film. As described above, when the protective film 106 is a silicon nitride film, for example, a mixed gas of CHF 3 gas and CF 4 gas is used as the etching gas. Through the above etching, the conductive film 121 of the pad 151 is exposed to the opening 161, and the conductive film 122 of the pad 152 is exposed to the opening 162.

続いて、保護膜１０６上のレジストパターン１０７が除去され、パッド１５１、パッド１５２上にバンプ１１０が形成される（図１０（ｃ）、（ｄ））。ここでは、バンプ１１０の材質がニッケルであるとする。バンプ１１０は、パッド１５１及びパッド１５２上に、例えば、公知の無電解メッキ法により堆積させることで形成される。無電解メッキ法では、メッキ膜は、まず、被メッキ面に露出している導電膜１２１、及び導電膜１２２上のみに選択的に析出する。そして、導電膜１２１及び導電膜１２２上に析出したメッキ膜上のみに順次析出して堆積し、ニッケルメッキ層１０８が形成される。この後、ニッケルメッキ層１０８の表面酸化を防止するために、ニッケルメッキ層１０８の表面に金メッキ層１０９が無電解メッキ法により形成され、バンプ１１０が完成する（例えば、特許文献２参照）。
特開２００１−３０８０３６号公報 特開平５−４７７６８号公報 Subsequently, the resist pattern 107 on the protective film 106 is removed, and bumps 110 are formed on the pads 151 and 152 (FIGS. 10C and 10D). Here, it is assumed that the material of the bump 110 is nickel. The bump 110 is formed by depositing on the pad 151 and the pad 152 by, for example, a known electroless plating method. In the electroless plating method, the plating film is first selectively deposited only on the conductive film 121 and the conductive film 122 exposed on the surface to be plated. Then, the nickel plating layer 108 is formed by sequentially depositing and depositing only on the plating film deposited on the conductive film 121 and the conductive film 122. Thereafter, in order to prevent surface oxidation of the nickel plating layer 108, a gold plating layer 109 is formed on the surface of the nickel plating layer 108 by an electroless plating method, thereby completing the bump 110 (see, for example, Patent Document 2).
JP 2001-308036 A JP-A-5-47768

半導体基板２０を個々のチップに切断するダイシング工程では、半導体基板２０のスクライブ領域１１に高速回転する極薄の円形刃（ダイシング・ソー）を当接させた状態で、当該円形刃と半導体基板２０とを相対的に移動させることによりスクライブ領域１１が切断される。図１１は、ダイシング工程において、スクライブ領域１１が切断された状態を示す平面図である。図１１では、切断された部分を切断領域１３として斜線で示している。   In the dicing process of cutting the semiconductor substrate 20 into individual chips, the circular blade and the semiconductor substrate 20 are brought into contact with a scribe region 11 of the semiconductor substrate 20 in contact with an ultrathin circular blade (dicing saw) that rotates at high speed. Are moved relative to each other to cut the scribe region 11. FIG. 11 is a plan view showing a state in which the scribe region 11 is cut in the dicing process. In FIG. 11, the cut portion is indicated by hatching as the cut region 13.

ダイシング工程では、図１１（ａ）に示すように、切断された切断領域１３の外周（エッジ）に欠け等のチッピングが発生しないことが求められる。しかしながら、上記従来の技術では、回路領域１２のパッド１５２と同様に、スクライブ領域１１のパッド１５１上にもバンプ１１０が形成されている。特に、上述のニッケルメッキ層１０８は硬質であるため、円形刃がバンプ１１０に当接した際に円形刃に振動が生じやすく、図１１（ｂ）に示すように、チッピング１４が生じやすいという問題を有していた。このようなチッピング１４は、回路領域１２にまで到達すると、チップの長期信頼性を低下させる。さらに、チッピング１４が回路領域１２に形成されているパターンにまで到達すると、パターン不良を生じさせ、製造歩留まりが著しく低下することになる。   In the dicing process, as shown in FIG. 11A, it is required that chipping such as chipping does not occur on the outer periphery (edge) of the cut region 13 that has been cut. However, in the conventional technique, the bumps 110 are formed on the pads 151 in the scribe region 11 as well as the pads 152 in the circuit region 12. In particular, since the nickel plating layer 108 described above is hard, the circular blade is likely to vibrate when the circular blade contacts the bump 110, and the chipping 14 is likely to occur as shown in FIG. 11B. Had. Such chipping 14 reduces the long-term reliability of the chip when it reaches the circuit region 12. Further, when the chipping 14 reaches the pattern formed in the circuit region 12, a pattern defect is caused and the manufacturing yield is remarkably lowered.

本発明は、上記従来の事情を鑑みて提案されたものであって、バンプを備えた半導体基板を切断する際に、従来に比べてチッピングの発生を抑制することができ安定して分割を行うことができる半導体装置及びその製造方法を提供することを目的としている。   The present invention has been proposed in view of the above-described conventional circumstances, and when cutting a semiconductor substrate provided with bumps, the occurrence of chipping can be suppressed as compared with the conventional case, and stable division is performed. An object of the present invention is to provide a semiconductor device and a manufacturing method thereof.

本発明は、上記課題を解決するために以下の手段を採用している。まず、本発明に係る半導体装置は、半導体基板上に、切断により個々のチップに分割される回路領域と、前記回路領域の周囲に設けられた切断用のスクライブ領域とを備え、前記回路領域に形成された電極パッドと、前記スクライブ領域に形成された電極パッドとを有している。そして、回路領域の電極パッド上のみに、導電体からなるバンプが形成された構成を採用している。上記構成において、回路領域の電極パッドとバンプとの接触面は、無電解メッキ膜が堆積可能である第１の導電膜からなり、かつ、スクライブ領域の電極パッドの露出面は、無電解メッキ膜が堆積不能である第２の導電膜からなる。   The present invention employs the following means in order to solve the above problems. First, a semiconductor device according to the present invention includes, on a semiconductor substrate, a circuit region that is divided into individual chips by cutting, and a cutting scribe region provided around the circuit region. It has an electrode pad formed and an electrode pad formed in the scribe region. And the structure by which the bump which consists of conductors was formed only on the electrode pad of a circuit area is employ | adopted. In the above configuration, the contact surface between the electrode pad and the bump in the circuit region is made of the first conductive film on which the electroless plating film can be deposited, and the exposed surface of the electrode pad in the scribe region is the electroless plating film Consists of a second conductive film that cannot be deposited.

上記構成は、特に、上記バンプが、ニッケルを主成分とする無電解メッキ膜等の硬質の材料からなる場合に好適である。例えば、ニッケルを主成分とする無電解メッキによりバンプを形成する場合、第１の導電膜はアルミニウムを主成分とする金属とし、第２の導電膜は窒化チタンとすることができる。   The above configuration is particularly suitable when the bump is made of a hard material such as an electroless plating film containing nickel as a main component. For example, when bumps are formed by electroless plating containing nickel as a main component, the first conductive film can be made of a metal containing aluminum as a main component, and the second conductive film can be made of titanium nitride.

一方、他の観点では、本発明は、上述の半導体装置の製造に好適な半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法は、まず、回路領域に、無電解メッキ膜が堆積可能である第１の導電膜からなる露出面を有する電極パッドを形成するとともに、前記スクライブ領域に、無電解メッキ膜が堆積不能である第２の導電膜からなる露出面を有する電極パッドを形成する。そして、回路領域の電極パッド及びスクライブ領域の電極パッドがともに露出した状態で無電解メッキを行い、前記回路領域の電極パッドの露出面のみに選択的にバンプを形成する。   On the other hand, in another aspect, the present invention can provide a method for manufacturing a semiconductor device suitable for manufacturing the semiconductor device described above. That is, in the method of manufacturing a semiconductor device according to the present invention, first, an electrode pad having an exposed surface made of a first conductive film on which an electroless plating film can be deposited is formed in a circuit region, and the scribe region is formed. Then, an electrode pad having an exposed surface made of the second conductive film on which the electroless plating film cannot be deposited is formed. Then, electroless plating is performed in a state where the electrode pads in the circuit area and the electrode pads in the scribe area are both exposed, and bumps are selectively formed only on the exposed surfaces of the electrode pads in the circuit area.

上記回路領域の電極パッド及び前記スクライブ領域の電極パッドの形成は、以下のようにして行うことができる。   Formation of the electrode pad in the circuit area and the electrode pad in the scribe area can be performed as follows.

例えば、まず、回路領域及びスクライブ領域に、上記第１の導電膜の上層に上記第２の導電膜を備えた積層膜からなり、各電極パッドとなる電極パターンを形成する。次いで、電極パターンが形成された半導体基板上に、回路領域及びスクライブ領域を被覆する保護膜を形成する。続いて、回路領域の電極パターン上の保護膜に開口部を形成するとともに当該電極パターンの第２の導電膜を除去して第１の導電膜を露出させ、回路領域の電極パッドを形成する。そして、スクライブ領域の電極パターン上の保護膜に開口部を形成するとともに当該電極パターンの第２の導電膜を露出させ、スクライブ領域の電極パッドを形成する。   For example, first, in the circuit region and the scribe region, an electrode pattern that is formed of a laminated film including the second conductive film on the first conductive film is formed. Next, a protective film that covers the circuit region and the scribe region is formed on the semiconductor substrate on which the electrode pattern is formed. Subsequently, an opening is formed in the protective film on the electrode pattern in the circuit region, and the second conductive film of the electrode pattern is removed to expose the first conductive film, thereby forming an electrode pad in the circuit region. Then, an opening is formed in the protective film on the electrode pattern in the scribe region, and the second conductive film in the electrode pattern is exposed to form an electrode pad in the scribe region.

他の例では、まず、回路領域及びスクライブ領域に、上記第１の導電膜の上層に上記第２の導電膜を備えた積層膜からなり、各電極パッドとなる電極パターンを形成する。次いで、電極パターンが形成された半導体基板上に、回路領域及びスクライブ領域を被覆する保護膜を形成する。続いて、回路領域の電極パターン上及びスクライブ領域の電極パターン上の保護膜に開口部を形成するとともに各電極パターンの第２の導電膜を露出させ、スクライブ領域の電極パッドを形成する。さらに、回路領域の電極パターン上に形成された開口部に露出した第２の導電膜をエッチング除去して当該開口部に第１の導電膜を露出させ、回路領域の電極パッドを形成する。   In another example, first, in the circuit region and the scribe region, an electrode pattern is formed which is made of a laminated film including the second conductive film on the first conductive film and serves as each electrode pad. Next, a protective film that covers the circuit region and the scribe region is formed on the semiconductor substrate on which the electrode pattern is formed. Subsequently, openings are formed in the protective film on the electrode pattern in the circuit region and on the electrode pattern in the scribe region, and the second conductive film of each electrode pattern is exposed to form an electrode pad in the scribe region. Further, the second conductive film exposed in the opening formed on the electrode pattern in the circuit region is removed by etching to expose the first conductive film in the opening, thereby forming an electrode pad in the circuit region.

さらに他の例では、まず、回路領域及びスクライブ領域に、第１の導電膜を含む膜からなり、各電極パッドとなる電極パターンを形成する。次いで、電極パターンが形成された半導体基板上に、回路領域及びスクライブ領域を被覆する保護膜を形成する。続いて、回路領域の電極パターン上及びスクライブ領域の電極パターン上の保護膜に開口部を形成するとともに各電極パターンの第１の導電膜を露出させ、回路領域の電極パッドを形成する。さらに、スクライブ領域の電極パターン上に形成された開口部を被覆する第２の導電膜を形成し、スクライブ領域の電極パッドを形成する。   In still another example, first, an electrode pattern made of a film including the first conductive film and serving as each electrode pad is formed in the circuit region and the scribe region. Next, a protective film that covers the circuit region and the scribe region is formed on the semiconductor substrate on which the electrode pattern is formed. Subsequently, an opening is formed in the protective film on the electrode pattern in the circuit region and on the electrode pattern in the scribe region, and the first conductive film of each electrode pattern is exposed to form an electrode pad in the circuit region. Further, a second conductive film is formed to cover the opening formed on the electrode pattern in the scribe region, and an electrode pad in the scribe region is formed.

またさらに他の例では、まず、回路領域及びスクライブ領域に、第１の導電膜の上層に第２の導電膜を備えた積層膜を形成する。次いで、当該積層膜において回路領域の電極パッドとなる領域の第２の導電膜を除去し、第１の導電膜を露出させる。続いて、積層膜に対してパターン形成を行い、各電極パッドとなる電極パターンを形成する。そして、電極パターンが形成された半導体基板上に、前記回路領域及びスクライブ領域を被覆する保護膜を形成する。この後、回路領域の電極パターン上及びスクライブ領域の電極パターン上の保護膜に開口部を形成し、開口部に第１の導電膜が露出した回路領域の電極パッドと、開口部に第２の導電膜が露出したスクライブ領域の電極パッドを形成する。   In still another example, first, a stacked film including a second conductive film is formed over the first conductive film in the circuit region and the scribe region. Next, the second conductive film in a region which becomes an electrode pad in the circuit region is removed from the stacked film, and the first conductive film is exposed. Subsequently, pattern formation is performed on the laminated film to form an electrode pattern to be each electrode pad. Then, a protective film that covers the circuit region and the scribe region is formed on the semiconductor substrate on which the electrode pattern is formed. Thereafter, an opening is formed in the protective film on the electrode pattern in the circuit region and on the electrode pattern in the scribe region, the electrode pad in the circuit region in which the first conductive film is exposed in the opening, and the second in the opening. An electrode pad is formed in the scribe region where the conductive film is exposed.

例えば、以上の構成において、上記第１の導電膜はアルミニウムを主成分とする金属膜であり、上記第２の導電膜は窒化チタン膜であり、上記バンプはニッケルを主成分とするメッキ膜とすることができる。   For example, in the above configuration, the first conductive film is a metal film containing aluminum as a main component, the second conductive film is a titanium nitride film, and the bump is a plating film containing nickel as a main component. can do.

本発明によれば、回路領域の電極パッド上のみにバンプが形成される。すなわち、スクライブ領域の電極パッド上にはバンプが形成されないため、ダイシング時のチッピングの発生を抑制することができる。   According to the present invention, bumps are formed only on the electrode pads in the circuit area. That is, since no bump is formed on the electrode pad in the scribe region, occurrence of chipping during dicing can be suppressed.

以下、本発明の各実施形態を、図面を参照しながら詳細に説明する。まず、本発明に係る半導体装置は、図８に示した従来の半導体装置と同様に、半導体基板２０を個々のチップに切断するためのスクライブ領域１１と、チップとなる回路領域１２とを備えている。また、スクライブ領域１１には、スクライブ領域１１に形成されたＴＥＧに接続された電極パッド５１が形成されている。さらに、回路領域１２には、当該回路領域１２に形成された図示しない回路に接続された電極パッド５２が形成されている。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. First, similarly to the conventional semiconductor device shown in FIG. 8, the semiconductor device according to the present invention includes a scribe region 11 for cutting the semiconductor substrate 20 into individual chips and a circuit region 12 to be a chip. Yes. In the scribe region 11, an electrode pad 51 connected to the TEG formed in the scribe region 11 is formed. Furthermore, electrode pads 52 connected to a circuit (not shown) formed in the circuit region 12 are formed in the circuit region 12.

（第１の実施形態）
以下、本発明の第１の実施形態について、図面を参照しながら説明する。図１は本実施形態に係る半導体装置の構造を示す断面図である。図１は、図９及び図１０に示した工程断面図と同様に、スクライブ領域１１のパッド５１と、回路領域１２のパッド５２とを含む領域の断面を示している。また、図１は、最上位配線層の直下に形成されている層間絶縁膜１よりも上方の構造のみを示している。すなわち、層間絶縁膜１の下層には、表面に半導体素子が形成された半導体基板、他の配線層、並びに各配線層の間を絶縁する他の層間絶縁膜が形成されている。また、層間絶縁膜１の図示しない位置には、最上位配線層に属する配線と、下位の配線層に属する配線とを電気的に接続するコンタクトが形成されている。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to this embodiment. FIG. 1 shows a cross section of a region including the pad 51 in the scribe region 11 and the pad 52 in the circuit region 12, similarly to the process cross-sectional views shown in FIGS. 9 and 10. FIG. 1 shows only the structure above the interlayer insulating film 1 formed immediately below the uppermost wiring layer. That is, below the interlayer insulating film 1, a semiconductor substrate having a semiconductor element formed on the surface, other wiring layers, and other interlayer insulating films that insulate between the wiring layers are formed. In addition, a contact for electrically connecting the wiring belonging to the uppermost wiring layer and the wiring belonging to the lower wiring layer is formed at a position (not shown) of the interlayer insulating film 1.

図１に示すように、本発明に係る半導体装置は、層間絶縁膜１上に、最上位の配線層を備えている。図１の例では、スクライブ領域１１のパッド５１、回路領域１２のパッド５２、及び回路領域１２に形成された回路を構成する配線５３が最上位配線層に属している。   As shown in FIG. 1, the semiconductor device according to the present invention includes an uppermost wiring layer on an interlayer insulating film 1. In the example of FIG. 1, the pad 51 in the scribe region 11, the pad 52 in the circuit region 12, and the wiring 53 constituting the circuit formed in the circuit region 12 belong to the uppermost wiring layer.

これらの最上位配線層は保護膜６により被覆されている。保護膜６の材質は特に限定されるものではなく、保護膜として使用されている公知の材料膜を使用することが可能である。例えば、窒化シリコン膜や酸化シリコン膜、あるいは、酸化シリコン膜及び窒化シリコン膜の積層膜等を保護膜として使用することができる。   These uppermost wiring layers are covered with a protective film 6. The material of the protective film 6 is not particularly limited, and a known material film used as the protective film can be used. For example, a silicon nitride film, a silicon oxide film, or a stacked film of a silicon oxide film and a silicon nitride film can be used as the protective film.

さて、本実施形態に係る半導体装置は、図１に示すように、スクライブ領域１１のパッド５１と、回路領域１２のパッド５２とが異なる構造を有している点が従来と異なる。本実施形態に係る半導体装置のパッド５２は、保護膜６に形成された開口部６２にアルミニウムやアルミニウム合金等からなる金属膜２２（第１の導電膜）が露出した構造を有している。これに対し、本実施形態に係る半導体装置のパッド５１は、開口部６１に窒化チタンからなるキャップ膜３１（第２の導電膜）が露出している。   As shown in FIG. 1, the semiconductor device according to this embodiment is different from the prior art in that the pads 51 in the scribe region 11 and the pads 52 in the circuit region 12 have different structures. The pad 52 of the semiconductor device according to the present embodiment has a structure in which the metal film 22 (first conductive film) made of aluminum, aluminum alloy, or the like is exposed in the opening 62 formed in the protective film 6. On the other hand, in the pad 51 of the semiconductor device according to the present embodiment, the cap film 31 (second conductive film) made of titanium nitride is exposed in the opening 61.

図２は、図１に示した半導体装置の製造方法を示す工程断面図である。なお、パッド５１、パッド５２、及び配線５３のパターンの形成、及び保護膜６の形成は、図９に示した従来の製造方法と同様である。すなわち、層間絶縁膜１上に、まず、アルミニウムやＡｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等のアルミニウム合金等からなる導電膜２が５００ｎｍ程度の膜厚で堆積される。次に、導電膜２上に窒化チタン等からなるキャップ膜３が反射防止膜として３０ｎｍ程度の膜厚で形成される。続いて、最上位配線層のパターンに対応するレジストパターンがフォトリソグラフィによりキャップ膜３上に形成され、当該レジストパターンをエッチングマスクとして、キャップ膜３及び導電膜２がエッチングされる。これにより、パッド５１、パッド５２、配線５３（図２参照）等の最上位配線層のパターンが形成される。そして、アッシング処理等によりレジストパターンが除去された後、１０００ｎｍ程度の膜厚の保護膜６が半導体基板の全面にＣＶＤ法等により形成される。   FIG. 2 is a process cross-sectional view illustrating a method of manufacturing the semiconductor device shown in FIG. The formation of the pattern of the pad 51, the pad 52, and the wiring 53 and the formation of the protective film 6 are the same as in the conventional manufacturing method shown in FIG. That is, first, a conductive film 2 made of aluminum, an aluminum alloy such as Al—Cu, Al—Si—Cu, or the like is deposited on the interlayer insulating film 1 to a thickness of about 500 nm. Next, a cap film 3 made of titanium nitride or the like is formed on the conductive film 2 as an antireflection film with a thickness of about 30 nm. Subsequently, a resist pattern corresponding to the pattern of the uppermost wiring layer is formed on the cap film 3 by photolithography, and the cap film 3 and the conductive film 2 are etched using the resist pattern as an etching mask. Thereby, the pattern of the uppermost wiring layer such as the pad 51, the pad 52, and the wiring 53 (see FIG. 2) is formed. Then, after the resist pattern is removed by ashing or the like, a protective film 6 having a thickness of about 1000 nm is formed on the entire surface of the semiconductor substrate by a CVD method or the like.

さて、本実施形態では、保護膜６が形成された後、フォトリソグラフィ等により保護膜６上に、レジストパターン７１が形成される。図２（ａ）に示すように、レジストパターン７１は、スクライブ領域１１のパッド５１に対応する位置に開口部を有している。続いて、レジストパターン７１をエッチングマスクとして、保護膜６のエッチングが行われる。当該エッチングにより、パッド５１上の保護膜６に開口部６１が形成される。当該エッチングでは、保護膜６のみが除去される。すなわち、開口部６１には、パッド５１のキャップ膜３１が露出している。例えば、保護膜１０６が、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（下層）とシリコン窒化膜（上層）からなる積層膜である場合、当該エッチングは、ＣＨＦ3ガスとＣＦ4ガスとをプロセスガスとしたドライエッチングにより行うことができる。ここでは、特に、窒化チタンのエッチングレートが低く、シリコン窒化膜及びＴＥＯＳ膜のエッチングレートが高い条件でエッチングされる。当該条件は、ＣＨＦ3ガスとＣＦ4ガスの流量比を調整することで実現可能である。 In the present embodiment, after the protective film 6 is formed, a resist pattern 71 is formed on the protective film 6 by photolithography or the like. As shown in FIG. 2A, the resist pattern 71 has an opening at a position corresponding to the pad 51 in the scribe region 11. Subsequently, the protective film 6 is etched using the resist pattern 71 as an etching mask. By this etching, an opening 61 is formed in the protective film 6 on the pad 51. In the etching, only the protective film 6 is removed. That is, the cap film 31 of the pad 51 is exposed in the opening 61. For example, when the protective film 106 is a laminated film composed of a TEOS (Tetra Ethyl Ortho Silicate) film (lower layer) and a silicon nitride film (upper layer), the etching uses CHF 3 gas and CF 4 gas as process gases. It can be performed by dry etching. Here, in particular, etching is performed under the conditions that the etching rate of titanium nitride is low and the etching rates of the silicon nitride film and the TEOS film are high. This condition can be realized by adjusting the flow ratio of CHF 3 gas and CF 4 gas.

アッシング処理等によりレジストパターン７１が除去された後、保護膜６上に、レジストパターン７２がフォトリソグラフィ等により形成される。図２（ｂ）に示すように、レジストパターン７２は、回路領域１２のパッド５２に対応する位置に開口部を有している。続いて、レジストパターン７２をエッチングマスクとして、保護膜６のエッチングが行われる。当該エッチングにより、パッド５２上の保護膜６に開口部６２が形成される。当該エッチングは、従来と同様に、ＣＨＦ3ガスとＣＦ4ガスとをプロセスガスとしたドライエッチングにより、保護膜６とキャップ膜３とのエッチング選択性がない条件でエッチングされる。当該条件は、ＣＨＦ3ガスとＣＦ4ガスの流量比を調整することで実現可能である。したがって、当該エッチングの過程で開口部６２に露出したキャップ膜３はエッチング除去され、開口部６１にはパッド５２の導電膜２２が露出する。この後、レジストパターン７２は、アッシング処理等により除去される（図２（ｃ））。なお、特に限定されるものではないが、ここでは、開口部６１及び開口部６２の平面形状を略矩形としている。 After the resist pattern 71 is removed by ashing or the like, a resist pattern 72 is formed on the protective film 6 by photolithography or the like. As shown in FIG. 2B, the resist pattern 72 has an opening at a position corresponding to the pad 52 in the circuit region 12. Subsequently, the protective film 6 is etched using the resist pattern 72 as an etching mask. By this etching, an opening 62 is formed in the protective film 6 on the pad 52. As in the conventional case, the etching is performed by dry etching using CHF 3 gas and CF 4 gas as process gases under the condition that there is no etching selectivity between the protective film 6 and the cap film 3. This condition can be realized by adjusting the flow ratio of CHF 3 gas and CF 4 gas. Accordingly, the cap film 3 exposed to the opening 62 in the etching process is removed by etching, and the conductive film 22 of the pad 52 is exposed to the opening 61. Thereafter, the resist pattern 72 is removed by ashing or the like (FIG. 2C). Although not particularly limited, the planar shape of the opening 61 and the opening 62 is substantially rectangular here.

当該状態において、公知の無電解メッキ法によりニッケルが３ｕｍ程度の膜厚で堆積される。このとき、窒化チタンからなるキャップ膜３は、メッキ防止膜として作用する。すなわち、露出面がキャップ膜３１からなるスクライブ領域１１のパッド５１上には無電解メッキによりニッケルが析出しないのである。一方、露出面が導電膜２からなる回路領域１２のパッド５２上には、従来同様、ニッケルが析出し、ニッケルメッキ層８が堆積する。このように窒化チタン上にニッケルメッキが形成されず、アルミニウム上にニッケルメッキが選択的に形成される現象は本発明者らが実験により発見したものであり、本発明はこの事実を用いたものである。なお、上記ニッケルの無電解メッキに使用するメッキ液としては、ニッケルの硫酸化合物と次亜リン酸ナトリウム（ＮａＨ2ＰＯ2）等の還元剤を含む混合液を使用することができる。なお、当該無電解メッキを行う前に、アルミニウムからなる導電膜に対してアルミニウム表面を亜鉛で置換する前処理が行われる。当該前処理は、アルミニウムの表面酸化膜を除去するエッチング処理、アルミニウム表面への亜鉛の置換メッキ処理、及び不要部に付着した亜鉛を除去するエッチング処理、が順に実施される。 In this state, nickel is deposited with a thickness of about 3 μm by a known electroless plating method. At this time, the cap film 3 made of titanium nitride functions as an anti-plating film. That is, nickel is not deposited on the pad 51 in the scribe region 11 whose exposed surface is made of the cap film 31 by electroless plating. On the other hand, on the pad 52 in the circuit region 12 whose exposed surface is made of the conductive film 2, nickel is deposited and the nickel plating layer 8 is deposited as in the conventional case. The phenomenon in which nickel plating is not selectively formed on titanium nitride but nickel plating is selectively formed on aluminum was discovered by the present inventors through experiments, and the present invention uses this fact. It is. As a plating solution used for the electroless plating of nickel, a mixed solution containing a nickel sulfate compound and a reducing agent such as sodium hypophosphite (NaH 2 PO 2 ) can be used. In addition, before performing the said electroless plating, the pre-process which substitutes the aluminum surface with zinc with respect to the electrically conductive film consisting of aluminum is performed. As the pretreatment, an etching process for removing the surface oxide film of aluminum, a zinc substitution plating process on the aluminum surface, and an etching process for removing zinc adhering to unnecessary portions are sequentially performed.

次いで、ニッケルメッキ層８の表面酸化を防止するために、ニッケルメッキ層８上に金メッキ層９が無電解メッキ法により形成され、バンプ１０が完成する（図２（ｄ））。このとき、金（Ａｕ）も窒化チタン上には析出することがなく、ニッケルメッキ層８上のみに、金メッキ層９を形成することができる。ここで、金メッキ層９の膜厚は１００ｎｍ程度である。当該金の無電解メッキに使用するメッキ液としては、例えば、Ｎａ3ＳＯ3とＮａ3Ａｕ（ＳＯ4）2を含む混合液を使用することができる。 Next, in order to prevent the surface of the nickel plating layer 8 from being oxidized, a gold plating layer 9 is formed on the nickel plating layer 8 by an electroless plating method, and the bumps 10 are completed (FIG. 2D). At this time, gold (Au) does not precipitate on the titanium nitride, and the gold plating layer 9 can be formed only on the nickel plating layer 8. Here, the film thickness of the gold plating layer 9 is about 100 nm. As a plating solution used for the electroless plating of gold, for example, a mixed solution containing Na 3 SO 3 and Na 3 Au (SO 4 ) 2 can be used.

以上のように本実施形態によれば、キャップ膜３である窒化チタンを無電解メッキ防止膜として利用することにより、回路領域１２のパッド５２のみにバンプ１０が形成された構造を得ることができる。すなわち、スクライブ領域１１のパッド５１にはバンプが形成されていないため、ダイシング時にはパッド５１のみを切断するだけでよい。このため、従来に比べて、チッピングの発生を抑制することが可能である。   As described above, according to the present embodiment, a structure in which the bumps 10 are formed only on the pads 52 in the circuit region 12 can be obtained by using the titanium nitride as the cap film 3 as the electroless plating preventing film. . That is, since no bump is formed on the pad 51 in the scribe region 11, only the pad 51 needs to be cut during dicing. For this reason, generation | occurrence | production of a chipping can be suppressed compared with the past.

また、本実施形態によれば、無電解メッキ液に浸漬される半導体装置上には、レジスト等のメッキ液の品質を低下させる膜が存在しないため、安定してバンプを形成することが可能である。   In addition, according to the present embodiment, bumps can be stably formed on the semiconductor device immersed in the electroless plating solution because there is no film that degrades the quality of the plating solution such as resist. is there.

なお、上記では、保護膜６にスクライブ領域１１の開口部６１を形成した後に回路領域１２の開口部６２を形成する事例を説明したが、開口部６２を形成した後に開口部６１を形成してもよい。   In the above description, the case where the opening 62 of the circuit region 12 is formed after the opening 61 of the scribe region 11 is formed in the protective film 6 has been described. However, the opening 61 is formed after the opening 62 is formed. Also good.

（第２の実施形態）
第１の実施形態では、パッド５１上の開口部６１の形成と、パッド５２上の開口部６２の形成とを別のエッチング工程で行う事例を説明した。しかしながら、開口部６１と開口部６２とは、同時に形成することも可能である。本実施形態では、開口部６１の形成と開口部６２の形成を同一のエッチング工程で行う事例について説明する。 (Second Embodiment)
In the first embodiment, the case where the formation of the opening 61 on the pad 51 and the formation of the opening 62 on the pad 52 are performed in different etching steps has been described. However, the opening 61 and the opening 62 can be formed simultaneously. In the present embodiment, an example in which the opening 61 and the opening 62 are formed in the same etching process will be described.

図３は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。また、図３は、図２に示した工程断面図と同様に、スクライブ領域１１のパッド５１と、回路領域１２のパッド５２とを含む領域の断面の一部（層間絶縁膜１よりも上方の構造）を示している。なお、パッド５１、パッド５２、及び配線５３のパターンの形成、及び保護膜６の形成は、第１の実施形態と同様であるので、ここでの説明は省略する。   FIG. 3 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the present embodiment. 3 is a part of the cross section of the region including the pad 51 in the scribe region 11 and the pad 52 in the circuit region 12 (above the interlayer insulating film 1), as in the process cross-sectional view shown in FIG. Structure). Note that the formation of the pattern of the pad 51, the pad 52, and the wiring 53 and the formation of the protective film 6 are the same as those in the first embodiment, and thus description thereof is omitted here.

本実施形態では、第１の実施形態と同様の工程により形成された保護膜６上に、レジストパターン７３がフォトリソグラフィ等により形成される。図３（ａ）に示すように、レジストパターン７３は、スクライブ領域１１のパッド５１に対応する位置と、回路領域１２のパッド５２に対応する位置とに開口部を有している。   In the present embodiment, a resist pattern 73 is formed by photolithography or the like on the protective film 6 formed by the same process as in the first embodiment. As shown in FIG. 3A, the resist pattern 73 has openings at positions corresponding to the pads 51 in the scribe area 11 and positions corresponding to the pads 52 in the circuit area 12.

続いて、レジストパターン７３をエッチングマスクとして、保護膜６のエッチングが行われる。当該エッチングにより、パッド５１上の保護膜６に開口部６１が形成されるとともに、パッド５２上の保護膜６に開口部６２が形成される。当該エッチングは、例えば、上記第１実施形態における開口部６１の形成（保護膜６のみをエッチングし、キャップ膜を残存させる条件）と同一のエッチング条件により実施される。すなわち、当該エッチングが完了したときには、開口部６１にはパッド５１のキャップ膜３１が露出し、開口部６２にはパッド５２のキャップ膜３２が露出している。   Subsequently, the protective film 6 is etched using the resist pattern 73 as an etching mask. By the etching, an opening 61 is formed in the protective film 6 on the pad 51 and an opening 62 is formed in the protective film 6 on the pad 52. The etching is performed, for example, under the same etching conditions as the formation of the opening 61 in the first embodiment (a condition in which only the protective film 6 is etched and the cap film is left). That is, when the etching is completed, the cap film 31 of the pad 51 is exposed in the opening 61 and the cap film 32 of the pad 52 is exposed in the opening 62.

アッシング処理等によりレジストパターン７３が除去された後、フォトリソグラフィ等により、保護膜６上にレジストパターン７４が形成される。図３（ｂ）に示すように、レジストパターン７４は、回路領域１２のパッド５２に対応する位置に開口部を有しており、レジストパターン７４の開口部に、保護膜６の開口部６２が露出されている。   After the resist pattern 73 is removed by ashing or the like, a resist pattern 74 is formed on the protective film 6 by photolithography or the like. As shown in FIG. 3B, the resist pattern 74 has an opening at a position corresponding to the pad 52 in the circuit region 12, and the opening 62 of the protective film 6 is formed in the opening of the resist pattern 74. Exposed.

次いで、レジストパターン７４をエッチングマスクとして、保護膜６のエッチングが行われる。当該エッチングでは、開口部６２に露出したパッド５２のキャップ膜３２が除去される。これにより、開口部６２には、図３（ｂ）に示すように、パッド５２の導電膜２２が露出することになる。なお、このようなキャップ膜３のみを除去するエッチングは、例えば、ＣＨＦ3ガスとＣＦ4ガスとをエッチングスとし、シリコン窒化膜のエッチングレートが低く、窒化チタンのエッチングレートが高い条件でエッチングされる。当該条件は、ＣＨＦ3ガスとＣＦ4ガスの流量比を調整することで実現可能である。
この後、レジストパターン７４は、アッシング処理等により除去される（図３（ｃ））。 Next, the protective film 6 is etched using the resist pattern 74 as an etching mask. In the etching, the cap film 32 of the pad 52 exposed in the opening 62 is removed. As a result, the conductive film 22 of the pad 52 is exposed in the opening 62 as shown in FIG. For example, the etching for removing only the cap film 3 is performed under conditions where the etching rate of the silicon nitride film is low and the etching rate of titanium nitride is high, using CHF 3 gas and CF 4 gas as etchings. The This condition can be realized by adjusting the flow ratio of CHF 3 gas and CF 4 gas.
Thereafter, the resist pattern 74 is removed by ashing or the like (FIG. 3C).

当該状態において、無電解メッキ法によりニッケルが堆積される。このとき、上述したように、窒化チタンからなるキャップ膜３はメッキ防止膜として作用する。この結果、露出面が導電膜２２からなる回路領域１２のパッド５２上のみに、ニッケルが選択的に析出し、ニッケルメッキ層８が堆積する。次いで、第１の実施形態と同様に、ニッケルメッキ層８の表面酸化を防止するために、ニッケルメッキ層８上に金メッキ層９が無電解メッキ法により形成され、バンプ１０が完成する（図３（ｄ））。   In this state, nickel is deposited by electroless plating. At this time, as described above, the cap film 3 made of titanium nitride functions as an anti-plating film. As a result, nickel is selectively deposited only on the pad 52 of the circuit region 12 whose exposed surface is made of the conductive film 22, and the nickel plating layer 8 is deposited. Next, as in the first embodiment, in order to prevent the surface of the nickel plating layer 8 from being oxidized, a gold plating layer 9 is formed on the nickel plating layer 8 by electroless plating to complete the bump 10 (FIG. 3). (D)).

以上のように本実施形態によれば、回路領域１２のパッド５２のみにバンプ１０が形成された構造を得ることができる。すなわち、第１の実施形態と同様に、ダイシング時にはパッド５１のみを切断するだけでよく、従来に比べて、チッピングの発生を抑制することが可能である。また、本実施形態においても、無電解メッキ液に浸漬される半導体装置上には、レジスト等のメッキ液の品質を低下させる膜が存在しないため、安定してバンプを形成することが可能である。   As described above, according to the present embodiment, a structure in which the bump 10 is formed only on the pad 52 in the circuit region 12 can be obtained. That is, as in the first embodiment, it is only necessary to cut only the pad 51 during dicing, and the occurrence of chipping can be suppressed as compared with the conventional case. Also in this embodiment, bumps can be stably formed because there is no film that degrades the quality of the plating solution such as resist on the semiconductor device immersed in the electroless plating solution. .

（第３の実施形態）
上述の各実施形態では、最上位配線層となる導電膜２上に反射防止膜として形成されたキャップ膜３を、メッキ防止膜として利用した事例を説明した。しかしながら、当該メッキ防止膜は、独立して形成することも可能である。本実施形態では、メッキ防止膜を反射防止膜と別体で形成する事例について説明する。 (Third embodiment)
In each of the above-described embodiments, the case where the cap film 3 formed as the antireflection film on the conductive film 2 serving as the uppermost wiring layer is used as the plating prevention film has been described. However, the plating prevention film can also be formed independently. In the present embodiment, an example in which the plating prevention film is formed separately from the antireflection film will be described.

図４及び図５は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。また、図４及び図５は、図２及び図３に示した工程断面図と同様に、スクライブ領域１１のパッド５１と、回路領域１２のパッド５２とを含む領域の断面の一部（層間絶縁膜１よりも上方の構造）を示している。   4 and 5 are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the present embodiment. 4 and 5 are part of the cross section of the region including the pad 51 in the scribe region 11 and the pad 52 in the circuit region 12 (interlayer insulation), as in the process cross-sectional views shown in FIGS. The structure above the film 1) is shown.

本実施形態では、図４（ａ）に示すように、層間絶縁膜１上に、まず、アルミニウムやアルミニウム合金等からなる導電膜２が堆積される。次に、図４（ｂ）に示すように、導電膜２上に、最上位配線層のパターンに対応するレジストパターン４１がフォトリソグラフィにより形成される。続いて、図４（ｃ）に示すように、導電膜２がレジストパターン４１をエッチングマスクとしてエッチングされ、パッド５１の導電膜２１、パッド５２の導電膜２２、配線５３の導電膜２３等の最上位配線層のパターンが形成される。   In this embodiment, as shown in FIG. 4A, first, a conductive film 2 made of aluminum, an aluminum alloy, or the like is deposited on the interlayer insulating film 1. Next, as shown in FIG. 4B, a resist pattern 41 corresponding to the pattern of the uppermost wiring layer is formed on the conductive film 2 by photolithography. Subsequently, as shown in FIG. 4C, the conductive film 2 is etched using the resist pattern 41 as an etching mask, and the conductive film 21 of the pad 51, the conductive film 22 of the pad 52, the conductive film 23 of the wiring 53, etc. A pattern of the upper wiring layer is formed.

なお、本実施形態では、レジストパターン４１を形成するフォトリソグラフィの際に、反射防止膜として機能するキャップ膜３が存在しない。したがって、導電膜２の上面で露光光が反射し、フォトレジストの解像力が低下してしまう。このため、レジストパターン４１形成の際に露光されるレジスト膜の下面（あるいは上面）に、必要に応じて、有機材料からなる反射防止膜（図示せず）を形成する。当該反射防止膜はレジストパターンを除去するアッシング処理において、レジストパターン４１とともに除去される。   In the present embodiment, the cap film 3 that functions as an antireflection film does not exist during photolithography for forming the resist pattern 41. Therefore, the exposure light is reflected on the upper surface of the conductive film 2 and the resolution of the photoresist is reduced. Therefore, an antireflection film (not shown) made of an organic material is formed on the lower surface (or upper surface) of the resist film exposed when forming the resist pattern 41, if necessary. The antireflection film is removed together with the resist pattern 41 in an ashing process for removing the resist pattern.

アッシング処理等によりレジストパターン４１が除去された後、図４（ｄ）に示すように、保護膜６が半導体基板の全面にＣＶＤ法等により形成される。当該保護膜６上には、レジストパターン７３がフォトリソグラフィ等により形成される。図５（ａ）に示すように、レジストパターン７３は、スクライブ領域１１のパッド５１の導電膜２１に対応する位置と、回路領域１２のパッド５２の導電膜２２に対応する位置とに開口部を有している。   After the resist pattern 41 is removed by ashing or the like, as shown in FIG. 4D, the protective film 6 is formed on the entire surface of the semiconductor substrate by the CVD method or the like. A resist pattern 73 is formed on the protective film 6 by photolithography or the like. As shown in FIG. 5A, the resist pattern 73 has openings at positions corresponding to the conductive film 21 of the pad 51 in the scribe region 11 and positions corresponding to the conductive film 22 of the pad 52 in the circuit region 12. Have.

続いて、レジストパターン７３をエッチングマスクとして、保護膜６のエッチングが行われる。当該エッチングにより、導電膜２１上の保護膜６に開口部６１が形成され、導電膜２２上の保護膜６に開口部６２が形成される。当該エッチングは、保護膜６をエッチング可能でかつ、導電膜２との選択比を得ることができるエッチング条件であれば、任意の条件を使用することができる。例えば、従来の絶縁膜１０６をエッチングする条件や、第１及び第２の実施形態において保護膜６をエッチングする条件を使用することができる。   Subsequently, the protective film 6 is etched using the resist pattern 73 as an etching mask. By the etching, an opening 61 is formed in the protective film 6 on the conductive film 21, and an opening 62 is formed in the protective film 6 on the conductive film 22. For the etching, any conditions can be used as long as the etching conditions are such that the protective film 6 can be etched and a selection ratio with the conductive film 2 can be obtained. For example, the conventional conditions for etching the insulating film 106 and the conditions for etching the protective film 6 in the first and second embodiments can be used.

アッシング処理等によりレジストパターン７３が除去された後、図５（ｂ）に示すように、保護膜６上に窒化チタン等からなるメッキ防止膜３４が形成される。また、メッキ防止膜３４上には、図５（ｃ）に示すように、少なくともスクライブ領域１１の開口部６１を被覆するレジストパターン７５がフォトリソグラフィ等により形成される。次いで、レジストパターン７５をエッチングマスクとして、メッキ防止膜３４のエッチングが行われる。当該エッチングでは、レジストパターン７５に被覆されていないメッキ防止膜３４がエッチング除去され、開口部６１を被覆するメッキ防止膜３５が形成される。なお、このようなエッチングは、上記第２の実施形態のパッド５２のキャップ膜３２を除去するエッチングと同様に、ＣＨＦ3ガスとＣＦ4ガスとをエッチングスとし、シリコン窒化膜のエッチングレートが低く、窒化チタンのエッチングレートが高い条件でエッチングされる。また、レジストパターン７５はアッシング処理等により除去される（図５（ｄ））。 After the resist pattern 73 is removed by ashing or the like, a plating preventing film 34 made of titanium nitride or the like is formed on the protective film 6 as shown in FIG. Further, as shown in FIG. 5C, a resist pattern 75 that covers at least the opening 61 of the scribe region 11 is formed on the plating prevention film 34 by photolithography or the like. Next, the plating preventing film 34 is etched using the resist pattern 75 as an etching mask. In the etching, the plating preventing film 34 not covered with the resist pattern 75 is removed by etching, and the plating preventing film 35 covering the opening 61 is formed. Note that such etching is performed by using CHF 3 gas and CF 4 gas as etchings, as in the etching for removing the cap film 32 of the pad 52 in the second embodiment, and the etching rate of the silicon nitride film is low. Etching is performed under conditions where the etching rate of titanium nitride is high. The resist pattern 75 is removed by ashing or the like (FIG. 5D).

当該状態において、無電解メッキ法によりニッケルが堆積される。このとき、窒化チタンからなるメッキ防止膜３５上には、ニッケルは析出しない。この結果、露出面が導電膜２２からなる回路領域１２のパッド５２上のみに、ニッケルが選択的に析出し、ニッケルメッキ層８が堆積する。次いで、第１及び第２の実施形態と同様に、ニッケルメッキ層８の表面酸化を防止するために、ニッケルメッキ層８上に金メッキ層９が無電解メッキ法により形成され、バンプ１０が完成する（図３（ｄ））。   In this state, nickel is deposited by electroless plating. At this time, nickel is not deposited on the plating preventing film 35 made of titanium nitride. As a result, nickel is selectively deposited only on the pad 52 of the circuit region 12 whose exposed surface is made of the conductive film 22, and the nickel plating layer 8 is deposited. Next, as in the first and second embodiments, in order to prevent surface oxidation of the nickel plating layer 8, a gold plating layer 9 is formed on the nickel plating layer 8 by an electroless plating method, and the bump 10 is completed. (FIG. 3 (d)).

以上のように本実施形態によれば、回路領域１２のパッド５２のみにバンプ１０が形成された構造を得ることができる。すなわち、第１及び第２の実施形態と同様に、ダイシング時にはパッド５１のみを切断するだけでよく、従来に比べて、チッピングの発生を抑制することが可能である。また、本実施形態においても、無電解メッキ液に浸漬される半導体装置上には、レジスト等のメッキ液の品質を低下させる膜が存在しないため、安定してバンプを形成することが可能である。   As described above, according to the present embodiment, a structure in which the bump 10 is formed only on the pad 52 in the circuit region 12 can be obtained. That is, as in the first and second embodiments, it is only necessary to cut the pad 51 during dicing, and it is possible to suppress the occurrence of chipping compared to the conventional case. Also in this embodiment, bumps can be stably formed because there is no film that degrades the quality of the plating solution such as resist on the semiconductor device immersed in the electroless plating solution. .

（第４の実施形態）
ところで、上記第１及び第２の実施形態では、保護膜６に開口部６１及び開口部６２を形成した後に、メッキ防止膜として機能するキャップ膜３２のエッチング行う事例を説明した。しかしながら、回路領域１２のパッド５２の形成位置は、回路領域１２に形成される回路によって決まっているため、例えば、保護膜６の形成前に不要なキャップ膜を除去することもできる。 (Fourth embodiment)
In the first and second embodiments, the case where the cap film 32 that functions as a plating prevention film is etched after the opening 61 and the opening 62 are formed in the protective film 6 has been described. However, since the formation position of the pad 52 in the circuit region 12 is determined by the circuit formed in the circuit region 12, for example, an unnecessary cap film can be removed before the protective film 6 is formed.

図６及び図７は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。また、図６及び図７は、図２から図５に示した工程断面図と同様に、スクライブ領域１１のパッド５１と、回路領域１２のパッド５２とを含む領域の断面の一部（層間絶縁膜１よりも上方の構造）を示している。   6 and 7 are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the present embodiment. 6 and 7 are part of the cross section of the region including the pad 51 in the scribe region 11 and the pad 52 in the circuit region 12 (interlayer insulation), as in the process cross sectional views shown in FIGS. The structure above the film 1) is shown.

本実施形態では、図６（ａ）に示すように、層間絶縁膜１上に、まず、アルミニウムやアルミニウム合金等からなる導電膜２が堆積され、導電膜２上に窒化チタン等からなるキャップ膜３が堆積される。次に、図６（ｂ）に示すように、キャップ膜３上に、回路領域１２のパッド５２となる領域に開口部を有するレジストパターン４２がフォトリソグラフィにより形成される。続いて、レジストパターン４２をエッチングマスクとして、キャップ膜３のエッチングが行われる。これにより、回路領域１２のパッド５２となる領域のキャップ膜３が除去される。なお、当該エッチングは、例えば、第２の実施形態において、パッド５２のキャップ膜３２をエッチングする条件と同一の条件で行うことができる。   In this embodiment, as shown in FIG. 6A, first, a conductive film 2 made of aluminum, an aluminum alloy or the like is deposited on the interlayer insulating film 1, and a cap film made of titanium nitride or the like is deposited on the conductive film 2. 3 is deposited. Next, as shown in FIG. 6B, a resist pattern 42 having an opening in a region to be the pad 52 in the circuit region 12 is formed on the cap film 3 by photolithography. Subsequently, the cap film 3 is etched using the resist pattern 42 as an etching mask. Thereby, the cap film 3 in the region to be the pad 52 in the circuit region 12 is removed. The etching can be performed, for example, under the same conditions as those for etching the cap film 32 of the pad 52 in the second embodiment.

レジストパターン４２がアッシング処理等により除去された後、図６（ｃ）に示すように、最上位配線層のパターンに対応するレジストパターン４１がキャップ膜３上にフォトリソグラフィにより形成される。そして、レジストパターン４１をエッチングマスクとしてキャップ膜３と導電膜２とが順にエッチングされ、パッド５１、パッド５２、配線５３等の最上位配線層のパターンが形成される（図６（ｄ））。   After the resist pattern 42 is removed by ashing or the like, a resist pattern 41 corresponding to the pattern of the uppermost wiring layer is formed on the cap film 3 by photolithography as shown in FIG. Then, the cap film 3 and the conductive film 2 are sequentially etched using the resist pattern 41 as an etching mask, and a pattern of the uppermost wiring layer such as the pad 51, the pad 52, and the wiring 53 is formed (FIG. 6D).

アッシング処理等によりレジストパターン４１が除去された後、図７（ａ）に示すように、保護膜６が半導体基板の全面にＣＶＤ法等により形成される。当該保護膜６上には、レジストパターン７３がフォトリソグラフィ等により形成される。図７（ｂ）に示すように、レジストパターン７３は、スクライブ領域１１のパッド５１に対応する位置と、回路領域１２のパッド５２に対応する位置とに開口部を有している。   After the resist pattern 41 is removed by ashing or the like, a protective film 6 is formed on the entire surface of the semiconductor substrate by a CVD method or the like as shown in FIG. A resist pattern 73 is formed on the protective film 6 by photolithography or the like. As shown in FIG. 7B, the resist pattern 73 has openings at positions corresponding to the pads 51 in the scribe area 11 and positions corresponding to the pads 52 in the circuit area 12.

続いて、レジストパターン７３をエッチングマスクとして、保護膜６のエッチングが行われる。当該エッチングにより、パッド５１上の保護膜６に開口部６１が形成され、パッド５２上の保護膜６に開口部６２が形成される。当該エッチングは、例えば、第１及び第２の実施形態において開口部６１を形成するエッチングと同様に、ＣＨＦ3ガスとＣＦ4ガスとをエッチングガスとし、窒化チタンのエッチングレートが低く、シリコン窒化膜及びＴＥＯＳ膜のエッチングレートが高い条件によりエッチングを行うことができる。なお、レジストパターン７３は、アッシング処理等により除去される（図７（ｃ））。 Subsequently, the protective film 6 is etched using the resist pattern 73 as an etching mask. By this etching, an opening 61 is formed in the protective film 6 on the pad 51, and an opening 62 is formed in the protective film 6 on the pad 52. In the etching, for example, similar to the etching for forming the opening 61 in the first and second embodiments, CHF 3 gas and CF 4 gas are used as etching gases, the etching rate of titanium nitride is low, and the silicon nitride film Etching can be performed under conditions where the etching rate of the TEOS film is high. The resist pattern 73 is removed by ashing or the like (FIG. 7C).

当該状態において、無電解メッキ法によりニッケルが堆積される。この結果、露出面が導電膜２２からなる回路領域１２のパッド５２上のみに、ニッケルが選択的に析出し、ニッケルメッキ層８が堆積する。次いで、上記各実施形態と同様に、ニッケルメッキ層８の表面酸化を防止するために、ニッケルメッキ層８上に金メッキ層９が無電解メッキ法により形成され、バンプ１０が完成する（図７（ｄ））。   In this state, nickel is deposited by electroless plating. As a result, nickel is selectively deposited only on the pad 52 of the circuit region 12 whose exposed surface is made of the conductive film 22, and the nickel plating layer 8 is deposited. Next, in order to prevent the surface of the nickel plating layer 8 from being oxidized, the gold plating layer 9 is formed on the nickel plating layer 8 by electroless plating to complete the bump 10 (FIG. 7 (FIG. 7). d)).

以上のように本実施形態によれば、回路領域１２のパッド５２のみにバンプ１０が形成された構造を得ることができる。すなわち、上記各実施形態と同様に、ダイシング時にはパッド５１のみを切断するだけでよく、従来に比べて、チッピングの発生を抑制することが可能である。また、本実施形態においても、無電解メッキ液に浸漬される半導体装置上には、レジスト等のメッキ液の品質を低下させる膜が存在しないため、安定してバンプを形成することが可能である。   As described above, according to the present embodiment, a structure in which the bump 10 is formed only on the pad 52 in the circuit region 12 can be obtained. That is, as in the above embodiments, only the pad 51 needs to be cut during dicing, and the occurrence of chipping can be suppressed as compared with the conventional case. Also in this embodiment, bumps can be stably formed because there is no film that degrades the quality of the plating solution such as resist on the semiconductor device immersed in the electroless plating solution. .

なお、上記各実施形態では、キャップ膜３（あるいは、メッキ防止膜３４）が窒化チタンからなる事例について説明したが、キャップ膜３（あるいは、メッキ防止膜３４）は、単層であることは必須ではない。キャップ膜３（あるいは、メッキ防止膜３４）は、最上層が窒化チタンであればよく、例えば、チタンと窒化チタンの積層膜等の多層膜を用いることも可能である。同様に、導電膜２も単層である必要はなく、アルミニウムやアルミニウム合金を含む多層膜であってもよい。   In each of the above embodiments, the case where the cap film 3 (or the plating prevention film 34) is made of titanium nitride has been described. However, it is essential that the cap film 3 (or the plating prevention film 34) is a single layer. is not. The cap film 3 (or the plating prevention film 34) may be titanium nitride as the uppermost layer. For example, a multilayer film such as a laminated film of titanium and titanium nitride may be used. Similarly, the conductive film 2 need not be a single layer, and may be a multilayer film containing aluminum or an aluminum alloy.

以上説明したように、本発明によれば、いずれの手法を用いても、回路領域１２のパッド５２のみにバンプ１０が形成される。すなわち、スクライブ領域の電極パッド上にはバンプが形成されないため、ダイシング時のチッピングの発生を抑制することができる。また、無電解メッキ液に浸漬される半導体装置上には、レジスト等のメッキ液の品質を低下させる膜が存在しないため、安定してバンプを形成することが可能である。   As described above, according to the present invention, the bump 10 is formed only on the pad 52 in the circuit region 12 regardless of which method is used. That is, since no bump is formed on the electrode pad in the scribe region, occurrence of chipping during dicing can be suppressed. Further, since there is no film for reducing the quality of the plating solution such as a resist on the semiconductor device immersed in the electroless plating solution, it is possible to stably form bumps.

なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、導電膜２（第１の導電膜）を、アルミニウムを主成分とする金属膜で構成し、キャップ膜３（第２の導電膜）を窒化チタンとして構成したが、本発明の材質がこれらに限定されるものではない。導電膜２が、無電解メッキ膜が堆積可能である膜からなり、キャップ膜（あるいは、メッキ防止膜）が、無電解メッキ膜が堆積不能な導電膜であれは、任意の材質の組み合わせを採用することができる。   In addition, this invention is not limited to each embodiment demonstrated above, A various deformation | transformation and application are possible in the range with the effect of this invention. For example, in each of the embodiments described above, the conductive film 2 (first conductive film) is formed of a metal film containing aluminum as a main component, and the cap film 3 (second conductive film) is formed of titanium nitride. The material of the present invention is not limited to these. If the conductive film 2 is made of a film on which an electroless plating film can be deposited and the cap film (or anti-plating film) is a conductive film on which the electroless plating film cannot be deposited, any combination of materials is used. can do.

本発明は、パッド電極にバンプを有する半導体装置をダイシングする際のチッピング発生を抑制できるという効果を有し、半導体装置及び半導体装置の製造方法として有用である。   INDUSTRIAL APPLICABILITY The present invention has an effect of suppressing occurrence of chipping when dicing a semiconductor device having bumps on pad electrodes, and is useful as a semiconductor device and a method for manufacturing the semiconductor device.

本発明の第１の実施形態に係る半導体装置を示す断面図Sectional drawing which shows the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図Process sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention 本発明の第２の実施形態に係る半導体装置の製造工程を示す工程断面図Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造工程を示す工程断面図Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造工程を示す工程断面図Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係る半導体装置の製造工程を示す工程断面図Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施形態に係る半導体装置の製造工程を示す工程断面図Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 4th Embodiment of this invention. スクライブ領域に電極パッドを備えた半導体装置を示す平面図A plan view showing a semiconductor device having an electrode pad in a scribe region 従来の半導体装置の製造工程を示す工程断面図Cross-sectional process diagram showing the manufacturing process of a conventional semiconductor device 従来の半導体装置の製造校定を示す工程断面図Cross-sectional process diagram showing the manufacturing standards for conventional semiconductor devices 従来の半導体装置の問題点を示す要部拡大図Enlarged view of the main parts showing the problems of conventional semiconductor devices

符号の説明Explanation of symbols

１ 層間絶縁膜
２ 導電膜（第１の導電膜）
３ キャップ膜（第２の導電膜）
６ 保護膜
８ ニッケルメッキ層
９ 金メッキ層
１０ バンプ
１１ スクライブ領域
１２ 回路領域
１３ 切断領域
２１ パッド５１の導電膜
２２ パッド５２の導電膜
２３ 配線５３の導電膜
３１ パッド５１のキャップ膜
３２ パッド５２のキャップ膜
３３ 配線５３のキャップ膜
３４ メッキ防止膜（第２の導電膜）
３５ パッド５１のメッキ防止膜
５１ 電極パッド（スクライブ領域）
５２ 電極パッド（回路領域）
５３ 配線
６１ 保護膜開口部（スクライブ領域）
６２ 保護膜開口部（回路領域）

1 Interlayer insulating film 2 Conductive film (first conductive film)
3 Cap film (second conductive film)
6 Protective film 8 Nickel plated layer 9 Gold plated layer 10 Bump 11 Scribe area 12 Circuit area 13 Cutting area 21 Conductive film of pad 51 22 Conductive film of pad 52 23 Conductive film of wiring 53 31 Cap film of pad 51 32 Cap of pad 52 Film 33 Cap film of wiring 53 34 Anti-plating film (second conductive film)
35 Plating prevention film of pad 51 51 Electrode pad (scribe area)
52 Electrode pads (circuit area)
53 Wiring 61 Protective film opening (scribe area)
62 Protective film opening (circuit area)

Claims (11)

半導体基板上に、切断により個々のチップに分割される複数の回路領域と、各回路領域の周囲に設けられた切断用のスクライブ領域とを備えた半導体装置において、
前記回路領域に形成された電極パッドと、
前記スクライブ領域に形成された電極パッドと、
を有し、
前記回路領域の電極パッド上のみに、導電体からなるバンプが形成されたことを特徴とする半導体装置。 In a semiconductor device comprising a plurality of circuit regions divided into individual chips by cutting on a semiconductor substrate, and a scribe region for cutting provided around each circuit region,
An electrode pad formed in the circuit region;
An electrode pad formed in the scribe region;
Have
A semiconductor device, wherein a bump made of a conductor is formed only on an electrode pad in the circuit region. 前記バンプは、ニッケルを主成分とする無電解メッキ膜からなる請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the bump is made of an electroless plating film containing nickel as a main component. 前記バンプは、表面が金（Ａｕ）を主成分とする膜で被覆された請求項２記載の半導体装置。   The semiconductor device according to claim 2, wherein a surface of the bump is covered with a film containing gold (Au) as a main component. 前記回路領域の電極パッドと前記バンプとの接触面は、無電解メッキ膜が堆積可能である第１の導電膜からなり、前記スクライブ領域の電極パッドの露出面は、無電解メッキ膜が堆積不能である第２の導電膜からなる請求項１から３のいずれかに記載の半導体装置。   The contact surface between the electrode pad and the bump in the circuit region is formed of a first conductive film on which an electroless plating film can be deposited, and the electroless plating film cannot be deposited on the exposed surface of the electrode pad in the scribe region. The semiconductor device according to claim 1, comprising a second conductive film. 前記第１の導電膜がアルミニウムを主成分とする金属であり、前記第２の導電膜が窒化チタンである請求項４記載の半導体装置。   The semiconductor device according to claim 4, wherein the first conductive film is a metal containing aluminum as a main component, and the second conductive film is titanium nitride. 半導体基板上に、切断により個々のチップに分割される複数の回路領域と、各回路領域の周囲に設けられた切断用のスクライブ領域とを備えた半導体装置の製造方法において、
前記回路領域に、無電解メッキ膜が堆積可能である第１の導電膜からなる露出面を有する電極パッドを形成するとともに、前記スクライブ領域に、無電解メッキ膜が堆積不能である第２の導電膜からなる露出面を有する電極パッドを形成する工程と、
前記回路領域の電極パッド及び前記スクライブ領域の電極パッドがともに露出した状態で無電解メッキを行い、前記回路領域の電極パッドの露出面のみに選択的にバンプを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 In a semiconductor device manufacturing method comprising a plurality of circuit regions divided into individual chips by cutting on a semiconductor substrate, and a scribe region for cutting provided around each circuit region,
An electrode pad having an exposed surface made of a first conductive film on which an electroless plating film can be deposited is formed in the circuit area, and a second conductivity on which an electroless plating film cannot be deposited on the scribe area. Forming an electrode pad having an exposed surface made of a film;
Performing electroless plating in a state where both the electrode pad of the circuit region and the electrode pad of the scribe region are exposed, and selectively forming bumps only on the exposed surface of the electrode pad of the circuit region;
A method for manufacturing a semiconductor device, comprising: 前記回路領域の電極パッド及び前記スクライブ領域の電極パッドを形成する工程が、
前記回路領域及び前記スクライブ領域に、第１の導電膜の上層に第２の導電膜を備えた積層膜からなり、前記電極パッドとなる電極パターンを形成する工程と、
前記電極パターンが形成された半導体基板上に、前記回路領域及び前記スクライブ領域を被覆する保護膜を形成する工程と、
前記回路領域の電極パターン上の保護膜に開口部を形成するとともに当該電極パターンの第２の導電膜を除去して第１の導電膜を露出させ、前記回路領域の電極パッドを形成する工程と、
前記スクライブ領域の電極パターン上の保護膜に開口部を形成するとともに当該電極パターンの第２の導電膜を露出させ、前記スクライブ領域の電極パッドを形成する工程と、
を含む請求項６記載の半導体装置の製造方法。 Forming the electrode pad of the circuit region and the electrode pad of the scribe region;
A step of forming an electrode pattern to be the electrode pad, the circuit region and the scribe region comprising a laminated film having a second conductive film on the first conductive film;
Forming a protective film covering the circuit region and the scribe region on the semiconductor substrate on which the electrode pattern is formed;
Forming an opening in the protective film on the electrode pattern in the circuit region, removing the second conductive film of the electrode pattern to expose the first conductive film, and forming an electrode pad in the circuit region; ,
Forming an opening in the protective film on the electrode pattern of the scribe region and exposing the second conductive film of the electrode pattern to form an electrode pad of the scribe region;
A method for manufacturing a semiconductor device according to claim 6. 前記回路領域の電極パッド及び前記スクライブ領域の電極パッドを形成する工程が、
前記回路領域及び前記スクライブ領域に、第１の導電膜の上層に第２の導電膜を備えた積層膜からなり、前記電極パッドとなる電極パターンを形成する工程と、
前記電極パターンが形成された半導体基板上に、前記回路領域及び前記スクライブ領域を被覆する保護膜を形成する工程と、
前記回路領域の電極パターン上及び前記スクライブ領域の電極パターン上の保護膜に開口部を形成するとともに各電極パターンの第２の導電膜を露出させ、前記スクライブ領域の電極パッドを形成する工程と、
さらに、前記回路領域の電極パターン上に形成された開口部に露出した第２の導電膜をエッチング除去して当該開口部に第１の導電膜を露出させ、前記回路領域の電極パッドを形成する工程と、
を含む請求項６記載の半導体装置の製造方法。 Forming the electrode pad of the circuit region and the electrode pad of the scribe region;
A step of forming an electrode pattern to be the electrode pad, the circuit region and the scribe region comprising a laminated film having a second conductive film on the first conductive film;
Forming a protective film covering the circuit region and the scribe region on the semiconductor substrate on which the electrode pattern is formed;
Forming an opening in a protective film on the electrode pattern in the circuit region and on the electrode pattern in the scribe region, exposing a second conductive film of each electrode pattern, and forming an electrode pad in the scribe region;
Further, the second conductive film exposed in the opening formed on the electrode pattern in the circuit region is removed by etching to expose the first conductive film in the opening, thereby forming an electrode pad in the circuit region. Process,
A method for manufacturing a semiconductor device according to claim 6. 前記回路領域の電極パッド及び前記スクライブ領域の電極パッドを形成する工程が、
前記回路領域及び前記スクライブ領域に、第１の導電膜を含む膜からなり、前記電極パッドとなる電極パターンを形成する工程と、
前記電極パターンが形成された半導体基板上に、前記回路領域及び前記スクライブ領域を被覆する保護膜を形成する工程と、
前記回路領域の電極パターン上及び前記スクライブ領域の電極パターン上の保護膜に開口部を形成するとともに各電極パターンの第１の導電膜を露出させ、前記回路領域の電極パッドを形成する工程と、
さらに、前記スクライブ領域の電極パターン上に形成された開口部を被覆する第２の導電膜を形成し、前記スクライブ領域の電極パッドを形成する工程と、
を含む請求項６記載の半導体装置の製造方法。 Forming the electrode pad of the circuit region and the electrode pad of the scribe region;
A step of forming an electrode pattern made of a film including a first conductive film in the circuit region and the scribe region and serving as the electrode pad;
Forming a protective film covering the circuit region and the scribe region on the semiconductor substrate on which the electrode pattern is formed;
Forming an opening in the protective film on the electrode pattern in the circuit region and on the electrode pattern in the scribe region, exposing the first conductive film of each electrode pattern, and forming an electrode pad in the circuit region;
A step of forming a second conductive film covering an opening formed on the electrode pattern of the scribe region, and forming an electrode pad of the scribe region;
A method for manufacturing a semiconductor device according to claim 6. 前記回路領域の電極パッド及び前記スクライブ領域の電極パッドを形成する工程が、
前記回路領域及び前記スクライブ領域に、第１の導電膜の上層に第２の導電膜を備えた積層膜を形成する工程と、
前記積層膜において前記回路領域の電極パッドとなる領域の前記第２の導電膜を除去し、第１の導電膜を露出させる工程と、
前記積層膜に対してパターン形成を行い、前記電極パッドとなる電極パターンを形成する工程と、
前記電極パターンが形成された半導体基板上に、前記回路領域及びスクライブ領域を被覆する保護膜を形成する工程と、
前記回路領域の電極パターン上及び前記スクライブ領域の電極パターン上の保護膜に開口部を形成し、開口部に第１の導電膜が露出した前記回路領域の電極パッド及び開口部に第２の導電膜が露出したスクライブ領域の電極パッドを形成する工程と、
を含む請求項６記載の半導体装置の製造方法。 Forming the electrode pad of the circuit region and the electrode pad of the scribe region;
Forming a stacked film including a second conductive film on the first conductive film in the circuit region and the scribe region; and
Removing the second conductive film in a region to be an electrode pad of the circuit region in the laminated film, and exposing the first conductive film;
Forming a pattern on the laminated film and forming an electrode pattern to be the electrode pad;
Forming a protective film covering the circuit region and the scribe region on the semiconductor substrate on which the electrode pattern is formed;
An opening is formed in the protective film on the electrode pattern in the circuit region and on the electrode pattern in the scribe region, and the second conductive is formed in the electrode pad and the opening in the circuit region where the first conductive film is exposed in the opening. Forming an electrode pad in the scribe region where the film is exposed;
A method for manufacturing a semiconductor device according to claim 6. 前記第１の導電膜はアルミニウムを主成分とする金属膜であり、前記第２の導電膜が窒化チタン膜であり、前記バンプはニッケルを主成分とするメッキ膜からなる請求項６から１０のいずれかに記載の半導体装置の製造方法。

The first conductive film is a metal film containing aluminum as a main component, the second conductive film is a titanium nitride film, and the bump is a plating film containing nickel as a main component. The manufacturing method of the semiconductor device in any one.

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