JP4341866B2 - メモリバックアップ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリバックアップ装置に関し、特に、電源をオフにした後の記憶データ保持時間を長期化するのに好適なメモリバックアップ装置に関する。
【０００２】
【従来の技術】
電子楽器のシーケンスデータ等を蓄積しているメモリはバックアップ電源によるバックアップが必須となっていることが多い。また、電源の入り（オン）に応答して直ちに動作を開始し、電源の切り（オフ）に応答して直ちに待機状態に移ることができるＳＲＡＭが用いられることが多い。このＳＲＡＭをバックアップするにはコンデンサを充電してバックアップ電源とするのが最も簡易である。
【０００３】
従来、メモリの駆動およびバックアップのいずれにも５Ｖの電源が使用されていた。メモリ内のデータ保持に必要な電圧は２Ｖ程度であるので、バックアップ開始時の電圧とデータ保持電圧との差（５Ｖ−２Ｖ＝３Ｖ）が０Ｖになるまでの時間がデータ保持可能時間である。
【０００４】
一方、半導体分野では近年メモリの駆動電圧の低電圧化傾向があり、駆動電圧が３Ｖであることが多い。低電圧化によって動作時の省電力が期待できることから３Ｖ前後の電源へ移行が進みつつある。
【０００５】
しかしながら、フロッピディスクドライブやＬＣＤ等の周辺機器、ならびにこれらの制御のための半導体等の動作には依然として５Ｖ電源が使用されている。したがって、５Ｖ電源および３Ｖ電源の双方を単一の装置内に設定しておく必要がある。実公平６−３４６７号公報には、ＬＳＩ用の低電圧電源とＬＣＤ用の高電圧電源とを有する卓上計算機が記載されている。
【０００６】
【発明が解決しようとする課題】
上述のように、２種類の電源が共存している装置においても、メモリの駆動とバックアップには同一の電源、例えば３Ｖの低電圧電源が使用されている。このように低電圧電源がメモリのバックアップに使用されると、バックアップ開始時の電圧がデータ保持電圧まで低下する時間、つまり、バックアップ時間が短縮化する。
【０００７】
この時間の短縮化を緩和するためには、バックアップ用のコンデンサの容量を大きくすることが考えられるが、コンデンサの大型化に伴うスペースの確保の困難性やコストアップが問題になる。
【０００８】
本発明は、上記問題点を解消し、メモリの動作用電源と併存する高電圧電源を用いて簡易的にデータ保持時間を長期化させることができるメモリバックアップ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決し、目的を達成するための本発明は、メモリの電源端子に接続される第１の電源および第１の電源より高電圧の第２の電源と、前記第１の電源および前記メモリの電源端子間に設けられる逆流防止用の第１のダイオードと、前記第２の電源および前記メモリの電源端子間に設けられる逆流防止用の第２のダイオードと、前記第２のダイオードのカソードに接続され、前記第２の電源によって充電されるコンデンサと、前記第２の電源および前記コンデンサからメモリの電源端子に供給される電流を制限する電流制限抵抗とを具備した点に第１の特徴がある。
【００１０】
また、本発明は、前記電流制限抵抗に代えて、前記第２の電源および前記コンデンサからメモリの電源端子に供給される電流の回路を開閉するスイッチング手段を設け、前記スイッチング手段が、前記第１の電源のオン時に前記回路を開き、該第１の電源のオフ時には前記回路を閉じるように構成された点に第２の特徴がある。
【００１１】
上記第１の特徴によれば、メモリが動作中は、高電圧の第２の電源によってコンデンサが充電される。メモリ動作中は電流制限抵抗による電圧降下があり、メモリには、高電圧の第２の電源から電流が供給されないで、低電圧の第１の電源から電流が供給される。メモリが休止するバックアップ時には第１の電源および第２の電源はいずれも切られるので、コンデンサからメモリに電流が供給される。
【００１２】
また、第２の特徴によれば、メモリ動作中すなわち第１の電源が投入されているときは、スイッチング手段で第２の電源およびコンデンサはメモリから切り離され、第２の電源およびコンデンサからメモリへ電流が供給されない。メモリバックアップ時、すなわち第１の電源がオフになればスイッチング手段によって第２の電源およびコンデンサはメモリと接続され、第２の電源およびコンデンサからメモリへ電流供給が可能である。但し、第２電源がオフのときはコンデンサからバックアップのための電流がメモリへ供給される。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るメモリバックアップ装置の回路図である。同図において、ＳＲＡＭ等の半導体メモリ１は、例えば電子楽器のシーケンスデータを記憶するものであり、２５６ｋ〜４Ｍbit 程度の記憶容量を有している。このメモリ１のＶDD端子には電流の逆流防止用のダイオード２のカソードが接続されており、同アノードにはメモリ１の動作用電圧ＶL が接続されている。動作用電圧ＶL は３Ｖ電源（以下、「低圧電源」という）から供給される。ダイオード２のカソードつまりＶDD端子にはＶDDの安定化のため、０．１μＦ程度のコンデンサ（パスコン）６が接続されている。
【００１４】
さらに、前記ダイオード２のカソードには電流制限用として設けられた抵抗３の一端が接続され。該抵抗３の他端にはメモリ１のバックアップのためのコンデンサ４および逆流防止用の第２のダイオード５のカソードが接続されている。ダイオード５のアノードにはコンデンサ４の充電用電圧ＶH が接続されている。充電用電圧ＶH は動作電圧ＶL よりも高い電圧に設定されており、例えば５Ｖ電源（以下、「高低圧電源」という）から供給される。前記コンデンサ４としては容量０．２２〜１．０Ｆ程度の電気二重層コンデンサが好適であり、前記抵抗３の抵抗値は１ｋΩ程度がよい。なお、高圧電源は、コンデンサ４の充電専用に設けるのではなく、フロッピディスクやＬＣＤ等、メモリ１が設置される電子楽器等の周辺機器用の電源と兼用できる。
【００１５】
上記構成において、動作中、高圧電源からの電圧ＶH がダイオード５を介してコンデンサ４に印加され、コンデンサ４は充電される。コンデンサ４のフル充電電圧は高電圧ＶH からダイオード５での順方向電圧ＶFD1 分が低下した値である。また、高圧電源からＶDD端子に流入する電流ｉ５により、抵抗３において電圧降下ｉ５Ｒが生ずる。Ｒは抵抗３の抵抗値である。動作時のメモリ１に必要な電源電流（ＶDD端子に流入する電流）は１０ｍＡ程度あり、この電圧降下ｉ５Ｒによって、結果的にメモリ１の動作中は高電源側からは電流が供給されない。したがって、メモリ１が動作中はメモリ１には低圧電源側からのみ電流が供給され、ＶDDは（ＶDD＝ＶL −ＶFD2 ）となる。ＶFD2 はダイオード２での順方向電圧である。
【００１６】
一方、メモリ１のバックアップ状態になると、ダイオード２，５によって逆流が防止されているので、コンデンサ４から抵抗３を介してＶDD端子へ電流が供給される。このとき、バックアップの電圧ＶDDは（ＶDD＝ＶH −ＶFD1 −ｉ４Ｒ）である。ここで電流ｉ４はバックアップ状態での電流であって１μＡ程度と極めて小さい値であるため、実質は（ＶDD＝ＶH −ＶFD1 ）とみなせる。したがって、メモリ１は実質的に５Ｖの高圧電源でバックアップされているのと同等であり、長時間のバックアップが可能である。
【００１７】
次に、本発明の第２の実施形態を説明する。図２は、第２実施形態に係るメモリバックアップ装置の回路図であり、図１と同符号は同一または同等部分である。同図において、前記抵抗３に代えてスイッチング回路７が設けられている。このスイッチング回路７は低電圧電源でオフ側に付勢されていて、低電圧電源を切ると、オン側に切り替わる。メモリ１が動作中は低電圧電源はオンになっているのでスイッチング回路７はオフになり、メモリ１の動作を停止するため低電圧電源を切るとスイッチング回路７がオンになる。スイッチング回路７がオンになると、コンデンサ４からメモリ１のＶDD端子に対する電流供給が可能になる。
【００１８】
【発明の効果】
以上の説明から明らかなように、請求項１および請求項２の発明によれば、メモリの動作電圧よりも高い電圧でバックアップをすることができる。したがって、バックアップの時間を長期化することができる。しかも、メモリはバックアップよりも低い電圧で動作させられるので、省電力等、低電圧半導体メモリによって得られる効果を維持することもできる。メモリ動作用の低電圧電源と、その他の動作のための高電圧電源とが併存している機器において、特に、本発明は有効である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るメモリバックアップ装置の回路図である。
【図２】 本発明の第２の実施形態に係るメモリバックアップ装置の回路図である。
【符号の説明】
１…メモリ（ＳＲＡＭ）、 ２…第１のダイオード、 ３…電流制限抵抗、 ４…コンデンサ、 ５…第２のダイオード、 ７…スイッチング回路
【発明の属する技術分野】
本発明は、メモリバックアップ装置に関し、特に、電源をオフにした後の記憶データ保持時間を長期化するのに好適なメモリバックアップ装置に関する。
【０００２】
【従来の技術】
電子楽器のシーケンスデータ等を蓄積しているメモリはバックアップ電源によるバックアップが必須となっていることが多い。また、電源の入り（オン）に応答して直ちに動作を開始し、電源の切り（オフ）に応答して直ちに待機状態に移ることができるＳＲＡＭが用いられることが多い。このＳＲＡＭをバックアップするにはコンデンサを充電してバックアップ電源とするのが最も簡易である。
【０００３】
従来、メモリの駆動およびバックアップのいずれにも５Ｖの電源が使用されていた。メモリ内のデータ保持に必要な電圧は２Ｖ程度であるので、バックアップ開始時の電圧とデータ保持電圧との差（５Ｖ−２Ｖ＝３Ｖ）が０Ｖになるまでの時間がデータ保持可能時間である。
【０００４】
一方、半導体分野では近年メモリの駆動電圧の低電圧化傾向があり、駆動電圧が３Ｖであることが多い。低電圧化によって動作時の省電力が期待できることから３Ｖ前後の電源へ移行が進みつつある。
【０００５】
しかしながら、フロッピディスクドライブやＬＣＤ等の周辺機器、ならびにこれらの制御のための半導体等の動作には依然として５Ｖ電源が使用されている。したがって、５Ｖ電源および３Ｖ電源の双方を単一の装置内に設定しておく必要がある。実公平６−３４６７号公報には、ＬＳＩ用の低電圧電源とＬＣＤ用の高電圧電源とを有する卓上計算機が記載されている。
【０００６】
【発明が解決しようとする課題】
上述のように、２種類の電源が共存している装置においても、メモリの駆動とバックアップには同一の電源、例えば３Ｖの低電圧電源が使用されている。このように低電圧電源がメモリのバックアップに使用されると、バックアップ開始時の電圧がデータ保持電圧まで低下する時間、つまり、バックアップ時間が短縮化する。
【０００７】
この時間の短縮化を緩和するためには、バックアップ用のコンデンサの容量を大きくすることが考えられるが、コンデンサの大型化に伴うスペースの確保の困難性やコストアップが問題になる。
【０００８】
本発明は、上記問題点を解消し、メモリの動作用電源と併存する高電圧電源を用いて簡易的にデータ保持時間を長期化させることができるメモリバックアップ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決し、目的を達成するための本発明は、メモリの電源端子に接続される第１の電源および第１の電源より高電圧の第２の電源と、前記第１の電源および前記メモリの電源端子間に設けられる逆流防止用の第１のダイオードと、前記第２の電源および前記メモリの電源端子間に設けられる逆流防止用の第２のダイオードと、前記第２のダイオードのカソードに接続され、前記第２の電源によって充電されるコンデンサと、前記第２の電源および前記コンデンサからメモリの電源端子に供給される電流を制限する電流制限抵抗とを具備した点に第１の特徴がある。
【００１０】
また、本発明は、前記電流制限抵抗に代えて、前記第２の電源および前記コンデンサからメモリの電源端子に供給される電流の回路を開閉するスイッチング手段を設け、前記スイッチング手段が、前記第１の電源のオン時に前記回路を開き、該第１の電源のオフ時には前記回路を閉じるように構成された点に第２の特徴がある。
【００１１】
上記第１の特徴によれば、メモリが動作中は、高電圧の第２の電源によってコンデンサが充電される。メモリ動作中は電流制限抵抗による電圧降下があり、メモリには、高電圧の第２の電源から電流が供給されないで、低電圧の第１の電源から電流が供給される。メモリが休止するバックアップ時には第１の電源および第２の電源はいずれも切られるので、コンデンサからメモリに電流が供給される。
【００１２】
また、第２の特徴によれば、メモリ動作中すなわち第１の電源が投入されているときは、スイッチング手段で第２の電源およびコンデンサはメモリから切り離され、第２の電源およびコンデンサからメモリへ電流が供給されない。メモリバックアップ時、すなわち第１の電源がオフになればスイッチング手段によって第２の電源およびコンデンサはメモリと接続され、第２の電源およびコンデンサからメモリへ電流供給が可能である。但し、第２電源がオフのときはコンデンサからバックアップのための電流がメモリへ供給される。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るメモリバックアップ装置の回路図である。同図において、ＳＲＡＭ等の半導体メモリ１は、例えば電子楽器のシーケンスデータを記憶するものであり、２５６ｋ〜４Ｍbit 程度の記憶容量を有している。このメモリ１のＶDD端子には電流の逆流防止用のダイオード２のカソードが接続されており、同アノードにはメモリ１の動作用電圧ＶL が接続されている。動作用電圧ＶL は３Ｖ電源（以下、「低圧電源」という）から供給される。ダイオード２のカソードつまりＶDD端子にはＶDDの安定化のため、０．１μＦ程度のコンデンサ（パスコン）６が接続されている。
【００１４】
さらに、前記ダイオード２のカソードには電流制限用として設けられた抵抗３の一端が接続され。該抵抗３の他端にはメモリ１のバックアップのためのコンデンサ４および逆流防止用の第２のダイオード５のカソードが接続されている。ダイオード５のアノードにはコンデンサ４の充電用電圧ＶH が接続されている。充電用電圧ＶH は動作電圧ＶL よりも高い電圧に設定されており、例えば５Ｖ電源（以下、「高低圧電源」という）から供給される。前記コンデンサ４としては容量０．２２〜１．０Ｆ程度の電気二重層コンデンサが好適であり、前記抵抗３の抵抗値は１ｋΩ程度がよい。なお、高圧電源は、コンデンサ４の充電専用に設けるのではなく、フロッピディスクやＬＣＤ等、メモリ１が設置される電子楽器等の周辺機器用の電源と兼用できる。
【００１５】
上記構成において、動作中、高圧電源からの電圧ＶH がダイオード５を介してコンデンサ４に印加され、コンデンサ４は充電される。コンデンサ４のフル充電電圧は高電圧ＶH からダイオード５での順方向電圧ＶFD1 分が低下した値である。また、高圧電源からＶDD端子に流入する電流ｉ５により、抵抗３において電圧降下ｉ５Ｒが生ずる。Ｒは抵抗３の抵抗値である。動作時のメモリ１に必要な電源電流（ＶDD端子に流入する電流）は１０ｍＡ程度あり、この電圧降下ｉ５Ｒによって、結果的にメモリ１の動作中は高電源側からは電流が供給されない。したがって、メモリ１が動作中はメモリ１には低圧電源側からのみ電流が供給され、ＶDDは（ＶDD＝ＶL −ＶFD2 ）となる。ＶFD2 はダイオード２での順方向電圧である。
【００１６】
一方、メモリ１のバックアップ状態になると、ダイオード２，５によって逆流が防止されているので、コンデンサ４から抵抗３を介してＶDD端子へ電流が供給される。このとき、バックアップの電圧ＶDDは（ＶDD＝ＶH −ＶFD1 −ｉ４Ｒ）である。ここで電流ｉ４はバックアップ状態での電流であって１μＡ程度と極めて小さい値であるため、実質は（ＶDD＝ＶH −ＶFD1 ）とみなせる。したがって、メモリ１は実質的に５Ｖの高圧電源でバックアップされているのと同等であり、長時間のバックアップが可能である。
【００１７】
次に、本発明の第２の実施形態を説明する。図２は、第２実施形態に係るメモリバックアップ装置の回路図であり、図１と同符号は同一または同等部分である。同図において、前記抵抗３に代えてスイッチング回路７が設けられている。このスイッチング回路７は低電圧電源でオフ側に付勢されていて、低電圧電源を切ると、オン側に切り替わる。メモリ１が動作中は低電圧電源はオンになっているのでスイッチング回路７はオフになり、メモリ１の動作を停止するため低電圧電源を切るとスイッチング回路７がオンになる。スイッチング回路７がオンになると、コンデンサ４からメモリ１のＶDD端子に対する電流供給が可能になる。
【００１８】
【発明の効果】
以上の説明から明らかなように、請求項１および請求項２の発明によれば、メモリの動作電圧よりも高い電圧でバックアップをすることができる。したがって、バックアップの時間を長期化することができる。しかも、メモリはバックアップよりも低い電圧で動作させられるので、省電力等、低電圧半導体メモリによって得られる効果を維持することもできる。メモリ動作用の低電圧電源と、その他の動作のための高電圧電源とが併存している機器において、特に、本発明は有効である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るメモリバックアップ装置の回路図である。
【図２】 本発明の第２の実施形態に係るメモリバックアップ装置の回路図である。
【符号の説明】
１…メモリ（ＳＲＡＭ）、 ２…第１のダイオード、 ３…電流制限抵抗、 ４…コンデンサ、 ５…第２のダイオード、 ７…スイッチング回路
Claims (1)
- メモリの電源端子に接続され、該メモリの動作中に第１の電圧を前記電圧端子に供給する第１の電源と、
前記メモリの電源端子に接続され、該メモリの動作中に前記第１の電源より高い第２の電圧を周辺機器に供給する第２の電源と、
前記第１の電源および前記メモリの電源端子間に設けられる逆流防止用の第１のダイオードと、
前記第２の電源および前記メモリの電源端子間に設けられる逆流防止用の第２のダイオードと、
前記第２のダイオードのカソードに接続され、前記第２の電源によって充電されるコンデンサと、
前記第２の電源および前記コンデンサから前記メモリの電源端子に供給される電流を、該メモリが動作中は該第２の電源から供給されないように制限する電流制限抵抗とを具備し、
前記メモリが非動作中は、該メモリに対し、前記コンデンサから電流を供給することによって記憶内容を保持するように構成したことを特徴とするメモリバックアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28449799A JP4341866B2 (ja) | 1999-10-05 | 1999-10-05 | メモリバックアップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28449799A JP4341866B2 (ja) | 1999-10-05 | 1999-10-05 | メモリバックアップ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001109671A JP2001109671A (ja) | 2001-04-20 |
| JP4341866B2 true JP4341866B2 (ja) | 2009-10-14 |
Family
ID=17679291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28449799A Expired - Fee Related JP4341866B2 (ja) | 1999-10-05 | 1999-10-05 | メモリバックアップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4341866B2 (ja) |
-
1999
- 1999-10-05 JP JP28449799A patent/JP4341866B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001109671A (ja) | 2001-04-20 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060920 |
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| A977 | Report on retrieval |
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| A521 | Written amendment |
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