JP4340012B2 - デジタル伝送システム用送受信機チップ - Google Patents

Description

【０００１】
本発明は、請求項１の上位概念に記載された、ＥＰ０６９３８４６Ａ２から公知のエコーをキャンセルするための装置に関する。
【０００２】
発明の背景
半導体ベースのデジタル伝送システム、例えばＩＳＤＮまたはＸＤＳＬでは、送信および受信信号は、同一の導線対で位置ＡからＢへ搬送される。特に断らない限り、以下では遠端信号と称する受信信号は、それ自体の送信機のエコーと称される信号によって重畳されている。これにはつぎの２つの欠点がある：
ａ） 受信経路入力側を、高い入力レベルに対して設計しなければならない。したがって生じ得る信号対雑音比（Ｓ／Ｎ）は制限される、
ｂ） 通例のＩＳＤＮおよびＸＤＳＬ伝送システムでは、デジタル線形エコー補償器がアナログの受信経路に後置されている。このエコー補償器は、非線形の歪み成分をエコーから除くことができない。したがって信号対歪比（signal to distortion ratio，Ｓ／Ｄ）を極めて低く維持しなければならない。
【０００３】
上記の問題を克服するために、抵抗、キャパシタおよびインダクタとからなる、伝送経路のスケール化されたインピーダンスレプリカが、送受信機チップの外部に設けられる。このインピーダンスレプリカは、実際のｔｘ経路のエコーにほぼ等しい信号を供給する。実際の伝送線路の信号には、エコーと遠端信号との和信号が含まれているため、遠端信号は、レプリカ信号を実際の伝送線路上の信号から減ずることによって分離することができる（エコーの減衰）。効率のよいエコー減衰を得るための前提条件は、精確なインピーダンスレプリカを提供することである。伝送チャネルを設定するために別個のループが使用されるため、インピーダンスレプリカを調整できるようにしなければならない。このためにはレプリカネットワークのいくつかの受動素子をつなぐないしは外すために半導体チップに数ピンが必ず必要であることになる。ピン数の増加は、外部受動素子をチップに取り付けなければならないことと並んで大きな欠点である。これまで、外部的なインピーダンスレプリカは妥協的な解決手段であり、この解決手段では妥当なエコー減衰は、２，３のテストループにおいてだけしか得られていない。
【０００４】
発明の要約
したがって本発明の課題は、妥当なエコー減衰を提供可能なデジタル伝送システム用の送受信機チップを提供することである。
【０００５】
この課題は、請求項１の特徴部分に記載された構成を有するチップによって解決される。有利な実施形態は従属請求項に記載されている。
【０００６】
本発明のチップには、ブリッジドタップレプリカが含まれている。このブリッジドタップレプリカは、レプリカチップ線路とレプリカリング線路との間に並列接続されている。さらにこのブリッジドタップレプリカは、直列接続されたインダクタンス、キャパシタンスおよび抵抗を含んでおり、ここで有利はこのインダクタンス、キャパシタンスならびに抵抗は調整可能である。
【０００７】
有利にはトランスレプリカは、１次巻線抵抗レプリカと、２次巻線抵抗レプリカと、トランス主インダクタンスレプリカと、トランス漂遊インダクタンスレプリカとを含んでおり、ここでトランス主インダクタンスレプリカは有利には可変である。さらにこのトランス主インダクタンスレプリカは、レプリカチップリング線路間に並列接続されており、これに対して１次巻線抵抗レプリカと、２次巻線抵抗レプリカと、トランス漂遊インダクタンスレプリカとはレプリカループの直列素子である。
【０００８】
伝送ループの信号およびレプリカループの信号は、このチップの減算器に供給され、これによってエコー信号が除去される。純粋なエコー信号は、エコー減衰のための装置、すなわちレプリカループを、送受信装置のチップリング端子に終端抵抗の前で接続することによって得られる。
【０００９】
トランスレプリカは送受信機チップのチップ搭載素子である。さらにブリッジドタップレプリカも、この送受信機チップのチップ搭載素子である。したがって調整可能であるブリッジドタップレプリカおよび主トランスインダクタンスレプリカの素子の値は、この送受信機チップをプログラムすることによって設定可能である。
【００１０】
さらに終端抵抗レプリカおよび伝送線路レプリカは、送受信機チップに組み込み可能である。
【００１１】
図面の簡単な説明
本発明の有利な実施形態を以下、添付の図面を参照して説明する。ここで、
図１は、エコー減衰のための装置を含む送受信機チップの概略回路図を示している。
【００１２】
発明の詳細な説明
（太線によって囲まれた）送受信機チップは、チップ線路ＴＴＩＰおよびリング線路ＴＲＩＮＧを駆動する線路ラインドライバＬＤを含む。このデジタル伝送システムは、終端抵抗Ｒ，Ｒと、トランスＴと、ループＬとを含む。信号はループＬに、チップ線路ＴＴＩＰおよびリング信号線路ＴＲＩＮＧを介して送信される。このループから送受信機チップＲＴＣによって受信される信号は、このチップに信号線路ＲＴＩＰおよびＲＲＩＮＧによって供給される。これらの信号線路は、チップ線路ＴＴＩＰおよびリング線路ＴＲＩＮＧに、終端抵抗Ｒ，Ｒの前で接続されている。受信した信号は、減算器として機能する、チップＲＴＣの素子ＳＵＢに供給される。
【００１３】
受信した遠端信号は、ラインドライバＬＤによる信号の送信によって形成されたエコー信号によって重畳されているため、このエコー信号を除去しなければならない。これは人工的なまたはレプリカのエコー信号を形成し、これらの信号を、遠端信号とエコー信号との和信号から減算することによって行われる。このインピーダンスレプリカは、トランスレプリカに接続されたレプリカ伝送チップ線路ＲＴＴＩＰおよびレプリカ伝送リング線路ＲＴＲＩＮＧと、ブリジッドタップレプリカと、単一ループレプリカ（ケーブルレプリカ）とを含む。
【００１４】
トランスＴの特性は、１次巻線抵抗レプリカＲＷ１と、２次巻線抵抗レプリカＲＷ２と、トランス主インダクタンスレプリカＬＸＦと、トランス漂遊インダクタンスレプリカＬＳとからなるトランスレプリカによって再現され、ここでトランスインダクタンスレプリカＬＸＦは調整可能である。
【００１５】
ブリジッドタップレプリカは、直列のインダクタンスレプリカＬＢＴと、キャパシタンスレプリカＣＢＴと、抵抗レプリカＹＢＴとからなる。このブリジッドタップレプリカの各素子は調整可能である。
【００１６】
ケーブルレプリカまたは伝送線路レプリカは、複数のＲＣ素子ＲＴＬ１，ＣＴＬ１，ＲＴＬ２，ＣＴＬ２，ＲＴＬ３，ＣＴＬ３およびＲＴＬ４からなる。ピンＨＹＢ３およびＨＹＢ４につながれたチップに搭載されていないこのＲＣ梯子形回路は、４５７．２ｃｍ（１５ｆｔ）ＡＷＧ２６ケーブルの入力インピーダンスに対するレプリカである。
【００１７】
さらにこの回路は終端抵抗レプリカＲＴ，ＲＴを有する。
【００１８】
レプリカエコー信号は、線路ＲＲＴＩＰおよびＲＲＲＩＮＧを介して、減算器ＳＵＢに供給される。エコー信号と遠端信号との和信号によって形成される、実際に伝送された受信信号からこのレプリカエコー信号を減算した後、遠端信号が得られる。
【００１９】
インピーダンスレプリカのチップ搭載部分は、トランスレプリカおよびブリッジドタップレプリカ素子からなり、このトランスおよびブリッジドタップレプリカの調整可能な部分はソフトウェアによって設定可能である。
【００２０】
ここに付した実施例は「デジタル伝送システムにおけるエコーを減衰するためのスケール化されたインピーダンスレプリカ」の実現を示しており、これはＡＮＳＩ−ＩＳＤＮテストループにおいて動作するように最適化されている。このブリジッドタップがディスエーブルされると、チップに搭載されたならびにチップに搭載されていない残りの素子からなるこのインピーダンスレプリカは、線路入力側の近くにブリジッドタップのないＡＮＳＩ−ＩＳＤＮループのインピーダンスに極めて良好に整合する。線路入力側の近くにブリジッドタップを有するループに対しては、ＬＢＴ，ＹＢＴおよびＣＢＴを十分に調整すると、この場合においても良好なインピーダンス整合が得られる。組み込まれたインダクタはすべてジャイレータとして実現されている。ＬＸＦは、伝送経路におけるトランスの種々の主インダクタンスに整合するように調整可能である。
【００２１】
まとめると外部の妥協的なインピーダンスレプリカは、伝送システムの各素子を詳細に考慮することによってほぼ完全に統合化されたインピーダンスレプリカによって置き換えられる。最重要のインピーダンス素子を統合化することによって、このインピーダンスレプリカを調整して、これが種々の伝送ループに整合し、極めて良好なエコー減衰が得られるようにすることができる。
【図面の簡単な説明】
【図１】 エコー減衰のための装置を含む送受信機チップの概略回路図である。

Claims (7)

1. 伝送経路のインピーダンスレプリカを使用してエコーを減衰する装置を有する、デジタル伝送システム用の送受信機チップ（ＲＴＣ）において、
   前記インピーダンスレプリカは、終端抵抗レプリカ（ＲＴ，ＲＴ）と、トランスレプリカ（ＲＷ１，ＲＷ２，ＬＳ，ＬＸＦ）と、ブリッジドタップレプリカ（ＬＢＴ，ＹＢＴ，ＣＢＴ）と、伝送線路レプリカ（ＲＴＬ１，ＣＴＬ１，ＲＴＬ２，ＣＴＬ２，ＲＴＬ３，ＣＴＬ３，ＲＴＬ４）とから構成されており、
   前記チップは、
   チップ信号線路（ＴＴＩＰ）およびリング信号線路（ＴＲＩＮＧ）を駆動するラインドライバ（ＬＤ）およびオンチップ減算器（ＳＵＢ）を有しており、
   前記トランスレプリカ（ＲＷ１，ＲＷ２，ＬＳ，ＬＸＦ）および前記ブリッジドタップレプリカ（ＬＢＴ，ＹＢＴ，ＣＢＴ）は、チップ搭載素子として配置されており、
   前記のチップ信号線路（ＴＴＩＰ）およびリング信号線路（ＴＲＩＮＧ）は、前記の終端抵抗レプリカ（ＲＴ，ＲＴ）を介してレプリカ伝送タップ線路（ＲＴＴＩＰ）およびレプリカリング伝送線路（ＲＴＲＩＮＧ）にそれぞれ接続されており、
   前記のトランスレプリカは、第１，２，３および第４端子を有しており、
   前記の第１端子および第２端子は前記のレプリカ伝送タップ線路（ＲＴＴＩＰ）およびレプリカリング伝送線路（ＲＴＲＩＮＧ）にそれぞれ接続されており、
   前記の第２および第４端子は互いに接続されており、
   前記のブリッジドタップレプリカ（ＬＢＴ，ＹＢＴ，ＣＢＴ）および伝送線路レプリカ（ＲＴＬ１，ＣＴＬ１，ＲＴＬ２，ＣＴＬ２，ＲＴＬ３，ＣＴＬ３，ＲＴＬ４）は、前記の第３および第４端子の間に接続されており、
   前記ブリジッドタップレプリカ（ＬＢＴ，ＹＢＴ，ＣＢＴ）は、前記の第３端子と第４端子との間に接続されている抵抗（ＹＢＴ）と、インダクタンス（ＬＢＴ）と、キャパシタンス（ＣＢＴ）とを含み、
   ここで当該のインダクタンス（ＬＢＴ）、キャパシタンス（ＣＢＴ）および抵抗（ＹＢＴ）のうちの少なくとも１つは、ソフトウェアによって設定可能な調整可能な部材であり、
   前記の減算器（ＳＵＢ）は、第１入力側および第２入力側を有しており、
   当該の第１入力側の２つの端子は、前記のトランスレプリカの第１および第２端子にオンチップ線路（ＲＲＴＩＰ，ＲＲＲＩＮＧ）を介してそれぞれ接続されており、
   前記の第２入力側の２つの端子は、前記の前記伝送システムの伝送ループ（Ｌ）の信号を受信するための線路に接続されていることを特徴とする、
   デジタル伝送システム用の送受信機チップ（ＲＴＣ）。
2. 前記のインダクタンス（ＬＢＴ）、キャパシタンス（ＣＢＴ）および抵抗（ＹＢＴ）は、前記のトランスレプリカの第３および第４端子のとの間に直列接続されている、
   請求項１に記載のチップ。
3. 前記のインダクタンス（ＬＢＴ）、キャパシタンス（ＣＢＴ）および抵抗（ＹＢＴ）は調整可能である、
   請求項１または２に記載のチップ。
4. 前記ブリッジドタップレプリカ（ＬＢＴ，ＣＢＴ，ＹＢＴ）はディスエーブルにすることができる、
   請求項１から３までのいずれか１項に記載のチップ。
5. 前記トランスレプリカは、１次巻線抵抗レプリカ（ＲＷ１）と、２次巻線抵抗レプリカ（ＲＷ２）と、トランス主インダクタンスレプリカ（ＬＸＦ）と、トランス漂遊インダクタンスレプリカ（ＬＳ）とを含む
   請求項１から４までのいずれか１項に記載のチップ。
6. 前記トランス主インダクタンスレプリカ（ＬＸＦ）は、調整可能である
   請求項５に記載のチップ。
7. 前記の１次巻線抵抗レプリカ（ＲＷ１）と，２次巻線抵抗レプリカ（ＲＷ２）と、トランス漂遊インダクタンスレプリカ（ＬＳ）とはトランスレプリカの第１端子と第３端子との間に接続されており、
   前記のトランス主インダクタンスレプリカ（ＬＸＦ）は、前記の１次巻線抵抗レプリカ（ＲＷ１）と２次巻線抵抗レプリカ（ＲＷ２）との接続点と、前記のトランスレプリカの第２端子とに接続されている、
   請求項５または６に記載のチップ。

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