JP4336014B2

JP4336014B2 - PLL oscillator circuit

Info

Publication number: JP4336014B2
Application number: JP2000036928A
Authority: JP
Inventors: 克己高橋
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2000-02-15
Filing date: 2000-02-15
Publication date: 2009-09-30
Anticipated expiration: 2020-02-15
Also published as: JP2001230670A

Description

【０００１】
【発明の属する技術分野】
本発明は、無線機の搬送周波数信号源や局部発振周波数源などに使用されるＰＬＬ方式の発振回路に係り、特に発振周波数の広帯域化が要求される場合に好適なＰＬＬ発振回路に関する。
【０００２】
【従来の技術】
ＰＬＬ発振回路はＰＬＬ周波数シンセサイザとも呼ばれ、可変分周器(プログラマブル・カウンタ)と位相比較器、それにループフィルタからなるＰＬＬ(フェーズ・ロックド・ループ)を用い、電圧制御発振器(ＶＣＯ)を基準発振器に位相同期させることにより、高安定度の可変周波数信号を発生する回路で、近年、無線機の搬送周波数信号源や局部発振周波数信号源などに広く使用されている。
【０００３】
図６は、従来技術によるＰＬＬ発振回路の一例で、図示のように、電圧制御発振器１と位相比較器２、ループフィルタ３、可変分周器４、それに基準信号発振部５を用い、電圧制御発振器１から出力される周波数Ｆの信号を可変分周器４に入力してＮ分周し、これを位相比較器２の比較入力に供給すると共に、その基準入力には基準信号発振部５から出力される周波数ｆ₀ の基準信号を供給するように構成したものであり、ここで、Ｎは１以上の任意の整数である。
【０００４】
この結果、当該位相比較器２の出力には、基準信号発振部５から供給されている周波数ｆ₀ の基準信号と、可変分周器４で分周された周波数ｆ／Ｎの信号の位相差に応じた電圧値Ｖ_D の信号が現れ、これがループフィルタ３を介して電圧制御発振器１の制御電圧入力に制御電圧Ｖ_C として供給されることになる。
【０００５】
従って、基準信号発振部５、位相比較器２、ループフィルタ３、電圧制御発振器１、可変分周器４により位相同期ループ系が形成され、このとき、可変分周器４の分周比Ｎは、制御処理部１２から供給される分周データにより制御されるようになっており、この結果、分周比Ｎを任意に設定することにより、出力端子６から希望する周波数Ｆの信号が出力されることになる。
【０００６】
この図６に示した従来技術によるＰＬＬ発振回路の動作について、更に詳しく説明すると、位相比較器２では、周波数ｆ₀ の基準信号の位相と、可変分周器４で分周された周波数Ｆ／Ｎの信号の位相が比較され、比較結果として電圧値Ｖ_D の位相誤差信号が出力される。そして、この位相誤差信号が、ループフィルタ３により高域成分が減衰されてから制御電圧Ｖ_C として電圧制御発振器１の制御電圧入力に印加され、当該発振器１の発振周波数を制御することになる。
【０００７】
従って、可変分周器４から出力される周波数Ｆ／Ｎの信号の位相が、基準信号発振部５から出力される周波数ｆ₀ の信号に位相ロックするように、電圧制御発振器１の発振周波数Ｆを制御するループ動作が働くことになり、この結果、基準信号発振部５が持つ周波数安定度に等しい周波数安定度の信号が電圧制御発振器１から得られることになる。
【０００８】
そこで、基準信号発振部５として周波数安定度が高い発振器、例えば水晶発振器を用いた上で、電圧制御発振器１の制御電圧Ｖ_C に対する発振周波数の可変範囲が必要とする範囲になるように当該電圧制御発振器１を設計し、可変分周器４の分周比Ｎを変えてやれば、Ｆ＝Ｎ・ｆ₀ の関係で決まる周波数Ｆの高安定度信号が出力端子６から得られることになる。
【０００９】
ここで、電圧制御発振器１の制御電圧−発振周波数特性を変換利得と呼び、これは要求される発振周波数可変幅をカバーするように設定される。
また、このときの可変分周器４による分周比Ｎは、制御処理部１２より、予め定められている所定の範囲にわたって任意に設定できるように構成してある。
【００１０】
従って、要求出力周波数に対応した数値Ｎの分周データを可変分周器４に設定することにより、周波数指令に応じて出力信号の周波数を任意に選択することができ、高安定度の可変周波数信号源として使用することができる。
【００１１】
【発明が解決しようとする課題】
上記従来技術は、電圧制御発振器の制御電圧入力に混入したノイズ(雑音)による安定度の低下について配慮がされておらず、発振周波数の広帯域化に問題があった。
すなわち、上記従来技術では、電圧制御発振器の制御電圧入力にノイズが混入すると、当該発振器の周波数或いは位相が変調された状態になって発振周波数にゆらぎが生じて安定度が低下してしまうが、この安定度の低下は、要求周波数可変幅が広い程、つまり広帯域化されるほど強く現われてしまうので、広帯域化に問題が生じてしまうのである。
【００１２】
この点について、図６の従来技術により説明すると、この場合の位相同期ループのブロック線図は図７に示すようになり、この図において、位相比較器２の変換利得をＫ_Φ、ループフィルタ３の伝達関数をＦ(Ｓ)、電圧制御発振器１の変換利得をＫ_V、可変分周器４の分周数をＮとし、出力端子６の出力位相をθ₀(Ｓ)、前記ノイズによる位相変動を外乱Ｄ(Ｓ)とすると、この外乱Ｄ(Ｓ)に対する出力位相θ₀(Ｓ)のループ伝達特性は次の(1)式で表わせる。
【００１３】
θ₀(Ｓ)／Ｄ(Ｓ)＝Ｋ_V／{１＋(Ｋ_Φ・Ｋ_V／Ｎ)・Ｆ(Ｓ)}……(1)
この(1)式から、外乱Ｄ(Ｓ)の影響を小さくするためには、右辺の分母にある一巡伝達利得を表わす式{(Ｋ_Φ・Ｋ_V／Ｎ)・Ｆ(Ｓ)}を大きくするか、分子の変換利得Ｋ_V(前向き伝達利得)を小さくする必要があることが判る。
特にループ追従周波数領域外の成分を含むノイズによる外乱Ｄ(Ｓ)の場合、一巡伝達利得が極めて小さくなって、１≫(Ｋ_Φ・Ｋ_V／Ｎ)・Ｆ(Ｓ)という状態になってしまうが、このときは、θ₀(Ｓ)≒Ｋ_V・Ｄ(Ｓ)となるので、外乱による影響を低減するためには、右辺の分子にある変換利得Ｋ_V を小さくする必要がある。
【００１４】
一方、電圧制御発振器による発振周波数の可変幅、すなわちＰＬＬ発振回路の出力周波数の可変幅は変換利得Ｋ_V により決まるので、広帯域化のためには変換利得Ｋ_V を大きくする必要がある。
【００１５】
このことは、従来技術の場合、周波数可変幅の拡大と外乱による安定度低下の抑制が二律背反(トレードオフ)の関係になっていて、発振周波数の可変幅を広く要求された場合には、外乱に伴う周波数ゆらぎによる安定度低下の抑制が困難になることを意味し、従って、従来技術では、広帯域化と高安定度保持の両立に問題が生じてしまうのである。
【００１６】
本発明の目的は、広帯域で高安定度のＰＬＬ発振回路を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の目的は、位相同期ループから与えられる制御電圧が入力される第１の制御電圧入力端子及び前記第１の制御電圧入力端子よりも前記制御電圧に対する変換利得が小さい第２の制御電圧入力端子を有する電圧制御発振器と、前記第１と第２の制御電圧入力端子の夫々に出力端子が接続されると共に、入力端子の一方に前記制御電圧が印加される第１と第２の２個のスイッチと、前記第２のスイッチの入力端子の他方に予め設定してある一定値の電圧を印加する電圧源と、前記第１のスイッチの入力端子の他方に電圧を印加するＤ／Ａコンバータと、前記第１と第２のスイッチと前記Ｄ／Ａコンバータの動作を制御する制御部とを備えたＰＬＬ発振回路であって、
位相同期ループがアンロック状態のとき、前記制御部は、
前記第１の制御電圧入力端子には、前記制御電圧が入力されるように前記第１のスイッチを制御すると共に、前記第２の制御入力端子には、前記電圧源による一定値の電圧が入力されるように前記第２のスイッチを制御し、
位相同期ループがロック状態のとき、前記制御部は、
前記第２の制御電圧入力端子には、前記制御電圧が入力されるように前記第２のスイッチを制御すると共に、前記第１の制御電圧入力端子には、前記位相同期ループがロックしたときの制御電圧に等しい電圧を前記Ｄ／Ａコンバータにより生成して入力されるように前記第１のスイッチを制御するようにして達成される。
【００１８】
このとき、前記電圧源による一定値の電圧は、前記制御電圧のダイナミックレンジの中心付近の電圧に設定されているようにしても、上記目的を達成することができる。
【００１９】
また、このとき、前記アンロック状態での前記電圧制御発振器の制御電圧に対する発振周波数の変化量は、前記電圧制御発振器に要求される発振周波数の変化幅をカバーする大きさに設定され、前記ロック状態での前記変化量は、前記電圧制御発振器のドリフトによる発振周波数の変化幅をカバーする大きさに設定されるようにしても、上記目的を達成することができる。
【００２０】
【発明の実施の形態】
以下、本発明によるＰＬＬ発振回路について、図示の実施の形態により詳細に説明する。
図１は本発明の一実施の形態で、図において、１Ａは電圧制御発振器で、２Ａは位相比較器、７は第１のスイッチ回路、８は第２のスイッチ回路、９はＡ／Ｄコンバータ、１０はＤ／Ａコンバータ、そして１１は電圧源であり、その他は図６で説明した従来技術と同じである。
【００２１】
電圧制御発振器１Ａは、２個の制御入力端子Ｘ、Ｙを備え、これらに入力される制御電圧に応じて発振周波数Ｆが制御できるようにしたもので、例えば図４に示すように、トランジスタなどの能動素子からなる発振部１Ａ１に、発振周波数を決めるための共振回路として２個の可変容量ダイオードＤ１、Ｄ２とインダクタンス素子Ｌを備えた共振回路１Ａ２を組合わせた構成になっている。
【００２２】
ここで、各可変容量ダイオードＤ１、Ｄ２はアノードを接地した上で、夫々のカソードがコンデンサＣ１、Ｃ２を介してインダクタンス素子Ｌに並列に接続され、これによりＬＣ共振回路を形成し、電圧制御発振器１Ａの発振周波数Ｆを決定するようになっている。
【００２３】
そして、これら可変容量ダイオードＤ１、Ｄ２のカソードは、更に高周波阻止用のコイルＣＨ１、ＣＨ２を介して端子Ｘ、Ｙに接続され、これらの端子Ｘ、Ｙから直流の制御電圧Ｖ_C1、Ｖ_C2 が印加されるようになっており、従って電圧制御発振器１の発振周波数Ｆは、これらの端子Ｘ、Ｙに供給される制御電圧Ｖ_C1、Ｖ_C2 により制御されることになる。
ここで、インダクタンス素子Ｌは、インダクタンス値が一応調整可能な、いわゆる半固定インダクタンスタイプのコイルなどで構成されている。
【００２４】
一方、コンデンサＣ１、Ｃ２は、制御電圧Ｖ_C1、Ｖ_C2 がインダクタンス素子Ｌによって短絡されないようにするためと、共振周波数及び変換利得を決定するもので、このため、このときのＬＣ共振回路の共振周波数Ｆは、インダクタンス素子Ｌのインダクタンス値と、可変容量ダイオードＤ１、Ｄ２及びコンデンサＣ１、Ｃ２の静電容量値により決まることになる。
【００２５】
位相比較器２Ａは、基準信号発振部５から供給される周波数ｆ₀ の基準信号の位相と、可変分周器４で分周された周波数Ｆ／Ｎの信号の位相を比較し、比較結果として電圧値Ｖ_D の位相誤差信号を出力する点は、図６の従来技術における位相比較器２と同じであるが、更にこのとき、比較結果から位相同期ループがアンロック状態(位相同期が外れている状態)からロック状態(位相同期が掛かっている状態)になったことを検出し、ロック検出信号Ｌ_OCK を発生して制御処理部１２に供給する働きをするものである。
【００２６】
第１のスイッチ回路７と第２のスイッチ回路８は、夫々制御処理部１２から供給される制御信号Ｓ１、Ｓ２により制御され、電圧制御発振器１Ａの各端子Ｘ、Ｙに印加される制御電圧Ｖ_C1、Ｖ_C2 を、図示のように、ループフィルタ３の出力とＤ／Ａコンバータ１０の出力、それに電圧源１１の出力に切換える働きをする。
【００２７】
Ａ／Ｄコンバータ９は、制御処理部１２がループフィルタ３の出力を取り込むのに必要な変換処理を行い、Ｄ／Ａコンバータ１０は、制御処理部１２の出力を制御電圧Ｖ_C1 として使用するのに必要な変換処理を行う。
このとき、制御処理部１２がループフィルタ３の出力を取り込むタイミングについては後述する。
【００２８】
電圧源１１は、予め定められている所定の一定値の電圧Ｅを発生する働きをするが、ここで、この電圧源１１による電圧Ｅは、後述するように、位相同期ループがアンロック状態のとき、制御電圧Ｖ_C2 として使用するためのものである。
【００２９】
次に、この図１の実施形態の動作について説明する。
まず、図２により、電圧制御発振器１Ａの動作について説明すると、この図２は、電圧制御発振器１Ａの変換利得を表わしたもので、ここで特性ＫＶ_C1 が端子Ｘに印加される第１の制御電圧Ｖ_C1 による変換利得で、特性ＫＶ_C2 が端子Ｙに印加される第２の制御電圧Ｖ_C2 による変換利得である。
【００３０】
まず、第１の制御電圧Ｖ_C1 と第２の制御電圧Ｖ_C2 は、位相比較器２の出力電圧ダイナミックレンジΔＶの下限電圧Ｖ_L から上限電圧Ｖ_H の間で変化し、このとき下限電圧Ｖ_L における発振周波数がＦ_L で、上限電圧Ｖ_H での発振周波数がＦ_H であり、従って、発振周波数Ｆ_L が要求されている発振周波数可変範囲の下限の周波数になり、発振周波数Ｆ_H が同じく上限の周波数になる。
【００３１】
次に、縦軸における周波数Ｆ₀ は、このとき制御処理部１２により設定された分周比Ｎにより決まる発振周波数Ｆの値で、横軸の電圧Ｖ₀₁ は、このときの第１の制御電圧Ｖ_C1 の値を表わし、電圧Ｖ₀₂ は、同じくこのときの第２の制御電圧Ｖ_C2 の値を表わす。
【００３２】
そして、このときの各制御電圧Ｖ_C1、Ｖ_C2 に対する変換利得ＫＶ_C1、ＫＶ_C2 は、各可変容量ダイオードＤ１、Ｄ２として容量可変幅の異なる可変容量ダイオードを選択し、併せて、これら可変容量ダイオードに直列に接続されるコンデンサＣ１、Ｃ２の容量値の選択と調整により、それぞれ任意の変換利得に設定することができる。
【００３３】
そこで、まず第１の制御電圧Ｖ_C1 に対する変換利得ＫＶ_C1 を、発振周波数Ｆに要求される可変範囲をカバーするのに必要な大きさに設定する。
次に、第２の制御電圧Ｖ_C2 に対する変換利得ＫＶ_C2 は、任意の周波数で発振している状態で、電圧制御発振器１Ａに温度変化など種々の動作条件の変動に伴う発振周波数変動幅をカバーするように設定する。
【００３４】
従って、一般的には、ＫＶ_C1≫ＫＶ_C2 となり、このため、可変容量ダイオードＤ１には、逆方向電圧に対する静電容量の変化が大きいものが選定され、可変容量ダイオードＤ２としては、逆方向電圧に対する静電容量の変化が小さいものが選定される。
【００３５】
そして、後述するように、第１の制御電圧Ｖ_C1 は、要求された発振周波数Ｆに応じて下限電圧Ｖ_L から上限電圧Ｖ_H までの間で変化するのに対して、第２の制御電圧Ｖ_C2 は、要求された発振周波数にかかわらず、定常状態では、ほぼ電圧Ｖ₀₂ に維持される。
【００３６】
ここで、第１の制御電圧Ｖ_C1 による発振周波数の変化幅ΔＦはＦ_H−Ｆ_L となり、この場合の変換利得ＫＶ_C1＝ΔＦ／ΔＶとなるのに対して、第２の制御電圧Ｖ_C2 による発振出力周波数の変化幅Δｆはｆ_H−ｆ_L となるので、その変換利得ＫＶ_C2＝Δｆ／ΔＶとなる。
【００３７】
従って、例えば４００ＭＨｚ帯の広帯域無線機において、要求発振周波数可変幅が２０ＭＨｚ、位相比較器２の位相誤差出力電圧範囲が５Ｖ、電圧制御発振器１Ａの周波数変動が０．５％とすると、変換利得ＫＶ_C1 は約４ＭＨｚ／Ｖ、変換利得ＫＶ_C2 は約０．４ＭＨｚ／Ｖとなる。
【００３８】
次に、図１に示すＰＬＬ発振回路全体の動作について、図３のタイミング図を用いて説明する。
図１に示すように、電圧制御発振器１Ａの出力は出力端子６と可変分周器４に接続され、可変分周器４の出力は位相比較器２Ａの比較入力に接続されている。そして、位相比較器２Ａの基準入力には基準信号発振部５の出力が接続され、当該比較器２の位相誤差出力はループフィルタ３の入力に接続されている。
【００３９】
従って、この実施形態でも、基準信号発振部５、位相比較器２Ａ、ループフィルタ３、電圧制御発振器１Ａ、それに可変分周器４により位相同期ループが形成され、位相比較器２Ａにより、基準信号発振部５の基準信号の位相と、可変分周器４で分周された電圧制御発振器１Ａの出力信号の位相が比較され、比較結果として位相誤差信号が出力され、この信号がループフィルタ３を介して電圧制御発振器１Ａの制御電圧入力に印加されることにより、当該発振器１Ａの発振周波数が制御されるように動作する点は従来技術の場合と同じである。
【００４０】
しかして、この図１の実施形態では、位相同期ループがアンロック状態からロック状態になったとき、位相比較器２Ａがロック検出信号Ｌ_OCK を発生し、制御処理部１２に入力され、これにより、第１のスイッチ回路７と第２のスイッチ回路８が制御され、この結果、動作開始時又は周波数指令が更新される毎に以下に説明する動作が実行されるようになっている点が、従来技術とは異なっている。
【００４１】
まず、アンロック状態では、第１のスイッチ回路７と第２のスイッチ回路８は夫々図示の切換位置をとり、ロック状態になってロック検出信号Ｌ_OCK が供給されたとき、図示とは反対の切換位置をとるように制御される。
【００４２】
従って、アンロック状態では、ループフィルタ３の出力電圧Ｖ_C が、第１の制御電圧Ｖ_C1 として電圧制御発振器１ＡのＸ端子に供給され、Ｙ端子には、電圧源１１からの電圧Ｅが第２の制御電圧Ｖ_C2 として供給されるが、ロック状態では、Ｄ／Ａコンバータ１０の出力が、第１の制御電圧Ｖ_C1 として電圧制御発振器１ＡのＸ端子に供給され、Ｙ端子には、ループフィルタ３の出力電圧Ｖ_C が第２の制御電圧Ｖ_C2 として供給されることになる。
【００４３】
そこで、いま、図３の時刻ｔ₀ 以前の所定の時点で動作が開始又は制御処理部１２に対する周波数指令が更新され、新たな分周比Ｎが設定された結果、この時刻ｔ₀ ではアンロック状態にあったとすると、位相同期ループは、電圧制御発振器１Ａの第２の制御電圧Ｖ_C2 が電圧Ｅに固定されている状態で、電圧制御発振器１Ａの第１の制御電圧Ｖ_C1 だけを制御し、ロック状態に収斂するように当該発振器１Ａの発振周波数を制御する。
【００４４】
このとき電圧源１１に設定される電圧Ｅは、例えば位相比較器２Ａの出力電圧ダイナミックレンジΔＶの中心付近の電圧、つまり、Ｅ≒Ｖ_L＋(Ｖ_H−Ｖ_L)／２にしておく。
従って、このときは、図２から明らかなように、大きな変換利得ＫＶ_C1 のもとで位相同期ループによる制御が働き、この結果、広い発振周波数可変範囲ΔＦにわたって発振周波数Ｆを変えることができ、広帯域化にも容易に対応することがでる。
【００４５】
次に、このような時刻ｔ₀ 以降での位相同期ループの動作により、時刻ｔ₁ で位相がロック状態になったとすると、ここで位相比較器２Ａからロック検出信号Ｌ_OCK が発生され、制御処理部１２に供給される。
【００４６】
制御処理部１２は、このロック検出信号Ｌ_OCK の入力に応じて、この時点でＡ／Ｄコンバータ９を介して、ループフィルタ３の出力電圧Ｖ_C を取り込んで記憶した上で、Ｄ／Ａコンバータ１０を介して出力させると共に、制御信号Ｓ１、Ｓ２を発生して、各スイッチ回路７、８を図示とは反対の切換位置に制御する。
【００４７】
この結果、この時刻ｔ₁ 以降、位相同期ループは、電圧制御発振器１Ａの第１の制御電圧Ｖ_C1 がＤ／Ａコンバータ１０の出力電圧に固定された状態で、今度は電圧制御発振器１Ａの第２の制御電圧Ｖ_C2 を制御し、ロック状態に収斂するように当該発振器１Ａの発振周波数を制御している状態になる。
【００４８】
いま、このとき新たに設定された発振周波数Ｆが、図２の周波数Ｆ₀ であったとすると、位相がロック状態になった時刻ｔ₁ で、ループフィルタ３からＡ／Ｄコンバータ９を介して取り込んだ出力電圧Ｖ_C は、図示のように電圧Ｖ₀₁ であり、これが固定電圧として時刻ｔ₁ 以降、Ｄ／Ａコンバータ１０から電圧制御発振器１Ａに、第１の制御電圧Ｖ_C1 として供給されることになる。
【００４９】
この結果、電圧制御発振器１Ａの発振周波数Ｆは、時刻ｔ₁ 以降も一応は指令された周波数Ｆ₀ に保持され、この状態で第２の制御電圧Ｖ_C2 の制御により位相同期ループによる制御が働くので、結局、時刻ｔ₁ 以降は発振周波数Ｆ₀ を中心として、小さな変換利得ＫＶ_C2 のもとで位相同期ループによる発振周波数の安定化動作が働くようになり、この結果、外乱による発振周波数の変動を充分に小さく抑えることができる。
【００５０】
具体的にいえば、上記したように、例えば４００ＭＨｚ帯において、要求発振周波数可変幅が２０ＭＨｚ、位相比較器２の位相誤差出力電圧範囲ΔＶが５Ｖ、電圧制御発振器１Ａのドリフトなどによる周波数変動が０．５％場合を想定すると、変換利得ＫＶ_C1 ≒４ＭＨｚ／Ｖで、変換利得ＫＶ_C2 ≒０．４ＭＨｚ／Ｖになる。
【００５１】
そうすると、この場合、定常状態、つまりロック状態では、過渡状態、つまりアンロック状態のときの約１／１０の変換利得にされることになり、この結果、外乱による影響も約１／１０に抑えられることになる。
従って、この実施形態によれば、発振周波数の変化幅を広くしても、外乱による安定度低下の虞れがなく、広帯域化と高安定度保持の両立を容易に得ることができる。
【００５２】
次に、図５は本発明の他の一実施形態で、図１の実施形態と異なる点は、図１の実施形態におけるループフィルタ３に代えて、時定数の切換えが可能なループフィルタ３Ａを設け、制御処理部１２から切換信号Ｓ３を供給して、アンロック状態のときとロック状態のときでループフィルタ３Ａの伝達特性が切換えられるようにした点にある。
【００５３】
電圧制御発振器１Ａを用い、変換利得を切換えるようにした本発明の実施形態の場合、変換利得の切換えに伴って位相同期ループのループ利得が変化し、この結果、ループ特性を決定するループ遮断角周波数ωｎとダンピングファクタζも変化してしまう。
【００５４】
そこで、この図５の実施形態では、伝達特性が切換えられるループフィルタ３Ａを用い、過渡状態と定常状態で時定数が切換えられるようにしたものであり、この結果、ループ利得の変化が抑えられ、ループ特性の変化による影響を回避することができる。
【００５５】
【発明の効果】
本発明によれば、電圧制御発振器の変換利得を過渡状態と定常状態に応じて切換えるようにしたので、周波数可変幅の拡大と外乱による安定度低下の抑制との両立が可能になり、従って、広帯域で高安定度のＰＬＬ発振回路を容易に提供することができる。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ発振回路の一実施形態を示すブロック構成図である。
【図２】本発明の一実施形態における電圧制御発振器の制御電圧−発振周波数特性図である。
【図３】本発明の一実施形態の動作を説明するためのタイミング図である。
【図４】本発明の一実施形態における電圧制御発振器の回路図である。
【図５】本発明によるＰＬＬ発振回路の他の一実施形態を示すブロック構成図である。
【図６】従来技術によるＰＬＬ発振回路の一例を示すブロック構成図である。
【図７】位相同期ループに対する外乱の影響を説明するためのブロック図である。
【符号の説明】
１Ａ電圧制御発振器
２Ａ位相比較器
３ループフィルタ
４可変分周器
５基準信号発振部
６出力端子
７第１のスイッチ回路
８第２のスイッチ回路
９Ａ／Ｄコンバータ
１０Ｄ／Ａコンバータ
１１電圧源
１２制御処理部
１Ａ１発振部
１Ａ２共振部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL oscillation circuit used for a carrier frequency signal source or a local oscillation frequency source of a radio device, and more particularly to a PLL oscillation circuit suitable when a wider oscillation frequency is required.
[0002]
[Prior art]
The PLL oscillation circuit, also called a PLL frequency synthesizer, uses a PLL (phase locked loop) consisting of a variable frequency divider (programmable counter), a phase comparator, and a loop filter, and a voltage controlled oscillator (VCO) as a reference oscillator. In recent years, it is a circuit that generates a highly stable variable frequency signal by phase-synchronizing with the carrier frequency signal source.
[0003]
FIG. 6 shows an example of a conventional PLL oscillation circuit. As shown in FIG. 6, the voltage control oscillator 1, the phase comparator 2, the loop filter 3, the variable frequency divider 4, and the reference signal oscillation unit 5 are used to control the voltage. A signal of frequency F output from the oscillator 1 is input to the variable frequency divider 4 and divided by N, and this is supplied to the comparison input of the phase comparator 2, and its reference input is supplied from the reference signal oscillator 5. It is configured to supply a reference signal having an output frequency f ₀ , where N is an arbitrary integer of 1 or more.
[0004]
As a result, the output of the phase comparator 2 includes a phase difference between the reference signal having the frequency f ₀ supplied from the reference signal oscillating unit 5 and the signal having the frequency f / N divided by the variable frequency divider 4. Thus, a signal having a voltage value V _D appears, which is supplied as a control voltage V _C to the control voltage input of the voltage controlled oscillator 1 via the loop filter 3.
[0005]
Therefore, the reference signal oscillation unit 5, the phase comparator 2, the loop filter 3, the voltage controlled oscillator 1, and the variable frequency divider 4 form a phase locked loop system. At this time, the frequency division ratio N of the variable frequency divider 4 is As a result, a signal of a desired frequency F is output from the output terminal 6 by arbitrarily setting the frequency division ratio N. Will be.
[0006]
The operation of the conventional PLL oscillation circuit shown in FIG. 6 will be described in more detail. In the phase comparator 2, the phase of the reference signal having the frequency f ₀ and the frequency F / frequency divided by the variable frequency divider 4 are described. The phases of the N signals are compared, and a phase error signal having a voltage value V _D is output as a comparison result. The phase error signal is applied to the control voltage input of the voltage controlled oscillator 1 as the control voltage V _C after the high frequency component is attenuated by the loop filter 3 to control the oscillation frequency of the oscillator 1.
[0007]
Therefore, the oscillation frequency F of the voltage controlled oscillator 1 is set so that the phase of the signal of the frequency F / N output from the variable frequency divider 4 is phase-locked with the signal of the frequency f ₀ output from the reference signal oscillation unit 5. As a result, a signal having a frequency stability equal to the frequency stability of the reference signal oscillation unit 5 is obtained from the voltage controlled oscillator 1.
[0008]
Therefore, an oscillator having high frequency stability, for example, a crystal oscillator, is used as the reference signal oscillating unit 5, and the voltage is adjusted so that the variable range of the oscillation frequency with respect to the control voltage V _C of the voltage controlled oscillator 1 becomes a required range. If the controlled oscillator 1 is designed and the frequency dividing ratio N of the variable frequency divider 4 is changed, a high stability signal having a frequency F determined by the relationship F = N · f ₀ can be obtained from the output terminal 6. .
[0009]
Here, the control voltage-oscillation frequency characteristic of the voltage controlled oscillator 1 is referred to as a conversion gain, which is set to cover a required oscillation frequency variable width.
Further, the frequency division ratio N by the variable frequency divider 4 at this time is configured to be arbitrarily set by the control processing unit 12 over a predetermined range.
[0010]
Therefore, by setting the frequency-divided data of the numerical value N corresponding to the required output frequency in the variable frequency divider 4, the frequency of the output signal can be arbitrarily selected according to the frequency command, and the highly stable variable frequency It can be used as a signal source.
[0011]
[Problems to be solved by the invention]
The above prior art does not give consideration to a decrease in stability due to noise mixed in the control voltage input of the voltage controlled oscillator, and has a problem in widening the oscillation frequency.
That is, in the above prior art, when noise is mixed in the control voltage input of the voltage controlled oscillator, the frequency or phase of the oscillator is modulated, the oscillation frequency fluctuates, and the stability decreases. This decrease in stability becomes more serious as the required frequency variable width is wider, that is, the wider the band, the more problematic the band becomes.
[0012]
This point will be described with reference to the prior art of FIG. 6. A block diagram of the phase-locked loop in this case is as shown in FIG. 7. In this figure, the conversion gain of the phase comparator 2 is represented by _K.PHI . F (S), the conversion gain of the voltage controlled oscillator 1 is K _V , the frequency division number of the variable frequency divider 4 is N, the output phase of the output terminal 6 is θ ₀ (S), and the phase due to the noise If the fluctuation is disturbance D (S), the loop transfer characteristic of the output phase θ ₀ (S) with respect to the disturbance D (S) can be expressed by the following equation (1).
[0013]
θ ₀ (S) / D (S) = K _V / {1+ ( _KΦ · K _V / N) · F (S)} (1)
From equation (1), in order to reduce the influence of the disturbance D (S) is greater the formula _{_{{(K Φ · K V /}} N) · F (S)} representing the loop transfer gain in the denominator of the right side It can be seen that it is necessary to reduce the conversion gain K _V (forward transfer gain) of the numerator.
Especially in the case of the disturbance D (S) due to noise including the loop tracking frequency range outside of the component, by open-loop transfer gain becomes extremely small, in a state that _{_{1» (K Φ · K V /}} N) · F (S) However, in this case, θ ₀ (S) ≈K _V · D (S), and therefore, in order to reduce the influence of disturbance, it is necessary to reduce the conversion gain K _V in the numerator on the right side.
[0014]
On the other hand, the variable width of the oscillation frequency by a voltage controlled oscillator, that is, the variable range of the output frequency of the PLL oscillation circuit is determined by conversion gain K _V, for broadband, it is necessary to increase the conversion gain K _V.
[0015]
This is because, in the case of the prior art, there is a tradeoff between the expansion of the variable frequency range and the suppression of stability degradation due to external disturbances. This means that it is difficult to suppress a decrease in stability due to frequency fluctuations accompanying the above-described problem. Therefore, in the conventional technique, a problem arises in achieving both broadening of the bandwidth and maintaining high stability.
[0016]
An object of the present invention is to provide a PLL oscillation circuit having a wide band and high stability.
[0017]
[Means for Solving the Problems]
An object of the present invention is to provide a first control voltage input terminal to which a control voltage given from a phase-locked loop is input, and a second control voltage input having a smaller conversion gain for the control voltage than the first control voltage input terminal. A voltage controlled oscillator having a terminal and an output terminal connected to each of the first and second control voltage input terminals, and a first and a second one to which the control voltage is applied to one of the input terminals , A voltage source that applies a predetermined voltage to the other input terminal of the second switch, and a D / A converter that applies a voltage to the other input terminal of the first switch When, a PLL oscillation circuit and a control unit for controlling said first and second switch and the D / a converter operation,
When the phase locked loop is unlocked, the control unit
The first switch is controlled so that the control voltage is input to the first control voltage input terminal, and a constant voltage from the voltage source is input to the second control input terminal. Controlling the second switch to be
When the phase locked loop is locked, the control unit
The second control voltage input terminal is configured to control the second switch so that the control voltage is input, and the first control voltage input terminal is configured to lock the phase-locked loop. This is achieved by controlling the first switch so that a voltage equal to the control voltage is generated and inputted by the D / A converter .
[0018]
At this time, the above- described object can be achieved even if the voltage of a constant value by the voltage source is set to a voltage near the center of the dynamic range of the control voltage .
[0019]
Also, at this time, the amount of change in the oscillation frequency with respect to the control voltage of the voltage controlled oscillator in the unlocked state is set to a size that covers the change width of the oscillation frequency required for the voltage controlled oscillator, and the lock The above object can be achieved even if the amount of change in the state is set to a size that covers the change width of the oscillation frequency due to drift of the voltage controlled oscillator.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a PLL oscillation circuit according to the present invention will be described in detail with reference to embodiments shown in the drawings.
FIG. 1 shows an embodiment of the present invention, in which 1A is a voltage controlled oscillator, 2A is a phase comparator, 7 is a first switch circuit, 8 is a second switch circuit, and 9 is an A / D converter. Reference numeral 10 denotes a D / A converter, and 11 denotes a voltage source.
[0021]
The voltage controlled oscillator 1A includes two control input terminals X and Y, and is capable of controlling the oscillation frequency F according to the control voltage input thereto. For example, as shown in FIG. The oscillation unit 1A1 composed of the active element is combined with a resonance circuit 1A2 including two variable capacitance diodes D1 and D2 and an inductance element L as a resonance circuit for determining an oscillation frequency.
[0022]
Here, the variable capacitance diodes D1 and D2 have their anodes grounded, and their respective cathodes are connected in parallel to the inductance element L via the capacitors C1 and C2, thereby forming an LC resonance circuit. The oscillation frequency F of 1A is determined.
[0023]
The cathodes of these variable capacitance diodes D1 and D2 are further connected to terminals X and Y via high frequency blocking coils CH1 and CH2, respectively, and DC control voltages V _C1 and V _C2 are supplied from these terminals X and Y, respectively. Therefore, the oscillation frequency F of the voltage controlled oscillator 1 is controlled by the control voltages V _C1 and V _C2 supplied to these terminals X and Y.
Here, the inductance element L is configured by a so-called semi-fixed inductance type coil whose inductance value can be temporarily adjusted.
[0024]
On the other hand, the capacitors C1 and C2 are used to prevent the control voltages V _C1 and V _C2 from being short-circuited by the inductance element L and to determine the resonance frequency and conversion gain. For this reason, the resonance of the LC resonance circuit at this time The frequency F is determined by the inductance value of the inductance element L and the capacitance values of the variable capacitance diodes D1 and D2 and the capacitors C1 and C2.
[0025]
The phase comparator 2A compares the phase of the reference signal having the frequency f ₀ supplied from the reference signal oscillating unit 5 with the phase of the signal having the frequency F / N divided by the variable frequency divider 4, and provides a comparison result. The phase error signal having the voltage value V _D is output in the same way as the phase comparator 2 in the prior art of FIG. 6, but at this time, the phase locked loop is unlocked from the comparison result. It is detected that the lock state (phase synchronization is applied) is changed to a lock detection signal L _OCK and supplied to the control processing unit 12.
[0026]
The first switch circuit 7 and the second switch circuit 8 are controlled by control signals S1 and S2 supplied from the control processing unit 12, respectively, and a control voltage V applied to each terminal X and Y of the voltage controlled oscillator 1A. _As shown in the figure, _C1 and V _C2 are switched to the output of the loop filter 3, the output of the D / A converter 10, and the output of the voltage source 11.
[0027]
The A / D converter 9 performs a conversion process necessary for the control processing unit 12 to capture the output of the loop filter 3, and the D / A converter 10 uses the output of the control processing unit 12 as the control voltage V _C1 . Perform necessary conversion processing.
At this time, the timing at which the control processing unit 12 captures the output of the loop filter 3 will be described later.
[0028]
The voltage source 11 functions to generate a predetermined voltage E having a predetermined constant value. Here, the voltage E generated by the voltage source 11 is in an unlocked state as described later. When used as a control voltage V _C2 .
[0029]
Next, the operation of the embodiment of FIG. 1 will be described.
First, the operation of the voltage controlled oscillator 1A will be described with reference to FIG. 2. This FIG. 2 shows the conversion gain of the voltage controlled oscillator 1A. Here, the first control in which the characteristic KV _C1 is applied to the terminal X is shown. The conversion gain by the voltage V _C1 , and the characteristic KV _C2 is the conversion gain by the second control voltage V _C2 applied to the terminal Y.
[0030]
First, the first control voltage V _C1 and the second control voltage V _C2 change between the lower limit voltage V _L and the upper limit voltage V _H of the output voltage dynamic range ΔV of the phase comparator 2, and at this time, the lower limit voltage V oscillation frequency in _L is F _L, the oscillation frequency at the upper limit voltage V _H is F _H, Accordingly, the frequency of the lower limit of the oscillation frequency variable range of the oscillation frequency F _L is required, the oscillation frequency F _H is Similarly, it becomes the upper limit frequency.
[0031]
Next, the frequency F _{0 on the} vertical axis is the value of the oscillation frequency F determined by the frequency division ratio N set by the control processing unit 12 at this time, and the voltage V _{01 on the} horizontal axis is the first control voltage at this time. The value of V _C1 is represented, and the voltage V ₀₂ is also the value of the second control voltage V _C2 at this time.
[0032]
The conversion gain KV _C1, KV _C2 for each control voltage V _C1, V _C2 at this time, select a different variable capacitance diode capacity variable width as each variable capacitance diodes D1, D2, Together, these variable capacitance diodes By selecting and adjusting the capacitance values of the capacitors C1 and C2 connected in series to each other, the respective conversion gains can be set.
[0033]
Therefore, the first conversion gain KV _C1 to the first control voltage V _C1, is set to a size required to cover a variable range required for the oscillation frequency F.
Next, conversion gain KV _C2 to the second control voltage V _C2 is covered in a state in which oscillates at any frequency, the voltage controlled oscillator 1A oscillation frequency variation width due to variations in the various operating conditions such as temperature changes Set to
[0034]
Therefore, generally, KV _C1 >> KV _C2 , and for this reason, a variable capacitance diode D1 having a large change in capacitance with respect to the reverse voltage is selected. As the variable capacitance diode D2, the reverse voltage is selected. Those having a small change in capacitance with respect to are selected.
[0035]
As will be described later, the first control voltage V _C1 varies between the lower limit voltage V _L and the upper limit voltage V _H according to the requested oscillation frequency F, whereas the second control voltage V _C2 is maintained at approximately the voltage V ₀₂ in the steady state regardless of the required oscillation frequency.
[0036]
Here, the variation width ΔF of the oscillation frequency by the first control voltage V _C1 is F _H −F _L , and in this case, the conversion gain KV _C1 = ΔF / ΔV, whereas the second control voltage V _C2 Since the change width Δf of the oscillation output frequency due to is f _H −f _L , the conversion gain KV _C2 = Δf / ΔV.
[0037]
Therefore, for example, in a 400 MHz band broadband radio device, if the required oscillation frequency variable width is 20 MHz, the phase error output voltage range of the phase comparator 2 is 5 V, and the frequency fluctuation of the voltage controlled oscillator 1 A is 0.5%, the conversion gain KV _C1 is about 4 MHz / V, and the conversion gain KV _C2 is about 0.4 MHz / V.
[0038]
Next, the overall operation of the PLL oscillation circuit shown in FIG. 1 will be described with reference to the timing chart of FIG.
As shown in FIG. 1, the output of the voltage controlled oscillator 1A is connected to the output terminal 6 and the variable frequency divider 4, and the output of the variable frequency divider 4 is connected to the comparison input of the phase comparator 2A. The output of the reference signal oscillator 5 is connected to the reference input of the phase comparator 2A, and the phase error output of the comparator 2 is connected to the input of the loop filter 3.
[0039]
Therefore, also in this embodiment, a phase locked loop is formed by the reference signal oscillation unit 5, the phase comparator 2A, the loop filter 3, the voltage controlled oscillator 1A, and the variable frequency divider 4, and the reference signal oscillation is performed by the phase comparator 2A. The phase of the reference signal of the unit 5 and the phase of the output signal of the voltage controlled oscillator 1A divided by the variable frequency divider 4 are compared, and a phase error signal is output as a comparison result, and this signal passes through the loop filter 3. This is the same as in the case of the prior art in that it operates so that the oscillation frequency of the oscillator 1A is controlled by being applied to the control voltage input of the voltage controlled oscillator 1A.
[0040]
Therefore, in the embodiment of FIG. 1, when the phase locked loop is changed from the unlocked state to the locked state, the phase comparator 2A generates the lock detection signal L _OCK and is input to the control processing unit 12, thereby The first switch circuit 7 and the second switch circuit 8 are controlled, and as a result, the operation described below is executed at the start of the operation or whenever the frequency command is updated. It is different from the prior art.
[0041]
First, in the unlocked state, the first switch circuit 7 and the second switch circuit 8 take the switching positions shown in the figure, respectively. When the lock detection signal L _OCK is supplied in the locked state, it is opposite to that shown in the figure. It is controlled to take the switching position.
[0042]
Therefore, in the unlocked state, the output voltage V _C of the loop filter 3 is supplied to the X terminal of the voltage controlled oscillator 1A as the first control voltage V _C1 , and the voltage E from the voltage source 11 is supplied to the Y terminal. are supplied as second control voltage V _C2, in the locked state, the output of the D / a converter 10 is supplied to the X terminal of the voltage controlled oscillator 1A as a first control voltage V _C1, the Y terminal, a loop The output voltage V _C of the filter 3 is supplied as the second control voltage V _C2 .
[0043]
Therefore, the operation starts at a predetermined time before time t _{0 in} FIG. 3 or the frequency command for the control processing unit 12 is updated and a new division ratio N is set. As a result, the unlocking is performed at this time t _0. If it is in the state, the phase-locked loop controls only the first control voltage V _C1 of the voltage controlled oscillator 1A in a state where the second control voltage V _C2 of the voltage controlled oscillator 1A is fixed to the voltage E. The oscillation frequency of the oscillator 1A is controlled so as to converge in the locked state.
[0044]
At this time, the voltage E set in the voltage source 11 is, for example, a voltage near the center of the output voltage dynamic range ΔV of the phase comparator 2A, that is, E≈V _L + (V _H −V _L ) / 2.
Therefore, at this time, as is apparent from FIG. 2, the control by the phase locked loop operates under a large conversion gain KV _{C1, and as} a result, the oscillation frequency F can be changed over a wide oscillation frequency variable range ΔF. It is possible to easily cope with a wide band.
[0045]
Next, assuming that the phase is locked at time t ₁ by the operation of the phase locked loop after time t ₀ , the lock detection signal L _OCK is generated from the phase comparator 2A here, and the control processing is performed. Supplied to the unit 12.
[0046]
In response to the input of the lock detection signal L _OCK , the control processing unit 12 captures and stores the output voltage V _C of the loop filter 3 via the A / D converter 9 at this time, and then the D / A converter. 10 and control signals S1 and S2 are generated to control the switch circuits 7 and 8 to the switching positions opposite to those shown in the figure.
[0047]
As a result, after this time t ₁ , the phase-locked loop is in a state where the first control voltage V _C1 of the voltage controlled oscillator 1A is fixed to the output voltage of the D / A converter 10, and this time the voltage controlled oscillator 1A controls 2 of the control voltage V _C2, a state that controls the oscillation frequency of the oscillator 1A to converge to the locked state.
[0048]
Now, assuming that the newly set oscillation frequency F is the frequency F ₀ in FIG. 2, it is captured from the loop filter 3 via the A / D converter 9 at time t ₁ when the phase is locked. The output voltage V _C is the voltage V ₀₁ as shown in the figure, and is supplied as the first control voltage V _C1 from the D / A converter 10 to the voltage controlled oscillator 1A as a fixed voltage after time t _1. become.
[0049]
As a result, the oscillation frequency F of the voltage controlled oscillator 1A is temporarily maintained at the commanded frequency F ₀ after the time t ₁ , and in this state, the control by the phase locked loop works by the control of the second control voltage V _C2. As a result, after time t _{1, the} oscillation frequency stabilization operation by the phase-locked loop works under the small conversion gain KV _C2 centering on the oscillation frequency F _0, and as a result, the oscillation frequency due to disturbance is reduced. The fluctuation can be suppressed sufficiently small.
[0050]
Specifically, as described above, in the 400 MHz band, for example, the required oscillation frequency variable width is 20 MHz, the phase error output voltage range ΔV of the phase comparator 2 is 5 V, and the frequency fluctuation due to the drift of the voltage controlled oscillator 1A is 0. Assuming a case of 0.5%, the conversion gain KV _C1 ≈4 MHz / V and the conversion gain KV _C2 ≈0.4 MHz / V.
[0051]
Then, in this case, in the steady state, that is, in the locked state, the conversion gain is about 1/10 in the transient state, that is, in the unlocked state. As a result, the influence of the disturbance is also suppressed to about 1/10. Will be.
Therefore, according to this embodiment, even if the variation range of the oscillation frequency is widened, there is no possibility of a decrease in stability due to a disturbance, and it is possible to easily obtain both a broad band and high stability.
[0052]
Next, FIG. 5 shows another embodiment of the present invention. The difference from the embodiment of FIG. 1 is that a loop filter 3A capable of switching the time constant is used instead of the loop filter 3 in the embodiment of FIG. The switching signal S3 is supplied from the control processing unit 12 so that the transfer characteristic of the loop filter 3A can be switched between the unlocked state and the locked state.
[0053]
In the embodiment of the present invention in which the voltage controlled oscillator 1A is used to switch the conversion gain, the loop gain of the phase-locked loop changes as the conversion gain is switched. As a result, the loop cutoff angle that determines the loop characteristics is changed. The frequency ωn and the damping factor ζ also change.
[0054]
Therefore, in the embodiment of FIG. 5, the loop filter 3A whose transfer characteristic is switched is used so that the time constant can be switched between the transient state and the steady state. As a result, the change of the loop gain is suppressed, The influence due to the change of the loop characteristics can be avoided.
[0055]
【The invention's effect】
According to the present invention, since the conversion gain of the voltage controlled oscillator is switched according to the transient state and the steady state, it is possible to achieve both the expansion of the frequency variable width and the suppression of the decrease in stability due to the disturbance. A broadband and highly stable PLL oscillation circuit can be easily provided.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a PLL oscillation circuit according to the present invention.
FIG. 2 is a control voltage-oscillation frequency characteristic diagram of a voltage controlled oscillator according to an embodiment of the present invention.
FIG. 3 is a timing chart for explaining the operation of an embodiment of the present invention.
FIG. 4 is a circuit diagram of a voltage controlled oscillator according to an embodiment of the present invention.
FIG. 5 is a block diagram showing another embodiment of a PLL oscillation circuit according to the present invention.
FIG. 6 is a block diagram showing an example of a conventional PLL oscillation circuit.
FIG. 7 is a block diagram for explaining the influence of disturbance on the phase-locked loop.
[Explanation of symbols]
1A Voltage Control Oscillator 2A Phase Comparator 3 Loop Filter 4 Variable Divider 5 Reference Signal Oscillator 6 Output Terminal 7 First Switch Circuit 8 Second Switch Circuit 9 A / D Converter 10 D / A Converter 11 Voltage Source 12 Control processor 1A1 Oscillator 1A2 Resonator

Claims

A voltage controlled oscillator having a first control voltage input terminal to which a control voltage given from a phase locked loop is input and a second control voltage input terminal having a smaller conversion gain for the control voltage than the first control voltage input terminal And an output terminal connected to each of the first and second control voltage input terminals, and the first and second switches to which the control voltage is applied to one of the input terminals, and the first A voltage source that applies a predetermined voltage to the other of the input terminals of the two switches; a D / A converter that applies a voltage to the other of the input terminals of the first switch; a PLL oscillation circuit and a control unit for controlling the operation of the D / a converter and a second switch,
When the phase locked loop is unlocked, the control unit
The first switch is controlled so that the control voltage is input to the first control voltage input terminal, and a constant voltage from the voltage source is input to the second control input terminal. Controlling the second switch to be
When the phase locked loop is locked, the control unit
The second control voltage input terminal is configured to control the second switch so that the control voltage is input, and the first control voltage input terminal is configured to lock the phase-locked loop. A PLL oscillation circuit that controls the first switch so that a voltage equal to a control voltage is generated and inputted by the D / A converter .

In the invention of claim 1,
The PLL oscillation circuit according to claim 1, wherein the constant voltage by the voltage source is set to a voltage near the center of the dynamic range of the control voltage .

In the invention according to claim 1 or claim 2,
The amount of change in the oscillation frequency with respect to the control voltage of the voltage controlled oscillator in the unlocked state is set to a size that covers the variation range of the oscillation frequency required for the voltage controlled oscillator,
The PLL oscillation circuit according to claim 1, wherein the amount of change in the locked state is set to a size that covers a change width of an oscillation frequency due to drift of the voltage controlled oscillator.