JP4333672B2

JP4333672B2 - Electronic devices

Info

Publication number: JP4333672B2
Application number: JP2005374137A
Authority: JP
Inventors: 久竹重
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2005-12-27
Filing date: 2005-12-27
Publication date: 2009-09-16
Anticipated expiration: 2025-12-27
Also published as: JP2007180112A

Description

本発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに関する。 The present invention relates to an electronic device provided with a circuit characteristic evaluation unit that is provided in the vicinity of a semiconductor chip unit formed on a wafer and evaluates circuit characteristics of the semiconductor chip unit.

一般に、半導体チップを製造する際には、図５に示すように、半導体からなる１枚のウエハー表面に複数の半導体チップ部６１を形成した電子デバイスを製造する。半導体チップ部６１には、トランジスタ、サイリスタ、ダイオード等の回路素子が設けられている。また、互いに隣接する半導体チップ部６１の間には、ウエハーと共に各半導体チップ部６１に切り分けるための領域、所謂スクライブライン６２が形成されている。 In general, when a semiconductor chip is manufactured, as shown in FIG. 5, an electronic device in which a plurality of semiconductor chip portions 61 are formed on the surface of a single wafer made of a semiconductor is manufactured. The semiconductor chip portion 61 is provided with circuit elements such as transistors, thyristors, and diodes. Further, between the semiconductor chip portions 61 adjacent to each other, a region for dividing the semiconductor chip portion 61 together with the wafer, that is, a so-called scribe line 62 is formed.

このスクライブライン６２には、図６に示すように、半導体チップ部６１に形成されたものと同様の回路素子６３と、導体からなる複数のパッド部６４〜６６と、これら回路素子６３とパッド部６４〜６６とを電気的に接続する配線部６７〜６９とを備えた回路特性評価部７０が形成されており、この回路特性評価部７０は、半導体チップ部６１と同時に形成される。 As shown in FIG. 6, the scribe line 62 includes a circuit element 63 similar to that formed in the semiconductor chip portion 61, a plurality of pad portions 64 to 66 made of conductors, and the circuit element 63 and the pad portion. A circuit characteristic evaluation unit 70 including wiring units 67 to 69 that electrically connect 64 to 66 is formed. The circuit characteristic evaluation unit 70 is formed simultaneously with the semiconductor chip unit 61.

従来の回路特性評価部７０においては、パッド部６４，６５に接続される配線部６７，６８が、他のパッド部６５，６６に接触しないように、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられている。 In the conventional circuit characteristic evaluation unit 70, the scribe lines are arranged from the arrangement positions of the pad portions 64 to 66 so that the wiring portions 67 and 68 connected to the pad portions 64 and 65 do not contact the other pad portions 65 and 66. 62 is shifted in the width direction.

この回路特性評価部７０は、半導体チップ部６１に設けられた回路素子の回路特性を評価するためのものである。すなわち、パッド部６４〜６６に計測機器のプローブを当接させて、回路素子６３の回路特性を測定し、この測定結果に基づいて、回路素子６３に対応する半導体チップ部６１の回路素子の特性評価が行われる。 The circuit characteristic evaluation unit 70 is for evaluating the circuit characteristics of the circuit elements provided in the semiconductor chip unit 61. That is, the probe of the measuring device is brought into contact with the pad portions 64 to 66 to measure the circuit characteristics of the circuit element 63, and based on the measurement result, the characteristics of the circuit element of the semiconductor chip portion 61 corresponding to the circuit element 63 are measured. Evaluation is performed.

なお、半導体チップ部６１に設けられたパッド部と回路素子とを電気的に接続する配線部としては、パッド部の下方側に設けられているものがある。なお、本出願に関する従来技術の参考文献として、特許文献1から特許文献３が知られている。
特許第２７１６３９９号公報特開２００２−０９３８１２号公報特開２００４−１１９８４８号公報 In addition, as a wiring part which electrically connects the pad part provided in the semiconductor chip part 61 and the circuit element, there is one provided on the lower side of the pad part. Note that Patent Documents 1 to 3 are known as prior art references relating to the present application.
Japanese Patent No. 2716399 JP 2002-093812 A Japanese Patent Laid-Open No. 2004-119848

しかしながら、上記従来の電子デバイスにおいては、配線部６７，６８が、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられていたため、配線部６７，６８の設置領域分だけスクライブライン６２の幅寸法を大きくする必要があった。したがって、１枚のウエハーの表面に形成できる半導体チップ部６１の数が少なくなり、半導体チップの製造コストが高くなるという問題があった。 However, in the above-described conventional electronic device, the wiring portions 67 and 68 are provided by being shifted in the width direction of the scribe line 62 from the positions where the pad portions 64 to 66 are disposed. It was necessary to increase the width dimension of the scribe line 62. Therefore, there is a problem that the number of semiconductor chip portions 61 that can be formed on the surface of one wafer is reduced, and the manufacturing cost of the semiconductor chip is increased.

本発明は上記事情を考慮してなされたもので、その目的は、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる電子デバイスを提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an electronic device that can reduce the manufacturing cost of a semiconductor chip by increasing the number of semiconductor chips that can be manufactured for one wafer. It is to provide.

本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、半導体からなるウエハーに複数の半導体チップ部が形成されると共に、前記半導体チップ部の周囲を囲むように設けられるシールリングと、前記ウエハーのスクライブライン上に設けられた回路特性評価部とを具備する電子デバイスであって、前記ウエハーは、複数の層から構成されており、前記複数の層の少なくとも一つ以上の層において、前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴としている。
The present invention has been made to solve the above problems, and the invention according to claim 1 is configured such that a plurality of semiconductor chip portions are formed on a semiconductor wafer, and the periphery of the semiconductor chip portions is surrounded. An electronic device comprising: a seal ring provided on the wafer; and a circuit characteristic evaluation unit provided on a scribe line of the wafer , wherein the wafer is composed of a plurality of layers, and at least of the plurality of layers. In one or more layers, the seal ring has a narrow width so that a space is formed on the scribe line side, and a part of the wiring of the circuit characteristic evaluation unit is disposed in the space. It is characterized by having.

本発明によれば、被測定部とパッド部とを接続する配線部が、シールリングの領域の一部を使用するため、スクライブラインの幅を狭くすることが可能であり、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる。 According to the present invention, since the wiring part that connects the part to be measured and the pad part uses a part of the area of the seal ring, the width of the scribe line can be reduced, so that one wafer can be reduced. On the other hand, the number of semiconductor chips that can be manufactured can be increased, and the manufacturing cost of the semiconductor chips can be reduced.

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態にかかる電子デバイスの回路特性評価部を示す概略平面図である。図１において、半導体チップ部パッド１０ａ、１０ｂは、シリコンやガリウム砒素等の半導体からなるウエハー上に形成される半導体チップ（図示せず）と電気的に接続されるパッドである。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a schematic plan view showing a circuit characteristic evaluation unit of an electronic device according to an embodiment of the present invention. In FIG. 1, semiconductor chip portion pads 10a and 10b are pads electrically connected to a semiconductor chip (not shown) formed on a wafer made of a semiconductor such as silicon or gallium arsenide.

シールリング１１ａ、１１ｂは、１枚のウエハーから個々の半導体チップを切り取るダイシング工程において、半導体チップ内部への水等の浸入を防ぐためのものであり、半導体チップの周囲を囲むように設けられる。スクライブライン１２は、前述のダイシング工程で半導体チップを切り取るときに使用するカッターが通る領域である。 The seal rings 11a and 11b are provided to prevent water and the like from entering the inside of the semiconductor chip in a dicing process of cutting individual semiconductor chips from one wafer, and are provided so as to surround the semiconductor chip. The scribe line 12 is an area through which a cutter used when the semiconductor chip is cut out in the dicing process described above.

回路特性評価部２０は、ウエハー上に形成される半導体チップの一部の回路を取り出して特性の評価を行うものであり、スクライブライン１２に設けられる。スクライブＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）パッド２１ａ、２１ｂ、２１ｃは、アルミニウム、銅や金等の導体からなるパッドであり、計測器のプローブ（図示しない）でこのパッドに接触することで測定素子２２の回路特性を測定することができる。 The circuit characteristic evaluation unit 20 takes out a part of the circuit of the semiconductor chip formed on the wafer and evaluates the characteristic, and is provided in the scribe line 12. The scribe TEG (Test Element Group) pads 21a, 21b, and 21c are pads made of a conductor such as aluminum, copper, or gold, and the circuit of the measuring element 22 by contacting the pads with a probe (not shown) of a measuring instrument. Characteristics can be measured.

測定素子２２は、測定対象となる、ウエハー上に形成される半導体チップの一部の回路である。配線部２３ａ、２３ｂは、スクライブＴＥＧパッド２１ａ、２１ｂ、２１ｃと測定素子２２とを電気的に接続する配線である。 The measuring element 22 is a circuit of a part of a semiconductor chip formed on a wafer to be measured. The wiring portions 23 a and 23 b are wirings that electrically connect the scribe TEG pads 21 a, 21 b, and 21 c and the measurement element 22.

図１に示したシールリング１１ａ、１１ｂは、回路特性評価部２０が無いところの幅（例えば、約１０μｍ）を、回路特性評価部２０があるところでは細く（例えば、約５μｍ）して、スクライブライン側にスペースができるように設計している。配線部２３ａ、２３ｂは、シールリングを細くすることによってできた領域を利用して配線を行う。 The seal rings 11a and 11b shown in FIG. 1 have a width (for example, about 10 μm) where the circuit characteristic evaluation unit 20 is not provided, and a width (for example, about 5 μm) where the circuit characteristic evaluation unit 20 is provided. Designed to create space on the line side. The wiring portions 23a and 23b perform wiring by using an area formed by narrowing the seal ring.

シールリング１１ａ、１１ｂの目的は、チップ内部への水等の浸入を防ぐことであり、強度も必要であるが、シールリング１１ａ、１１ｂの幅を一部分細くしたとしても、その目的は達成できる。 The purpose of the seal rings 11a and 11b is to prevent the intrusion of water or the like into the chip and needs to be strong, but the purpose can be achieved even if the width of the seal rings 11a and 11b is partially reduced.

このように、シールリング１１ａ、１１ｂの一部を細くし、その空いた領域に配線を通すことで、配線のためにスクライブライン１２の幅を広く取る必要がなくなり、スクライブライン１２の幅を狭くすることが可能である。したがって、１枚のウエハー上でスクライブラインが占める面積を減らすことができ、結果的に１枚のウエハー上に製造する半導体チップの数を増やすことが可能となる。 Thus, by narrowing part of the seal rings 11a and 11b and passing the wiring through the vacant areas, it is not necessary to increase the width of the scribe line 12 for wiring, and the width of the scribe line 12 is reduced. Is possible. Therefore, the area occupied by the scribe line on one wafer can be reduced, and as a result, the number of semiconductor chips manufactured on one wafer can be increased.

図２は、図１のＡ−Ｂにおける配線層の断面図である。半導体のウエハーは、図２では下側が基板（図省略）であり３つの配線層が積層されており、積層された層間の接続はコンタクトホール１３によってなされる。図２において、シールリングは各層に独立して設けられる。 FIG. 2 is a cross-sectional view of the wiring layer taken along line AB in FIG. In FIG. 2, the lower side of the semiconductor wafer is a substrate (not shown), and three wiring layers are laminated. Connections between the laminated layers are made by contact holes 13. In FIG. 2, the seal ring is provided independently for each layer.

シールリング１１０は２層目のシールリングであり、シールリング１１１は３層目のシールリングである。3層目のスクライブＴＥＧパッド２１ａは、コンタクトホールを介して１層目に設けられたスクライブライン２３ａと接続される。 The seal ring 110 is a second-layer seal ring, and the seal ring 111 is a third-layer seal ring. The third-layer scribe TEG pad 21a is connected to a scribe line 23a provided in the first layer through a contact hole.

図２では、３層構造の１層目のシールリング１１ａを細く設計し、細くしたことにより空いた領域に配線を通しているが、図３に示したように、２層目のシールリング１１０を細くしても良い。また、図４に示したように、１層目のシールリング１１ａと２層目のシールリング１１０の双方を細くし、そのそれぞれの層で空いた領域に配線を通してもよい。 In FIG. 2, the first-layer seal ring 11a having a three-layer structure is designed to be thin, and the wiring is passed through the vacant region by thinning, but the second-layer seal ring 110 is thinned as shown in FIG. You may do it. Further, as shown in FIG. 4, both the first-layer seal ring 11 a and the second-layer seal ring 110 may be thinned, and the wiring may be passed through the vacant regions in the respective layers.

このように、多層に積層されたウエハーにおいては、細くするシールリングはどの層のものでもよく、また、複数の層のシールリングを細くしてもよい。 As described above, in a wafer laminated in multiple layers, the seal ring to be thinned may be of any layer, and the seal ring of a plurality of layers may be thinned.

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。 As mentioned above, although embodiment of this invention was explained in full detail, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included.

本発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに用いて好適である。 The present invention is suitable for use in an electronic device provided with a circuit characteristic evaluation unit that is provided in the vicinity of a semiconductor chip unit formed on a wafer and evaluates circuit characteristics of the semiconductor chip unit.

本発明の実施形態にかかる電子デバイスの回路特性評価部を示す概略平面図である。It is a schematic plan view which shows the circuit characteristic evaluation part of the electronic device concerning embodiment of this invention. 図１の回路特性評価部２０のＡ−Ｂ断面図である。It is AB sectional drawing of the circuit characteristic evaluation part 20 of FIG. 図１に示した回路特性評価部を、3層構造のウエハーの2層目で実現したときのＡ−Ｂ断面図である。FIG. 5 is a cross-sectional view taken along the line AB when the circuit characteristic evaluation unit shown in FIG. 1 is realized in the second layer of a wafer having a three-layer structure. 図１に示した回路特性評価部を、3層構造のウエハーの1層目および2層目で実現したときのＡ−Ｂ断面図である。FIG. 3 is a cross-sectional view taken along line AB when the circuit characteristic evaluation unit shown in FIG. 1 is realized in the first and second layers of a wafer having a three-layer structure. ウエハー上に形成された複数の半導体チップを示す概略平面図である。It is a schematic plan view which shows the several semiconductor chip formed on the wafer. 従来の電子デバイスの回路特性評価部の一例を示す概略平面図である。It is a schematic plan view which shows an example of the circuit characteristic evaluation part of the conventional electronic device.

Explanation of symbols

１０ａ、１０ｂ…半導体チップ部パッド、１１ａ、１１ｂ、１１０、１１１…シールリング、１２…スクライブライン、１３…コンタクトホール、２０…回路特性評価部、２１ａ、２１ｂ、２１ｃ…スクライブＴＥＧパッド、２２…測定素子、２３ａ、２３ｂ…配線部 10a, 10b ... semiconductor chip part pads, 11a, 11b, 110, 111 ... seal ring, 12 ... scribe line, 13 ... contact hole, 20 ... circuit characteristic evaluation part, 21a, 21b, 21c ... scribe TEG pad, 22 ... measurement Element, 23a, 23b ... wiring part

Claims

A plurality of semiconductor chip portions are formed on a semiconductor wafer, and a seal ring provided so as to surround the semiconductor chip portion and a circuit characteristic evaluation portion provided on a scribe line of the wafer are provided. In electronic devices
The wafer is composed of a plurality of layers,
In at least one or more of the plurality of layers, the seal ring has a narrow width so that a space is formed on the scribe line side,
A part of the wiring of the circuit characteristic evaluation unit is arranged in the space.