JP4082154B2

JP4082154B2 - Electronic devices

Info

Publication number: JP4082154B2
Application number: JP2002283770A
Authority: JP
Inventors: 久竹重
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-09-27
Filing date: 2002-09-27
Publication date: 2008-04-30
Anticipated expiration: 2022-09-27
Also published as: JP2004119848A

Description

【０００１】
【発明の属する技術分野】
この発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに関する。
【０００２】
【従来の技術】
一般に、半導体チップを製造する際には、図５に示すように、半導体からなる１枚のウエハー表面に複数の半導体チップ部６１を形成した電子デバイスを製造する。半導体チップ部６１には、トランジスタ、サイリスタ、ダイオード等の回路素子が設けられている。また、互いに隣接する半導体チップ部６１の間には、ウエハーと共に各半導体チップ部６１に切り分けるための領域、所謂スクライブライン６２が形成されている。
このスクライブライン６２には、図６に示すように、半導体チップ部６１に形成されたものと同様の回路素子６３と、導体からなる複数のパッド部６４〜６６と、これら回路素子６３とパッド部６４〜６６とを電気的に接続する配線部６７〜６９とを備えた回路特性評価部７０が形成されており、この回路特性評価部７０は、半導体チップ部６１と同時に形成される。
【０００３】
従来の回路特性評価部７０においては、パッド部６４，６５に接続される配線部６７，６８が、他のパッド部６５，６６に接触しないように、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられている。
この回路特性評価部７０は、半導体チップ部６１に設けられた回路素子の回路特性を評価するためのものである。すなわち、パッド部６４〜６６に計測機器のプローブを当接させて、回路素子６３の回路特性を測定し、この測定結果に基づいて、回路素子６３に対応する半導体チップ部６１の回路素子の特性評価が行われる。
なお、半導体チップ部６１に設けられたパッド部と回路素子とを電気的に接続する配線部としては、パッド部の下方側に設けられているものがある。（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平３−１４５１５３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の電子デバイスにおいては、配線部６７，６８が、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられていたため、配線部６７，６８の設置領域分だけスクライブライン６２の幅寸法を大きくする必要があった。したがって、１枚のウエハーの表面に形成できる半導体チップ部６１の数が少なくなり、半導体チップの製造コストが高くなるという問題があった。
この発明は、上述した事情に鑑みてなされたものであって、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる電子デバイスを提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、この発明は以下の手段を提案している。
請求項１に係る発明は、半導体からなるウエハーに複数の半導体チップ部が形成されると共に、該半導体チップ部の近傍領域に回路特性評価部が設けられ、回路特性評価部が、前記ウエハーに設けられた被測定部、該ウエハー表面に形成された導体からなる複数のパッド部、および、複数のパッド部と前記被測定部とをそれぞれ電気的に接続する配線部を備えて構成された電子デバイスであって、前記ウエハーの厚さ方向に投影してみたときに、前記配線部が前記パッド部と重なる領域を通過するように配置され、前記回路特性評価部が、前記複数のパッド部の間に設けられて前記複数のパッド部を互いに電気的に絶縁する絶縁膜を備え、前記ウエハーの厚さ方向に前記パッド部と重なる領域に、外方から前記パッド部表面への衝撃を吸収する衝撃吸収部が設けられ、該衝撃吸収部が、コンタクトホールと下層メタル層とを前記ウエハーの厚さ方向に複数積層して構成され、前記ウエハーの厚さ方向に投影してみたときに、該衝撃吸収部の投影面積が前記パッド部の投影面積よりも小さいことを特徴とする電子デバイスを提案している。
【０００７】
この発明に係る電子デバイスによれば、配線部がパッド部と重なる領域に形成されるため、半導体チップ部の近傍領域に回路特性評価部を形成する際に、配線部の配線領域を考慮する必要がない。これにより、半導体チップ部周囲の領域を小さくして、１枚のウエハーに対して製造できる半導体チップの数を増やすことができる。
【０００９】
また、この発明に係る電子デバイスによれば、被測定部の回路測定を行うためにパッド部表面に計測機器のプローブを当接させた際に、この当接の衝撃が衝撃吸収部により吸収されることになる。そして、この衝撃吸収部は、パッド部の投影面積よりも小さいため、配線部をこの衝撃吸収部に隣接させて配することができる。
【００１０】
【発明の実施の形態】
図１から図３はこの発明に係る一実施形態を示している。この実施の形態に係る電子デバイスは、図１に示すように、シリコンやガリウムヒ素等の半導体からなるウエハーに形成された複数の半導体チップ部１と、半導体チップ部１の近傍領域となるスクライブライン１０に設けられた回路特性評価部２０とを備えている。
半導体チップ部１には、トランジスタ、サイリスタ、ダイオード等の回路素子（図示せず）と、この回路素子に電気的に接続されたパッド部２とが形成されている。
【００１１】
回路特性評価部２０は、半導体チップ部１に形成された回路素子の回路特性を評価するためのものであり、半導体チップ部１に形成された回路素子と同様の回路素子（被測定部）２１、アルミニウムや金等の導体からなるパッド部２２〜２４、および回路素子２１とパッド部２２〜２４とをそれぞれ電気的に接続する第１、第２、第３の配線部２５〜２７を備えている。
【００１２】
回路素子２１は、図２に示すように、ウエハー２８に形成されており、このウエハー２８の表面２８ａには、二酸化シリコン、窒化シリコン等の絶縁材料からなる第１、第２、第３の絶縁膜２９〜３１が順次積層されている。パッド部２２〜２４は、絶縁膜３１の表面３１ａに形成されており、これらパッド部２２〜２４を互いに電気的に絶縁させるように、絶縁材料からなる第４の絶縁膜４９が設けられている。
第１の配線部２５は、第１、第２、第３の絶縁膜２９〜３１に形成されたコンタクトホール３２〜３４、第１、第２の絶縁膜２９，３０の表面２９ａ，３０ａに形成された下層配線部３５，３６、および第３の絶縁膜３１の表面３１ａに形成された表層配線部３７とから構成され、パッド部２２に電気的に接続されている。
【００１３】
第２の配線部２６は、第１、第２、第３の絶縁膜２９〜３１に形成されたコンタクトホール３８〜４０、および第１、第２の絶縁膜２９，３０の表面２９ａ，３０ａに形成された下層配線部４１，４２とから構成され、パッド部２３に電気的に接続されている。下層配線部４２は、回路素子２１の上方側からパッド部２３の下方側に至るまで、スクライブラインの長さ方向（ＣＤ方向）にわたって形成されている。
第３の配線部２７は、前述と同様に、第１、第２、第３の絶縁膜２９〜３１に形成されたコンタクトホール４３〜４５、および第１、第２の絶縁膜２９，３０の表面２９ａ，３０ａに形成された下層配線部４６，４７とから構成され、パッド部２４に電気的に接続されている。下層配線部４６は、回路素子２１の上方側からパッド部２４の下方側に至るまで、スクライブラインの長さ方向（ＣＤ方向）にわたって形成されている。
【００１４】
また、各パッド部２２〜２４の直下の第２，第３の絶縁膜３０，３１には、図１および図３に示すように、アルミニウムや金等の導体からなる衝撃吸収部５１が形成されている。この衝撃吸収部５１は、外方からパッド部２２〜２４への衝撃を吸収して、パッド部２２〜２４や配線部２５〜２７の破損を防止するためのものである。
この衝撃吸収部５１は、第２、第３の絶縁膜３０，３１に形成されたコンタクトホール５２および第１、第２の絶縁膜２９，３０の表面２９ａ，３０ａに形成された下層メタル部５３とから構成されている。下層メタル部５３の幅方向（ＥＦ方向）の寸法は、下層配線部４２，４６がパッド部２２，２３の下方側を通過できるように、パッド部２２，２３の幅寸法よりも小さく形成されている。このように構成された衝撃吸収部５１は、第２、第３の絶縁膜３０，３１により下層配線部４２，４６と電気的に絶縁された状態となっている。
【００１５】
上述した電子デバイスにおいて、半導体チップ部の回路特性評価を行う場合には、図示しない計測機器のプローブをパッド部２２〜２４の表面２２ａ〜２４ａに当接させる。この際には、当接の衝撃が衝撃吸収部５１により吸収されるため、パッド部２２〜２４の破損が防止される。そして、計測機器により回路素子２１の特性を測定し、この測定結果に基づいて、回路素子２１に対応する半導体チップ部１の回路素子の特性評価が行われることになる。
なお、この回路特性評価が終了した後には、スクライブライン１０においてウエハー２８と共に各半導体チップ部１に切り分けられ、複数の半導体チップが製造されることになる。
【００１６】
上記の電子デバイスによれば、下層配線部４２，４６がパッド部２２〜２４と重なる領域に形成されるため、スクライブライン１０に回路特性評価部２０を形成する際に、第１、第２、第３の配線部２５〜２７の配線領域を考慮する必要がない。これにより、スクライブライン１０の領域を小さくして、１枚のウエハーに対して製造できる半導体チップの数を増やすことができる。したがって、半導体チップの製造コスト削減を図ることができる。
また、ウエハー２８の厚さ方向に投影してみたときに、衝撃吸収部５１の投影面積がパッド部２２〜２４の投影面積よりも小さいため、下層配線部４２，４６を衝撃吸収部５１に隣接させて配することができる。
【００１７】
なお、上記の実施の形態においては、下層配線部４２，４６は、第２、第３の絶縁膜３０，３１のそれぞれに１つずつ形成されるとしたが、これに限ることはなく、例えば、図４に示すように、第２の絶縁膜３０のみに形成するとしてもよい。この場合には、一方の下層メタル部５３の幅寸法をパッド部２２〜２４の幅寸法と等しくしてもよい。
また、下層配線部４２，４６をパッド部２３，２４にそれぞれ接続する代わりに、パッド部２３，２４に導通した衝撃吸収部５１の下層メタル５３にそれぞれ接続するとしてもよい。この場合には、下層配線部４７やコンタクトホール４０，４４，４５は不要となる。
【００１８】
さらに、下層配線部４２，４６は、スクライブラインの幅方向に一定の間隔をおいて第２，第３の絶縁膜２９，３０に配されるとしたが、これに限ることはなく、例えば、ウエハー２８の厚さ方向に重なる位置に配するとしてもよい。ただし、この場合においても、下層配線部４２，４６は第２、第３の絶縁膜３０，３１により互いに電気的に絶縁しておく必要がある。
また、下層配線部４２，４６は、スクライブラインの長さ方向（ＣＤ方向）にわたって形成されるとしたが、これに限ることはなく、回路素子２１の上方側からパッド部２４の下方側に至るように形成されていればよい。したがって、例えば、下層配線部２４，４６の一部が、スクライブラインの幅方向にわたって形成されるとしてもよい。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【００１９】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、被測定部とパッド部とを接続する配線部がパッド部と重なる領域に形成されるため、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる。
【００２０】
また、請求項１に係る発明によれば、ウエハーの厚さ方向に投影してみたときに、衝撃吸収部の投影面積がパッド部の投影面積よりも小さいため、配線部を衝撃吸収部に隣接させて配することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る電子デバイスの回路特性評価部を示す概略平面図である。
【図２】図１の回路特性評価部のＡ−Ａ断面図である。
【図３】図１の回路特性評価部のＢ−Ｂ断面図である。
【図４】この発明の他の実施形態に係る回路特性評価部を示す断面図である。
【図５】ウエハー上に形成された複数の半導体チップを示す概略平面図である。
【図６】従来の電子デバイスの回路特性評価部の一例を示す概略平面図である。
【符号の説明】
１・・・半導体チップ部、２０・・・回路特性評価部、２１・・・回路素子（被測定部）、２２〜２４・・・パッド部、２５・・・第１の配線部（配線部）、２６・・・第２の配線部（配線部）、２７・・・第３の配線部（配線部）、２８・・・ウエハー、５１・・・衝撃吸収部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electronic device provided with a circuit characteristic evaluation unit that is provided in the vicinity of a semiconductor chip part formed on a wafer and evaluates circuit characteristics of the semiconductor chip part.
[0002]
[Prior art]
In general, when a semiconductor chip is manufactured, as shown in FIG. 5, an electronic device in which a plurality of semiconductor chip portions 61 are formed on the surface of a single wafer made of a semiconductor is manufactured. The semiconductor chip portion 61 is provided with circuit elements such as transistors, thyristors, and diodes. Further, between the semiconductor chip portions 61 adjacent to each other, a region for dividing the semiconductor chip portion 61 together with the wafer, that is, a so-called scribe line 62 is formed.
As shown in FIG. 6, the scribe line 62 includes a circuit element 63 similar to that formed in the semiconductor chip portion 61, a plurality of pad portions 64 to 66 made of conductors, and the circuit element 63 and the pad portion. A circuit characteristic evaluation unit 70 including wiring units 67 to 69 that electrically connect 64 to 66 is formed. The circuit characteristic evaluation unit 70 is formed simultaneously with the semiconductor chip unit 61.
[0003]
In the conventional circuit characteristic evaluation unit 70, the scribe lines are arranged from the arrangement positions of the pad portions 64 to 66 so that the wiring portions 67 and 68 connected to the pad portions 64 and 65 do not contact the other pad portions 65 and 66. 62 is shifted in the width direction.
The circuit characteristic evaluation unit 70 is for evaluating the circuit characteristics of the circuit elements provided in the semiconductor chip unit 61. That is, the probe of the measuring device is brought into contact with the pad portions 64 to 66 to measure the circuit characteristics of the circuit element 63, and based on the measurement result, the characteristics of the circuit elements of the semiconductor chip portion 61 corresponding to the circuit element 63 Evaluation is performed.
In addition, as a wiring part which electrically connects the pad part provided in the semiconductor chip part 61 and the circuit element, there is one provided on the lower side of the pad part. (For example, refer to Patent Document 1).
[0004]
[Patent Document 1]
Japanese Patent Laid-Open No. 3-145153
[Problems to be solved by the invention]
However, in the above-described conventional electronic device, the wiring portions 67 and 68 are provided by being shifted in the width direction of the scribe line 62 from the positions where the pad portions 64 to 66 are disposed. It was necessary to increase the width dimension of the scribe line 62. Therefore, there is a problem that the number of semiconductor chip portions 61 that can be formed on the surface of one wafer is reduced, and the manufacturing cost of the semiconductor chip is increased.
The present invention has been made in view of the above-described circumstances, and provides an electronic device capable of reducing the manufacturing cost of a semiconductor chip by increasing the number of semiconductor chips that can be manufactured for one wafer. The purpose is to do.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, the present invention proposes the following means.
According to the first aspect of the present invention, a plurality of semiconductor chip portions are formed on a semiconductor wafer, a circuit characteristic evaluation portion is provided in the vicinity of the semiconductor chip portion, and the circuit characteristic evaluation portion is provided on the wafer. An electronic device comprising: a measured portion to be measured; a plurality of pad portions made of a conductor formed on the wafer surface; and a wiring portion that electrically connects the plurality of pad portions to the measured portion. When the projection is made in the thickness direction of the wafer, the wiring portion is disposed so as to pass through an area overlapping the pad portion, and the circuit characteristic evaluation portion is arranged between the plurality of pad portions. with each other electrically insulating dielectric layer of the plurality of pad portions provided, in a region which overlaps with the pad portion in a thickness direction of the wafer, to absorb the impact to the pad portion surface from the outside An impact absorbing portion is provided, and the impact absorbing portion is configured by laminating a plurality of contact holes and lower metal layers in the thickness direction of the wafer, and when projected in the thickness direction of the wafer, An electronic device is proposed in which the projected area of the shock absorbing portion is smaller than the projected area of the pad portion .
[0007]
According to the electronic device of the present invention, since the wiring portion is formed in the region overlapping the pad portion, it is necessary to consider the wiring region of the wiring portion when forming the circuit characteristic evaluation portion in the region near the semiconductor chip portion. There is no. Thereby, the area | region around a semiconductor chip part can be made small, and the number of the semiconductor chips which can be manufactured with respect to one wafer can be increased.
[0009]
Further , according to the electronic device of the present invention, when the probe of the measuring instrument is brought into contact with the pad surface in order to perform circuit measurement of the part to be measured, the impact shock is absorbed by the shock absorbing unit. Will be. And since this shock absorption part is smaller than the projection area of a pad part, a wiring part can be arranged adjacent to this shock absorption part.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
1 to 3 show an embodiment according to the present invention. As shown in FIG. 1, the electronic device according to this embodiment includes a plurality of semiconductor chip portions 1 formed on a wafer made of a semiconductor such as silicon or gallium arsenide, and a scribe line that is a region near the semiconductor chip portion 1. 10 is provided with a circuit characteristic evaluation unit 20 provided in the circuit 10.
The semiconductor chip portion 1 is formed with circuit elements (not shown) such as transistors, thyristors, and diodes, and a pad portion 2 electrically connected to the circuit elements.
[0011]
The circuit characteristic evaluation unit 20 is for evaluating the circuit characteristics of the circuit elements formed in the semiconductor chip unit 1, and is the same circuit element (measured unit) 21 as the circuit elements formed in the semiconductor chip unit 1. , Pad portions 22 to 24 made of a conductor such as aluminum or gold, and first, second, and third wiring portions 25 to 27 that electrically connect the circuit element 21 and the pad portions 22 to 24, respectively. Yes.
[0012]
As shown in FIG. 2, the circuit element 21 is formed on a wafer 28. The surface 28a of the wafer 28 has first, second, and third insulations made of an insulating material such as silicon dioxide and silicon nitride. Films 29 to 31 are sequentially stacked. The pad portions 22 to 24 are formed on the surface 31a of the insulating film 31, and a fourth insulating film 49 made of an insulating material is provided so as to electrically insulate the pad portions 22 to 24 from each other. .
The first wiring portion 25 is formed on the contact holes 32 to 34 formed in the first, second, and third insulating films 29 to 31 and on the surfaces 29 a and 30 a of the first and second insulating films 29 and 30. The lower-layer wiring portions 35 and 36 and the surface-layer wiring portion 37 formed on the surface 31 a of the third insulating film 31 are electrically connected to the pad portion 22.
[0013]
The second wiring portion 26 is formed on the contact holes 38 to 40 formed in the first, second, and third insulating films 29 to 31 and on the surfaces 29 a and 30 a of the first and second insulating films 29 and 30. The lower wiring portions 41 and 42 are formed, and are electrically connected to the pad portion 23. The lower wiring portion 42 is formed over the length direction (CD direction) of the scribe line from the upper side of the circuit element 21 to the lower side of the pad portion 23.
In the same manner as described above, the third wiring portion 27 includes contact holes 43 to 45 formed in the first, second, and third insulating films 29 to 31, and the first and second insulating films 29 and 30. It is composed of lower wiring portions 46 and 47 formed on the surfaces 29 a and 30 a and is electrically connected to the pad portion 24. The lower layer wiring portion 46 is formed over the length direction (CD direction) of the scribe line from the upper side of the circuit element 21 to the lower side of the pad portion 24.
[0014]
Further, as shown in FIGS. 1 and 3, an impact absorbing portion 51 made of a conductor such as aluminum or gold is formed in the second and third insulating films 30 and 31 immediately below the pad portions 22 to 24, respectively. ing. The impact absorbing portion 51 is for absorbing the impact on the pad portions 22 to 24 from the outside to prevent the pad portions 22 to 24 and the wiring portions 25 to 27 from being damaged.
The shock absorbing portion 51 includes a contact hole 52 formed in the second and third insulating films 30 and 31, and a lower metal portion 53 formed in the surfaces 29a and 30a of the first and second insulating films 29 and 30. It consists of and. The dimension of the lower metal part 53 in the width direction (EF direction) is smaller than the width dimension of the pad parts 22 and 23 so that the lower wiring parts 42 and 46 can pass below the pad parts 22 and 23. Yes. The shock absorbing portion 51 configured as described above is in a state of being electrically insulated from the lower wiring portions 42 and 46 by the second and third insulating films 30 and 31.
[0015]
In the electronic device described above, when the circuit characteristic evaluation of the semiconductor chip portion is performed, a probe of a measuring device (not shown) is brought into contact with the surfaces 22a to 24a of the pad portions 22 to 24. At this time, since the impact of the contact is absorbed by the impact absorbing portion 51, the pad portions 22 to 24 are prevented from being damaged. And the characteristic of the circuit element 21 is measured with a measuring device, and the characteristic evaluation of the circuit element of the semiconductor chip part 1 corresponding to the circuit element 21 is performed based on this measurement result.
After this circuit characteristic evaluation is completed, each semiconductor chip portion 1 is cut together with the wafer 28 in the scribe line 10 to produce a plurality of semiconductor chips.
[0016]
According to the above electronic device, since the lower layer wiring portions 42 and 46 are formed in the region overlapping the pad portions 22 to 24, when forming the circuit characteristic evaluation portion 20 on the scribe line 10, the first, second, There is no need to consider the wiring area of the third wiring portions 25-27. Thereby, the area | region of the scribe line 10 can be made small and the number of semiconductor chips which can be manufactured with respect to one wafer can be increased. Therefore, the manufacturing cost of the semiconductor chip can be reduced.
Further, when projected in the thickness direction of the wafer 28, the projected area of the impact absorbing portion 51 is smaller than the projected area of the pad portions 22 to 24, so that the lower layer wiring portions 42 and 46 are adjacent to the impact absorbing portion 51. Can be distributed.
[0017]
In the above embodiment, the lower wiring portions 42 and 46 are formed one by one in each of the second and third insulating films 30 and 31, but the present invention is not limited to this. For example, As shown in FIG. 4, it may be formed only on the second insulating film 30. In this case, the width dimension of one lower metal part 53 may be made equal to the width dimension of the pad parts 22-24.
Further, instead of connecting the lower wiring portions 42 and 46 to the pad portions 23 and 24, respectively, the lower wiring portions 42 and 46 may be connected to the lower metal 53 of the shock absorbing portion 51 conducted to the pad portions 23 and 24, respectively. In this case, the lower layer wiring portion 47 and the contact holes 40, 44, 45 are not necessary.
[0018]
Furthermore, although the lower wiring portions 42 and 46 are arranged on the second and third insulating films 29 and 30 at a constant interval in the width direction of the scribe line, the present invention is not limited to this. It may be arranged at a position overlapping the thickness direction of the wafer 28. However, even in this case, the lower wiring portions 42 and 46 need to be electrically insulated from each other by the second and third insulating films 30 and 31.
In addition, although the lower wiring portions 42 and 46 are formed over the length direction (CD direction) of the scribe line, the present invention is not limited to this, and extends from the upper side of the circuit element 21 to the lower side of the pad portion 24. What is necessary is just to be formed. Therefore, for example, a part of the lower layer wiring portions 24 and 46 may be formed over the width direction of the scribe line.
As mentioned above, although embodiment of this invention was explained in full detail with reference to drawings, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included.
[0019]
【The invention's effect】
As described above, according to the first aspect of the invention, since the wiring portion that connects the portion to be measured and the pad portion is formed in the region overlapping the pad portion, the semiconductor that can be manufactured for one wafer. By increasing the number of chips, the manufacturing cost of the semiconductor chip can be reduced.
[0020]
According to the first aspect of the present invention, since the projected area of the shock absorbing portion is smaller than the projected area of the pad portion when projected in the thickness direction of the wafer, the wiring portion is adjacent to the shock absorbing portion. Can be distributed.
[Brief description of the drawings]
FIG. 1 is a schematic plan view showing a circuit characteristic evaluation unit of an electronic device according to an embodiment of the present invention.
2 is a cross-sectional view taken along the line AA of the circuit characteristic evaluation unit of FIG. 1;
3 is a cross-sectional view taken along the line B-B of the circuit characteristic evaluation unit in FIG. 1;
FIG. 4 is a cross-sectional view showing a circuit characteristic evaluation unit according to another embodiment of the present invention.
FIG. 5 is a schematic plan view showing a plurality of semiconductor chips formed on a wafer.
FIG. 6 is a schematic plan view illustrating an example of a circuit characteristic evaluation unit of a conventional electronic device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip part, 20 ... Circuit characteristic evaluation part, 21 ... Circuit element (measurement part), 22-24 ... Pad part, 25 ... 1st wiring part (wiring part) ), 26... Second wiring part (wiring part), 27... Third wiring part (wiring part), 28... Wafer, 51.

Claims

A plurality of semiconductor chip portions are formed on a semiconductor wafer, and a circuit characteristic evaluation portion is provided in the vicinity of the semiconductor chip portion.
The circuit characteristic evaluation unit electrically connects the measured part provided on the wafer, the plurality of pad parts made of a conductor formed on the wafer surface, and the plurality of pad parts and the measured part. An electronic device configured with a wiring portion,
When projected in the thickness direction of the wafer, the wiring portion is disposed so as to pass through an area overlapping the pad portion,
The circuit characteristic evaluation unit includes an insulating film provided between the plurality of pad units to electrically insulate the plurality of pad units from each other ;
In a region overlapping the pad portion in the thickness direction of the wafer, an impact absorbing portion that absorbs an impact from the outside to the pad portion surface is provided,
The impact absorbing portion is formed by laminating a plurality of contact holes and lower metal layers in the thickness direction of the wafer,
An electronic device , wherein when projected in the thickness direction of the wafer, a projected area of the shock absorbing portion is smaller than a projected area of the pad portion .