JP2007180112A - Electronic device - Google Patents
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Abstract
Description
本発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに関する。 The present invention relates to an electronic device provided with a circuit characteristic evaluation unit that is provided in the vicinity of a semiconductor chip unit formed on a wafer and evaluates circuit characteristics of the semiconductor chip unit.
一般に、半導体チップを製造する際には、図5に示すように、半導体からなる1枚のウエハー表面に複数の半導体チップ部61を形成した電子デバイスを製造する。半導体チップ部61には、トランジスタ、サイリスタ、ダイオード等の回路素子が設けられている。また、互いに隣接する半導体チップ部61の間には、ウエハーと共に各半導体チップ部61に切り分けるための領域、所謂スクライブライン62が形成されている。
In general, when a semiconductor chip is manufactured, as shown in FIG. 5, an electronic device in which a plurality of
このスクライブライン62には、図6に示すように、半導体チップ部61に形成されたものと同様の回路素子63と、導体からなる複数のパッド部64〜66と、これら回路素子63とパッド部64〜66とを電気的に接続する配線部67〜69とを備えた回路特性評価部70が形成されており、この回路特性評価部70は、半導体チップ部61と同時に形成される。
As shown in FIG. 6, the
従来の回路特性評価部70においては、パッド部64,65に接続される配線部67,68が、他のパッド部65,66に接触しないように、パッド部64〜66の配置位置からスクライブライン62の幅方向にずらして設けられている。
In the conventional circuit
この回路特性評価部70は、半導体チップ部61に設けられた回路素子の回路特性を評価するためのものである。すなわち、パッド部64〜66に計測機器のプローブを当接させて、回路素子63の回路特性を測定し、この測定結果に基づいて、回路素子63に対応する半導体チップ部61の回路素子の特性評価が行われる。
The circuit
なお、半導体チップ部61に設けられたパッド部と回路素子とを電気的に接続する配線部としては、パッド部の下方側に設けられているものがある。なお、本出願に関する従来技術の参考文献として、特許文献1から特許文献3が知られている。
しかしながら、上記従来の電子デバイスにおいては、配線部67,68が、パッド部64〜66の配置位置からスクライブライン62の幅方向にずらして設けられていたため、配線部67,68の設置領域分だけスクライブライン62の幅寸法を大きくする必要があった。したがって、1枚のウエハーの表面に形成できる半導体チップ部61の数が少なくなり、半導体チップの製造コストが高くなるという問題があった。
However, in the above-described conventional electronic device, the
本発明は上記事情を考慮してなされたもので、その目的は、1枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる電子デバイスを提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an electronic device that can reduce the manufacturing cost of a semiconductor chip by increasing the number of semiconductor chips that can be manufactured for one wafer. It is to provide.
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、半導体からなるウエハーに複数の半導体チップ部が形成されると共に、前記半導体チップ部の周囲を囲むように設けられるシールリングと、前記ウエハーのスクライブライン上に設けられた回路特性評価部とを具備する電子デバイスであって、前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴としている。 The present invention has been made to solve the above-described problems, and the invention according to claim 1 is configured such that a plurality of semiconductor chip portions are formed on a semiconductor wafer and the periphery of the semiconductor chip portions is surrounded. And a circuit characteristic evaluation unit provided on the scribe line of the wafer, wherein the seal ring has a partial width so that a space is formed on the scribe line side. Is narrow, and part of the wiring of the circuit characteristic evaluation unit is arranged in the space.
また、請求項2に記載の発明は、請求項1に記載の発明において、前記ウエハーは、複数の層から構成されており、前記複数の層の少なくとも一つ以上の層において、前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴としている。 According to a second aspect of the present invention, in the first aspect of the present invention, the wafer is composed of a plurality of layers, and the seal ring is formed in at least one of the plurality of layers. A part of the wiring is narrow so that a space is formed on the scribe line side, and a part of the wiring of the circuit characteristic evaluation unit is arranged in the space.
本発明によれば、被測定部とパッド部とを接続する配線部が、シールリングの領域の一部を使用するため、スクライブラインの幅を狭くすることが可能であり、1枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる。 According to the present invention, since the wiring part that connects the part to be measured and the pad part uses a part of the area of the seal ring, the width of the scribe line can be reduced, so that one wafer can be reduced. On the other hand, the number of semiconductor chips that can be manufactured can be increased, and the manufacturing cost of the semiconductor chips can be reduced.
以下、図面を参照して本発明の実施形態について説明する。図1は、本発明の実施形態にかかる電子デバイスの回路特性評価部を示す概略平面図である。図1において、半導体チップ部パッド10a、10bは、シリコンやガリウム砒素等の半導体からなるウエハー上に形成される半導体チップ(図示せず)と電気的に接続されるパッドである。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a schematic plan view showing a circuit characteristic evaluation unit of an electronic device according to an embodiment of the present invention. In FIG. 1, semiconductor
シールリング11a、11bは、1枚のウエハーから個々の半導体チップを切り取るダイシング工程において、半導体チップ内部への水等の浸入を防ぐためのものであり、半導体チップの周囲を囲むように設けられる。スクライブライン12は、前述のダイシング工程で半導体チップを切り取るときに使用するカッターが通る領域である。
The
回路特性評価部20は、ウエハー上に形成される半導体チップの一部の回路を取り出して特性の評価を行うものであり、スクライブライン12に設けられる。スクライブTEG(Test Element Group)パッド21a、21b、21cは、アルミニウム、銅や金等の導体からなるパッドであり、計測器のプローブ(図示しない)でこのパッドに接触することで測定素子22の回路特性を測定することができる。
The circuit
測定素子22は、測定対象となる、ウエハー上に形成される半導体チップの一部の回路である。配線部23a、23bは、スクライブTEGパッド21a、21b、21cと測定素子22とを電気的に接続する配線である。
The
図1に示したシールリング11a、11bは、回路特性評価部20が無いところの幅(例えば、約10μm)を、回路特性評価部20があるところでは細く(例えば、約5μm)して、スクライブライン側にスペースができるように設計している。配線部23a、23bは、シールリングを細くすることによってできた領域を利用して配線を行う。
The
シールリング11a、11bの目的は、チップ内部への水等の浸入を防ぐことであり、強度も必要であるが、シールリング11a、11bの幅を一部分細くしたとしても、その目的は達成できる。
The purpose of the
このように、シールリング11a、11bの一部を細くし、その空いた領域に配線を通すことで、配線のためにスクライブライン12の幅を広く取る必要がなくなり、スクライブライン12の幅を狭くすることが可能である。したがって、1枚のウエハー上でスクライブラインが占める面積を減らすことができ、結果的に1枚のウエハー上に製造する半導体チップの数を増やすことが可能となる。
Thus, by narrowing part of the
図2は、図1のA−Bにおける配線層の断面図である。半導体のウエハーは、図2では下側が基板(図省略)であり3つの配線層が積層されており、積層された層間の接続はコンタクトホール13によってなされる。図2において、シールリングは各層に独立して設けられる。
FIG. 2 is a cross-sectional view of the wiring layer taken along line AB in FIG. In FIG. 2, the lower side of the semiconductor wafer is a substrate (not shown), and three wiring layers are laminated. Connections between the laminated layers are made by
シールリング110は2層目のシールリングであり、シールリング111は3層目のシールリングである。3層目のスクライブTEGパッド21aは、コンタクトホールを介して1層目に設けられたスクライブライン23aと接続される。
The
図2では、3層構造の1層目のシールリング11aを細く設計し、細くしたことにより空いた領域に配線を通しているが、図3に示したように、2層目のシールリング110を細くしても良い。また、図4に示したように、1層目のシールリング11aと2層目のシールリング110の双方を細くし、そのそれぞれの層で空いた領域に配線を通してもよい。
In FIG. 2, the first-
このように、多層に積層されたウエハーにおいては、細くするシールリングはどの層のものでもよく、また、複数の層のシールリングを細くしてもよい。 As described above, in a wafer laminated in multiple layers, the seal ring to be thinned may be of any layer, and the seal ring of a plurality of layers may be thinned.
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。 As mentioned above, although embodiment of this invention was explained in full detail, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included.
本発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに用いて好適である。 The present invention is suitable for use in an electronic device provided with a circuit characteristic evaluation unit that is provided in the vicinity of a semiconductor chip unit formed on a wafer and evaluates circuit characteristics of the semiconductor chip unit.
10a、10b…半導体チップ部パッド、11a、11b、110、111…シールリング、12…スクライブライン、13…コンタクトホール、20…回路特性評価部、21a、21b、21c…スクライブTEGパッド、22…測定素子、23a、23b…配線部 10a, 10b ... semiconductor chip part pads, 11a, 11b, 110, 111 ... seal ring, 12 ... scribe line, 13 ... contact hole, 20 ... circuit characteristic evaluation part, 21a, 21b, 21c ... scribe TEG pad, 22 ... measurement Element, 23a, 23b ... wiring part
Claims (2)
前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、
前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴とする電子デバイス。 A plurality of semiconductor chip portions are formed on a semiconductor wafer, and a seal ring is provided so as to surround the semiconductor chip portion, and a circuit characteristic evaluation portion is provided on a scribe line of the wafer. In electronic devices
The seal ring has a small width so that there is a space on the scribe line side,
A part of the wiring of the circuit characteristic evaluation unit is arranged in the space.
前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、
前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴とする請求項1に記載の電子デバイス。 The wafer is composed of a plurality of layers, and in at least one of the plurality of layers,
The seal ring has a small width so that there is a space on the scribe line side,
2. The electronic device according to claim 1, wherein a part of the wiring of the circuit characteristic evaluation unit is disposed in the space.
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