JP4323849B2 - Solid-state imaging device and camera - Google Patents
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Description
【0001】
【発明の属する技術分野】
複数の画素からなる撮像部と、ダイナミックロジック回路により構成され撮像部の行又は列を選択するための信号を出力する複数の走査回路とを有する固体撮像装置に関する。
【0002】
【従来の技術】
近年、固体撮像装置の一つとして、増幅型MOSセンサを用いた固体撮像装置が注目されている。この固体撮像装置は、画素を表す各セル毎にフォトダイオードで検出した信号をトランジスタで増幅するものであり、高感度という特徴を持つ。
【0003】
このような固体撮像装置では、二次元に配列された画素を有する撮像部を水平走査又は垂直走査する回路としてダイナミック型シフトレジスタが用いられ、回路の簡素化、高密度化及び低消費電力化を図っている。
【0004】
特許文献1等の従来の固体撮像装置は、図10に示すように撮像部10と、複数の走査回路1、2を有し、例えば電子シャッター機能を実現している。走査回路1、2は、撮像部10に対して画素信号読み出しのための出力信号を独立したタイミングで出力するシフトレジスタである。それらの出力は電気的に結線接続されるという構成をとっている。
【0005】
固体撮像装置の電子シャッター機能とは、撮像部10の電荷蓄積時間をその駆動によって調整し、物理的な絞り機能の代わりに、電子的に露光時間を制御するものである。具体的には、各画素に蓄積された信号電荷を、画素信号読み出しとは異なる所定のタイミングで排出(リセット)することによって、電子シャッター機能は実現される。例えば走査回路1は通常の画素信号読み出し用の行選択信号を出力し、走査回路2は電子シャッター機能でのリセット用の行選択信号を出力する。
【0006】
また、画像の上下もしくは左右反転読み出しを行う場合にも、上記と同様に、走査方向の異なる複数の走査回路を配置し、その出力を電気的に結線接続することで、撮像部10へ上下もしくは左右走査のためのアクセス信号を出力するという構造をとっている。走査回路1は通常の画素信号読み出し用の行選択信号を出力し、走査回路2は逆方向に走査する反転読み出し用の行選択信号を出力する。
【0007】
複数の走査回路1、2の出力が結線接続されているのは、走査回路1、2がNMOSダイナミックロジック回路によるシフトレジスタで構成される場合においては、選択信号としてハイレベルが出力される出力線以外は、出力線がフローティング状態になっているとの理由によるものである。結線接続によりそれらの出力の論理和がとられることになる。
【0008】
【特許文献1】
特開平2003−46879号公報
【0009】
【発明が解決しようとする課題】
ところが、前記のNMOSダイナミックロジック回路で構成される複数のシフトレジスタを有した固体撮像装置には、次のような問題がある。
【0010】
図11(a)(b)を用いて本発明が解決しようとする課題について説明する。
図11(a)は、図10の破線枠内に示す、走査回路1の構成単位(単位レジスタ11と呼ぶ)と走査回路2の構成単位(単位レジスタ12と呼ぶ)の詳細な構成を示す回路図である。図10のV1、V2は走査回路1に供給される2相クロック信号である。奇数番目の単位レジスタはクロック信号V1により動作し、偶数番目の単位レジスタはクロック信号V2により動作する。図11(a)の単位レジスタ11は初段の単位レジスタなのでクロック信号V1が供給されている。入力信号Inは前段からの、出力信号Nextは後段への信号である。ただし、初段の単位レジスタ11への入力信号Inはスタートパルスである。出力信号Outは撮像部10へ出力される行選択信号である。
【0011】
単位レジスタ22における入力信号EIn、出力信号ENext、出力信号EOutも同様である。出力信号EOutとOutとは共通出力配線となっている。
【0012】
図11(b)は同図(a)の動作タイミングを示すタイムチャートである。同図において通常読み出し用のクロック信号V1のパルスがブートトランジスタTr1に印加されると(図中の▲1▼のタイミング)、ブート容量Cap1を介してトランジスタTr1のゲート電圧は昇圧(以下ブートと呼ぶ)されて、入力信号Inのハイレベルよりも高電圧となる(同▲2▼)。Tr1のゲートに高電圧がかかると共通出力配線Outにクロック信号V1のパルスのハイレベルが出力される(同▲3▼)。
【0013】
ところが、次のような動作不良が発生し得る。出力信号Outは電子シャッター用の単位レジスタ21のブート容量Ecap1を変調し、ブートトランジスタETr1がオンする(同▲4▼)。ETr1がオンするとクロック信号EV1のローレベル信号が共通出力配線Outに出力され、共通出力配線Outの電位は低下する(同▲5▼)。共通出力配線Outの電位が低下することにより、次段のレジスタへの出力信号Nextは十分な電圧を得ることができなくなり、最悪シフトレジスタは停止してしまう。このように、出力信号Outの回り込みにより、トランジスタETr1がオンになり、クロック信号V1のハイレベルとクロック信号EV1のローレベルとがぶつかって、出力信号Outがそれらの中間電位に低下するという問題がある。
【0014】
特に、近年のカメラ付き携帯電話機やデジタルカメラなどにおける電源の低電圧化に伴って、NMOSダイナミックロジック回路の動作電圧マージンが少なくなっている。低電圧で動作する固体撮像装置においては上記の出力信号Outの回り込みによる出力信号Out、Nextの電圧低下はより顕著になる。
【0015】
上記問題に鑑み本発明は、ダイナミック回路による複数のシフトレジスタを備え、低電圧動作でも出力信号の低下を生じさせない固体撮像装置、固体撮像装置の方法及びカメラを提供することを目的とする。
【0016】
【課題を解決するための手段】
上記課題を解決するため本発明の固体撮像装置は、複数の画素からなる撮像部と、ダイナミックロジック回路により構成され撮像部の行又は列を選択するための信号を出力する複数の走査回路とを有する固体撮像装置であって、前記複数の走査回路のうち何れかの走査回路の出力信号を選択して前記撮像部に出力する選択回路を備える。前記選択回路は、複数の走査回路の出力信号のそれぞれに接続された複数のブートストラップ回路を有し、複数のブートストラップ回路の出力を接続して得られる信号を前記撮像部に出力する。
【0017】
この構成によれば、複数の走査回路の出力を結線接続しないで、選択回路により選択するので、一方の走査回路から他方の走査回路への出力信号の回り込みを解消し、出力信号の電圧低下を防止するという効果がある。
【0019】
この構成によれば、複数の走査回路の出力信号のそれぞれに接続された複数のブートストラップ回路によって上記選択回路を簡単に構成することができる。
【0020】
ここで、前記ブートストラップ回路は、ブート用に電源電圧が供給される構成としてもよい。
【0021】
この構成によれば、ブートストラップ回路に制御用のパルスを供給する必要がないので、選択回路の回路構成を簡単にすることができる。
【0022】
ここで、前記ブートストラップ回路は、ゲートには走査回路からの出力信号線が接続され、ドレイン及びソースの一方には前記ブート用電源電圧が供給され、ドレイン及びソースの他方には撮像部への出力線が接続されたブート用トランジスタと、前記トランジスタのゲートと、前記ドレイン及びソースの前記他方との間に接続された容量素子とを備える構成としてもよい。
【0023】
また、前記ブートストラップ回路に対して、ブート用に走査回路を選択するための選択パルスが供給される構成としてもよい。
【0024】
この構成によれば、ブートストラップ回路において走査回路からの出力信号と選択パルスとの論理積をとって出力するので、選択パルスを印加した走査回路の出力信号を選択できるとともに、選択パルスによって撮像部への出力信号の幅及びタイミングを調整することができる。
【0025】
ここで、前記ブートストラップ回路は、ゲートには走査回路からの出力信号線が接続され、ドレイン及びソースの一方には前記選択パルスが供給され、ドレイン及びソースの他方には撮像部への出力線が接続されたブート用トランジスタと、前記ブート用トランジスタのゲートと、ドレイン及びソースの前記一方との間に接続された容量素子とを備える。前記容量素子は、ドレインとソースとを短絡したエンハンスメント型トランジスタのゲート容量により構成してもよい。
【0026】
この構成によれば、ブートストラップ回路の出力側とは反対側にエンハンスメント型トランジスタを容量素子として備えることにより、一方の走査回路から他方の走査回路への出力信号の回り込みを解消するとともに、走査回路からの出力信号がローレベルの場合はブート動作を確実に禁止することができる。しかも、選択パルスが入力されたブートストラップ回路のみが動作し、当該パルスによる選択の制御と、当該パルスのタイミングにより出力信号タイミングの制御とを行うことができる。
【0027】
ここで、前記ブート用トランジスタのゲートに接続される出力信号線には直列に挿入されたスイッチトランジスタを有する構成としてもよい。
【0028】
この構成によれば、スイッチトランジスタがオフのときは、ブート用トランジスタのゲート容量に保持される信号は、出力信号線がローレベルになった後も、維持するので、選択パルスの入力タイミングを柔軟に設定することができる。加えて、出力信号線がローレベルになった後はスイッチトランジスタをオンオフすることにより任意のタイミングでブートトランジスタのゲート容量に保持される信号をリセットすることができる。
【0029】
また、本発明における固体撮像装置の駆動方法及び固体撮像装置を備えるカメラも上記と同様の手段、作用及び効果を有する。
【0030】
【発明の実施の形態】
(実施の形態1)
図1は、本発明の実施の形態1における固体撮像装置の主要部の概略構成を示す図である。この固体撮像装置は、走査回路1、2と選択回路3と撮像部10とを備える。走査回路1、2、撮像部10は、図10と同様であり、走査回路1、2を構成する単位レジスタの構成についても図11(a)と同様であるので説明を省略する。選択回路3は複数の単位選択回路(図中の破線内を単位選択回路31とする)から構成される。各単位選択回路は、走査回路1、2の単位レジスタからの出力信号Out、EOutが入力され、電圧を低下させることなく、それらの論理和を出力する。
【0031】
図2(a)は単位選択回路31の構成を示す回路図である。同図のように単位選択回路は、走査回路1の単位レジスタ11からの出力信号Outと走査回路2の単位レジスタ21からの出力信号EOutとの論理和をとるための2つのブートストラップ回路からなる。出力信号Outに対応するブートストラップ回路はトランジスタTr3とブート容量Cとからなる。一方出力信号EOutに対応するブートストラップ回路はトランジスタTr3Eとブート容量CEとからなる。トランジスタTr3とTr3Eは何れも電源電圧VDDに接続されている。また出力信号OutとEOutとは結線接続されることなく、それぞれトランジスタTr3、Tr3Eのゲートに接続される。これにより、撮像部10への選択信号(ハイレベル)を出力しているシフトレジスタが、選択信号(ハイレベル)を出力していないシフトレジスタを変調することを防止している。
【0032】
図2(b)は単位選択回路31の動作タイミングを示すタイムチャートである。同図では、出力信号Out、Eoutのうち、Outのみがハイレベルになった場合におけるトランジスタTr3のゲート信号Inと、単位レジスタ21からの出力信号EOutと、選択回路31から撮像部10への出力信号Transoutとを示している。
【0033】
単位レジスタ11の出力信号Outがハイレベルになると(図中の▲1▼)、トランジスタTr3がオンになり、トランジスタTr3には電源電圧VDDが接続されているので、ブート容量Cap1を介してトランジスタTr3のゲート電圧は昇圧(以下ブートと呼ぶ)し、ゲートの電圧Inはハイレベルよりも高電圧となる(同▲3▼)。出力信号Transoutには、トランジスタTr1を介して電源電圧VDDが出力される(同▲4▼)。
【0034】
このとき、出力信号Transoutのハイレベルが他方のブート容量CEに回り込み、その結果トランジスタTr3Eがオンになったとしても、トランジスタTr3Eも電源電圧VDDに接続されているので、出力信号Transoutのハイレベルは、電圧低下することなく、維持される。
【0035】
以上説明してきたように、本実施の形態における単位選択回路によれば、2つの出力信号の論理和をとって撮像部10に選択信号Transoutとして出力する2つのブートストラップ回路において、ブート用のトランジスタを電源電圧VDDに接続している。その結果、選択信号Transoutが他方のブート容量に回り込んで他方のブート用トランジスタをオンにしたとしても、選択信号Transoutの電圧低下を生じさせない。
【0036】
(実施の形態2)
図3は、本実施の形態における固体撮像装置の主要部の概略構成を示す図である。この固体撮像装置は、図1に示した固体撮像装置と比較して、選択回路3の代わりに選択回路4を備える点が異なっている。以下、同じ点は説明を省略して異なる点を中心に説明する。
【0037】
選択回路4は複数の単位選択回路(図中の破線内を単位単位回路41とする)から構成される。単位選択回路41は、図2に示した単位選択回路31と比べて、ブート用のトランジスタが電源電圧VDDに接続される代わりに、TRANS信号、ETRANS信号に接続されている点が異なっている。ここでTRANS信号、ETRANS信号は、単位選択回路41において出力信号Out、出力信号EOutの選択を制御するパルス信号である。
【0038】
単位選択回路41の詳細な構成(図6)を説明する前に、まず、単位選択回路41の構成に至る過程に考えられた比較構成例を図4(a)(b)、図5(a)(b)を用いて説明する。
【0039】
図4(a)における単位選択回路は、通常読み出し時の選択パルスTRANSと通常読み出し用の走査回路からの出力信号Outとの論理積をとるためのブートストラップ回路と、電子シャッター動作時の選択パルスETRANSと電子シャッター動作用の走査回路からの出力信号EOutとの論理積をとるためのブートストラップ回路を有し、各々のブートストラップ回路の出力を電気的に接続した構成となっている。
【0040】
2つの走査回路の出力信号Outと出力信号EOutとを各々独立したブートストラップ回路および選択パルスTRANS、ETRANSで選択することが可能となる。
【0041】
図4(b)は、同図(a)のブートストラップ回路の動作タイミングを示すタイムチャートである。例えば、通常読み出し用の走査回路1から出力信号Outのハイレベルが印加された場合、▲1▼のタイミングでブート用のトランジスタTr3のゲート容量に保持される。▲2▼のタイミングで選択パルスTRANSが印加されるとトランジスタTr1のゲート電圧はブートされ(▲3▼)、▲4▼に示すように選択信号TRANSOUTが出力される。
【0042】
このようにして、選択パルスTRANSが印加されたタイミングにおいて出力信号Outがハイレベルであれば、選択信号TRANSOUTとして出力される。選択パルスTRANSとETRANSとが逆の場合も同様である。
【0043】
これにより、一方の走査回路の出力が他方の走査回路に影響を及ぼすことがなくなるかのように見える。
【0044】
図5(a)(b)を用いて、図4(a)の比較構成例における低電圧動作時の課題について説明する。
【0045】
図5(a)(b)において、▲4▼のタイミングで出力された選択信号TRANSOUTは、走査回路2用のブートストラップ容量CEに回り込んで、▲5▼に示す様に走査回路2用のブート用トランジスタTr3Eのゲート電圧を上昇させる。トランジスタTr3EがオンするとTRANSOUTにETRANSの"L"信号が出力され、TRANSOUTの電圧は低下する(▲6▼)。(このとき、Tr3のゲートには高電圧が、Tr3Eのゲートには低い電圧がかかっていることから、Tr3のオン抵抗は低く、Tr3Eのオン抵抗は高い。)電源電圧の高い場合はTRANSOUTが多少電圧降下しても画質にまで影響を及ぼさないが、電源電圧が低くなるとTRANSOUTの電圧マージンがなくなり、少しでも電圧降下すると画質が劣化する問題が生じる。
【0046】
図6(a)は、低電圧動作時の問題を解決する単位選択回路41の詳細な構成を示す回路図である。同図(a)の構成は、図4(a)と比較して、ブート容量C、CEの代わりにエンハンスメント型トランジスタTr4、Tr4Eをブート容量として備え、しかも、その接続位置がブート用トランジスタの出力側(Transout)ではなく選択信号線Trans、ETrans側になっている点が異なっている。このエンハンスメント型トランジスタTr4は、ソースとドレインとを結線してTrans信号線に接続し、ゲートを出力信号Out及びトランジスタTr3のゲートに接続している。エンハンスメント型トランジスタTr4は、ゲート電圧がしきい値以下であるとき導通せずブート容量としては機能しないで、ゲート電圧がしきい値を超えたとき導通してブート容量として機能する特性を有する。エンハンスメント型トランジスタTr4Eも同様である。
【0047】
図6(b)は、図6(a)の動作タイミングを示すタイムチャートである。▲4▼のタイミングで撮像部の選択信号Transoutが出力されるが、図6に示すようにブート容量は各々別の選択パルスTRANS信号線およびETRANS信号線に接続されるため、選択信号TransoutのハイレベルがトランジスタTr3Eのゲートに回り込む経路がないのでトランジスタTr3Eをオン(▲5▼の破線)させることがなく、選択信号Transoutの電圧を低下(▲4▼の破線)させることも防止されている。このように、同図(a)の構成によれば、一方のブートストラップ回路の出力が他方のブートストラップ回路を誤って動作させることはなくなる。
【0048】
ブート容量としてエンハンスメント型の容量を用いる理由を図7を用いて説明する。図7に示す様に、走査回路1からの出力がない場合トランジスタTr3のゲート電圧はローレベルである。このとき、トランジスタTr3に選択パルスTRANSが印加されてもTRANSOUTは出力禁止である。
【0049】
仮に、エンハンスメント型トランジスタTr4の代わりに、電圧に依らず常に容量として動作するブート容量を備えるすれば、▲2▼のタイミングでTRANS信号が印加されるとブート容量を介して▲3▼'(破線)に示す様にブートトランジスタTr3がオンし、▲4▼'(破線)に示す様にTRANOUTが誤って出力されることになってしまう。
【0050】
一方、図7のように、ブート容量としてエンハンスメント型トランジスタTr4を備える場合、そのゲート電圧がローレベルであれば、▲2▼のタイミングでTRANS信号が印加されてもトランジスタTr4はオンしないため、ブート動作が行われない(▲3▼)。その結果TRANOUTには出力されない(▲4▼)。
【0051】
また、ブート用トランジスタ3Eとエンハンスメント型トランジスタTr4Eからなるブートストラップ回路についても上記と同様である。
【0052】
このように、実施の形態2における選択回路は、ブートストラップ回路の出力(Transout信号)とは反対側にエンハンスメント型トランジスタをブート容量として備えることにより、Transout信号の回り込みを解消するとともに、出力信号Outがローレベルの場合はブート動作を確実に禁止することができる。しかも、選択信号Trans、ETransのパルスが入力されたブートストラップ回路のみが動作し、当該パルスによる選択の制御と、当該パルスのタイミングにより出力信号Transoutの出力タイミングの制御とを行うことができる。
【0053】
(変形例)
図8(a)は、図6(a)に示した単位選択回路41の変形例を示す図である。同図(a)の単位選択回路は、単位選択回路41と比較して、新たにスイッチトランジスタTr5、Tr5Eを追加している点が異なっている。スイッチトランジスタTr5は、走査回路1から出力信号線OutとトランジスタTr3のゲートとの間に直列に接続され、そのゲートにはクロック信号Clkが入力され、トランジスタTr3のゲート容量に保持される信号の維持とリセットとを制御するスイッチとして機能する。スイッチトランジスタTr5Eも同様である。
【0054】
図8(b)は同図(a)の単位選択回路の動作タイミングを示すタイムチャートである。▲1▼のタイミングでスイッチトランジスタTr5はクロック信号Clkのパルスによりオンオフする。このとき、走査回路の出力信号Outのハイレベルは、スイッチトランジスタTr5がオンの期間ブートトランジスタTr3に入力され保持さる。さらにスイッチトランジスタTr5がオフした後は、出力信号Outがローレベルになっても、ブートトランジスタTr3に保持されたハイレベル信号は維持される。また、▲2▼、▲3▼、▲4▼のタイミングでブート動作が行われた後に、▲5▼のタイミングでスイッチトランジスタTr5をクロック信号Clkのパルスにより再びオンオフする。このとき、出力信号Outのローレベルなのでブートトランジスタに保持された信号がリセットされる。
【0055】
このように、図8(a)の単位選択回路によれば、スイッチトランジスタTr5、Tr5Eを備えることにより、ブートトランジスタTr3、3Eのゲート容量に保持される信号を、出力信号Outがローレベルになった後も、維持するので、選択信号Trans、ETransのパルス入力タイミングを柔軟に設定することができる。加えて、出力信号Outがローレベルになった後の任意のタイミングでブートトランジスタTr3、3Eのゲート容量に保持される信号をリセットすることができる。
【0056】
なお、ブートトランジスタTr3がオンするゲート電圧のしきい値Vt3と、スイッチトランジスタTr5がオンするゲート電圧のしきい値とVt5について、特に低電圧動作の場合には、Vt3が高く、Vt5が低いことが望ましい。すなわち、ブートトランジスタTr3は、出力信号Outからハイレベルが得られるまでは遮断し続ける高いしきい値電圧特性を、スイッチトランジスタTr5は、スイッチトランジスタTr5を通過する出力信号OutのハイレベルがブートトランジスタTr3をオンさせることを容易にするため低いしきい値電圧特性を有することが望ましい。
【0057】
図9(a)は、図2(a)に示した単位選択回路31の変形例を示す図である。同図の単位選択回路は、単位選択回路31と比較して、新たにスイッチトランジスタTr5、Tr5Eを追加している点が異なっている。スイッチトランジスタTr5は、図8(a)(b)と同様にブートトランジスタのゲート容量に保持される信号の維持とリセットとを制御するスイッチとして機能する。
【0058】
このように、図9(a)の単位選択回路によれば、スイッチトランジスタTr5、Tr5Eを備えることにより、クロック信号Clkの2つのパルスの区間、出力信号Transoutがハイレベルを維持することになるので、2つのパルス間隔によって出力信号Transoutの幅を柔軟に設定することができる。
【0059】
なお、上記各実施の形態において、走査回路が2つの場合を説明したが、3つ以上であってもよい。その場合、複数の走査回路からの出力信号毎にブートストラップ回路を設け、各ブートストラップ回路の出力を結線接続して、撮像部10への選択出力信号とすればよい。
【0060】
また、上記各実施の形態において、走査回路1、2は撮像部10の行を選択する行選択信号を出力する場合の構成例を示したが、走査回路1、2が撮像部10の列を選択する列選択信号を出力する場合の構成例についても同様である。例えば走査回路1が通常の走査の列選択信号を、走査回路2が逆方向に走査する列選択信号を出力する場合は、通常画像と左右反転画像とを選択可能になる。
【0061】
【発明の効果】
本発明の固体撮像装置によれば、一方の走査回路から他方の走査回路への出力信号の回り込みを解消するので、出力信号の低下を防止するとができる。
【0062】
ここで、前記ブートストラップ回路に対してブート用に電源電圧が供給される構成とすれば、ブートストラップ回路に制御用のパルスを供給する必要がないので、選択回路の回路構成を簡単にすることができる。
【0063】
また、前記ブートストラップ回路にブート用に走査回路を選択するための選択パルスが供給される構成とすれば、ブートストラップ回路において走査回路からの出力信号と選択パルスとの論理積をとって出力するので、選択パルスを印加した走査回路の出力信号を選択できるとともに、選択パルスによって撮像部への出力信号の幅及びタイミングを調整することができる。
【図面の簡単な説明】
【図1】実施の形態1における固体撮像装置の概略構成を示す図である。
【図2】(a)単位選択回路の構成を示す回路図である。
(b)単位選択回路の動作タイミングを示すタイムチャートである。
【図3】実施の形態2における固体撮像装置の主要部の概略構成を示す図である。
【図4】(a)単位選択回路の構成に至る過程に考えられた比較構成例を示す図である。
(b)その動作タイミングを示すタイムチャートである。
【図5】(a)単位選択回路の構成に至る過程に考えられた比較構成例を示す図である。
(b)その動作タイミングを示すタイムチャートである。
【図6】(a)単位選択回路の構成を示す回路図である。
(b)単位選択回路の動作タイミングを示すタイムチャートである。
【図7】(a)単位選択回路の動作説明図である。
(b)その動作タイミングを示すタイムチャートである。
【図8】(a)単位選択回路の変形例を示す図である。
(b)その動作タイミングを示すタイムチャートである。
【図9】(a)単位選択回路の他の変形例を示す図である。
(b)その動作タイミングを示すタイムチャートである。
【図10】従来の固体撮像装置の概略構成を示す図である。
【図11】(a)複数の走査回路の単位レジスタ同士の出力を結線した構成を示す回路図である。
(b)その動作タイミングを示すタイムチャートである。
【符号の説明】
1 走査回路
2 走査回路
3 選択回路
4 選択回路
31 単位選択回路
41 単位選択回路
Tr3 ブートトランジスタ
Tr4 エンハンストメント型トランジスタ
Tr5 スイッチトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device including an imaging unit including a plurality of pixels and a plurality of scanning circuits configured by a dynamic logic circuit and outputting a signal for selecting a row or a column of the imaging unit.
[0002]
[Prior art]
In recent years, attention has been paid to a solid-state imaging device using an amplification type MOS sensor as one of the solid-state imaging devices. This solid-state imaging device amplifies a signal detected by a photodiode for each cell representing a pixel by a transistor, and has a feature of high sensitivity.
[0003]
In such a solid-state imaging device, a dynamic shift register is used as a circuit that horizontally or vertically scans an imaging unit having pixels arranged in two dimensions, thereby simplifying the circuit, increasing the density, and reducing power consumption. I am trying.
[0004]
A conventional solid-state imaging device such as
[0005]
The electronic shutter function of the solid-state image pickup device is to adjust the charge accumulation time of the
[0006]
Also, in the case of performing up-down or left-right reversal readout of an image, similarly to the above, a plurality of scanning circuits having different scanning directions are arranged, and their outputs are electrically connected and connected to the
[0007]
The outputs of the plurality of
[0008]
[Patent Document 1]
Japanese Patent Laid-Open No. 2003-46879
[0009]
[Problems to be solved by the invention]
However, the solid-state imaging device having a plurality of shift registers composed of the NMOS dynamic logic circuit has the following problems.
[0010]
A problem to be solved by the present invention will be described with reference to FIGS.
FIG. 11A is a circuit showing the detailed configuration of the structural unit of the scanning circuit 1 (referred to as the unit register 11) and the structural unit of the scanning circuit 2 (referred to as the unit register 12) shown in the broken line frame of FIG. FIG. V1 and V2 in FIG. 10 are two-phase clock signals supplied to the
[0011]
The same applies to the input signal EIn, the output signal EExt, and the output signal EOut in the unit register 22. The output signals EOut and Out are common output wiring.
[0012]
FIG. 11B is a time chart showing the operation timing of FIG. When a pulse of the clock signal V1 for normal reading is applied to the boot transistor Tr1 (timing (1) in the figure), the gate voltage of the transistor Tr1 is boosted through the boot capacitor Cap1 (hereinafter referred to as boot). Thus, the voltage becomes higher than the high level of the input signal In ((2)). When a high voltage is applied to the gate of Tr1, the high level of the pulse of the clock signal V1 is output to the common output line Out ((3)).
[0013]
However, the following malfunction may occur. The output signal Out modulates the boot capacitance Ecap1 of the
[0014]
In particular, the operating voltage margin of the NMOS dynamic logic circuit has decreased with the recent decrease in power supply voltage in camera-equipped mobile phones and digital cameras. In the solid-state imaging device operating at a low voltage, the voltage drop of the output signals Out and Next due to the wraparound of the output signal Out becomes more remarkable.
[0015]
In view of the above problems, an object of the present invention is to provide a solid-state imaging device, a method of a solid-state imaging device, and a camera that include a plurality of shift registers using a dynamic circuit and that do not cause a decrease in output signal even at low voltage operation.
[0016]
[Means for Solving the Problems]
In order to solve the above problems, a solid-state imaging device of the present invention includes an imaging unit including a plurality of pixels, and a plurality of scanning circuits configured by a dynamic logic circuit and outputting a signal for selecting a row or a column of the imaging unit. A solid-state imaging device including a selection circuit that selects an output signal of any one of the plurality of scanning circuits and outputs the selected signal to the imaging unit.The selection circuit includes a plurality of bootstrap circuits connected to the output signals of the plurality of scanning circuits, and outputs signals obtained by connecting the outputs of the plurality of bootstrap circuits to the imaging unit.
[0017]
According to this configuration, since the outputs of the plurality of scanning circuits are selected by the selection circuit without being connected, the wraparound of the output signal from one scanning circuit to the other scanning circuit is eliminated, and the voltage drop of the output signal is reduced. It has the effect of preventing.
[0019]
According to this configuration, the selection circuit can be easily configured by the plurality of bootstrap circuits connected to the output signals of the plurality of scanning circuits.
[0020]
Here, the bootstrap circuit may be configured to be supplied with a power supply voltage for booting.
[0021]
According to this configuration, since it is not necessary to supply a control pulse to the bootstrap circuit, the circuit configuration of the selection circuit can be simplified.
[0022]
Here, in the bootstrap circuit, the output signal line from the scanning circuit is connected to the gate, the power supply voltage for boot is supplied to one of the drain and the source, and the other of the drain and the source is connected to the imaging unit. A boot transistor to which an output line is connected, a gate of the transistor, and a capacitor connected between the other of the drain and the source may be provided.
[0023]
The bootstrap circuit may be supplied with a selection pulse for selecting a scanning circuit for booting.
[0024]
According to this configuration, the bootstrap circuit outputs the logical product of the output signal from the scanning circuit and the selection pulse, so that the output signal of the scanning circuit to which the selection pulse is applied can be selected, and the imaging unit can be selected by the selection pulse. The width and timing of the output signal to can be adjusted.
[0025]
Here, in the bootstrap circuit, the output signal line from the scanning circuit is connected to the gate, the selection pulse is supplied to one of the drain and the source, and the output line to the imaging unit is the other of the drain and the source Are connected to each other, a boot transistor connected to each other, a gate of the boot transistor, and a capacitor connected between the drain and the source. The capacitive element may be configured by a gate capacitance of an enhancement type transistor in which a drain and a source are short-circuited.
[0026]
According to this configuration, the enhancement type transistor is provided as a capacitive element on the opposite side to the output side of the bootstrap circuit, thereby eliminating the wraparound of the output signal from one scanning circuit to the other scanning circuit and the scanning circuit. When the output signal from is low level, the boot operation can be surely prohibited. In addition, only the bootstrap circuit to which the selection pulse is input operates, and selection control by the pulse and output signal timing control by the timing of the pulse can be performed.
[0027]
Here, the output signal line connected to the gate of the boot transistor may have a switch transistor inserted in series.
[0028]
According to this configuration, when the switch transistor is off, the signal held in the gate capacitance of the boot transistor is maintained even after the output signal line becomes low level. Can be set to In addition, after the output signal line becomes low level, the signal held in the gate capacitance of the boot transistor can be reset at any timing by turning on and off the switch transistor.
[0029]
The solid-state imaging device driving method and the camera including the solid-state imaging device according to the present invention also have the same means, operations, and effects as described above.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
FIG. 1 is a diagram illustrating a schematic configuration of a main part of the solid-state imaging device according to
[0031]
FIG. 2A is a circuit diagram showing a configuration of the
[0032]
FIG. 2B is a time chart showing the operation timing of the
[0033]
When the output signal Out of the
[0034]
At this time, even if the high level of the output signal Transout goes around to the other boot capacitor CE and, as a result, the transistor Tr3E is turned on, the transistor Tr3E is also connected to the power supply voltage VDD, so the high level of the output signal Transout is , Maintained without voltage drop.
[0035]
As described above, according to the unit selection circuit in the present embodiment, in the two bootstrap circuits that take the logical sum of the two output signals and output to the
[0036]
(Embodiment 2)
FIG. 3 is a diagram illustrating a schematic configuration of a main part of the solid-state imaging device according to the present embodiment. This solid-state imaging device is different from the solid-state imaging device shown in FIG. 1 in that a selection circuit 4 is provided instead of the
[0037]
The selection circuit 4 is composed of a plurality of unit selection circuits (the inside of a broken line in the figure is a unit unit circuit 41). The
[0038]
Before describing the detailed configuration of the unit selection circuit 41 (FIG. 6), first, comparative configuration examples considered in the process leading to the configuration of the
[0039]
The unit selection circuit in FIG. 4A includes a bootstrap circuit for taking the logical product of the selection pulse TRANS during normal reading and the output signal Out from the scanning circuit for normal reading, and the selection pulse during electronic shutter operation. A bootstrap circuit for taking the logical product of ETRANS and the output signal EOut from the scanning circuit for electronic shutter operation is provided, and the output of each bootstrap circuit is electrically connected.
[0040]
The output signal Out and the output signal EOut of the two scanning circuits can be selected by independent bootstrap circuits and selection pulses TRANS, ETRANS.
[0041]
FIG. 4B is a time chart showing the operation timing of the bootstrap circuit of FIG. For example, when the high level of the output signal Out is applied from the
[0042]
In this way, if the output signal Out is at a high level at the timing when the selection pulse TRANS is applied, it is output as the selection signal TRANSOUT. The same applies when the selection pulses TRANS and ETRANS are reversed.
[0043]
Thereby, it appears as if the output of one scanning circuit does not affect the other scanning circuit.
[0044]
The problem at the time of the low voltage operation in the comparative configuration example of FIG. 4A will be described with reference to FIGS.
[0045]
5 (a) and 5 (b), the selection signal TRANSOUT output at timing (4) wraps around the bootstrap capacitor CE for the
[0046]
FIG. 6A is a circuit diagram showing a detailed configuration of the
[0047]
FIG. 6B is a time chart showing the operation timing of FIG. Although the selection signal Transout of the image pickup unit is output at timing (4), since the boot capacitors are connected to different selection pulse TRANS signal lines and ETRANS signal lines as shown in FIG. 6, the high level of the selection signal Transout is high. Since there is no path through which the level goes around the gate of the transistor Tr3E, the transistor Tr3E is not turned on (broken line (5)), and the voltage of the selection signal Transout is prevented from being lowered (broken line (4)). As described above, according to the configuration shown in FIG. 6A, the output of one bootstrap circuit does not cause the other bootstrap circuit to operate erroneously.
[0048]
The reason why the enhancement type capacitor is used as the boot capacitor will be described with reference to FIG. As shown in FIG. 7, when there is no output from the
[0049]
If a boot capacitor that always operates as a capacitor regardless of the voltage is provided instead of the enhancement type transistor Tr4, when the TRANS signal is applied at the timing of (2), (3) '(broken line) ), The boot transistor Tr3 is turned on, and TRANOUT is erroneously output as indicated by (4) '(dashed line).
[0050]
On the other hand, when the enhancement type transistor Tr4 is provided as a boot capacitor as shown in FIG. 7, if the gate voltage is low level, the transistor Tr4 is not turned on even if the TRANS signal is applied at timing (2). No operation is performed (3). As a result, it is not output to TRANOUT (4).
[0051]
The bootstrap circuit including the boot transistor 3E and the enhancement type transistor Tr4E is the same as described above.
[0052]
As described above, the selection circuit according to the second embodiment includes the enhancement type transistor as the boot capacitor on the opposite side to the output of the bootstrap circuit (Transout signal), thereby eliminating the wraparound of the Transout signal and the output signal Out. When is at a low level, the boot operation can be surely prohibited. In addition, only the bootstrap circuit to which the pulses of the selection signals Trans and ETTrans are input operates, and selection control by the pulses and output timing control of the output signal Transout can be performed by the timing of the pulses.
[0053]
(Modification)
FIG. 8A is a diagram showing a modification of the
[0054]
FIG. 8B is a time chart showing the operation timing of the unit selection circuit of FIG. At the timing of {circle around (1)}, the switch transistor Tr5 is turned on / off by the pulse of the clock signal Clk. At this time, the high level of the output signal Out of the scanning circuit is input and held in the boot transistor Tr3 while the switch transistor Tr5 is on. Further, after the switch transistor Tr5 is turned off, the high level signal held in the boot transistor Tr3 is maintained even if the output signal Out becomes low level. Further, after the boot operation is performed at the timings {circle around (2)}, {circle around (3)}, {circle around (4)}, the switch transistor Tr5 is turned on / off again by the pulse of the clock signal Clk at the timing {circle around (5)}. At this time, since the output signal Out is at a low level, the signal held in the boot transistor is reset.
[0055]
As described above, according to the unit selection circuit of FIG. 8A, by providing the switch transistors Tr5 and Tr5E, the signal held in the gate capacitances of the boot transistors Tr3 and 3E is output to the output signal Out. After that, the pulse input timing of the selection signals Trans and ETrans can be set flexibly. In addition, the signal held in the gate capacitances of the boot transistors Tr3 and 3E can be reset at an arbitrary timing after the output signal Out becomes low level.
[0056]
Note that the gate voltage threshold Vt3 for turning on the boot transistor Tr3 and the gate voltage threshold Vt5 for turning on the switch transistor Tr5 and Vt5 are high and Vt5 is low particularly in the case of low voltage operation. Is desirable. That is, the boot transistor Tr3 has a high threshold voltage characteristic that is kept off until a high level is obtained from the output signal Out. The switch transistor Tr5 has a high level of the output signal Out that passes through the switch transistor Tr5. It is desirable to have a low threshold voltage characteristic in order to make it easy to turn on.
[0057]
FIG. 9A is a diagram showing a modification of the
[0058]
As described above, according to the unit selection circuit of FIG. 9A, since the switch transistors Tr5 and Tr5E are provided, the interval between the two pulses of the clock signal Clk and the output signal Transout are maintained at the high level. The width of the output signal Transout can be flexibly set by two pulse intervals.
[0059]
In each of the above embodiments, two scanning circuits have been described. However, three or more scanning circuits may be used. In that case, a bootstrap circuit may be provided for each output signal from the plurality of scanning circuits, and the output of each bootstrap circuit may be connected to be used as a selection output signal to the
[0060]
In each of the above embodiments, the
[0061]
【The invention's effect】
According to the solid-state imaging device of the present invention, since the wraparound of the output signal from one scanning circuit to the other scanning circuit is eliminated, it is possible to prevent the output signal from being lowered.
[0062]
Here, if the power supply voltage is supplied to the bootstrap circuit for booting, it is not necessary to supply a control pulse to the bootstrap circuit, so that the circuit configuration of the selection circuit is simplified. Can do.
[0063]
If the bootstrap circuit is supplied with a selection pulse for selecting a scanning circuit for booting, the bootstrap circuit outputs a logical product of the output signal from the scanning circuit and the selection pulse. Therefore, the output signal of the scanning circuit to which the selection pulse is applied can be selected, and the width and timing of the output signal to the imaging unit can be adjusted by the selection pulse.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a schematic configuration of a solid-state imaging device according to a first embodiment.
FIG. 2A is a circuit diagram showing a configuration of a unit selection circuit.
(B) It is a time chart which shows the operation timing of a unit selection circuit.
3 is a diagram illustrating a schematic configuration of a main part of a solid-state imaging device according to
FIG. 4A is a diagram showing a comparative configuration example considered in the process leading to the configuration of a unit selection circuit.
(B) It is a time chart which shows the operation timing.
FIG. 5A is a diagram showing a comparative configuration example considered in the process leading to the configuration of the unit selection circuit.
(B) It is a time chart which shows the operation timing.
FIG. 6A is a circuit diagram showing a configuration of a unit selection circuit.
(B) It is a time chart which shows the operation timing of a unit selection circuit.
FIG. 7A is an operation explanatory diagram of a unit selection circuit.
(B) It is a time chart which shows the operation timing.
FIG. 8A is a diagram showing a modification of the unit selection circuit.
(B) It is a time chart which shows the operation timing.
FIG. 9A is a diagram showing another modification of the unit selection circuit.
(B) It is a time chart which shows the operation timing.
FIG. 10 is a diagram illustrating a schematic configuration of a conventional solid-state imaging device.
FIG. 11A is a circuit diagram showing a configuration in which outputs of unit registers of a plurality of scanning circuits are connected.
(B) It is a time chart which shows the operation timing.
[Explanation of symbols]
1 Scanning circuit
2 Scanning circuit
3 Selection circuit
4 Selection circuit
31 Unit selection circuit
41 Unit selection circuit
Tr3 boot transistor
Tr4 enhancement type transistor
Tr5 switch transistor
Claims (9)
前記複数の走査回路のうち何れかの走査回路の出力信号を選択して前記撮像部に出力する選択回路を備え、
前記選択回路は、複数の走査回路の出力信号のそれぞれに接続された複数のブートストラップ回路を有し、複数のブートストラップ回路の出力を接続して得られる信号を前記撮像部に出力することを特徴とする固体撮像装置。A solid-state imaging device having an imaging unit including a plurality of pixels and a plurality of scanning circuits configured by a dynamic logic circuit and outputting a signal for selecting a row or a column of the imaging unit,
A selection circuit that selects an output signal of any one of the plurality of scanning circuits and outputs the selected signal to the imaging unit ;
The selection circuit is also be output from a plurality of bootstrap circuits connected to the respective output signals of the plurality of scan circuits, a signal obtained by connecting the outputs of a plurality of bootstrap circuits on the imaging unit A solid-state imaging device.
ゲートには走査回路からの出力信号線が接続され、ドレイン及びソースの一方には前記ブート用電源電圧が供給され、ドレイン及びソースの他方には撮像部への出力線が接続されたブート用トランジスタと、
前記トランジスタのゲートと、前記ドレイン及びソースの前記他方との間に接続された容量素子と
を備えることを特徴とする請求項2記載の固体撮像装置。The bootstrap circuit is
An output signal line from the scanning circuit is connected to the gate, the boot power supply voltage is supplied to one of the drain and the source, and an output line to the imaging unit is connected to the other of the drain and the source. When,
The solid-state imaging device according to claim 2 , further comprising: a gate of the transistor, and a capacitor connected between the other of the drain and the source.
ことを特徴とする請求項1記載の固体撮像装置。The bootstrap circuit, solid-state imaging device according to claim 1, wherein the selection pulse for selecting a scanning circuit for booting is supplied.
ゲートには走査回路からの出力信号線が接続され、ドレイン及びソースの一方には前記選択パルスが供給され、ドレイン及びソースの他方には撮像部への出力線が接続されたブート用トランジスタと、
前記ブート用トランジスタのゲートと、ドレイン及びソースの前記一方との間に接続された容量素子と
を備えることを特徴とする請求項4記載の固体撮像装置。The bootstrap circuit is
An output signal line from the scanning circuit is connected to the gate, the selection pulse is supplied to one of the drain and the source, and a boot transistor to which the output line to the imaging unit is connected to the other of the drain and the source;
The solid-state imaging device according to claim 4 , further comprising: a gate of the boot transistor; and a capacitor connected between the drain and the source.
ことを特徴とする請求項5記載の固体撮像装置。The solid-state imaging device according to claim 5 , wherein the capacitive element is configured by a gate capacitance of an enhancement type transistor in which a drain and a source are short-circuited.
前記ブート用トランジスタのゲートに接続される出力信号線には直列に挿入されたスイッチトランジスタを有する
ことを特徴とする請求項3、5又は6記載の固体撮像装置。The solid-state imaging device further includes:
The solid-state imaging device according to claim 3, wherein the output signal line connected to the gate of the boot transistor has a switch transistor inserted in series.
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