JP4322838B2 - Display device - Google Patents
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Description
本発明は、液晶等の光変調層を備えた表示装置、特に液晶表示装置に関するものである。 The present invention relates to a display device having a light modulation layer such as a liquid crystal, and more particularly to a liquid crystal display device.
(アクティブマトリクス型液晶表示装置の駆動回路の構成)
図13は、アクティブマトリクス型液晶表示装置の駆動回路100の構成図を示すものである。
(Configuration of drive circuit of active matrix liquid crystal display device)
FIG. 13 shows a configuration diagram of the drive circuit 100 of the active matrix liquid crystal display device.
符号102は、液晶表示パネルであり、例えばマトリクス状に配置される複数の画素電極を有した第1電極基板と、この画素電極に対向する対向電極を備えた第2電極基板と、これら第1電極基板と第2電極基板との間に配向膜を介して配置される光変調層としての液晶とよりなる。 Reference numeral 102 denotes a liquid crystal display panel, for example, a first electrode substrate having a plurality of pixel electrodes arranged in a matrix, a second electrode substrate having a counter electrode facing the pixel electrodes, and the first It consists of a liquid crystal as a light modulation layer disposed between the electrode substrate and the second electrode substrate via an alignment film.
符号104は、信号線ドライバー回路であり、液晶表示パネル102の画素電極に薄膜トランジスタ(以下、TFTと略称する。)等のスイッチ素子を介して電気的に接続された信号線に画像信号を出力する。
符号108は、液晶パネル102の画素電極に電気的に接続されるスイッチ素子を制御する走査線に走査信号を出力するための走査線ドライバー回路である。
符号110は、制御回路であり、信号線ドライバー回路104へ画像データData、水平クロック信号CK1及びスタート信号ST等を出力するとともに、走査線ドライバー回路108に垂直クロック信号CK2等を出力する。
(制御回路の構成)
この制御回路110の詳細を図9に基づいて説明する。
(Configuration of control circuit)
Details of the
制御回路110は、水平クロック信号生成回路部109、信号生成回路部112及び遅延時間調整回路部113とよりなる。
The
水平クロック信号生成回路部109は、パソコン等の外部からの基準クロック信号CKに基づいて、水平クロック信号CK1及び調整用クロック信号SCKを生成する。
The horizontal clock signal
遅延時間調整回路部113は、外部から例えば赤(R),緑(G)及び青(B)(以下、RGBと略称する。)の画像データDataが入力した場合に、水平クロック生成回路部109が水平クロック信号CK1等を生成するまでの時間分を遅延させて、画像データDataと水平クロック信号CK1のタイミング、すなわち、位相が合うように調整する。回路構成としては、RGBのそれぞれの画像データDataの信号ラインにラッチ114が直列に多段階に接続され、このラッチ114の働きによって画像データDataが遅延する。この遅延する時間は、水平クロック信号生成回路109から各段階のラッチ114にそれぞれ調整用クロック信号SCKが出力され、この信号により遅延時間が調整される。
The delay time
信号生成回路部112は、前記パソコン等の外部からの同期信号EN及び基準クロック信号CKに基づいて、垂直クロック信号CK2、水平スタート信号ST等を生成する。 The signal generation circuit unit 112 generates a vertical clock signal CK2, a horizontal start signal ST, and the like based on the synchronization signal EN and the reference clock signal CK from the outside such as the personal computer.
また、信号生成回路部112は、生成される垂直クロック信号CK2、水平スタート信号ST等を、遅延時間調整回路部113と同様に、水平クロック生成回路部109が水平クロック信号CK1を生成するまでの時間分を調整用クロック信号SCKに基づいて遅延させて水平クロック信号CK1とのタイミング、すなわち、位相が合うように調整される。
The signal generation circuit unit 112 generates the generated vertical clock signal CK2, the horizontal start signal ST, and the like until the horizontal clock
(駆動回路の動作状態)
上記構成の駆動回路100の動作状態を説明する。
(Operating state of drive circuit)
An operation state of the drive circuit 100 having the above configuration will be described.
制御回路110に、RGBの画像データData、同期信号EN及び基準クロック信号CKが入力される。水平クロック信号生成回路部109及び信号生成回路部112において、水平クロック信号CK1、垂直クロック信号CK2及び水平スタート信号ST等を生成すると共に、遅延時間調整回路113の各ラッチ114に調整用クロック信号SCKを出力して、RGBの画像データDataと水平クロック信号CK1の位相を調整する。
The
信号線ドライバー回路104においては、入力される水平クロック信号CK1、水平スタート信号ST、画像データData及びロード信号LDに基づいて液晶パネル102の各信号線に出力する画像信号を生成する。
The signal
走査線ドライバー回路108においては、垂直クロック信号CK2に基づいて液晶パネル102の走査線に送る走査信号を生成し出力する。
The scanning
図15に、水平クロック信号CK1、水平スタート信号ST、画像データData、ロード信号LD及び垂直クロック信号CK2のタイミングチャートを示す。 FIG. 15 shows a timing chart of the horizontal clock signal CK1, the horizontal start signal ST, the image data Data, the load signal LD, and the vertical clock signal CK2.
上記駆動回路100においては、次のような問題がある。 The drive circuit 100 has the following problems.
(1) 外部から入力される基準クロック信号CKが、水平クロック信号生成回路部109の位相反転回路などの回路素子を通過している間に、基準クロック信号CKのデューティー比が崩れることがある。このデューティー比が崩れると、信号線ドライバ回路104に出力される水平クロック信号CK1のデューティー比も当然に崩れてしまう。特に、図14の制御回路110のように最終段の調整用クロック信号SCKnを出力した後に、位相反転回路150を配した場合においては、図15のタイミングチャートに示すように、水平クロック信号CK1の立ち下がりのタイミングを利用してRGBの画像信号Dataをサンプリングすることとなる。このときに、デューティー比がずれていると、サンプリングのタイミングがずれてしまい、セットアップ期間が不十分となる、あるいは異なる画像信号Dataをサンプリングすることとなる。
(1) While the reference clock signal CK input from the outside passes through circuit elements such as the phase inversion circuit of the horizontal clock signal
(2)制御回路110において、水平クロック信号生成回路部109から遅延時間調整回路部113の各ラッチ114及び信号生成回路部112のそれぞれに調整用クロック信号SCKを出力しているが、ラッチ114は、RGB用のそれぞれ等を並列して構成したものであるため、調整用クロック信号SCKはこれらラッチ114に並列に信号が送られることになる。そのため、これらラッチ114の容量等により調整用クロック信号SCKの波形に歪みが発生して位相がずれた状態になり、RGBの画像データData、水平クロック信号CK1及び水平スタート信号STやロード信号LD等の位相とがずれるという問題がある。
(2) In the
(3)水平クロック信号CK1等の信号やRGBの画像データDataが信号線ドライバー回路104に入力する際に、その配線経路や信号線ドライバー回路104の内部回路の影響により水平クロック信号CK1等の信号やRGBの画像データDataの波形が歪み、互いの位相がずれるという問題がある。
(3) When a signal such as the horizontal clock signal CK1 or RGB image data Data is input to the signal
すなわち、(1)〜(3)の問題により、図15のタイムチャートにおいて、各種信号の位相が互いにずれることとなる。特に、水平クロック信号CK1と画像データDataとは、垂直クロック信号CK2や水平スタート信号STとは異なり、その周期が狭いため、互いの位相がずれ易く、高精細な表示画像を実現するべく、その動作を高速化すればするほど、この問題が顕著になってくる。 That is, due to the problems (1) to (3), the phases of various signals are shifted from each other in the time chart of FIG. In particular, the horizontal clock signal CK1 and the image data Data, unlike the vertical clock signal CK2 and the horizontal start signal ST, have a narrow period, so that their phases are likely to be shifted from each other, so that a high-definition display image can be realized. This problem becomes more noticeable as the operation speed increases.
そこで、本発明は、高精細化を実現するべく動作速度を高速化しても、正確な画像データのサンプリングが実現でき、これにより良好な表示画像が実現される表示装置を提供するものである。 Therefore, the present invention provides a display device that can realize accurate sampling of image data even when the operation speed is increased in order to realize high definition, thereby realizing a good display image.
請求項1に記載される発明は、複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、入力される基準クロック信号から第1クロック信号及び調整用クロック信号を生成するクロック信号生成手段と、入力される画像データの位相と第1クロック信号の位相との関係を前記調整用クロック信号に基づいて調整する位相調整手段とを含む制御回路と、少なくとも画像データと第1クロック信号とに基づいて信号線に画像信号を供給する信号線ドライバー回路とを備えた表示装置において、クロック信号生成手段と位相調整手段とは調整用クロック信号用PLL回路を介して互いに接続され、前記位相調整手段は、前記調整用クロック信号に基づいて制御される複数の遅延回路が多段に直列接続されて成り、前記各遅延回路は前記調整用クロック信号の入力側に前記調整用クロック信号用PLL回路が配置されることを特徴としている。 According to a first aspect of the present invention, a display panel including a plurality of display pixels electrically connected to a plurality of signal lines, and a first clock signal and an adjustment clock signal from an input reference clock signal are provided. A control circuit including: a clock signal generating means for generating; a phase adjusting means for adjusting the relationship between the phase of the input image data and the phase of the first clock signal based on the adjustment clock signal; and at least image data; In a display device including a signal line driver circuit that supplies an image signal to a signal line based on the first clock signal, the clock signal generation unit and the phase adjustment unit are connected to each other via an adjustment clock signal PLL circuit. is, the phase adjusting means comprises a plurality of delay circuits are controlled based on the adjustment clock signal is connected in series in multiple stages, each delay circuit It is characterized in the that the adjustment clock signal for the PLL circuit is arranged on the input side of the adjustment clock signal.
本発明によれば、高精細化を実現するべく動作速度を高速化しても、正確な画像データのサンプリングが実現でき、これにより良好な表示画像が実現される表示装置が提供される。 According to the present invention, it is possible to provide a display device that can realize accurate sampling of image data even when the operation speed is increased in order to realize high definition, thereby realizing a good display image.
[第1の実施例]
以下、本発明のアクティブマトリクス型液晶表示装置の駆動回路の第1の実施例を図1から図10に基づいて説明する。なお、アクティブマトリクス型液晶表示装置の全体の構成は、図13と略同一である。
[First embodiment]
A first embodiment of a drive circuit for an active matrix liquid crystal display device according to the present invention will be described below with reference to FIGS. Note that the overall configuration of the active matrix liquid crystal display device is substantially the same as that shown in FIG.
(制御回路の構成)
図1は、本実施例の駆動回路における制御回路10の回路図であり、集積回路素子として半導体チップ内に一体的に構成されている。
(Configuration of control circuit)
FIG. 1 is a circuit diagram of a
制御回路10は、水平クロック信号CK1及び調整用クロック信号SCKを生成する水平クロック信号生成回路部9と、水平スタート信号ST、垂直クロック信号CK2及びロード信号LD等の信号を生成し一定時間遅延させる信号生成回路部11と、例えば8ビットのディジタル信号で入力されるRGBの画像データDataのそれぞれを一定時間遅延させる遅延時間調整回路部14とを含む。
The
図7に、水平クロック信号CK1、水平スタート信号ST、画像データData、ロード信号LD及び垂直クロック信号CK2のタイミングチャートを示す。 FIG. 7 shows a timing chart of the horizontal clock signal CK1, the horizontal start signal ST, the image data Data, the load signal LD, and the vertical clock signal CK2.
水平クロック信号生成回路部9は、入力される基準クロック信号CKの位相を180゜反転させるインバータ回路等より成る位相反転回路50と、この位相反転回路50の出力端子に、遅延時間調整回路部14を構成する各ラッチ18R−1,18R−2,……,18R−n、ラッチ18G−1,18G−2,……,18G−n、ラッチ18B−1,18B−2,……,18B−n及び信号生成回路部11のラッチ(遅延時間調整回路部14と略同一構成であり、ここでは図示しない)へ調整用クロック信号SCKを出力するために互いに並列接続されたバッファ52−1,52−2,………,52−nが接続されて構成される。遅延時間調整回路部14を構成する最終段のラッチ18R−n,18G−n,18B−n及び制御信号生成回路部11の最終段のラッチを制御するバッファ52−nの出力はPLL回路54に接続され、このPLL回路54の出力は2つに分岐され、一方は遅延時間調整回路部14を構成する最終段のラッチ18R−n,18G−n,18B−n及び制御信号生成回路部11の最終段のラッチに接続され、他方はインバータ回路等より成る位相反転回路56へと導かれる。そして、この位相反転回路56からの出力が水平クロック信号CK1として制御回路10から出力される。
The horizontal clock signal
遅延時間調整回路部14は、RGBの画像データData毎に、複数のラッチ18が直列に接続され、それぞれ最後にアンプ20を介して出力されるように構成される。ラッチ18は、例えば赤(R)の画像データDataの場合には、ラッチ18R−1,18R−2,……,18R−nが直列に接続され、緑(G)の画像データData及び青(B)の画像データDataも同様にラッチ18G−1,18G−2,……,18G−n、ラッチ18B−1,18B−2,……,18B−nが直列に接続されている。
The delay time
水平クロック信号生成回路部9のバッファ52−1から出力された第1調整用クロック信号SCK−1は、RGBの各画像データDataの初段、即ちラッチ18R−1とラッチ18G−1とラッチ18B−1にそれぞれ並列に出力される。そして、各ラッチ18は、この第1調整用クロック信号SCK−1によって作動する。
The first adjustment clock signal SCK-1 output from the buffer 52-1 of the horizontal clock signal
以下、同様に最終段を除く各段階のラッチ18においても、調整用クロック信号SCKが入力され、これにりRGBの各画像データDataのそれぞれは所定時間遅延される。 Similarly, the adjustment clock signal SCK is also input to the latches 18 in the respective stages except the final stage, whereby each of the RGB image data Data is delayed by a predetermined time.
更に、最終段のラッチ18R−nとラッチ18G−nとラッチ18B−nには、上述したようにPLL回路54から出力された第n調整用クロック信号SCK−nが入力され、RGBの各画像データDataのそれぞれは水平クロック信号CK1と同期されるように所定時間遅延される。
Further, as described above, the n-th adjustment clock signal SCK-n output from the
RGBの各画像データDataと同様に、制御信号生成回路部11にて生成される水平スタート信号ST、垂直クロック信号CK2及びロード信号LD等の制御信号も各調整用クロック信号SCKに基づいて、水平クロック信号CK1と同期されるように所定時間遅延される。 Similarly to the RGB image data Data, control signals such as a horizontal start signal ST, a vertical clock signal CK2, and a load signal LD generated by the control signal generation circuit unit 11 are also generated based on the adjustment clock signals SCK. Delayed for a predetermined time so as to be synchronized with the clock signal CK1.
ここで、PLL回路とは、位相ロックループ回路(PLL,Phase locked loop )をいい、発振出力が、入力信号の周波数、位相と常に一致させ、また、そのデューティー比を50%にするように両信号を比較監視し、両者間の誤差を常に実質的に0にさせるように発振器を制御する回路をいう。 Here, the PLL circuit refers to a phase locked loop (PLL), and the oscillation output always matches the frequency and phase of the input signal, and the duty ratio is 50%. This is a circuit that controls and monitors the signals so that the error between the two is always substantially zero.
ここで、デューティー比(DUTY RATIO)は、次のように定義される。図8に示すように、パルス信号の波形において、時刻t0,t1,t2を、振幅Aの1/2のゼロクロス点とすると、T0=t1−t0であり、この波形の周期T=t2−t0となる。そして、デューティー比=T0/Tとなる。 Here, the duty ratio (DUTY RATIO) is defined as follows. As shown in FIG. 8, in the waveform of the pulse signal, assuming that times t0, t1, and t2 are zero-crossing points having a half of the amplitude A, T0 = t1-t0, and the period of this waveform T = t2-t0. It becomes. Then, the duty ratio = T0 / T.
以上の制御回路10であると、PLL回路部54からの出力に基づいて水平クロック信号CK1が生成されると共に、遅延時間調整回路部14を構成する最終段のラッチ18R−n,18G−n,18B−n並びに信号生成回路部11は制御されるため、制御回路10から出力される水平クロック信号CK1と各画像信号Data、更には水平スタート信号ST、垂直クロック信号CK2及びロード信号LD等の信号とも位相は略一致する。
With the
しかも、PLL回路54からの出力は、そのデューティー比が略50%となるため、図7のタイミングチャートに示すように、信号線ドライバー回路24において、水平クロック信号CK1の立ち下がりのタイミングを利用してRGBの画像信号Dataをサンプリングする場合であっても、サンプリングのタイミングが大きくずれることがなく、高速動作に対しても確実な画像信号Dataのサンプリングが可能となる。
Moreover, since the duty ratio of the output from the
更に、入力される基準クロック信号CKのデューティー比が50%から大幅にずれていても、上述した構成によればそのデューティー比が補償される。 Furthermore, even if the duty ratio of the input reference clock signal CK is significantly deviated from 50%, the duty ratio is compensated according to the above-described configuration.
(信号線ドライバー回路の構成)
図4は、本実施例の駆動回路における信号線ドライバー回路24の回路図であって、複数の信号線ドライバー回路24が電気的に接続されて配置されている。各信号線ドライバー回路24は、例えば図4に示すように、半導体チップに一体的に内蔵されるシフトレジスター部26、第1ラッチ部28、第2ラッチ部30及び複数のドライバー回路部32を含む。シフトレジスター部26には、制御回路10からの水平スタート信号STと水平クロック信号CK1が入力され、第1ラッチ部28には、RGBの画像データDataが入力される。また、第2ラッチ部30にも、制御回路10からのロード信号LDが入力される。そしてこれらの信号により、ドライバー回路部32から信号線に供給される画像信号が生成される。
(Configuration of signal line driver circuit)
FIG. 4 is a circuit diagram of the signal
水平スタート信号STやRGBの画像データDataは、シフトレジスター部26及び第1ラッチ部28に直接入力されるが、水平クロック信号CK1は、PLL回路34を経てシフトレジスター部26に入力される。このPLL回路34を経ることにより、水平クロック信号CK1の波形の歪みやデューティ比の崩れが補正され、RGBの画像データDataとの位相がずれることなく正確に合致して入力される。
The horizontal start signal ST and RGB image data Data are directly input to the
以上の構成であると、表示動作を高速化させ、水平クロック信号CK1の周期や画像データDataの周期を狭くしても、配線の時定数の影響による水平クロック信号CK1の劣化やデューティー比の崩れは防止され、これにより常に両者が一致するようになり、液晶駆動において高速な同期を図ることができ、より大型の液晶表示装置を提供することができる。 With the above configuration, even if the display operation is speeded up and the period of the horizontal clock signal CK1 and the period of the image data Data are narrowed, the deterioration of the horizontal clock signal CK1 or the duty ratio collapses due to the influence of the wiring time constant. As a result, the two always coincide with each other, and high-speed synchronization can be achieved in the liquid crystal drive, and a larger liquid crystal display device can be provided.
また、この実施例では、それぞれの信号線ドライバー回路24は集積回路素子として半導体チップ内に一体的に構成され、それぞれの信号線ドライバー回路24に共通したPLL回路34を別部品として配置したが、図5に示す如く各信号線ドライバー回路24が同一半導体チップ内にPLL回路34を内蔵するものであってもかまわない。
In this embodiment, each signal
また、水平クロック信号CK1の他に、図6に示す如くRGBの画像データData、スタート信号STやロード信号LD等の信号に対してもPLL回路34を介在させてもかまわない。
In addition to the horizontal clock signal CK1, a
(PLL回路の構成)
ところで、PLL回路には、アナログ型PLL回路とデジタル型PLL回路があり、本実施例にはどちらのPLL回路を使用してもよいが、デジタル型PLL回路では、入力周波数と出力周波数の位相比較結果をデジタル化し、数秒間の位相差データDataを平均化し、極めて低周波の位相変動のみを検出して制御することにより、非常に大きな時定数を実現することができ、これにより、ジッターのカットオフ周波数を低くすることができる。また、デューティー比を50%に制御しやすい。
(Configuration of PLL circuit)
By the way, the PLL circuit includes an analog type PLL circuit and a digital type PLL circuit, and either PLL circuit may be used in this embodiment. However, in the digital type PLL circuit, the phase comparison between the input frequency and the output frequency is performed. By digitizing the results, averaging the phase difference data for a few seconds, and detecting and controlling only the very low frequency phase fluctuations, it is possible to achieve a very large time constant, thereby reducing jitter The off frequency can be lowered. Moreover, it is easy to control the duty ratio to 50%.
図9は、アナログ型PLL回路40の例であり、位相比較部42とアナログ型フィルタ44とVCXO(電圧制御発信器)46を直列に接続するとともに、この出力を位相比較部42に帰還させている。この場合に、VCXOの制度が上がれば、それに伴なってデューティー比を50%に制御しやすい。
FIG. 9 shows an example of the
図10は、デジタル型PLL回路48の例である。これはは、DIV(分周器)50と位相比較部52、D/Aコンバータ54、デジタル型フィルタ56、A/Dコンバータ58、VCXO(電圧制御発信器)60を直列に接続するとともに、この出力をDIV62を介して位相比較部52に帰還させている。また、デジタル型フィルタ56によってDIV62をプリセットさせる。
FIG. 10 shows an example of the
(変更例)
図1の制御回路10においては、PLL回路54を最終段のバッファ52−nに接続したが、これに代えて、図2の如く位相反転回路56の出力側に設けてもよい。
(Example of change)
In the
また、図3の如くPLL回路を入力側の位相反転回路50の入力側に設けると、外部からの基準クロック信号CKのデューティー比がずれていても、波形が整形されるため、制御回路10の制御が行いやすい。特に、このような構成であると、PLL回路によりデューティー比が補償された基準クロック信号CKに基づいて制御信号生成回路部11により、スタート信号STやロード信号LD等の制御信号が生成されることとなるため、各種信号の位相が略一致し、これにより高速動作に対しても良好な表示画像が実現される。
If a PLL circuit is provided on the input side of the
上記実施例では、デューティー比を50%にするためにPLL回路を、用いたが、これに代えてゼロクロスディテクター等を用いてもよい。 In the above embodiment, the PLL circuit is used to set the duty ratio to 50%, but a zero cross detector or the like may be used instead.
[第2の実施例]
以下、本発明の第2の実施例の制御回路10を図11に基づいて説明する。この実施例においても、制御回路10は集積回路素子として半導体チップ内に一体的に構成されている。
[Second Embodiment]
The
制御回路10は、パソコン等の外部からの基準クロック信号CK及び同期信号ENに基づいて、水平クロック信号CK1、水平スタート信号ST、垂直クロック信号CK2及び調整用クロック信号SCKを生成する信号生成回路部12と、RGBの画像データDataを一定時間遅延させる遅延時間調整回路部14とを含む。ここでは、第1の実施例における水平クロック信号生成回路部9と、水平スタート信号ST、垂直クロック信号CK2及びロード信号LD等の信号を生成する信号生成回路部11とを合わせて制御信号生成回路部12と称する。
The
この制御信号生成回路12は、遅延時間調整回路14を制御するための基準信号となる調整用クロック信号SCKを出力するが、遅延時間調整回路14に直接出力するのでなく、それぞれPLL回路16を介して出力する。
The control signal generation circuit 12 outputs an adjustment clock signal SCK that serves as a reference signal for controlling the delay
遅延時間調整回路14は、RGBの画像データData毎に、複数のラッチ18が直列に接続され、最後にアンプ20を介して出力される。ラッチ18は、例えば赤(R)の画像データDataの場合には、ラッチ18R−1,18R−2,……,18R−nが直列に接続され、緑(G)の画像データData及び青(B)の画像データDataも同様にラッチ18G−1,18G−2,……,18G−n、ラッチ18B−1,18B−2,……,18B−nが直列に接続されている。
In the delay
また、制御信号生成回路12から出力された第1調整用クロック信号SCK-1 は、PLL回路16−1を経て補正され、第1調整用クロック信号SCK´−1となりラッチ18R−1とラッチ18G−1とラッチ18B−1、更に制御信号生成回路部12に並列に出力される。そして、各ラッチ18は、この補正された第1調整用クロック信号SCK´−1によって作動する。すなわち、PLL回路16−1が設けられているため、ラッチ18−1を並列に3段階接続していてもその影響を受けず第1調整用クロック信号SCK´−1の位相がずれない。そのため、正確にRGBの画像データDataと第1調整用クロック信号SCK−1との位相を合わせることができる。
Further, the first adjustment clock signal SCK-1 output from the control signal generation circuit 12 is corrected through the PLL circuit 16-1, and becomes the first adjustment clock signal SCK'-1, and is latched 18R-1 and latch 18G. -1 and the
また、ラッチ18R−2,18G−2,18B−2においても、第2調整用クロック信号SCK−2が、PLL回路16−2を介して入力されるため、正確に両者の位相を合わせることができる。以下、同様に各段階のラッチ18においても、調整用クロック信号SCKは、PLL回路16によってその補正がされ正確に位相を合わせることができる。
Also in the
なお、この制御回路10に使用されるPLL回路16及び制御回路10に繋がる信号線ドライバー回路24は、第1の実施例に説明したものを使用する。
The PLL circuit 16 used in the
9 水平クロック信号生成回路部
10 制御回路
12 制御信号生成回路部
14 遅延時間調整回路部
16 PLL回路
18 ラッチ
20 アンプ
24 信号線ドライバー回路
26 シフトレジスター
28 第1ラッチ
30 第2ラッチ
32 ドライバー回路部
34 PLL回路
54 PLL回路
9 horizontal clock signal
Claims (1)
少なくとも前記画像データと前記第1クロック信号とに基づいて前記信号線に画像信号を供給する信号線ドライバー回路と、
を備えた表示装置において、
前記クロック信号生成手段と前記位相調整手段とは調整用クロック信号用PLL回路を介して互いに接続され、
前記位相調整手段は、前記調整用クロック信号に基づいて制御される複数の遅延回路が多段に直列接続されて成り、前記各遅延回路は前記調整用クロック信号の入力側に前記調整用クロック信号用PLL回路が配置される
ことを特徴とする表示装置。 A display panel having a plurality of display pixels electrically connected to a plurality of signal lines; a clock signal generating means for generating a first clock signal and an adjustment clock signal from an input reference clock signal; A control circuit including a phase adjustment unit that adjusts a relationship between the phase of the image data and the phase of the first clock signal based on the adjustment clock signal;
A signal line driver circuit for supplying an image signal to the signal line based on at least the image data and the first clock signal;
In a display device comprising:
The clock signal generation means and the phase adjustment means are connected to each other via an adjustment clock signal PLL circuit ,
The phase adjusting means includes a plurality of delay circuits that are controlled based on the adjustment clock signal in series. The delay circuits are connected to the adjustment clock signal on the input side of the adjustment clock signal. A display device comprising a PLL circuit .
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---|---|---|---|
JP2005108023A JP4322838B2 (en) | 1995-10-16 | 2005-04-04 | Display device |
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