JP3641769B2

JP3641769B2 - Liquid crystal display

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Publication number: JP3641769B2
Application number: JP28689296A
Authority: JP
Inventors: 秀夫佐藤; 津村　　誠; 昇一廣田; 一八男竹本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-29
Filing date: 1996-10-29
Publication date: 2005-04-27
Anticipated expiration: 2016-10-29
Also published as: JPH10133629A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス方式の液晶表示装置に係り、特に液晶表示パネル上に駆動回路を一体的に形成した駆動回路一体型の液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来の駆動回路一体型のアクティブマトリックス方式の液晶表示装置は、例えば、１９９０年出版の小林駿介著、「カラー液晶ディスプレイ」（産業図書刊）や、「エスアイディ９３ダイジェスト」（１９９３年刊）の第３８３頁から第３８６頁に記載されている。これらの図書に記載された従来の液晶表示装置は、第１の基板と第２の基板との間に液晶を挟持し、第１の基板上に、複数の走査電極と、これらの走査電極と交差した複数の信号電極と、走査電極の電圧及び信号電極の電圧により制御される画素回路とを設け、この画素回路に、走査電極及び信号電極の交点に設けたＭＯＳトランジスタや薄膜トランジスタにより形成されるスイッチング素子と、これらのスイッチング素子によりその電圧を制御される表示電極とを設け、第２の基板の一方の面上に透明電極を形成し、表示電極と透明電極との間に印加される電圧により液晶を駆動するものである。液晶を駆動する駆動回路は、走査電極の電圧を制御する走査回路と、信号電極の電圧を制御する信号回路とにより構成される。
【０００３】
スイッチング素子であるトランジスタは、ゲートを走査電極に、ドレインを信号電極に、ソースを液晶容量に接続されている。また、通常、液晶容量と並列に保持容量が接続されている。ある画素のトランジスタのゲート電極が選択状態になるとそのトランジスタは導通し、信号電極上の映像信号をその画素の液晶容量及び保持容量に書き込む。ゲート電極が非選択状態となるとそのトランジスタはハイインピーダンス状態となり、その画素の液晶容量に書き込まれた映像信号を保持する。
【０００４】
走査回路は、各走査電極に１フレーム期間毎に１回走査パルスを印加する。通常、この走査パルスの印加タイミングには、液晶表示パネルの上側から下側に向かって順に一定のずれを設けている。１フレーム期間としては１／６０秒がよく用いられる。代表的な画素構成である６４０×４８０ドットの液晶表示パネルでは、１フレーム期間に４８０回の走査が行われるので、走査パルスの時間幅は約３５μｓとなる。走査回路としては通常シフトレジスタが用いられ、このシフトレジスタの動作速度は約２８ＫＨｚである。
【０００５】
信号回路は、走査パルスが印加される１行分の画素に対応する液晶駆動電圧を各信号電極に印加する。走査パルスが印加された選択画素においては、走査電極に接続されたトランジスタのゲート電極の電圧が高くなり、このトランジスタはオン状態となる。このとき、液晶駆動電圧は、信号電極からトランジスタのドレイン、ソース間を経由して液晶に印加され、液晶容量と保持容量とを合わせた画素容量を充電する。この動作を繰り返すことにより、液晶表示パネル全面の画素容量に映像信号に対応した電圧がフレーム期間毎に繰返し印加され、液晶が駆動される。
【０００６】
駆動回路一体型の液晶表示装置の場合は、信号電極を駆動するこの信号回路は、シフトレジスタとサンプル・ホールド回路とで構成される。シフトレジスタは、各画素に対応するサンプル・ホールド回路のタイミング信号を発生する。サンプル・ホールド回路では、このタイミング信号に基づいて各画素に対応する映像信号をサンプリングし、各信号電極に液晶駆動電圧を供給する。
【０００７】
上記画素構成の場合、信号回路のシフトレジスタは、走査回路の走査パルスの時間幅で６４０個のタイミング信号を発生する。このため、このシフトレジスタのタイミング信号の時間間隔は５０ｎｓ以下となり、２０ＭＨｚ以上の動作速度が必要となる。すなわち、サンプル・ホールド回路はこのように短い時間タイミングで映像信号をサンプリングすることが要求されることとなる。
【０００８】
もし映像信号とシフトレジスタで発生するサンプリング信号のタイミングがずれた場合には、その映像信号は、隣接する画素の映像信号の影響を受け、振幅が小さくなってしまう。具体的には、例えば１画素の幅で描画した縦線と横線とを表示した場合、縦線のコントラストが横線のコントラストより弱くなってしまうという問題が生じる。すなわち、信号回路のシフトレジスタは、サンプリング信号と映像信号とのタイミングが一致するように制御するよう要求される。この要求は、表示画像の高精細化にともなって画素数が増大すると、更に厳しいものとなる。
【０００９】
この問題に対しては、従来は、サンプル信号をシフトレジスタに入力するクロック信号の位相でタイミング調整する方法や、映像信号を分割して複数の映像信号として入力することによりサンプル・ホールド回路の動作速度を低くする方法等が取られていた。
【００１０】
しかし、前者の方法では、シフトレジスタで発生するサンプリング信号が内部回路の遅延によって入力クロックよりも遅れてしまい、この遅延時間が温度や電源電圧により変動するので、精密なタイミング制御は困難であった。また、後者の方法では、シリアルデータである映像信号をパラレルデータに変換するデータ変換回路を設けなければならず、さらに分割した映像信号間の特性のバラツキによって表示むらが出易いという難点があった。
【００１１】
【発明が解決しようとする課題】
上述の如く、従来の駆動回路一体型の液晶表示装置においては、サンプリング信号と映像信号との精密なタイミング制御が難しく、高精細で良質な表示画像を得ることが困難であった。本発明は、このような従来の液晶表示装置の欠点を解消するためになされたものであり、高精細で良好な表示画像を得ることのできる液晶表示装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の液晶表示装置は、走査電極と信号電極等が設けられた第１の基板上に、少なくとも、前記信号電極の電圧をクロック信号ＣＬＫにより制御する信号制御手段と、クロック信号の位相を制御する位相同期手段を有するクロック信号制御手段とを有し、前記クロック信号制御手段の位相同期手段は、前記信号制御手段から入力されるクロック信号ＣＬＫ’を遅延する機能を備えた分周回路を有し、前記分周回路から出力される出力信号ＣＯと入力される水平同期信号Ｈｓの位相が一致するように前記クロック信号ＣＬＫを制御することを特徴とする。これにより、信号制御手段で生じるクロック信号の遅れを位相同期手段を有するクロック信号制御手段により自動補正することができる。その結果、映像信号と信号制御手段のクロック信号の精密なタイミング制御が可能となり、高精細で高画質の画像表示を実現できる。
【００１５】
また、位相同期手段が、入力信号間の位相を比較する位相比較回路と、この位相比較回路の出力信号を低域瀘波する低域瀘波回路と、この低域瀘波回路の出力に応じて出力信号の周波数を変化させる電圧制御発振回路と、信号制御回路から取り出した入力信号を分周する分周手段とを備えたものである。これにより、クロック信号の精密なタイミング制御が可能となる。
【００１６】
また、分周手段が、信号制御回路から取り出した入力信号を信号制御回路中でのクロック信号の遅延時間と等しくなるように遅延せしめる遅延回路と、この遅延回路により遅延された入力信号を計数するカウンタとを備えたものである。これにより、更に精密に映像信号とクロック信号とをタイミング制御することが可能となる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら本発明の一実施の形態につき説明する。
図１は、本発明の一実施の形態の液晶表示装置の構成を示すブロック図である。図において、本液晶表示装置は、画素回路１０を縦Ｎ行、横Ｍ列（Ｍ，Ｎは正の整数）のマトリックス状に配置した表示部１と、表示部１の各画素にそれぞれ供給されるＮ本の走査線ＧＶ１〜ＧＶＮを駆動する垂直走査回路８００と、表示部１の各画素にそれぞれ供給されるＭ個の輝度信号Ｖｄ１〜ＶｄＭを出力する信号回路７００と、信号回路７００に供給するクロック信号を発生するタイミング回路９００と、信号回路７００、垂直走査回路８００及びタイミング回路９００にそれぞれの動作を制御する制御信号を供給する制御回路６００とを備えている。
【００１８】
走査線ＧＶ１〜ＧＶＮ、輝度信号Ｖｄ１〜ＶｄＭをそれぞれ伝達する複数本の信号線、画素回路１０、信号回路７００、垂直走査回路８００及びタイミング回路９００は、各画素回路毎に設けられた表示電極を有する図示しない第１の基板上に形成され、この第１の基板と透明電極を形成した図示しない第２の基板との間には図示しない液晶が挟持され、表示電極と透明電極との間に印加される電圧によりこの液晶が駆動される。
【００１９】
画素回路１０は、ＭＯＳトランジスタ１ａ、保持容量１ｂ及び液晶容量１ｃにより構成され、ＭＯＳトランジスタ１ａのゲート端子は各走査線ＧＶ１〜ＧＶＮにそれぞれ接続され、ドレイン端子は輝度信号Ｖｄ１〜ＶｄＭをそれぞれ伝達する各信号線にそれぞれ接続され、ソース端子は各画素毎の保持容量１ｂ及び液晶容量１ｃに接続されている。
【００２０】
信号回路７００は、クロック信号ＣＬＫを分配するクロック分配回路４００と、クロック分配回路４００により分配されたクロック信号ＣＬＫ’の入力を受けてタイミング信号ＰＨ１〜ＰＨＭを発生するシフトレジスタにより構成される水平走査回路７１０と、水平走査回路７１０から出力されるタイミング信号ＰＨ１〜ＰＨＭにより輝度信号Ｖｄ１〜ＶｄＭをサンプル・ホールドして各画素回路１０に供給するサンプル・ホールド回路７２０とにより構成される。サンプル・ホールド回路７２０は、輝度信号Ｖｄ１〜ＶｄＭをサンプル・ホールドするＭ個のＭＯＳトランジスタＭＳ１〜ＭＳＭと一端を接地点に接続したコンデンサＣＳ１〜ＣＳＭで構成され、各ＭＯＳトランジスタＭＳ１〜ＭＳＭのドレイン端子は各コンデンサＣＳ１〜ＣＳＭの他端と、輝度信号Ｖｄ１〜ＶｄＭをそれぞれ伝達する各信号線とに、ソース端子は映像信号ＶＩ１の入力端子に、ゲート端子は水平走査回路７１０の各出力端子に接続されている。
【００２１】
タイミング回路９００は、入力信号間の位相を比較する位相比較回路１００と、位相比較回路１００から出力される位相差信号ＰＵ，ＰＤを低域瀘波する低域瀘波回路２００と、低域瀘波回路２００から出力される電圧信号ＶＦＣの電圧値に応じて出力するクロック信号ＣＬＫの周波数を変化させる電圧制御発振回路３００と、クロック分配回路４００から取り出した入力信号を制御回路６００で設定された分周比に応じて分周する分周回路５００とにより構成され、分周回路５００は、クロック分配回路４００中でのクロック信号ＣＬＫの遅延時間と等しくなるように入力されたクロック信号ＣＬＫ’を遅延せしめる遅延回路５１０と、遅延回路５１０により遅延されたクロック信号ＣＬＫ’を計数するカウンタ５２０とにより構成される。カウンタ５１０の出力信号ＣＯは、水平同期信号Ｈｓと共に位相比較回路１００のそれぞれの入力端子に入力される。カウンタ５２０は、動作するのに要する遅延時間が水平走査回路７１０と等しくなるように構成してある。さらに、遅延回路５１０は、クロック分配回路４００の最終インバータと遅延時間が等しくなるように構成してある。
【００２２】
制御回路６００は、水平同期信号Ｈｓ、垂直同期信号Ｖｓ、シリアルデータＳＤの入力をそれぞれの入力端子から受け、水平走査回路７１０の動作を制御するスタート信号ＳＴＡ、垂直走査回路８００を制御するスタート信号ＦＳＴ及びクロック信号ＣＫＶ、カウンタ５２０の動作を制御するクロック信号ＣＫＣをそれぞれの回路に出力する。
【００２３】
次に、本実施の形態の動作を図２のタイミングチャートを参照しながら説明する。
制御回路６００から垂直走査回路８００に入力されるスタート信号ＦＳＴは表示部１に表示する映像の各フレームの先頭を示しており、クロック信号ＣＫＶは走査線の切り替えタイミングを示している。垂直走査回路８００は、クロック信号ＣＫＶの立上りのタイミングでスタート信号ＦＳＴを取り込み、各走査線ＧＶ１〜ＧＶＮ上にそれぞれ走査信号ＰＶ１〜ＰＶＮを出力する。走査信号ＰＶ１〜ＰＶＮにより、表示部１のマトリックス状に配置された画素回路１０が走査線毎に垂直方向に順次選択される。映像信号ＶＩ１は、第２の基板上の透明電極の電圧ＣＯＭを基準に変化し、フレーム毎に極性が反転する。
【００２４】
信号回路７００の水平走査回路７１０のスタート信号ＳＴＡは、表示部１に表示する映像の各走査線の先頭を示している。水平走査回路７１０は、垂直走査回路８００と同様に、クロック信号ＣＬＫ’の立上りでスタート信号ＳＴＡを取り込み、タイミング信号ＰＨ１〜ＰＨＭをサンプル・ホールド回路７２０の各ＭＯＳトランジスタＭＳ１〜ＭＳＭに順次出力する。サンプル・ホールド回路７２０は、映像信号ＶＩ１をタイミング信号ＰＨ１〜ＰＨＭのタイミングで順次サンプリングし、輝度信号Ｖｄ１〜ＶｄＭを表示部１の各画素回路１０に出力する。輝度信号Ｖｄ１〜ＶｄＭは、マトリックス状に配置された各画素回路１０に列毎に入力される。このとき、画素回路１０は走査信号ＰＶ１〜ＰＶＮにより選択された画素回路１０のＭＯＳトランジスタ１ａのみがオン状態なので、選択された行の画素回路１０の保持容量１ｂに輝度信号Ｖｄ１〜ＶｄＭが書き込まれ、ホールドされる。保持容量１ｂにホールドされた電圧は液晶容量１ｃに印加されるので、画素回路１０により映像信号ＶＩ１に応じた映像が表示部１上に表示される。
【００２５】
ここで、垂直走査回路８００に入力されるスタート信号ＦＳＴと垂直同期信号Ｖｓ、及び水平走査回路７１０に入力されるスタート信号ＳＴＡと水平同期信号Ｈｓとの関係については図示しなかったが、各スタート信号は各同期信号に対してある期間遅れて出力されている。
【００２６】
タイミング回路９００の位相比較回路１００には、水平同期信号Ｈｓと分周回路５００の出力信号ＣＯとが入力され、それらの位相差信号ＰＵ，ＰＤが位相比較回路１００から出力される。位相差信号ＰＵ，ＰＤは、水平同期信号Ｈｓと出力信号ＣＯとの位相差の極性によって、位相差信号ＰＵ，ＰＤを出力する出力端子のいずれか一方に、水平同期信号Ｈｓと出力信号ＣＯとの位相差に応じたパルス幅の信号が出力される。低域瀘波回路２００は、このような位相差信号ＰＵ，ＰＤの入力を受け、入力された位相差信号ＰＵ，ＰＤのパルス幅に応じた電圧値の電圧信号ＶＦＣを出力する。この電圧信号ＶＦＣは電圧制御発振回路３００に入力され、電圧制御発振回路３００から電圧信号ＶＦＣの電圧値に応じた周波数のクロック信号ＣＬＫが出力される。
【００２７】
タイミング回路９００から出力されたクロック信号ＣＬＫは、信号回路７００のクロック分配回路４００に入力され、所定の個数のクロック信号ＣＬＫ’に分配された後、水平走査回路７１０及び分周回路５００の遅延回路５１０に入力される。遅延回路５１０でクロック分配回路４００の最終段のバッファの遅延時間と同じだけ遅延させられたクロック信号ＣＬＫ’はカウンタ５２０に入力される。カウンタ５２０では、制御回路６００から入力されるクロック信号ＣＫＣによって定められる分周比に応じてクロック信号ＣＬＫ’を分周し、クロック信号ＣＬＫ’が分周されたものである出力信号ＣＯを出力する。
【００２８】
このように、タイミング回路９００は水平同期信号Ｈｓと分周回路５００の出力信号ＣＯとの位相差が一致するようにクロック信号ＣＬＫを制御し、カウンタ５２０における遅延時間は水平走査回路７１０における遅延時間と等しいから、分周回路５００の出力タイミングは水平走査回路７１０の出力タイミングと一致させることができ、水平同期信号Ｈｓとサンプリング信号であるタイミング信号ＰＨ１〜ＰＨＭとのタイミングを一致させることができる。したがって、映像信号ＶＩ１のサンプリングは信号回路７００の遅延時間の変動の影響を受けずに安定に行うことが可能となる。この結果、高画質の映像を表示することが可能となる。
【００２９】
次に、上記動作について、図３のタイミングチャートを参照して説明する。
本発明の液晶表示装置に入力される映像信号ＶＩ１と水平同期信号Ｈｓは、入力されないクロック信号（ＣＬＫ”）のタイミングで発生される。映像信号ＶＩ１をサンプル・ホールド回路７２０で正確に取り込むには、走査回路７１０のタイミング信号ＰＨ１〜ＰＨＭをこのクロック信号ＣＬＫ”に同期させることが重要である。
【００３０】
図３において、クロック分配回路４００の内部から出力されるクロック信号ＣＬＫ’は、電圧制御発振回路３００から出力されるクロック信号ＣＬＫに対して遅延時間ｔｄ１だけ遅れる。このクロック信号ＣＬＫ’に対して、水平走査回路７１０のタイミング信号ＰＨ１〜ＰＨＭは遅延時間ｔｄ３だけ遅れ、カウンタ５２０の出力ＣＯは遅延回路５１０の遅れも加わり遅延時間ｔｄ２だけ遅れる。ここで、タイミング回路９００は水平同期信号Ｈｓとカウンタ出力Ｃｏの位相を一致させるように動作するので、遅延時間ｔｄ２が遅延時間ｔｄ３と一致するように遅延回路５１０を設定することによって、タイミング信号ＰＨ１〜ＰＨＭを、この液晶表示装置には入力されないクロック信号ＣＬＫ”のタイミングで作られる映像信号ＶＩ１の位相に合わせることができる。この結果、映像信号ＶＩ１をサンプル・ホールド回路７２０に精度よく取り込むことができ、高画質の画像を表示することが可能となる。
【００３１】
さらに、クロック分配回路４００や分周回路５００などを同一基板上に形成することで、遅延時間ｔｄ２，ｔｄ３は温度依存性や電圧依存性まで一致させることが可能となるため、使用環境の影響を受け難く安定な液晶表示装置を実現できる。
【００３２】
また、本実施の形態においては、カウンタ５２０へ入力される入力信号をクロック分配回路４００の内部から出力されるクロック信号ＣＬＫ’としているが、この入力信号を電圧制御発振回路３００から出力されるクロック信号ＣＬＫとし、遅延回路５１０の遅延時間ｔｄ２を遅延時間ｔｄ１と遅延時間ｔｄ３の和となるように設定しても、同一の効果を得ることができる。
【００３３】
次に、タイミング回路９００を構成する主な回路要素について詳細に説明する。
図４は、位相比較回路１００の具体的構成を示す回路図である。この位相比較回路１００は、水平同期信号Ｈｓ及び分周回路５００の出力信号ＣＯがそれぞれ入力されるインバータ１０１，１０２と、インバータ１０１，１０２の出力を受ける２入力ＮＡＮＤゲート回路１０３，１０９と、ＮＡＮＤゲート回路１０３，１０９の出力を受ける２入力ＮＡＮＤゲート回路１０５，１０６、４入力ＮＡＮＤゲート回路１０９、３入力ＮＡＮＤゲート回路１１０，１１１と、２入力ＮＡＮＤゲート回路１０５，１０６の入力をそれぞれ受ける２入力ＮＡＮＤゲート回路１０７，１０８と、３入力ＮＡＮＤゲート回路１１０，１１１の出力をそれぞれ受けて位相差信号ＰＵ，ＰＤをそれぞれ出力するインバータ１１２，１１３とから成る周波数・位相比較型の位相比較回路である。
【００３４】
位相比較回路１００は、水平同期信号Ｈｓと分周回路５００の出力信号ＣＯの立上りエッジの位相差をパルス信号である位相差信号ＰＵ，ＰＤに変換して出力する。この動作を図５に示すタイミングチャートを用いて説明する。水平同期信号Ｈｓが出力信号ＣＯよりも進んでいるときは、図５の（Ａ）の部分に示すように、位相差信号ＰＵとして水平同期信号Ｈｓと出力信号ＣＯとの位相差に相当するパルス幅のパルス信号が出力される。逆に、水平同期信号Ｈｓが出力信号ＣＯよりも遅れているときには、図５の（Ｃ）の部分に示すように、水平同期信号Ｈｓと出力信号ＣＯとの位相差に相当するパルス幅のパルス信号が位相差信号ＰＤとして出力される。水平同期信号Ｈｓと出力信号ＣＯとの位相差が０のとき、すなわち両信号の位相が一致しているときには、図５の（Ｂ）の部分に示すように、位相比較回路１００からは何の出力も出力されない。このように、位相差比較回路１００は、水平同期信号Ｈｓ及び分周回路５００の出力信号ＣＯ、すなわち信号回路７００の動作の遅れ分だけ遅延させられたくロック信号ＣＬＫ、の位相差を位相差信号ＰＵ，ＰＤのパルス幅に変換して出力している。
【００３５】
図６は、低域瀘波回路２００の具体的構成を示す回路図である。低域瀘波回路２００は、位相比較回路１００の出力信号である位相差信号ＰＵ，ＰＤのうち位相差信号ＰＵが入力されるインバータ２０１と、位相差信号ＰＤが入力されるＮＭＯＳトランジスタ２１５と、インバータ２０１の出力信号が入力されるＰＭＯＳトランジスタ２２４と、ゲート端子、ソース端子をそれぞれ共通に接続されカレントミラー回路を構成するＮＭＯＳトランジスタ２１１，２１２，２１３と、このカレントミラー回路の電流値を決定する抵抗器２３１と、同様にゲート端子、ソース端子をそれぞれ共通に接続されカレントミラー回路を構成するＰＭＯＳトランジスタ２２１，２２２と、ＰＭＯＳトランジスタ２２４及びＮＭＯＳトランジスタ２１５のドレイン端子間に接続された出力端子と、この出力端子とアースとの間に直列に接続された抵抗器２３２及び容量２４１とから構成される。
【００３６】
次にこの低域瀘波回路２００の動作を図５のタイミングチャートを用いて説明する。図５に示すように、位相比較回路１００から出力される位相差信号ＰＵがＨレベルのときには、ＰＭＯＳトランジスタ２２４がオンし、抵抗器２３２を介して容量２４１にＰＭＯＳトランジスタ２２２により制御されるだけの電流が流れ込む。一方、位相差信号ＰＤがＨレベルのときには、ＮＭＯＳトランジスタ２１５がオンし、抵抗器２３２を介して容量２４１からＮＭＯＳトランジスタ２１３により制御されるだけの電流が流れ出る。この抵抗器２３２及び容量２４１に流れ込む電流がフィルタ電流ＩＦである。このフィルタ電流ＩＦは、図５の（Ａ）及び（Ｃ）の部分にそれぞれ示すように、位相差信号ＰＵがＨレベルのときに正に、位相差信号ＰＤがＨレベルのときに負となる。このフィルタ電流ＩＦによって、抵抗器２３２の両端子間にはフィルタ電流ＩＦに比例した電圧が、容量２４１の両端子間にはフィルタ電流ＩＦを積分した電圧が発生する。これにより位相差信号ＰＵ，ＰＤのパルス幅に応じて電圧値の異なる電圧信号ＶＦＣが低域瀘波回路２００から出力されることとなる。
【００３７】
図７は電圧制御発振回路３００の具体的構成を示す回路図である。電圧制御発振回路３００は、それぞれカレントミラー回路を構成するＮＭＯＳトランジスタ３０２，３０３，３０４及びＰＭＯＳトランジスタ３１１，３１２と、このカレントミラー回路の入力電流を制御するためにＮＭＯＳトランジスタ３０１，３０２及び抵抗器３４１で構成されるソースフォロワ型の電圧−電流変換回路と、直列に多段接続されリングオシレータを構成するインバータ３２１〜３２Ｎと、バッファ回路を構成するインバータ３３１とから成る。
【００３８】
このような構成のリングオシレータの発振周波数は、インバータ３２１〜３２Ｎの入力容量や配線容量等の負荷容量に反比例し、この各段のインバータ３２１〜３２Ｎの負荷の駆動電流に比例する。この駆動電流はインバータ３２１〜３２Ｎの電源電流に比例し、この駆動電流をカレントミラー回路を介して電圧信号ＶＦＣにより制御している。このように、リングオシレータの発振周波数はカレントミラー回路の電流により制御され、カレントミラー回路の電流は電圧−電流変換回路の入力電圧値により制御されるから、電圧信号ＶＦＣの電圧値に応じた周波数を有するクロック信号ＣＬＫが電圧制御発振回路３００から出力されることとなる。
【００３９】
次に、以上のように構成されたタイミング回路９００の動作について説明する。分周回路５００の出力信号ＣＯが水平同期信号Ｈｓに対して位相差Δφだけ遅れている場合、位相差信号ＰＵが位相差Δφの期間だけＨレベルとなり、低域瀘波回路２００から出力される電圧信号ＶＦＣのレベルは増大し、電圧制御発振回路３００の出力であるクロック信号ＣＬＫの周波数が増大する。これにより、分周回路５００の出力信号ＣＯの位相が進み、位相差Δφが減少する。一方、分周回路５００の出力信号ＣＯが水平同期信号Ｈｓに対して位相差Δφだけ進んでいる場合には、位相差信号ＰＤが位相差Δφの期間だけＨレベルとなり、低域瀘波回路２００から出力される電圧信号ＶＦＣのレベルは減少し、クロック信号ＣＬＫの周波数が減少する。これにより、分周回路５００の出力信号ＣＯの位相が遅れ、位相差Δφが減少する。この動作を繰り返すことにより、タイミング回路９００は、分周回路５００の出力信号ＣＯと水平同期信号Ｈｓとの位相が一致するようにクロック信号ＣＬＫの周波数を制御している。
【００４０】
なお、本実施の形態においては、低域瀘波回路２００や電圧制御発振回路３００に主としてＣＭＯＳトランジスタを用いた例を示したが、高温又は低温の多結晶シリコンによる薄膜トランジスタ（ＴＦＴ）を用いても同様な効果を得ることができる。
【００４１】
【発明の効果】
本発明による液晶表示装置においては、少なくとも、信号制御手段と、クロック信号制御手段とを、走査電極、信号電極、画素回路と共に第１の基板上に形成したので、映像信号とクロック信号とのタイミングの精密な制御が可能となり、高精細で良好な表示画像を得ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施の形態の液晶表示装置の構成を示すブロック図である。
【図２】図２は、図１の実施の形態の動作を示すタイミングチャートである。
【図３】図３は、図１の実施の形態の動作を示すタイミングチャートである。
【図４】図４は、図１の実施の形態の位相比較回路の具体的構成を示す回路図である。
【図５】図５は、図４の位相比較回路の動作を示すタイミングチャートである。
【図６】図６は、図１の実施の形態の低域瀘波回路の具体的構成を示す回路図である。
【図７】図７は、図１の実施の形態の電圧制御発振回路の具体的構成を示す回路図である。
【符号の説明】
ＧＶ１，ＧＶ２，・・・，ＧＶＮ走査線
１表示部
１ａＭＯＳトランジスタ
１ｂ保持容量
１ｃ液晶容量
１０画素回路
１００位相比較回路
２００低域瀘波回路
３００電圧制御発振回路
４００クロック分配回路
５００分周回路
５１０遅延回路
５２０カウンタ
６００制御回路
７００信号回路
７１０水平走査回路
７２０サンプル・ホールド回路
８００垂直走査回路
９００タイミング回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix liquid crystal display device, and more particularly to a drive circuit integrated liquid crystal display device in which a drive circuit is integrally formed on a liquid crystal display panel.
[0002]
[Prior art]
Conventional drive circuit-integrated active matrix type liquid crystal display devices include, for example, “Color Liquid Crystal Display” (published by Sangyo Tosho) and “S-ID 93 Digest” (published in 1993). Pp. 383 to 386. In the conventional liquid crystal display device described in these books, a liquid crystal is sandwiched between a first substrate and a second substrate, a plurality of scan electrodes, and these scan electrodes on the first substrate. A plurality of intersecting signal electrodes and a voltage of the scanning electrode and a pixel circuit controlled by the voltage of the signal electrode are provided, and the pixel circuit is formed by a MOS transistor or a thin film transistor provided at the intersection of the scanning electrode and the signal electrode. A switching element and a display electrode whose voltage is controlled by the switching element are provided, a transparent electrode is formed on one surface of the second substrate, and a voltage applied between the display electrode and the transparent electrode To drive the liquid crystal. The driving circuit for driving the liquid crystal is configured by a scanning circuit that controls the voltage of the scanning electrode and a signal circuit that controls the voltage of the signal electrode.
[0003]
In a transistor as a switching element, a gate is connected to a scanning electrode, a drain is connected to a signal electrode, and a source is connected to a liquid crystal capacitor. In general, a storage capacitor is connected in parallel with the liquid crystal capacitor. When the gate electrode of a transistor of a certain pixel is in a selected state, the transistor becomes conductive, and the video signal on the signal electrode is written into the liquid crystal capacitor and the storage capacitor of the pixel. When the gate electrode is in a non-selected state, the transistor is in a high impedance state and holds the video signal written in the liquid crystal capacitance of the pixel.
[0004]
The scanning circuit applies a scanning pulse to each scanning electrode once every frame period. Usually, the scanning pulse application timing is provided with a certain shift in order from the upper side to the lower side of the liquid crystal display panel. 1/60 second is often used as one frame period. In a liquid crystal display panel having a typical pixel configuration of 640 × 480 dots, scanning is performed 480 times in one frame period, so the time width of the scanning pulse is about 35 μs. A shift register is normally used as the scanning circuit, and the operation speed of this shift register is about 28 KHz.
[0005]
The signal circuit applies a liquid crystal driving voltage corresponding to one row of pixels to which the scanning pulse is applied to each signal electrode. In the selected pixel to which the scan pulse is applied, the voltage of the gate electrode of the transistor connected to the scan electrode is increased, and the transistor is turned on. At this time, the liquid crystal driving voltage is applied from the signal electrode to the liquid crystal via the drain and the source of the transistor, and charges the pixel capacitor that combines the liquid crystal capacitor and the storage capacitor. By repeating this operation, a voltage corresponding to the video signal is repeatedly applied to the pixel capacitance on the entire surface of the liquid crystal display panel every frame period, and the liquid crystal is driven.
[0006]
In the case of a liquid crystal display device integrated with a drive circuit, the signal circuit for driving the signal electrode is composed of a shift register and a sample and hold circuit. The shift register generates a timing signal of the sample and hold circuit corresponding to each pixel. The sample and hold circuit samples a video signal corresponding to each pixel based on this timing signal, and supplies a liquid crystal driving voltage to each signal electrode.
[0007]
In the case of the above pixel configuration, the shift register of the signal circuit generates 640 timing signals in the time width of the scanning pulse of the scanning circuit. For this reason, the time interval of the timing signal of this shift register is 50 ns or less, and an operation speed of 20 MHz or more is required. That is, the sample and hold circuit is required to sample the video signal at such a short time timing.
[0008]
If the timing of the video signal and the sampling signal generated by the shift register are deviated, the video signal is affected by the video signal of the adjacent pixel and the amplitude becomes small. Specifically, for example, when a vertical line and a horizontal line drawn with a width of one pixel are displayed, there arises a problem that the contrast of the vertical line becomes weaker than the contrast of the horizontal line. That is, the shift register of the signal circuit is required to control so that the timings of the sampling signal and the video signal coincide. This requirement becomes more severe as the number of pixels increases as the display image becomes higher in definition.
[0009]
To solve this problem, conventionally, the timing of the sample signal is adjusted by the phase of the clock signal that is input to the shift register, or the operation of the sample and hold circuit is divided and input as a plurality of video signals. A method of reducing the speed was taken.
[0010]
However, in the former method, the sampling signal generated in the shift register is delayed from the input clock due to the delay of the internal circuit, and this delay time varies depending on the temperature and the power supply voltage, so precise timing control is difficult. . Further, in the latter method, it is necessary to provide a data conversion circuit for converting a video signal which is serial data into parallel data, and there is a problem that display unevenness easily occurs due to variation in characteristics between the divided video signals. .
[0011]
[Problems to be solved by the invention]
As described above, in the conventional drive circuit integrated liquid crystal display device, precise timing control of the sampling signal and the video signal is difficult, and it is difficult to obtain a high-definition and high-quality display image. The present invention has been made in order to eliminate the drawbacks of the conventional liquid crystal display device, and an object thereof is to provide a liquid crystal display device capable of obtaining a high-definition and good display image.
[0012]
[Means for Solving the Problems]
The liquid crystal display device of the present invention isOn the first substrate provided with the scanning electrode and the signal electrode,At least the voltage of the signal electrode is a clock signalCLKSignal control means controlled by a clock signal and a clock signalHaving phase synchronization means for controlling the phase ofClock signal control meansAnd the phase synchronization means of the clock signal control means has a frequency dividing circuit having a function of delaying the clock signal CLK ′ input from the signal control means, and an output signal output from the frequency dividing circuit The clock signal CLK is controlled so that the phase of the horizontal synchronizing signal Hs input to the CO coincides with the phase of the clock signal CLK. Thereby, the delay of the clock signal generated by the signal control means can be automatically corrected by the clock signal control means having the phase synchronization means. As a result, precise timing control of the video signal and the clock signal of the signal control means is possible, and high-definition and high-quality image display can be realized.
[0015]
In addition, the phase synchronization means compares a phase between input signals, a phase comparison circuit for comparing the output signal of the phase comparison circuit, a low-frequency harmonic circuit for low-frequency harmonics, and an output of the low-frequency harmonic circuit. A voltage-controlled oscillation circuit that changes the frequency of the output signal, and a frequency dividing means that divides the input signal extracted from the signal control circuit. This enables precise timing control of the clock signal.
[0016]
The frequency dividing means counts the delay circuit that delays the input signal extracted from the signal control circuit to be equal to the delay time of the clock signal in the signal control circuit, and the input signal delayed by the delay circuit. And a counter. This makes it possible to control the timing of the video signal and the clock signal more precisely.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention. In the figure, the present liquid crystal display device is supplied to a display unit 1 in which pixel circuits 10 are arranged in a matrix of N rows and M columns (M and N are positive integers) and each pixel of the display unit 1. A vertical scanning circuit 800 that drives the N scanning lines GV1 to GVN, a signal circuit 700 that outputs M luminance signals Vd1 to VdM respectively supplied to each pixel of the display unit 1, and a signal circuit 700 A timing circuit 900 that generates a clock signal to be transmitted, and a control circuit 600 that supplies a control signal for controlling each operation to the signal circuit 700, the vertical scanning circuit 800, and the timing circuit 900.
[0018]
The plurality of signal lines that transmit the scanning lines GV1 to GVN and the luminance signals Vd1 to VdM, the pixel circuit 10, the signal circuit 700, the vertical scanning circuit 800, and the timing circuit 900 have display electrodes provided for each pixel circuit. A liquid crystal (not shown) is sandwiched between the first substrate and a second substrate (not shown) on which a transparent electrode is formed. The liquid crystal (not shown) is sandwiched between the first substrate and the transparent substrate. This liquid crystal is driven by the applied voltage.
[0019]
The pixel circuit 10 includes a MOS transistor 1a, a holding capacitor 1b, and a liquid crystal capacitor 1c. The gate terminal of the MOS transistor 1a is connected to each of the scanning lines GV1 to GVN, and the drain terminal transmits luminance signals Vd1 to VdM, respectively. The source terminal is connected to each signal line, and the source terminal is connected to the holding capacitor 1b and the liquid crystal capacitor 1c for each pixel.
[0020]
The signal circuit 700 includes a clock distribution circuit 400 that distributes the clock signal CLK, and a horizontal scan that includes a shift register that receives the clock signal CLK ′ distributed by the clock distribution circuit 400 and generates timing signals PH1 to PHM. A circuit 710 and a sample and hold circuit 720 that samples and holds the luminance signals Vd1 to VdM by the timing signals PH1 to PHM output from the horizontal scanning circuit 710 and supplies them to each pixel circuit 10. The sample and hold circuit 720 includes M MOS transistors MS1 to MSM that sample and hold the luminance signals Vd1 to VdM and capacitors CS1 to CSM having one end connected to a ground point, and drain terminals of the MOS transistors MS1 to MSM. Are connected to the other ends of the capacitors CS1 to CSM and signal lines for transmitting the luminance signals Vd1 to VdM, respectively, a source terminal is connected to the input terminal of the video signal VI1, and a gate terminal is connected to each output terminal of the horizontal scanning circuit 710. Has been.
[0021]
The timing circuit 900 includes a phase comparison circuit 100 that compares phases between input signals, a low-frequency wave circuit 200 that low-frequency waves the phase difference signals PU and PD output from the phase comparison circuit 100, and a low-frequency wave signal. The voltage-controlled oscillation circuit 300 that changes the frequency of the clock signal CLK that is output according to the voltage value of the voltage signal VFC that is output from the wave circuit 200, and the input signal that is extracted from the clock distribution circuit 400 are set by the control circuit 600. The frequency divider circuit 500 divides the frequency according to the frequency division ratio. The frequency divider circuit 500 receives the clock signal CLK ′ input so as to be equal to the delay time of the clock signal CLK in the clock distribution circuit 400. The delay circuit 510 includes a delay circuit 510 and a counter 520 that counts the clock signal CLK ′ delayed by the delay circuit 510.The output signal CO of the counter 510 is input to each input terminal of the phase comparison circuit 100 together with the horizontal synchronization signal Hs. The counter 520 is configured such that the delay time required for operation is equal to that of the horizontal scanning circuit 710. Further, the delay circuit 510 is configured to have the same delay time as the final inverter of the clock distribution circuit 400.
[0022]
The control circuit 600 receives inputs of the horizontal synchronization signal Hs, the vertical synchronization signal Vs, and the serial data SD from the respective input terminals, a start signal STA that controls the operation of the horizontal scanning circuit 710, and a start signal that controls the vertical scanning circuit 800. The FST, the clock signal CKV, and the clock signal CKC for controlling the operation of the counter 520 are output to the respective circuits.
[0023]
Next, the operation of the present embodiment will be described with reference to the timing chart of FIG.
The start signal FST input from the control circuit 600 to the vertical scanning circuit 800 indicates the head of each frame of the video displayed on the display unit 1, and the clock signal CKV indicates the scanning line switching timing. The vertical scanning circuit 800 takes in the start signal FST at the rising timing of the clock signal CKV and outputs the scanning signals PV1 to PVN on the scanning lines GV1 to GVN, respectively. The pixel circuits 10 arranged in a matrix of the display unit 1 are sequentially selected in the vertical direction for each scanning line by the scanning signals PV1 to PVN. The video signal VI1 changes based on the voltage COM of the transparent electrode on the second substrate, and the polarity is inverted for each frame.
[0024]
The start signal STA of the horizontal scanning circuit 710 of the signal circuit 700 indicates the head of each scanning line of the video displayed on the display unit 1. Similar to the vertical scanning circuit 800, the horizontal scanning circuit 710 takes in the start signal STA at the rising edge of the clock signal CLK ′ and sequentially outputs timing signals PH 1 to PHM to the MOS transistors MS 1 to MSM of the sample and hold circuit 720. The sample and hold circuit 720 sequentially samples the video signal VI1 at timings of timing signals PH1 to PHM, and outputs the luminance signals Vd1 to VdM to each pixel circuit 10 of the display unit 1. The luminance signals Vd1 to VdM are input to each pixel circuit 10 arranged in a matrix for each column. At this time, since only the MOS transistor 1a of the pixel circuit 10 selected by the scanning signals PV1 to PVN is in the ON state, the luminance signals Vd1 to VdM are written to the holding capacitors 1b of the pixel circuits 10 in the selected row. Is held. Since the voltage held in the holding capacitor 1b is applied to the liquid crystal capacitor 1c, an image corresponding to the video signal VI1 is displayed on the display unit 1 by the pixel circuit 10.
[0025]
Here, although the relationship between the start signal FST and the vertical synchronization signal Vs input to the vertical scanning circuit 800 and the start signal STA and the horizontal synchronization signal Hs input to the horizontal scanning circuit 710 is not shown, The signal is output with a certain delay with respect to each synchronization signal.
[0026]
The phase comparison circuit 100 of the timing circuit 900 receives the horizontal synchronization signal Hs and the output signal CO of the frequency dividing circuit 500, and outputs the phase difference signals PU and PD from the phase comparison circuit 100. Depending on the polarity of the phase difference between the horizontal synchronization signal Hs and the output signal CO, the phase difference signals PU and PD are connected to one of the output terminals that output the phase difference signals PU and PD at the output of the horizontal synchronization signal Hs and the output signal CO. A signal having a pulse width corresponding to the phase difference is output. The low-frequency wave circuit 200 receives such phase difference signals PU and PD, and outputs a voltage signal VFC having a voltage value corresponding to the pulse width of the input phase difference signals PU and PD. The voltage signal VFC is input to the voltage controlled oscillation circuit 300, and a clock signal CLK having a frequency corresponding to the voltage value of the voltage signal VFC is output from the voltage controlled oscillation circuit 300.
[0027]
The clock signal CLK output from the timing circuit 900 is input to the clock distribution circuit 400 of the signal circuit 700 and distributed to a predetermined number of clock signals CLK ′, and then the horizontal scanning circuit 710 and the delay circuit of the frequency dividing circuit 500. 510 is input. The clock signal CLK ′ delayed by the delay circuit 510 by the same delay time as the buffer at the final stage of the clock distribution circuit 400 is input to the counter 520. The counter 520 divides the clock signal CLK ′ in accordance with the frequency division ratio determined by the clock signal CKC input from the control circuit 600, and outputs an output signal CO obtained by dividing the clock signal CLK ′. .
[0028]
As described above, the timing circuit 900 controls the clock signal CLK so that the phase difference between the horizontal synchronizing signal Hs and the output signal CO of the frequency dividing circuit 500 matches, and the delay time in the counter 520 is the delay time in the horizontal scanning circuit 710. Therefore, the output timing of the frequency dividing circuit 500 can be matched with the output timing of the horizontal scanning circuit 710, and the timings of the horizontal synchronization signal Hs and the timing signals PH1 to PHM which are sampling signals can be matched. Therefore, the sampling of the video signal VI1 can be stably performed without being affected by the fluctuation of the delay time of the signal circuit 700. As a result, it is possible to display a high-quality video.
[0029]
Next, the above operation will be described with reference to the timing chart of FIG.
The video signal VI1 and the horizontal synchronizing signal Hs input to the liquid crystal display device of the present invention are generated at the timing of the clock signal (CLK ") not input. To accurately capture the video signal VI1 by the sample and hold circuit 720 It is important to synchronize the timing signals PH1 to PHM of the scanning circuit 710 with the clock signal CLK ″.
[0030]
In FIG. 3, the clock signal CLK ′ output from the clock distribution circuit 400 is delayed from the clock signal CLK output from the voltage controlled oscillation circuit 300 by a delay time td1. With respect to the clock signal CLK ', the timing signals PH1 to PHM of the horizontal scanning circuit 710 are delayed by the delay time td3, and the output CO of the counter 520 is delayed by the delay time td2 due to the delay of the delay circuit 510. Here, since the timing circuit 900 operates so as to match the phases of the horizontal synchronization signal Hs and the counter output Co, the timing signal PH1 is set by setting the delay circuit 510 so that the delay time td2 matches the delay time td3. ˜PHM can be matched with the phase of the video signal VI1 generated at the timing of the clock signal CLK ″ that is not input to the liquid crystal display device. As a result, the video signal VI1 can be taken into the sample and hold circuit 720 with high accuracy. And a high-quality image can be displayed.
[0031]
Further, by forming the clock distribution circuit 400, the frequency dividing circuit 500, and the like on the same substrate, the delay times td2 and td3 can be matched to the temperature dependence and the voltage dependence. A liquid crystal display device that is difficult to receive and stable can be realized.
[0032]
In the present embodiment, the input signal input to the counter 520 is the clock signal CLK ′ output from the clock distribution circuit 400. This input signal is the clock output from the voltage controlled oscillation circuit 300. Even if the signal CLK is used and the delay time td2 of the delay circuit 510 is set to be the sum of the delay time td1 and the delay time td3, the same effect can be obtained.
[0033]
Next, main circuit elements constituting the timing circuit 900 will be described in detail.
FIG. 4 is a circuit diagram showing a specific configuration of the phase comparison circuit 100. This phase comparison circuit 100 includes inverters 101 and 102 to which the horizontal synchronizing signal Hs and the output signal CO of the frequency dividing circuit 500 are respectively input, two-input NAND gate circuits 103 and 109 that receive the outputs of the inverters 101 and 102, and NAND Two-input NAND gate circuits 105 and 106 that receive the outputs of the gate circuits 103 and 109, two-input NAND gate circuits 109 and 111, two-input NAND gate circuits 110 and 111, and two-input NAND gate circuits 105 and 106, respectively. This is a frequency / phase comparison type phase comparison circuit comprising NAND gate circuits 107 and 108 and inverters 112 and 113 which respectively receive the outputs of the three-input NAND gate circuits 110 and 111 and output phase difference signals PU and PD, respectively. .
[0034]
The phase comparison circuit 100 converts the phase difference between rising edges of the horizontal synchronizing signal Hs and the output signal CO of the frequency dividing circuit 500 into phase difference signals PU and PD that are pulse signals, and outputs them. This operation will be described with reference to a timing chart shown in FIG. When the horizontal synchronizing signal Hs is ahead of the output signal CO, a pulse corresponding to the phase difference between the horizontal synchronizing signal Hs and the output signal CO as the phase difference signal PU as shown in the part (A) of FIG. A pulse signal having a width is output. Conversely, when the horizontal synchronization signal Hs is behind the output signal CO, a pulse having a pulse width corresponding to the phase difference between the horizontal synchronization signal Hs and the output signal CO, as shown in part (C) of FIG. The signal is output as the phase difference signal PD. When the phase difference between the horizontal synchronizing signal Hs and the output signal CO is 0, that is, when the phases of the two signals coincide with each other, as shown in the part (B) of FIG. The output is not output either. In this way, the phase difference comparison circuit 100 converts the phase difference between the horizontal synchronization signal Hs and the output signal CO of the frequency dividing circuit 500, that is, the lock signal CLK that is desired to be delayed by the operation delay of the signal circuit 700, to the phase difference signal. It is converted to the pulse width of PU and PD and output.
[0035]
FIG. 6 is a circuit diagram showing a specific configuration of the low-frequency harmonic circuit 200. The low-frequency harmonic circuit 200 includes an inverter 201 to which the phase difference signal PU among the phase difference signals PU and PD that are output signals of the phase comparison circuit 100 is input, an NMOS transistor 215 to which the phase difference signal PD is input, The PMOS transistor 224 to which the output signal of the inverter 201 is inputted, the NMOS transistors 211, 212, and 213 constituting the current mirror circuit by connecting the gate terminal and the source terminal in common, and the current value of the current mirror circuit are determined. Similarly to the resistor 231, the gate terminals and the source terminals are connected in common to form PMOS transistors 221, 222 that constitute a current mirror circuit, and the output terminals connected between the drain terminals of the PMOS transistor 224 and the NMOS transistor 215, Between this output terminal and ground Composed of series connected resistors 232 and capacitor 241 Metropolitan to.
[0036]
Next, the operation of the low-frequency wave circuit 200 will be described with reference to the timing chart of FIG. As shown in FIG. 5, when the phase difference signal PU output from the phase comparison circuit 100 is at the H level, the PMOS transistor 224 is turned on, and the capacitor 241 is controlled by the PMOS transistor 222 via the resistor 232. Current flows in. On the other hand, when the phase difference signal PD is at the H level, the NMOS transistor 215 is turned on, and a current that is controlled by the NMOS transistor 213 flows out from the capacitor 241 via the resistor 232. A current flowing into the resistor 232 and the capacitor 241 is a filter current IF. This filter current IF is positive when the phase difference signal PU is at the H level and negative when the phase difference signal PD is at the H level, as shown in the parts (A) and (C) of FIG. . By this filter current IF, a voltage proportional to the filter current IF is generated between both terminals of the resistor 232, and a voltage obtained by integrating the filter current IF is generated between both terminals of the capacitor 241. As a result, the voltage signal VFC having different voltage values according to the pulse widths of the phase difference signals PU and PD is output from the low-frequency harmonic circuit 200.
[0037]
FIG. 7 is a circuit diagram showing a specific configuration of the voltage controlled oscillation circuit 300. The voltage controlled oscillation circuit 300 includes NMOS transistors 302, 303, and 304 and PMOS transistors 311 and 312 that form a current mirror circuit, and NMOS transistors 301 and 302 and a resistor 341 for controlling the input current of the current mirror circuit. Source follower type voltage-current conversion circuit, inverters 321 to 32N which are connected in series and constitute a ring oscillator, and an inverter 331 which constitutes a buffer circuit.
[0038]
The oscillation frequency of the ring oscillator having such a configuration is inversely proportional to the load capacity such as the input capacity and wiring capacity of the inverters 321 to 32N, and is proportional to the drive current of the load of the inverters 321 to 32N in each stage. This drive current is proportional to the power supply current of the inverters 321 to 32N, and this drive current is controlled by the voltage signal VFC via the current mirror circuit. In this way, the oscillation frequency of the ring oscillator is controlled by the current of the current mirror circuit, and the current of the current mirror circuit is controlled by the input voltage value of the voltage-current conversion circuit, so that the frequency according to the voltage value of the voltage signal VFC. Is output from the voltage-controlled oscillation circuit 300.
[0039]
Next, the operation of the timing circuit 900 configured as described above will be described. When the output signal CO of the frequency dividing circuit 500 is delayed by the phase difference Δφ with respect to the horizontal synchronization signal Hs, the phase difference signal PU becomes H level only during the period of the phase difference Δφ and is output from the low-frequency wave circuit 200. The level of the voltage signal VFC increases, and the frequency of the clock signal CLK that is the output of the voltage controlled oscillation circuit 300 increases. Thereby, the phase of the output signal CO of the frequency dividing circuit 500 advances, and the phase difference Δφ decreases. On the other hand, when the output signal CO of the frequency dividing circuit 500 is advanced by the phase difference Δφ with respect to the horizontal synchronization signal Hs, the phase difference signal PD is at the H level only during the phase difference Δφ, and the low-frequency harmonic circuit 200 The level of the voltage signal VFC output from the signal decreases, and the frequency of the clock signal CLK decreases. As a result, the phase of the output signal CO of the frequency dividing circuit 500 is delayed, and the phase difference Δφ is reduced. By repeating this operation, the timing circuit 900 controls the frequency of the clock signal CLK so that the phases of the output signal CO of the frequency dividing circuit 500 and the horizontal synchronization signal Hs coincide.
[0040]
In the present embodiment, an example in which a CMOS transistor is mainly used for the low-frequency harmonic circuit 200 and the voltage-controlled oscillation circuit 300 is shown, but a thin film transistor (TFT) made of polycrystalline silicon at a high temperature or a low temperature may be used. Similar effects can be obtained.
[0041]
【The invention's effect】
In the liquid crystal display device according to the present invention, at least the signal control means and the clock signal control means are formed on the first substrate together with the scanning electrode, the signal electrode, and the pixel circuit. Can be precisely controlled, and a high-definition and good display image can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a timing chart showing the operation of the embodiment of FIG.
FIG. 3 is a timing chart showing the operation of the embodiment of FIG. 1;
FIG. 4 is a circuit diagram showing a specific configuration of the phase comparison circuit of the embodiment of FIG. 1;
FIG. 5 is a timing chart showing the operation of the phase comparison circuit of FIG. 4;
FIG. 6 is a circuit diagram showing a specific configuration of the low-frequency wave circuit according to the embodiment of FIG. 1;
7 is a circuit diagram showing a specific configuration of the voltage controlled oscillation circuit according to the embodiment of FIG. 1; FIG.
[Explanation of symbols]
GV1, GV2, ..., GVN Scan line
1 Display section
1a MOS transistor
1b Retention capacity
1c Liquid crystal capacity
10 pixel circuit
100 Phase comparison circuit
200 Low-frequency ripple circuit
300 Voltage controlled oscillator circuit
400 clock distribution circuit
500 divider circuit
510 delay circuit
520 counter
600 Control circuit
700 Signal circuit
710 Horizontal scanning circuit
720 Sample and hold circuit
800 Vertical scanning circuit
900 Timing circuit

Claims

A liquid crystal is sandwiched between the first substrate and the second substrate, and a plurality of scanning electrodes, a plurality of signal electrodes intersecting the scanning electrodes, a voltage of the scanning electrodes, A pixel circuit controlled by the voltage of the signal electrode, and a switching element provided at an intersection of the scanning electrode and the signal electrode, and a display electrode whose voltage is controlled by the switching element. In a liquid crystal display device, wherein a transparent electrode is formed on one surface of the second substrate, and the liquid crystal is driven by a voltage applied between the display electrode and the transparent electrode.
On the first substrate, at least signal control means for controlling the voltage of the signal electrode by a clock signal CLK, and clock signal control means having phase synchronization means for controlling the phase of the clock signal ,
The phase synchronization means of the clock signal control means has a frequency dividing circuit having a function of delaying the clock signal CLK ′ input from the signal control means, and inputs an output signal CO output from the frequency dividing circuit. The liquid crystal display device is characterized in that the clock signal CLK is controlled so that the phase of the horizontal synchronizing signal Hs to be matched .

The phase synchronization means includes a phase comparison circuit that compares phases between the horizontal synchronization signal Hs and the output signal CO output from the frequency divider circuit, and a low-frequency filter that outputs a signal output from the phase comparison circuit. band and瀘波circuit, the liquid crystal display device according to claim 1, characterized in that a voltage controlled oscillator for outputting the clock signal CLK having a frequency corresponding to the output of the low range瀘波circuit.

The frequency dividing means is delayed by the delay circuit for delaying the clock signal CLK ′ taken out from the signal control means so as to be equal to the delay time of the clock signal CLK in the signal control means. the liquid crystal display device according to claim 1, characterized in that a counter for counting the clock signal CLK 'was.