JP4319272B2

JP4319272B2 - 液晶表示装置用ソース・ドライバの出力レベル平準化回路

Info

Publication number: JP4319272B2
Application number: JP28389698A
Authority: JP
Inventors: 茂穂高田
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 1998-10-06
Filing date: 1998-10-06
Publication date: 2009-08-26
Anticipated expiration: 2018-10-06
Also published as: US6384805B1; JP2000112442A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の表示部を駆動させるソース・ドライバに関し、より詳しくは、ソース・ドライバの出力レベルの平準化を行う平準化回路に関する。
【０００２】
【従来の技術】
液晶表示装置用ソース・ドライバの一例として、図２に、ｎ番目（ｎは正の整数）の出力Ｏｎに対応するソース・ドライバＳＤｎのブロック線図を示す。Ｍ１ｎは、表示に対応するデータを格納するメモリＭ１のうち、ｎ番目の出力Ｏｎに対応する部分である。符号１４はデータ・バスであり、表示に対応するデータをメモリＭ１（Ｍ１１，Ｍ１２，・・・，Ｍ１ｎ，・・・）に入力する。また、ＡＲはアドレス・レジスタであり、表示に対応するデータを格納するメモリの指定を行う。そのため、アドレス・レジスタＡＲがメモリＭ１ｎを指定すると、データ・バス１４よりＭ１ｎにデータが入力される。アドレス・レジスタＡＲは、通常シフト・レジスタで構成されることが多いが、他の方法を用いることも可能である。
【０００３】
そして、表示に対応するデータがすべてメモリＭ１（Ｍ１１，Ｍ１２，・・・，Ｍ１ｎ，・・・）に格納され、表示すべきタイミングになれば，メモリＭ１ｎのデータはメモリＭ２ｎに移される。Ｍ２ｎは、表示に対応するデータをメモリＭ１から受け取ってＤ／Ａ変換器Ｔに入力するメモリＭ２のうち、ｎ番目の出力Ｏｎに対応する部分である。Ｔｎは、メモリＭ２から得られるデジタル・データをアナログ・データに変換して出力ドライバＤに入力するＤ／Ａ変換器Ｔのうち、ｎ番目の出力Ｏｎに対応する部分である。またＤｎは、Ｄ／Ａ変換器Ｔの出力が正入力側に接続され、出力Ｏが、出力線１２に出力されると共に自身の負入力側にフィードバックされるオペアンプで構成された出力ドライバＤのうち、ｎ番目の出力Ｏｎに対応する部分である。
【０００４】
上記のような従来技術においては、製造工程内のバラツキや欠陥により、図３（ａ），（ｂ）に示すような出力レベルが不均一となる問題が生じることがある。図３（ａ）は、全出力に同じ出力レベルを期待している時に、ある出力（ｎ番目）が少し大きい場合（×印に示す）や少し小さい場合（○印に示す）を示している。この場合は、液晶表示装置において縦方向に明るい線（×印に対応する）や暗い線（○印に対応する）が表示され、表示の品質を著しく損なうことになる。
【０００５】
図３（ｂ）は、ソース・ドライバ・チップ内において特性が場所によって少しずつ変わっているために、出力レベルが各出力端子ごとに少しずつ異なっている場合を示している。この場合でも、表示画面の左右方向に対して明るさが少しずつ異なっているため、表示の品質を落とすことになる。また、チップ内でほぼ理想的な出力が得られた場合であっても、液晶表示装置には多数のソース・ドライバ・チップを使用するため、チップ間において出力レベルが異なることがある。そのため、別々のチップで表示されている境界部において明るさが異なることがある。この場合においても表示の品質は悪くなる。
【０００６】
ところで、本発明者は本願出願前に先行技術調査を行ったところ、特開平１−２８１４９７号、特開平９−２３７０６８号等を見出した。特開平１−２８１４９７号に開示されている発明は、外部から入力された表示信号の平均レベルを検出する平均レベル検出手段を備え、この平均レベル検出手段の出力に応じて表示信号の直流レベル及び振幅の少なくとも一方を、液晶パネルの電圧対規格化透過率特性に適合するように補正している。そして、この補正により、リニアリティ及びコントラストの双方ともに優れた表示性能を得ようとしている。
【０００７】
しかし、この発明は、ソース・ドライバ（公報中の１７、または、１５及び１７に相当）にデータが入力される前の段階の補正に関する発明である。また、扱っているデータ（Ｒ，Ｇ，Ｂ）はアナログ信号である。さらに、表示信号補正回路には、Ｒ，Ｇ，Ｂごとに独立した異なる回路１９，２０，２１が用いられている。すなわち、Ｒ，Ｇ，Ｂが各回路１９，２０，２１ごとに別々に補正されることになる。そのため、意図していた色とは異なる色に補正されてしまう可能性がある。
【０００８】
また、特開平９−２３７０６８号に開示されている発明は、複数のデータ信号の信号レベルを各データ信号ごとに検出する信号レベル検出手段と、この信号レベル検出手段の検出出力に基づいて、前記複数のデータ信号の信号レベルが一致するように、前記複数のデータ信号のうち予め定めたデータ信号の信号レベルを抑制する信号レベル制御手段とを備えて構成されている。そして、これら信号レベル検出手段と信号レベル制御手段により、チャネルの特性の違いによる表示むらの発生を抑制しようとしている。
【０００９】
しかし、この発明は、ソース・ドライバ（公報中の１２及び１３に相当）にデータが入力される前の段階の補正に関する発明である。また、扱っているデータ（Ｒ，Ｇ，Ｂ）はアナログ信号である。さらに、追加した積分回路５７や比較回路５８等の誤差やアナログスイッチ部１２の誤差の影響は考慮されていない。そのため、これら誤差の影響により、チャネルの特性に誤差が生じる可能性がある。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、わずかの回路を追加することにより、液晶表示装置用ソース・ドライバの出力レベルを平準化・均質化し、それにより液晶表示装置の表示品質を向上させ、あわせてソース・ドライバ・チップの歩留まりの向上を図ることである。
【００１１】
【課題を解決するための手段】
本発明の液晶表示装置用ソース・ドライバの出力レベル平準化回路（ＬＣｎ）の特徴とするところは、複数の出力ドライバ（Ｄ１，Ｄ２，・・・，Ｄｎ，・・・）の出力（Ｏ１，Ｏ２，・・・，Ｏｎ，・・・）の平均値Ａveを検出する平均値検出手段（２２，Ｓ１ｎ）と、検出された平均値Ａveと出力ドライバ（Ｄ）の出力との電位差を検出する電位差検出手段（Ｃｎ，Ｓ２ｎ，Ｓ３ｎ）と、検出された電位差を出力ドライバの出力に加えてフィードバックさせるフィードバック手段（Ｓ４ｎ）とを備えて構成されたことにある。
【００１２】
【発明の実施の形態】
次に、本発明に係る液晶表示装置用ソース・ドライバの出力レベル平準化回路の実施の形態について、図面に基づいて詳しく説明する。
【００１３】
図１に本発明の出力レベル平準化回路が出力部に設けられた液晶表示装置用ソース・ドライバの回路図を示す。この回路図は、ｎ番目の出力Ｏｎに対応するソース・ドライバＳＤｎに設けられた平準化回路ＬＣｎを示している。平均化配線２２は、ほぼ全ての出力（Ｏ１，Ｏ２，・・・，Ｏｎ，・・・）を接続することにより、この配線にほぼ全出力の平均値Ａveを得るためのものである。この配線２２に接続されるソース・ドライバの外部端子は、液晶表示装置に実装される際に隣のソース・ドライバ・チップの同じ端子と相互に接続され、チップ間のバラツキも吸収する（チップの両端に端子を有するのが望ましい）。
【００１４】
この平均化配線２２と出力線１２ｎとの接続はスイッチＳ１ｎにより行われる。スイッチＳ１ｎのオン（閉）／オフ（開）は、制御信号線２４より入力される制御信号Ａｃとメモリ指定信号線２８ｎから入力されるメモリ指定信号により行われる。具体的には、メモリ指定信号２８ｎを反転（ノット回路３２ｎで行う）した信号と制御信号Ａｃとの論理積（アンド回路３４ｎで行う）で制御されている。ここで、制御信号Ａｃは平準化の各過程のタイミング制御を行う信号であり、メモリ指定信号２８ｎは、アドレス・レジスタＡＲがメモリ（図１ではＭ１ｎ）を指定していることを示す信号である。メモリＭ１ｎがアドレス・レジスタＡＲに指定されておらず（メモリ指定信号はＬレベル）かつ制御信号Ａｃがオン（Ｈレベル）の場合に限り、スイッチＳ１ｎはオンとなり出力線１２ｎは平均化配線２２に接続される。
【００１５】
Ｃｎは出力Ｏｎと平均値Ａveとの電位差を保持するためのキャパシタ（電位差保持手段）である。このキャパシタＣｎの端子ｂは、スイッチＳ３ｎ（第２スイッチ）を介して平均化配線２２に接続されている。スイッチＳ３ｎのオン（閉）／オフ（開）は、メモリ指定信号２８ｎと制御信号Ａｃとの論理積（アンド回路３６ｎで行う）で制御されている。メモリＭ１ｎがアドレス・レジスタＡＲに指定され（メモリ指定信号２８ｎはＨレベル）かつ制御信号Ａｃがオン（Ｈレベル）の場合に限り、スイッチＳ３ｎはオンとなりキャパシタＣｎの端子ｂ側は平均化配線２２に接続される。
【００１６】
また、キャパシタＣｎの端子ａと出力線１２ｎとはスイッチＳ２ｎ（第１スイッチ）を介して接続されている。スイッチＳ２ｎのオン（閉）／オフ（開）は、制御信号線２４より入力される制御信号Ａｃにより制御される。制御信号Ａｃがオン（Ｈレベル）の場合にスイッチＳ２ｎがオンとなって、キャパシタＣｎの端子ａ側が出力線１２ｎに接続される。すなわち、制御信号Ａｃ及びメモリ指定信号がオンの場合に、キャパシタＣｎに出力Ｏｎと平均値Ａｖｅとの電位差が加えられる。
【００１７】
また、キャパシタＣｎの端子ｂ側と出力線１２ｎとはスイッチＳ４ｎを介して接続されている。スイッチＳ４ｎのオン（閉）／オフ（開）は、制御信号線２６より入力される制御信号Ａｃの反転信号（ノット回路３８で反転）により制御される。そのため、制御信号Ａｃがオフ（Ｌレベル）の場合はスイッチＳ４ｎがオンとなって、キャパシタＣｎの端子ｂ側は出力線１２ｎに接続される。また、制御信号Ａｃがオフの場合は、他のスイッチＳ１ｎ，Ｓ２ｎ，Ｓ３ｎはオフの状態になる。そして、キャパシタＣｎの端子ａ側は、出力ドライバＤｎの負入力側に接続されている。そして、制御信号Ａｃがオフの場合に、出力ＯｎにキャパシタＣｎに保持された電位差を加えた電圧が出力ドライバＤｎにフィードバックされる。
【００１８】
ここで、本発明の平準化回路を液晶表示装置用ソース・ドライバの出力部に設けた場合には、従来の出力ドライバの自身へのフィードバック回路は常時開放としておく（図１の端子ｃ，ｄ）。また、アドレス・レジスタＡＲ，データ・バス１４，メモリＭ１ｎ，メモリＭ２ｎ，Ｄ／Ａ変換器Ｔｎ，出力ドライバＤｎ等は従来と同様のものを用いている。
【００１９】
次に、このような液晶表示装置用ソース・ドライバの出力レベル平準化回路を用いて出力レベルの平準化を行う場合について、その動作を説明する。
【００２０】
まず、平準化の確認をしたい出力レベルを決めて、この出力レベルに対応するデータをすべてのＭ１メモリ（Ｍ１１，Ｍ１２，・・・，Ｍ１ｎ，・・・）に格納する。そして、次のタイミングですべてのデータをＭ２に移したときに、水平表示１本分の間だけ制御信号ＡｃをＨレベルに保つ。このとき、アドレス・レジスタＡＲによりｎ番目が指定された場合は、メモリ指定信号２８ｎがＨレベルとなってＳ１ｎはオフ状態となるので、ｎ番目の出力Ｏｎと平均化配線２２間は開放される。逆に、アドレス・レジスタＡＲで指定されていないＯｎ以外の出力はすべて平均化配線２２に接続される。そのため、平均化配線２２の電圧レベルＡveは全出力の平均値とほぼ等しくなる。
【００２１】
また、制御信号Ａｃ及びメモリ指定信号２８ｎがＨレベルであると、スイッチＳ３ｎはオンとなり、キャパシタＣｎの端子ｂ側が平均化配線２２に接続される。さらに、制御信号ＡＣがＨレベルであるので、Ｓ２ｎはオン，Ｓ４ｎはオフ状態となり、出力ドライバＤｎの出力（Ｏｎ）は、自身の負入力側にフィーッドバックされると同時にキャパシタＣｎの端子ａ側に接続される。よって、キャパシタＣｎには、出力ドライバＤｎの出力（Ｏｎ）と平均化配線２２の電圧Ａveとの電位差ΔＶが加えられる。そして、アドレス・レジスタＡＲでｎ番目が指定されなくなると、スイッチＳ３ｎはオフ状態となるので、キャパシタＣｎには先程の電位差ΔＶが保持されたままとなる。また、メモリ指定信号２８ｎがＬレベルになると、スイッチＳ１ｎはオンになり、出力線１２ｎは平均化配線２２に接続される。
【００２２】
このようにして、水平線１本分、すなわち全ての出力（Ｏ１，Ｏ２，・・・，Ｏｎ，・・・）に対するキャパシタ（Ｃ１，Ｃ２，・・・，Ｃｎ，・・・）に平均値Ａveと出力Ｏとの電位差ΔＶが保持された状態で、制御信号ＡｃをＬレベルにする。すると、アドレス・レジスタＡＲによる指定に関係なく、スイッチＳ１ｎ，Ｓ２ｎ，Ｓ３ｎはオフ状態となる。そして、スイッチＳ４ｎのみがオン状態となり、キャパシタＣｎの両端に保持された電位差を出力Ｏｎに加えた電圧が、出力ドライバＤｎにフィードバックされる。このフィードバックにより、ドライバＤｎの出力（Ｏｎ）はキャパシタＣｎに保持された電位差分を打ち消す方向に動き、平均化配線２２に得られている平均電圧Ａveとほぼ同じ電圧で安定する。
【００２３】
これにより、すべての出力（Ｏ１，Ｏ２，・・・，Ｏｎ，・・・）が平準化される。平準化したい出力レベルはどのようなレベルでも自由に選ぶことができるが、中程度の明るさのレベルにおいて平準化すると良い結果が得られる。また、平準化はどのようなタイミングでも行うことができるが、画面の最上部又は最下部或いは画面外のタイミング等で行うことが好ましい。平準化の頻度はキャパシタＣの保持能力により任意に決めることができる。
【００２４】
このようなソース・ドライバの出力レベルを平準化する回路を設けることにより、製造工程での欠陥やバラツキを補正し、結果として歩留まりを向上させ、表示品質を向上させることができる。尚、追加すべき回路は全体に対してわずかであり、この追加回路の欠陥やバラツキによる歩留まり低下は非常に小さいことが期待できる。
【００２５】
以上、本発明に係る液晶表示装置用ソース・ドライバの出力レベル平準化回路の実施例について、図面に基づいて種々説明したが、本発明は図示した出力レベル平準化回路に限定されるものではない。例えば、平均化配線２２と接地電位又は電源線との間に別のキャパシタを接続し、スイッチング・ノイズを含む各種ノイズの影響を低減させることも可能である。この別のキャパシタは任意の位置に設けることができ、また、平均化配線２２に沿った分布容量とすることも可能である。
【００２６】
また、上述の実施例では平準化したいレベルは１つしか選べず、平準化（平均化）したレベルと各出力との差をキャパシタＣｎに保持し、表示に要求される全レベルに対して同一電圧量の補正を行っている。しかし、キャパシタの数を増やして平準化できるレベルを複数とし、表示に要求されるレベルを区分けして、その区分けに応じてキャパシタを選択することにより補正量を切り替えられるように構成すれば、液晶表示装置の表示品質を更に向上させることができる。その他、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良，修正，変形を加えた態様で実施できるものである。
【００２７】
【発明の効果】
本発明の液晶表示装置用ソース・ドライバの出力レベル平準化回路によれば、わずかの回路を追加することにより、液晶表示装置用ソース・ドライバの出力レベルを平準化・均質化することができる。そして、液晶表示装置の表示品質を向上できると共にソース・ドライバ・チップの歩留まりも向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示装置用ソース・ドライバの出力レベル平準化回路のｎ番目の出力部を示す要部拡大回路図である
【図２】従来の液晶表示装置用ソース・ドライバのｎ番目の出力部を示す要部拡大回路図である。
【図３】従来の液晶表示装置用ソース・ドライバの各出力部の出力レベルを示すグラフである。
【符号の説明】
ＳＤｎ：ソース・ドライバ
ＬＣｎ：平準化回路。
Ｃｎ：キャパシタ（電位差保持手段）
Ｓ１ｎ，Ｓ２ｎ，Ｓ３ｎ，Ｓ４ｎ：双方向アナログ・スイッチ
ＡＲ：アドレス・レジスタ
Ｍ１ｎ，Ｍ２ｎ：メモリ
Ｔｎ：デジタル／アナログ変換器
Ｄｎ：出力ドライバ
１２ｎ：出力線
１４：データ・バス
２２：平均化配線
２４，２６：制御信号線
２８ｎ：メモリ指定信号線
３２ｎ，３８：ノット回路
３４ｎ，３６ｎ：アンド回路

Claims

液晶表示装置の表示部を駆動させる、出力が自身へフィードバックされている複数の出力ドライバを備えたソース・ドライバの出力レベルを平準化させる回路であり、
前記複数の出力ドライバの出力の平均値を検出する平均値検出手段と、
前記検出された平均値と前記出力ドライバの出力との電位差を検出する電位差検出手段と、
前記検出された電位差を前記出力ドライバの出力に加えてフィードバックさせるフィードバック手段とを含むことを特徴とする液晶表示装置用ソース・ドライバの出力レベル平準化回路。
前記平均値検出手段が、前記複数の出力ドライバの出力を共通の配線に接続するスイッチを含むことを特徴とする請求項１に記載する液晶表示装置用ソース・ドライバの出力レベル平準化回路。
前記電位差検出手段が、電位差を保持する電位差保持手段と、前記電位差保持手段に前記出力ドライバの出力を接続する第１スイッチと、前記電位差保持手段に前記平均値検出手段の出力を接続する第２スイッチとを含むことを特徴とする請求項１又は請求項２に記載する液晶表示装置用ソース・ドライバの出力レベル平準化回路。
前記電位差保持手段がキャパシタを含み、前記キャパシタの一方の端子に前記第１スイッチが接続され、前記キャパシタの他方の端子に前記第２スイッチが接続されていることを特徴とする請求項３に記載する液晶表示装置用ソース・ドライバの出力レベル平準化回路。
前記フィードバック手段が、前記キャパシタの他方の端子側に前記出力ドライバの出力を接続するスイッチを含み、前記キャパシタの一方の端子が前記出力ドライバにフィードバック接続されていることを特徴とする請求項４に記載する液晶表示装置用ソース・ドライバの出力レベル平準化回路。