JP4314902B2

JP4314902B2 - バーンイン方法

Info

Publication number: JP4314902B2
Application number: JP2003188206A
Authority: JP
Inventors: 保弘登坂; 成中島
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2009-08-19
Anticipated expiration: 2023-06-30
Also published as: JP2005024334A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置を製造する際に行うバーンイン方法に関する。
【０００２】
【従来の技術】
半導体装置を製造する際のバーンインは、通常、半導体装置を専用のバーンインボードのソケットに装着した後、恒温槽内にある通電用コネクタにバーンインボードを接続することにより行われる。バーンインの際に、例えばソケットなどが帯電していると、半導体装置をソケットに装着する時に半導体装置がＥＳＤ（静電気放電）によって破壊されるか、または潜在的なダメージを受けてしまう恐れがある。
【０００３】
半導体装置に対するＥＳＤを防ぐために、例えばイオナイザー（大気をイオン化して電荷を中和させる風を送る装置）を設置してバーンインボードの表面電位を零にする方法も一般的に考えられる。しかし、この方法では電荷除去効率がイオナイザーの能力に左右されるので、充分な時間をかけて電荷を除去しないとＥＳＤが発生する可能性が残るといった問題点がある。
【０００４】
これに対し、例えば特許文献１に開示されているソケット及びバーンインボードでは、ソケットの材料に若干の導電性を持たせ、該ソケットにアース端子を設けることによりソケットに帯電した電荷を逃がす構成となっている。また、同じ特許文献１において、バーンインボードをバーンイン炉に設置する際に、バーンイン炉のコネクタにバーンインボードの対応するコネクタが接触するより以前に、ソケットのアース端子をバーンイン炉のアースに接続する構造のバーンイン炉が開示されている。
【０００５】
【特許文献１】
特開平０５−１２９４８０号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ソケットに帯電した電荷が除去されていても、ソケットを載置する基板に帯電した電荷が残っていると、半導体装置がＥＳＤを受ける可能性がある。基板はソケットにくらべて表面積が大きく、取り扱う際に作業台や作業者等と接触する機会も多いため、作業台や作業者等から電荷が移動して帯電する可能性が高い。従って、特許文献１に開示された方法ではＥＳＤに対する対策が充分ではなく、基板に帯電した電荷を逃がすことが望ましい。
【０００７】
本発明はこのような問題点を鑑みてなされたものであり、バーンインボードの基板に帯電した電荷を除去し、半導体装置をソケットに装着する際の半導体装置へのＥＳＤを効果的に防止できるバーンイン方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記した課題を解決するために、本発明によるバーンイン方法は、半導体装置のバーンイン方法であって、短絡コネクタをバーンインボードの基板に接続して、半導体装置の複数のリードピンに対応して基板上に設けられた複数のパターン配線と、複数のパターン配線に対応して短絡コネクタに設けられ、互いに短絡しているとともに接地されている複数の端子とを電気的に接続させる工程と、バーンインボードの複数のパターン配線と短絡コネクタの複数の端子とを電気的に接続した後、基板上に設けられており複数のパターン配線に電気的に接続されたソケットに半導体装置を装着する工程と、基板の複数のパターン配線とコネクタの複数の端子とを離した後、半導体装置のバーンインを行う工程とを備えることを特徴とする。
【０００９】
上記したバーンイン方法によれば、複数のパターン配線とコネクタの複数の端子とを電気的に接続させることにより、基板に帯電した電荷が複数のパターン配線及びコネクタを介して除去されることとなる。そして、基板に帯電した電荷が除去されてから半導体装置をソケットに装着するので、半導体装置をソケットに装着する際の半導体装置へのＥＳＤを効果的に防止することができる。
【００１０】
また、バーンイン方法は、バーンインボードの複数のパターン配線のうち、バーンインにおいて半導体装置の電極に基準電位を供給するためのパターン配線の面積が他のパターン配線の面積よりも大きいことを特徴としてもよい。これによって、基板に帯電した電荷がパターン配線に集まりやすくなるので、半導体装置へのＥＳＤをより効果的に防止することができる。
【００１１】
また、バーンイン方法は、バーンインボードが、基板を支持するための導電性の支持部材を裏面に有することを特徴としてもよい。これによって、バーンインボードを一時的に作業台などの上に置くような場合に、作業台等からの電荷による基板の帯電を防止できる。
【００１２】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１３】
図１〜図４は、本発明によるバーンイン方法の実施形態を説明するための図である。図１は、本実施形態によるバーンイン方法において使用するバーンインボード１、短絡コネクタ３、及び半導体装置５を示す斜視図である。また、図２〜図４は、本実施形態によるバーンイン方法の各工程を説明するための斜視図である。
【００１４】
図１を参照すると、半導体装置５は、パッケージ５１と、複数のリードピン５３といった複数の電極とを有している。半導体装置５はＤＩＰ（Dual In-line Package）と呼ばれる形状であり、パッケージ５１の両側面に複数のリードピン５３が並んで設けられている。パッケージ５１は、例えばセラミックからなる。また、半導体装置５は、パッケージ５１の内部に、電界効果トランジスタ（Field Effect Transistor：以下ＦＥＴという）を内蔵している。ＦＥＴのゲート電極は、複数のリードピン５３のうちのリードピン５３ａに電気的に接続されている。また、ＦＥＴのドレイン電極及びソース電極は、それぞれリードピン５３ｂ及び５３ｃに電気的に接続されている。
【００１５】
バーンインボード１は、基板１１及びソケット１３を備えている。基板１１は、絶縁性材料からなり、その表面１１ａにパターン配線１５ａ〜１５ｃが設けられている。パターン配線１５ａ〜１５ｃは、それぞれ半導体装置５のリードピン５３ａ〜５３ｃ（すなわちＦＥＴのゲート電極、ドレイン電極、及びソース電極）に対応するパターン配線である。パターン配線１５ａ〜１５ｃは、基板１１上においてソケット１３が載置される位置から基板１１の縁までそれぞれ延びている。また、基板１１は、パターン配線１５ａ〜１５ｃが延びている縁における側面に平板状の突起１７を有している。突起１７には複数の端子１９が設けられており、突起１７は後述する短絡コネクタ３と嵌合するオス側コネクタとして機能する。突起１７の複数の端子１９のうち、端子１９ａ〜１９ｃはパターン配線１５ａ〜１５ｃとそれぞれ電気的に接続されている。
【００１６】
ソケット１３は、半導体装置５のリードピン５３ａ〜５３ｃと、基板１１上のパターン配線１５ａ〜１５ｃとをそれぞれ互いに電気的に接続するための手段である。ソケット１３は、基板１１の表面１１ａ上における所定位置に載置されている。ソケット１３は絶縁性材料からなる直方体状の本体部１３ｂを有しており、本体部１３ｂの一つの面には半導体装置５の複数のリードピン５３を挿入するための挿入口１３ａが設けられている。挿入口１３ａには、半導体装置５のリードピン５３ａ〜５３ｃに接触するための複数のコンタクトピン（図示せず）が設けられており、該複数のコンタクトピンは本体部１３ｂの他の面においてパターン配線１５ａ〜１５ｃとそれぞれ電気的に接続されている。なお、挿入口１３ａに挿入された複数のリードピン５３は、レバー１３ｃを操作することによって挿入口１３ａに固定される。
【００１７】
短絡コネクタ３は、バーンインボード１のパターン配線１５ａ〜１５ｃを互いに短絡するとともに接地するためのコネクタである。短絡コネクタ３は、長方形状のケース３１を有している。ケース３１の一つの側面には、バーンインボード１の突起１７と嵌合する孔３５が設けられている。孔３５には、バーンインボード１の突起１７に設けられた複数の端子１９に接触するための複数の端子３３が設けられており、孔３５は突起１７が挿入されるメス側コネクタとして機能する。短絡コネクタ３の複数の端子３３のうち、端子３３ａ〜３３ｃは、バーンインボード１のパターン配線１５ａ〜１５ｃにそれぞれ対応しており、バーンインボード１の端子１９ａ〜１９ｃにそれぞれ接触するように構成されている。
【００１８】
また、短絡コネクタ３は、端子３３ａ〜３３ｃを互いに短絡するための配線３７を備えている。本実施形態では、配線３７はすべての端子３３を互いに短絡している。配線３７は配線３９を介して接地端４１に短絡されており、これによって端子３３ａ〜３３ｃを含むすべての端子３３が接地されている。
【００１９】
次に、以上の構成を有するバーンインボード１及び短絡コネクタ３を使用して半導体装置５のバーンインを行うためのバーンイン方法を、図２〜図４を参照しながら説明する。
【００２０】
まず、図２に示すように、バーンインボード１の突起１７と短絡コネクタ３の孔３５とを嵌合させることにより、バーンインボード１の端子１９ａ〜１９ｃと短絡コネクタの端子３３ａ〜３３ｃとを、それぞれ互いに接触させる。これにより、バーンインボード１のパターン配線１５ａ〜１５ｃと短絡コネクタ３の端子３３ａ〜３３ｃとが、バーンインボード１の縁においてそれぞれ互いに電気的に接続される。このとき、短絡コネクタ３の端子３３ａ〜３３ｃは配線３７及び３９を介して接地端４１に短絡されているので、バーンインボード１のパターン配線１５ａ〜１５ｃも接地端４１に短絡されることとなる。そのため、基板１１に電荷が帯電している場合には、該電荷がパターン配線１５ａ〜１５ｃを介して接地端４１に移動する。
【００２１】
続いて、半導体装置５をバーンインボード１のソケット１３に装着する。具体的には、半導体装置５の複数のリードピン５３をソケット１３の挿入口１３ａに挿入し、レバー１３ｃ（図１参照）を操作して複数のリードピン５３を挿入口１３ａに固定する。
【００２２】
続いて、バーンインボード１の突起１７を短絡コネクタ３の孔３５から抜くことにより、半導体装置５がソケット１３に装着されたバーンインボード１と短絡コネクタ３とを分離する。そして、図４に示すように、バーンインボード１の突起１７を恒温槽７内部の通電用コネクタ７３に挿入し、バーンインボード１を恒温槽７内にセットする。通電用コネクタ７３はバーンインボードの端子１９ａ〜１９ｃに対応する端子（図示せず）を有しており、これらの端子は配線７５を介して恒温槽７内の通電用電源７７に電気的に接続されている。従って、バーンインボード１の突起１７を通電用コネクタ７３に挿入することにより、バーンインボード１のパターン配線１５ａ〜１５ｃが通電用電源７７に電気的に接続されることとなる。
【００２３】
続いて、恒温槽内の温度を１５０度〜２５０度に設定するとともに、バーンインボード１のパターン配線１５ａとパターン配線１５ｃとの間、及びパターン配線１５ｂとパターン配線１５ｃとの間に通電用電源７７から所定のストレス電圧を印加する。このとき、バーンインボード１のパターン配線１５ｃを通電用電源７７の基準電位（ＧＮＤ）に接続する。こうして、ＦＥＴのゲート電極に電気的に接続されたリードピン５３ａ、及びドレイン電極に電気的に接続されたリードピン５３ｂと、ソース電極に電気的に接続されたリードピン５３ｃとの間に、所定のストレス電圧が印加される。この後、半導体装置５の各リードピンにストレス電圧を所定時間連続して印加することにより、半導体装置５のバーンインを行う。
【００２４】
以上に説明した本実施形態によるバーンイン方法は、以下の効果を有する。すなわち、本実施形態によるバーンイン方法によれば、パターン配線１５ａ〜１５ｃと短絡コネクタ３の端子３３ａ〜３３ｃとをそれぞれ電気的に接続させることにより、基板１１に帯電した電荷がパターン配線１５ａ〜１５ｃ及び短絡コネクタ３を介して接地端４１へ除去されることとなる。そして、基板１１に帯電した電荷が除去された後に、半導体装置５をソケット１３に装着するので、半導体装置５をソケット１３に装着する際の半導体装置５へのＥＳＤを効果的に防止することができる。
【００２５】
また、上記した効果は、耐電圧性の低い半導体装置に対して特に顕著となる。例えば、半導体装置に内蔵された半導体素子がＧａＡｓを材料とするＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)であるような場合、その耐電圧性は例えば耐電圧値−１００Ｖといったように他のＳｉ系半導体装置と比べて低い。これに対して、バーンインボードの基板に何らＥＳＤ対策がなされていない場合には、ＭＥＳＦＥＴを内蔵する半導体装置をソケットに装着する際に例えば−３００Ｖといった大きさのＥＳＤを半導体装置が受け、ＭＥＳＦＥＴが破壊されてしまう可能性がある。本実施形態によるバーンイン方法によれば、このように耐圧性の低い半導体装置のＥＳＤによる破壊を効果的に防止することができる。
【００２６】
なお、バーンインボード１の突起１７を恒温槽７内部の通電用コネクタ７３に挿入する前に、通電用コネクタ７３の全ての端子同士を互いに短絡させるとともに接地させるとよい。このようにすれば、通電用コネクタ７３の各端子がバーンインボード１のパターン配線１５ａ〜１５ｃと同電位となるので、サージによるＦＥＴの破壊を防ぐことができる。
【００２７】
（第１の変形例）
次に、上記した実施形態によるバーンイン方法の第１変形例について説明する。図５は、本変形例によるバーンイン方法において使用されるバーンインボード１ａを示す斜視図である。図５を参照すると、バーンインボード１ａは、基板１１ｃ及びソケット１３を備えている。このうち、ソケット１３の形状及び構成は上記した実施形態と同様なので説明を省略する。また、本実施例におけるバーンインの手順は、上記した実施形態のバーンイン方法（図２〜図４参照）と同様である。
【００２８】
基板１１ｃは、以下の構成を除いて上記した実施形態による基板１１と同様の構成を有している。すなわち、本変形例による基板１１ｃは、上記した実施形態におけるパターン配線１５ｃに代えて、パターン配線１５ｄを備えている。パターン配線１５ｄは、半導体装置のリードピン５３ｃ（すなわちＦＥＴのソース電極）に対応して設けられており、半導体装置５のバーンイン時において通電用電源７７の基準電位（ＧＮＤ）に電気的に接続される。
【００２９】
パターン配線１５ｄは、その面積がパターン配線１５ａ及び１５ｂの面積よりも大きいように形成されている。具体的には、パターン配線１５ａ及び１５ｂがソケット１３から基板１１ｃの縁まで線状に延びているのに対し、パターン配線１５ｄは基板１１ｃの表面１１ａのうち、基板１１ｃの４辺の近傍とパターン配線１５ａ及び１５ｂの近傍とを除く面を覆うように設けられている。また、パターン配線１５ｄは、その一部として、ソケット１３のコンタクトピンには直接接続されていないパターン配線１５ｅを含んでも良い。パターン配線１５ｅは、突起１７の複数の端子１９のうちの端子１９ｄに電気的に接続されており、端子１９ｄには半導体装置５のバーンインの際に端子１９ｄと同じ基準電位（ＧＮＤ）が供給される。
【００３０】
本変形例によるバーンイン方法は、上記した実施形態の効果に加えて、さらに次の効果を有する。すなわち、本変形例によるバーンイン方法に使用されるバーンインボード１ａでは、パターン配線１５ｄ（及び１５ｅ）の面積がパターン配線１５ａ及び１５ｂの面積よりも大きいので、基板１１ｃに帯電した電荷が、パターン配線１５ｄ（及び１５ｅ）に集まり易くなって除去され易くなる。従って、本変形例によるバーンイン方法によれば、半導体装置５へのＥＳＤをより効果的に防止することができる。
【００３１】
また、本変形例によるバーンイン方法によれば、バーンインにおいてＦＥＴのソース電極に基準電位（ＧＮＤ）を供給するためのパターン配線１５ｄの面積が大きいので、ＦＥＴにストレス電圧を印加する際のＦＥＴの発振を防止することも可能となる。
【００３２】
（第２の変形例）
次に、上記した実施形態によるバーンイン方法の第２変形例について説明する。図６は、本変形例によるバーンイン方法において使用されるバーンインボード１ｂを示す斜視図である。また、図７は、図６に示したバーンインボード１ｂの底面図である。図６及び図７を参照すると、バーンインボード１ｂは、基板１１ｄ、ソケット１３、及び支持部材２１を備えている。このうち、ソケット１３の形状及び構成は上記した実施形態と同様であり、基板１１ｄの形状及び構成はパターン配線１５ｆを除いて上記した第１変形例と同様である。また、本実施例におけるバーンインの手順は、上記した実施形態のバーンイン方法（図２〜図４参照）と同様である。
【００３３】
基板１１ｄは、第１変形例の基板１１ｃにおいて、さらにパターン配線１５ｆを有している。パターン配線１５ｆは、基板１１ｄの裏面１１ｂの略全面に設けられており、端子１９ｃまたは１９ｄに電気的に接続されている。また、支持部材２１は、バーンインボード１ｂ以外の物体（例えば作業台など）に基板１１ｄが接触することを防ぐために、基板１１ｄを裏面１１ｂにおいて支持するための手段である。支持部材２１は、導電性材料からなり、例えば矩形の枠状に形成されている。支持部材２１は、基板１１ｄの裏面１１ｂに設けられており、パターン配線１５ｆと電気的に接続されている。そして、半導体装置５のバーンインを行う際に、例えば作業者が作業台上にバーンインボード１ｂを置く場合、作業者は支持部材２１が作業台に接するように置く。なお、支持部材２１の形状はこれに限らず、様々な形状とすることができる。
【００３４】
本変形例によるバーンイン方法は、上記した実施形態の効果に加えて、さらに次の効果を有する。すなわち、本変形例によるバーンイン方法によれば、作業者がバーンインボード１ｂを一時的に作業台などの上に置くような場合に、作業台と基板１１ｄとの間に一定の距離をあけることができるので、作業台等からの電荷による基板１１ｄの帯電を防止することができる。また、基板１１ｄに帯電した電荷を、パターン配線１５ｆから支持部材２１を介して作業台上の導電性マット等へ逃がすことも可能となる。
【００３５】
本発明によるバーンイン方法は、上記した実施形態及び変形例に限られるものではなく、様々な変形が可能である。例えば、上記した実施形態及び実施例においては、半導体装置がＦＥＴを内蔵しているが、半導体装置はＦＥＴに限らず、他の様々な半導体素子を内蔵していてもよい。
【００３６】
【発明の効果】
本発明によるバーンイン方法によれば、バーンインボードの基板に帯電した電荷を除去し、半導体装置をソケットに装着する際の半導体装置へのＥＳＤを効果的に防止できる。
【図面の簡単な説明】
【図１】実施形態によるバーンイン方法において使用するバーンインボード、短絡コネクタ、及び半導体装置を示す斜視図である。
【図２】実施形態によるバーンイン方法の各工程を説明するための斜視図である。
【図３】実施形態によるバーンイン方法の各工程を説明するための斜視図である。
【図４】実施形態によるバーンイン方法の各工程を説明するための斜視図である。
【図５】第１変形例によるバーンイン方法において使用されるバーンインボードを示す斜視図である。
【図６】第２変形例によるバーンイン方法において使用されるバーンインボードを示す斜視図である。
【図７】図６に示したバーンインボードの底面図である。
【符号の説明】
１、１ａ、１ｂ…バーンインボード、３…短絡コネクタ、５…半導体装置、７…恒温槽、１１、１１ｃ、１１ｄ…基板、１１ａ…表面、１１ｂ…裏面、１３…ソケット、１３ａ…挿入口、１３ｂ…本体部、１３ｃ…レバー、１５ａ〜１５ｆ…パターン配線、１７…突起、１９、１９ａ〜１９ｄ…端子、２１…支持部材、３１…ケース、３３、３３ａ〜３３ｃ…端子、３５…孔、３７、３９…配線、４１…接地端、５１…パッケージ、５３、５３ａ〜５３ｃ…リードピン、７３…通電用コネクタ、７５…配線、７７…通電用電源。

Claims

半導体装置のバーンイン方法であって、
短絡コネクタをバーンインボードの基板に接続して、前記半導体装置の複数のリードピンに対応して前記基板上に設けられた複数のパターン配線と、前記複数のパターン配線に対応して前記短絡コネクタに設けられ、互いに短絡しているとともに接地されている複数の端子とを電気的に接続させる工程と、
前記基板の前記複数のパターン配線と前記短絡コネクタの前記複数の端子とを電気的に接続した後、前記基板上に設けられており前記複数のパターン配線に電気的に接続されたソケットに前記半導体装置を装着する工程と、
前記基板の前記複数のパターン配線と前記短絡コネクタの前記複数の端子とを離した後、前記半導体装置のバーンインを行う工程と
を備えることを特徴とするバーンイン方法。
前記基板の前記複数のパターン配線のうち、前記バーンインにおいて前記半導体装置の電極に基準電位を供給するためのパターン配線の面積が他のパターン配線の面積よりも大きいことを特徴とする請求項１に記載のバーンイン方法。