JP4311771B2

JP4311771B2 - Manufacturing method of semiconductor device

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Publication number: JP4311771B2
Application number: JP30783596A
Authority: JP
Inventors: 一英阿部
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1996-11-19
Filing date: 1996-11-19
Publication date: 2009-08-12
Anticipated expiration: 2016-11-19
Also published as: JPH10150039A

Description

【０００１】
本発明は、メタル等の配線材料を用いた配線構造を有する半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の高集積化により、配線の微細化もますます進みつつある。０．１８［μｍ］ルール以降のＬＳＩ配線では、配線の電流密度が高くなるため、従来のＡｌ（アルミニウム）合金系配線ではもはやエレクトロマイグレーション（Electromigration、以下、ＥＭと称する）耐性の限界が予想される。また、高速動作を要求されるロジックデバイスでは、配線の抵抗と容量に起因する信号遅延が問題となると予想され、配線材料を低抵抗化する必要があり、これを解決するために、Ａｌ合金系配線から、低抵抗かつ高融点を有するＣｕ（銅）を使った配線を実用化する研究が盛んに行なわれている。
【０００３】
Ｃｕ配線のＥＭ耐性に関しては、文献「Extend Abstracts of the 1995 International Conference on Solid State Devices and Materials,Osaka,1995,pp.94-96」に記載されているように、Ａｌ合金系配線よりも寿命が長いことが明らかになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記文献において得られたＣｕ配線のＥＭ活性化エネルギーは０．８〜０．９［ｅＶ］程度であり、これは文献「Thin Solid Films 262(1995)135-141 」に記載されているＣｕのグレインバンダリー拡散および格子拡散の活性化エネルギーである１．２［ｅＶ］および２．３［ｅＶ］と比較すると、小さい値である。つまり、この事実はＣｕ配線のＥＭがグレインバンダリー拡散、あるいは格子拡散によって主に支配されているわけではないということを示唆している。残るＣｕの拡散形態は、表面拡散と界面拡散である。しかしながら、表面拡散は、先ほどのＣｕ配線の活性化エネルギーには重要な影響を与えていないと考えられている。なぜならば、Ｃｕ配線のＥＭの活性化エネルギーは、その配線上に保護膜がある場合とない場合のいずれにおいても低い値を示すからである。以上の説明から、グレインバンダリー拡散、格子拡散、表面拡散のいずれもＣｕ配線のＥＭの支配的な要因ではないと考えられる。従って、残る界面拡散がＥＭの重要なパラメータであると考えられる。
【０００５】
本発明は、界面拡散の活性化エネルギーを高くすることにより、配線のＥＭ耐性の向上を図ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明の半導体素子の製造方法は、半導体基板上に下地層を形成する工程と、前記下地層内に溝を形成する工程と、基板温度を３８０℃に設定し、ＴＥＯＳに対するＯ_３の流量比を２．５よりも小さく設定してＴＥＯＳとＯ_３とを反応させるＣＶＤ法を用いて、前記下地層内に形成される前記溝内に凹凸形状の高低差が１０ｎｍ〜３０ｎｍの粗面を有するＴＥＯＳ／Ｏ_３−ＳｉＯ_２膜を形成し、該ＴＥＯＳ／Ｏ_３−ＳｉＯ_２膜上に導電層を積層して下層膜を形成する工程と、前記溝内に形成された前記下層膜の表面をＡｒイオンで逆スパッタ処理し、前記下層膜に粗表面を形成する工程と、前記溝内に形成された前記下層膜の前記粗表面上に銅を主材料とする配線層を形成する工程であって、Ａｒガスを用いたスパッタ法により形成する該配線層を形成する工程と、前記配線層を１０^−１０ｔｏｒｒの真空中で熱処理を行うことにより、前記溝を前記配線層で埋め込む工程とを有することを特徴とする。
【００３１】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態の半導体素子の配線形成工程を示す断面図である。ここでは、半導体素子としてＤＲＡＭを仮定する。まず、図１（Α）に示すように、配線を形成したい下地基板１１として、半導体基板１３上に中間絶縁膜１５を備えたものを用い、セル部と周辺部のグローバルな平坦化のために、化学的機械研磨（Chemical Mecanical Polishing、以下、ＣＭＰと称する）法により、中間絶縁膜１５を所定量研磨する。
【００３２】
次に図１（Ｂ）に示すように、公知のリソグラフィ技術およびエッチング技術により、中間絶縁膜１５の配線形成予定領域（配線パターンに対応する領域）に溝１９を形成する。
【００３３】
次に図１（Ｃ）に示すように、溝１９が形成された下地基板１１に、ＴＥＯＳ（Tetraethoxysilane ）とＯ₃を反応させるＣＶＤ法により、表面に凹凸を有するＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１を形成する。ここでは、基板（下地基板１１）温度３８０［℃］、Ｏ₃／ＴＥＯＳ流量比＝２．５という成膜条件で、１５０［ｎｍ］の膜厚に形成する。ＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１の表面凹凸の度合は、基板温度あるいはΟ₃濃度を調整することにより制御可能である。基板温度を上記の３８０［℃］よりも高温あるいは低温に設定することにより表面凹凸は大きくなる。また、Ｏ₃／ＴＥＯＳ流量比を上記より小さくすることによっても表面凹凸は大きくなる。尚、このＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１は、下層膜における絶縁膜に相当する。
【００３４】
次に図１（Ｄ）に示すように、ＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１の形成が済んだ下地基板１１上に、ＷＮ_x薄膜（タングステン窒化膜）２３を形成する。ここでは、指向性を高めたスパッタ法により、２０［ｎｍ］の膜厚に形成する。このＷＮ_x薄膜２３は、このあとに形成する配線材料の拡散防止層および密着層としての機能を有する。またＷＮ_x薄膜２３の表面は、ＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１の表面凹凸を反映して粗面となる。尚、このＷＮ_x薄膜２３は、下層膜における導電膜に相当し、ＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１とともに下層膜を構成する。この下層膜表面は、例えば、凹部と凸部の高低差が１０〜３０［ｎｍ］の粗面であるものとする。上記の導電膜としては、上記のＷＮ_x膜の他に、スパッタ法やＣＶＤ法により形成されたＷ（タングステン）、Ｔｉ（チタン）、Ｔａ（タンタル）、等の金属膜、あるいはスパッタ法やＣＶＤ法により形成されたＴｉＮ（チタン窒化物）、ＴａＮ_x（タンタル窒化物）等の金属窒化膜、あるいはこれらの金属膜とこれらの金属窒化膜の積層膜を用いても良い。
【００３５】
次に、ＷＮ_x薄膜２３の形成が済んだ下地１１上に、配線材料となるＣｕ薄膜２５Ｘを形成する。ここでは、Ａｒガスを用いたスパッタ法により、下地基板１１を加熱せず、パワー８［ｋＷ］、Ａｒ圧力０．８［ｍｔｏｒｒ］というスパッタ条件で、５００［ｎｍ］の膜厚に形成する。
【００３６】
次に図１（Ｅ）に示すように、Ｃｕ薄膜２５Ｘの形成が済んた下地基板１１に対して、スパッタ装置の成膜室から出すことなく、超高真空中（ここでは、１０^-10 ［ｔｏｒｒ］程度の真空中）で熱処理を行い、Ｃｕ薄膜２５Ｘをリフローさせる。これにより、内面にＷＮ_x薄膜２３が形成された溝１９を、配線材料であるＣｕで埋め込こむことができる。ここで、Ｃｕのリフロー処理を超高真空中で行ったのは、Ｃｕ表面を自由表面に近い形に保つことにより、Ｃｕ表面の拡散、すなわちＣｕのリフローを促進させるためである。
【００３７】
最後に図１（Ｆ）に示すように、溝１９の内部以外に形成されたＷＮ_x薄膜２３およびＣｕ薄膜２５Ｘを除去する（これらの膜は導電性を有するので除去する必要がある）。ここでは、ＣＭＰ法を用いる。使用するスラリー（研磨粉）はΑｌ₂Ｏ₃ベースであり、Ｈ₂Ο₂と上記のスラリーとを３：１の割合で混合する。キャリアのダウンフォースは３［ｐｓｉ］、キャリアおよびテーブルスピードはそれぞれ３０、２０［ｒｐｍ］とする。ＷＮ_x薄膜２３およびＣｕ薄膜２５の不要部分の除去が済むと、溝１９において、粗面を有する下層膜（ＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１とＷＮ_x薄膜２３）上にＣｕ配線２５を形成した配線構造を得る。
【００３８】
下層膜であるＷＮ_x薄膜２３の表面凹凸が大きくなると、Ｃｕ配線２５Ｘが凝集しにくくなることが実験により確認されている。図２は上記実験において作成した試料の断面図である。第１の試料の作成手順は、ＢＰＳＧ膜２１（図１の中間絶縁膜１５に相当する）上に、スパッタ法により膜厚１００［ｎｍ］のＷ膜２３ａを成膜し、この上にスパッタ法により１００［ｎｍ］のＣｕ膜２５ａを成膜し、Ｃｕ膜２５ａを成膜してからスパッタ室の真空を破ることなく、４５０［℃］で３０分間熱処理を施すものである。また第２の実験試料は、上記第１の実験試料と同様にしてＷ膜２３ａを成膜してから、このＷ膜２３ａの表面をＡｒイオンで逆スパッタ処理し、次に上記第１の実験試料と同様にして、Ｃｕ膜２５ａの成膜および熱処理を施すものである。これら第１および第２の試料、すなわち逆スパッタ処理なし／逆スパッタ処理ありの試料について、Ｃｕ膜２５ａ成膜前のＷ膜２３ａ表面を原子間力顕微鏡（ＡＦＭ）で観察し、またＣｕ膜２５ａの表面を光学顕微鏡で観察した。
【００３９】
図３は上記の実験試料におけるＣｕ膜２５ａ成膜前のＷ膜２３ａ表面の原子間力顕微鏡写真であり、（Ａ）は逆スパッタ処理なしのＷ膜の表面、（Ｂ）は逆スパッタ処理したＷ膜の表面を示す。また図４は上記の実験試料におけるＣｕ膜２５ａ表面の光学顕微鏡写真であり、（Ａ）は逆スパッタ処理なしのＷ膜を下層膜とするＣｕ膜の表面、（Ｂ）は逆スパッタ処理したＷ膜を下層膜とするＣｕ膜の表面を示す。図３において、逆スパッタ処理をしたＷ膜表面は、逆スパッタ処理をしていないＷ膜表面よりも凹凸が大きい。図４において、逆スパッタ処理なしのＷ膜を下層膜とするＣｕ膜の表面には、Ｃｕ原子の凝集により生じた穴部が認められるが、逆スパッタ処理したＷ膜を下層膜とするＣｕ膜の表面には、上記の穴部は認められない。図３および図４から、下層膜であるＷ膜の表面凹凸が大きいほうが、Ｃｕ膜におけるＣｕ原子の凝集を抑制できることが判る。Ｃｕ原子の移動が抑制されるということは、Ｃｕ膜の、下層膜との界面における界面拡散の活性化エネルギーが高くなったことを意味する。
【００４０】
このように第１の実施形態によれば、下地基板１１の配線形成予定領域に形成された溝１９に、粗面を有するＴＥＯＳ／Ｏ₃−ＳｉΟ₂膜２１とＷＮ_x薄膜２３からなる下層膜を形成し、この下層膜の上にＣｕ配線２５を形成することにより、Ｃｕ配線２５の界面拡散の活性化エネルギーを高めることができるので、配線のＥＭ耐性を向上させることができる。また、比抵抗を上昇させない程度の不純物を添加することで、さらに配線のＥＭ耐性を向上させることができる。
【００４１】
第２の実施形態
上記第１の実施形態では、下地基板の中間絶縁膜上に表面凹凸の大きな絶縁膜を形成し、それをＣｕ配線の下層膜を形成する導電膜（ＷＮ_x薄膜）の表面凹凸に反映させていた。しかし、表面凹凸を直接制御した下層膜上にＣｕ薄膜を形成することによっても、同様にＥＭ耐性を向上させることができる。
【００４２】
図５は本発明の第２の実施形態の半導体素子の配線形成工程を示す断面図である。まず、図５（Α）に示すように、上記第１の実施形態と同様に、配線を形成したい下地基板１１として、半導体基板１３上に中間絶縁膜１５を備えたものを用い、ＣＭＰ法により中間絶縁膜１５を所定量研磨し、この中間絶縁膜１５の配線形成予定領域（配線パターンに対応する領域）に溝１９を形成する。
【００４３】
次に、溝１９が形成された下地基板１１に、表面に凹凸を有するＴｉＮ薄膜３９を形成する。ここでは、ＴＤＥＡＴ（Tetrakis(diethylamido)titanium）ソースを用いたＣＶＤ法を用い、バブリング容器の温度１３０［℃］、基板温度４００［℃］、ＮＨ₃の流量６［ｓｃｃｍ］、チャンバー圧力１［ｔｏｒｒ］という成膜条件で、２０［ｎｍ］の膜厚に形成する。このＴｉＮ薄膜３９は、このあとに形成する配線材料の拡散防止層および密着層としての機能を有する。このとき、基板温度を調整することにより、ＴｉＮ薄膜３９の表面凹凸の度合を制御することができる。基板温度を上記の４００［℃］よりも高くすることにより、表面凹凸はさらに大きくなる。尚、このＴｉＮ薄膜３９は、粗表面を有する導電膜からなる下層膜に相当する。この下層膜表面は、例えば、凹部と凸部の高低差が１０〜３０［ｎｍ］の粗面であるものとする。また上記の下層膜としては、上記のＴｉＮ膜の他に、Ｗ、Ｔｉ、Ｔａ、等の金属膜、あるいはこれらの金属の窒化膜、あるいはこれらの金属膜とこれらの金属窒化膜の積層膜を用いても良い。
【００４４】
次に図５（Ｂ）に示すように、ＴｉＮ薄膜３９の形成が済んだ下地基板１１上に、配線材料となるＣｕ薄膜４１Ｘを形成する。ここでは上記第１の実施形態と同様にスパッタ法を用いる。
【００４５】
次に図５（Ｃ）に示すように、Ｃｕ薄膜４１Ｘの形成が済んた下地基板１１に対し、上記第１の実施形態と同様の超高真空中での熱処理を施し、Ｃｕ薄膜４１Ｘをリフローさせる。これにより、内面にＴｉＮ薄膜３９が形成された溝１９をＣｕで埋め込こむ。
【００４６】
最後に図５（Ｄ）に示すように、溝１９の内部以外に形成されたＴｉＮ薄膜３９およびＣｕ薄膜４１Ｘを除去する。ここでは、上記第１の実施形態と同様にＣＭＰ法を用いる。ＴｉＮ薄膜３９およびＣｕ薄膜４１Ｘの不要部分の除去が済むと、溝１９において、粗面を有する下層膜（ＴｉＮ薄膜３９）上にＣｕ配線４１を形成した配線構造を得る。
【００４７】
このように上記第２の実施形態によれば、下地基板１１の配線形成予定領域に形成された溝１９に、粗面を有するＴｉＮ膜３９を形成し、このＴｉＮ膜３９の上にＣｕ配線４１を形成することにより、Ｃｕ配線４１の界面拡散の活性化エネルギーを高めることができるので、配線のＥＭ耐性を向上させることができる。さらに、ＴｉＮ膜３９の表面凹凸を制御してＣｕ配線４１との界面凹凸を直接的に制御することにより、上記第１の実施形態のような絶縁膜の表面凹凸による間接的な制御に比べて、界面の凹凸度合を細かく制御することができるので、配線のＥＭ耐性が最良となるように容易に設定できる。
【００４８】
第３の実施形態
上記第１の実施形態で示した表面凹凸を有する絶縁膜と、上記第２の実施形態で示した表面凹凸有する導電膜とを積層してＣｕ配線の下層膜とすることにより、さらなるＣｕ配線のＥＭ耐性の向上を実現できる。
【００４９】
図６は本発明の第３の実施形態の半導体素子の配線構造を示す断面図であり、この配線構造は以下のようにして形成されたものである。
【００５０】
上記第１の実施形態と同様にして、半導体基板１３上に中間絶縁膜１５を備えた下地基板１１を用い、研磨した中間絶縁膜１５に溝１９を形成し、表面に凹凸を有するＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１を形成する。次に、ＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１の形成が済んだ下地基板１１上に、表面に凹凸を有するＴｉＮ薄膜３９を形成する。ここでは、上記第２の実施形態と同様にＣＶＤ法により成膜する。次に、ＴｉＮ薄膜３９の形成が済んだ下地基板１１上にＣｕ薄膜を形成し、このＣｕ薄膜を超高真空中での熱処理によりリフローさせ、溝１９の内部以外に形成されたＴＥＯＳ／Ο₃−ＳｉＯ₂膜２１、ＴｉＮ薄膜３９、およびＣｕ薄膜を除去して、粗面（例えば、凹部と凸部の高低差が１０〜３０［ｎｍ］の粗面）を有する下層膜（ＴＥＯＳ／Ο₃−ＳｉＯ₂膜および２１ＴｉＮ薄膜３９）上にＣｕ配線６５を形成した配線構造を得る。
【００５１】
このように第３の実施形態によれば、下地基板１１の配線形成予定領域に形成した溝１９に、粗面を有するＴＥＯＳ／Ｏ₃−ＳｉΟ₂膜２１と粗面を有するＴｉＮ膜３９とからなる下層膜を形成し、この下層膜の上にＣｕ配線６５を形成することにより、Ｃｕ配線６５の界面拡散の活性化エネルギーを高めることができるので、配線のＥＭ耐性を向上させることができる。また、絶縁膜による間接的な表面凹凸制御と導電膜による直接的な表面凹凸制御を組み合わせて、下層膜の表面凹凸の度合いを制御することにより、より幅広く界面凹凸を制御することができる。
【００５２】
第４の実施形態
上記第１〜第３の実施形態では、下地基板の中間絶縁膜に溝を形成し、その溝内に埋め込み配線を形成した。しかしながら、一般的にはドライエッチングによる配線形成が行われている。ここでは、ドライエッチングによりＣｕ配線を形成する場合について説明する。
【００５３】
図７は本発明の第４の実施形態の半導体素子の配線形成工程を示す断面図である。まず、図７（Α）に示すように、配線を形成したい下地基板７１として、半導体基板１３上に中間絶縁膜７５を備えたものを用い、セル部と周辺部のグローバルな平坦化のために、ＣＭＰ法により中間絶縁膜７５を所定量研磨する。
【００５４】
次に図７（Ｂ）に示すように、粗面を有する膜厚ＴＥＯＳ／Ｏ₃−ＳｉＯ₂膜７７を形成する。ここでは、上記第１の実施形態と同様にＣＶＤ法により、８００［ｎｍ］の膜厚に成膜する。このとき、一度に８００［ｎｍ］成膜する他に、４００［ｎｍ］ずつ２回成膜を行う、あるいは２００［ｎｍ］ずつ４回成膜を行うなど、分割成膜を行っても良い。分割成膜を行うことにより、さらに表面凹凸の大きなＴＥＯＳ／Ｏ₃−ＳｉＯ₂膜が得られる。尚、ＴＥＯＳ／Ｏ₃−ＳｉＯ₂膜７７は、下層膜における絶縁膜に相当する。
【００５５】
次に図７（Ｃ）に示すように、公知のリソグラフィ技術およびエッチンク技術により、配線形成予定領域に応じた位置に、半導体基板１３に達するコンタクトホール７９を形成する。
【００５６】
次に、コンタクトホール７９を形成した下地基板７１上に、Ｔｉ薄膜８１およびＴｉＮ薄膜８３を積層形成する。ここでは、指向性を高めたスパッタ法により、Ｔｉ薄膜８１およびＴｉＮ薄膜８３をそれぞれ１０［ｎｍ］、５０［ｎｍ］の膜厚に形成する。Ｔｉ薄膜８１は、低抵抗コンタクトを得るためのシリサイド層を形成する機能を有する。またＴｉＮ薄膜８３は、このあとに形成する配線材料の拡散防止層および密着層としての機能を有する。またＴｉＮ薄膜８３の表面は、ＴＥＯＳ／Ο₃−ＳｉＯ₂膜７７の表面凹凸を反映して粗面となる。尚、Ｔｉ薄膜８１とＴｉＮ薄膜８３の積層膜は、下層膜における導電膜に相当し、この導電膜とＴＥＯＳ／Ｏ₃−ＳｉＯ₂膜７７からなる絶縁膜とは、下層膜に相当する。この下層膜は、例えば、凹部と凸部の高低差が１０〜３０［ｎｍ］の粗面を有するものとする。また上記の導電膜としては、Ｔｉ／ＴｉＮ積層膜の他に、Ｗ、Ｔｉ、Ｔａ、等の金属膜、あるいはこれらの金属の窒化膜、あるいはこれらの金属膜とこれらの金属窒化膜の積層膜を用いても良い。
【００５７】
次に図７（Ｄ）に示すように、Ｔｉ薄膜８１およびＴｉＮ薄膜８３の形成が済んだ下地基板７１上に、コンタクトホール径の１．５倍のＣｕ薄膜を形成する。ここでは、ＣＶＤ法により成膜し、気相温度６０［℃］、Ａｒキャリアの流量１００［ｓｃｃｍ］、基板温度１８０［℃］、チャンバー圧力１［ｔｏｒｒ］という成膜条件を用いる。これにより、内面にＴｉ薄膜８１およびＴｉＮ薄膜８３が形成されたコンタクトホール７９は、Ｃｕで充填される。
【００５８】
最後に、Ｃｕ薄膜が形成された下地基板７１上に、スパッタ法により膜厚５０［ｎｍ］のＴｉＮ薄膜８７を成膜し、公知のリソグラフィ技術およびエッチング技術により、配線パターン形成予定領域以外に形成されている、ＴｉＮ薄膜８７、Ｃｕ薄膜、ＴｉＮ薄膜８３、およびＴｉＮ薄膜８１を除去し、配線パターン形成領域において、粗面を有する下層膜（粗面を有するＴＥＯＳ／Ｏ₃−ＳｉＯ₂膜７７に、Ｔｉ薄膜８１とＴｉＮ薄膜８３とを積層したもの）上にＣｕ配線８５およびＴｉＮ薄膜８７を形成した配線構造を得る。尚、ＴＥＯＳ／Ｏ₃−ＳｉＯ₂膜７７は絶縁性を有するので、配線パターン形成予定領域以外において必ずしも除去する必要はない。
【００５９】
このように第４の実施形態によれば、下地基板７１に、粗面を有するＴＥＯＳ／Ｏ₃−ＳｉΟ₂膜７７からなる絶縁膜と、Ｔｉ膜８１およびＴｉＮ膜８３からなる導電膜とを積層して下層膜を形成し、この下層膜の上にＣｕ薄膜を形成し、Ｃｕ薄膜と導電膜とをパターニングして、配線形成予定領域に、粗面を有する下層膜を形成し、この下層膜の上にＣｕ配線８５を形成することにより、Ｃｕ配線８５の界面拡散の活性化エネルギーを高めることができるので、配線の比抵抗を上昇させることなく、配線のＥＭ耐性を向上させることができる。さらに、ＴＥＯＳ／Ｏ₃−ＳｉΟ₂膜７７の膜厚に、上記第１の実施形態のような制約（所定の溝幅を確保するための制約）がないので、膜厚や成膜分割回数を変えることで、より幅広い表面凹凸度合いの制御ができる。
【００６０】
第５の実施形態
ここでは、ドライエッチングによりＣｕ配線を形成する場合で、配線材料の下層膜となる導電膜の表面凹凸を直接制御する場合について説明する。
【００６１】
図８は本発明の第５の実施形態の半導体素子の配線形成工程を示す断面図である。まず、図８（Α）に示すように、配線を形成したい下地基板９１として、半導体基板１３上に中間絶縁膜９５を備えたものを用いる。
【００６２】
次に図８（Ｂ）に示すように、公知のリソグラフィ技術およびエッチンク技術により、配線パターン形成予定領域に応じた位置に、半導体基板１３に達するコンタクトホール９７を形成する。
【００６３】
次に、コンタクトホール７９を形成した下地基板９１上に、Ｔｉ薄膜９９と表面に凹凸を有するＴｉＮ薄膜１０１とを積層形成する。ここでは、ＴＤＥＡＴソースを用いたＣＶＤ法により、Ｔｉ薄膜９９およびＴｉＮ薄膜１０１をそれぞれ１０［ｎｍ］、５０［ｎｍ］の膜厚に形成する。Ｔｉ薄膜９９は、低抵抗コンタクトを得るためのシリサイド層を形成する機能を有する。またＴｉＮ薄膜１０１は、このあとに形成する配線材料の拡散防止層および密着層としての機能を有する。このとき、基板温度を制御することにより、Ｔｉ薄膜９９およびＴｉＮ薄膜１０１の表面凹凸の度合を制御することができる。尚、Ｔｉ薄膜９９とＴｉＮ薄膜１０１の積層膜は、粗面を有する導電膜からなる下層膜に相当する。この下層膜は、例えば、凹部と凸部の高低差が１０〜５０［ｎｍ］の粗面を有するものとする。また上記の下層膜としては、Ｔｉ／ＴｉＮ積層膜の他に、Ｗ、Ｔｉ、Ｔａ、等の金属膜、あるいはこれらの金属の窒化膜、あるいはこれらの金属膜とこれらの金属窒化膜の積層膜を用いても良い。
【００６４】
次に図８（Ｃ）に示すように、Ｔｉ薄膜９９およびＴｉＮ薄膜１０１の形成が済んだ下地基板９１上に、ＣＶＤ法により、コンタクトホール径の１．５倍のＣｕ薄膜を形成する。ここでは、上記第４の実施形態と同じＣＶＤ条件を用いる。これにより、内面にＴｉ薄膜９９およびＴｉＮ薄膜１０１が形成されたコンタクトホール７９は、Ｃｕで充填される。
【００６５】
最後に、Ｃｕ薄膜が形成された下地基板９１上に、スパッタ法により膜厚５０［ｎｍ］のＴｉＮ膜８７を成膜し、公知のリソグラフィ技術およびエッチング技術により、配線パターン形成予定領域以外に形成されている、ＴｉＮ薄膜８７、Ｃｕ薄膜、ＴｉＮ薄膜１０１、およびＴｉＮ薄膜９９を除去し、配線パターン形成領域において、粗面を有する下層膜（Ｔｉ薄膜９９とＴｉＮ薄膜１０１の積層膜）上にＣｕ配線１０３およびＴｉＮ薄膜８７を形成した配線構造を得る。
【００６６】
このように第５の実施形態によれば、下地基板９１に、Ｔｉ膜９９と粗面を有するＴｉＮ膜１０１とを積層した導電膜からなる下層膜を形成し、この下層膜の上にＣｕ薄膜を形成し、Ｃｕ薄膜と下層膜とをパターニングして、配線形成予定領域に、粗面を有する下層膜を形成し、この下層膜の上にＣｕ配線１０３を形成することにより、Ｃｕ配線１０３の界面拡散の活性化エネルギーを高めることができるので、配線の比抵抗を上昇させることなく、配線のＥＭ耐性を向上させることができる。さらに、ＴｉＮ膜１０１膜の表面凹凸を制御してＣｕ配線１０３との界面凹凸を直接的に制御することにより、絶縁膜の表面凹凸による間接的な制御に比べて、界面の凹凸度合を細かく制御することができるので、配線のＥＭ耐性が最良となるように容易に設定できる。
【００６７】
第６の実施形態
ドライエッチングにより配線を形成する場合についても、上記第３の実施形態と同様に、表面凹凸を有する絶縁膜と凹凸有する導電膜とを積層してＣｕ配線の下層膜とすることが考えられる。
【００６８】
図９は本発明の第６の実施形態の半導体素子の配線構造を示す断面図であり、この配線構造は以下のようにして形成されたものである。
【００６９】
上記第４の実施形態と同様にして、半導体基板１３上に中間絶縁膜７５を備えた下地基板７１を用い、研磨した中間絶縁膜７５上に、表面凹凸を有するＴＥＯＳ／Ο₃−ＳｉＯ₂膜７７を形成してから、半導体基板１３に達するコンタクトホール７９を形成する。次に、上記第５の実施形態と同様にして、コンタクトホール７９を形成した下地基板７１上に、Ｔｉ薄膜９９および粗面を有するＴｉＮ薄膜１０１を積層形成し、さらにコンタクトホール径の１．５倍のＣｕ薄膜を形成してコンタクトホール７９をＣｕで充填し、この上にＴｉＮ膜８７を成膜する。最後に、配線形成予定領域以外に形成されている、ＴｉＮ薄膜８７、Ｃｕ薄膜、ＴｉＮ薄膜１０１、およびＴｉＮ薄膜９９を除去し、配線形成領域において、粗面（例えば、凹部と凸部の高低差が１０〜３０［ｎｍ］の粗面）を有する下層膜（ＴＥＯＳ／Ο₃−ＳｉＯ₂膜７７、Ｔｉ薄膜９９、およびＴｉＮ薄膜１０１）上にＣｕ配線１１５およびＴｉＮ薄膜８７を形成した配線構造を得る。
【００７０】
このように第６の実施形態によれば、下地基板７１に、粗面を有するＴＥＯＳ／Ｏ₃−ＳｉΟ₂膜７７からなる絶縁膜と、Ｔｉ膜９１および粗面を有するＴｉＮ膜１０１からなる導電膜とを積層して下層膜を形成し、この下層膜の上にＣｕ薄膜を形成し、Ｃｕ薄膜と導電膜とをパターニングして、配線形成予定領域に、粗面を有する下層膜を形成し、この下層膜の上にＣｕ配線１１５を形成することにより、Ｃｕ配線１１５の界面拡散の活性化エネルギーを高めることができるので、配線の比抵抗を上昇させることなく、配線のＥＭ耐性を向上させることができる。さらに、絶縁膜による間接的な表面凹凸制御と導電膜による直接的な表面凹凸制御を組み合わせて、下層膜の表面凹凸の度合いを制御し、また、絶縁膜の膜厚や成膜分割回数を変えることで、より幅広く界面凹凸度合いを制御することができる。
【００７１】
第７の実施形態
上記第１〜第６の実施形態は、配線材料の下部界面に関するものであった。ここでは、配線材料の上部界面における界面拡散の活性化エネルギーを高めることができる配線について説明する。
【００７２】
図１０は本発明の第７の実施形態の半導体素子の配線形成工程を示す断面図である。まず図１０（Α）に示すように、配線を形成したい下地基板１１として、半導体基板１３上に中間絶縁膜１５を備えたものを用い、グローバルな平坦化のために、ＣＭＰ法により中間絶縁膜１５を所定量研磨し、この上に、プラズマＣＶＤ法により膜厚１００［ｎｍ］のΡ−ＳｉＮ膜７０７を形成する。
【００７３】
次に図１０（Ｂ）に示すように、公知のリソグラフィ技術およびエッチング技術により、配線形成予定領域において、Ρ−ＳｉＮ膜７０７と中間絶縁膜１５の上層部とを除去して溝８０１を形成し、この上に、Ｔｉ薄膜８０３およびＴｉＮ薄膜８０５を積層形成する。ここでは、ＣＶＤ法により、Ｔｉ薄膜８０３およびＴｉＮ薄膜８０５をそれぞれ１０［ｎｍ］、５０［ｎｍ］の膜厚に形成する。Ｔｉ薄膜８０３は、低抵抗コンタクトを得るためのシリサイド層を形成する機能を有する。またＴｉＮ薄膜８０５は、このあとに形成する配線材料の拡散防止層および密着層としての機能を有する。
【００７４】
次に、上記第１の実施形態と同様にして、ＴｉＮ薄膜８３を形成した下地基板１１上に、Ｃｕ薄膜８０７Ｘを形成し、超高真空中で熱処理を行い、Ｃｕ薄膜８０７Ｘをリフローさせる。これにより、内面にＴｉ薄膜８０３およびＴｉＮ薄膜８０５が形成された溝８０１をＣｕで埋め込こむ。
【００７５】
次に図１０（Ｃ）に示すように、上記第１の実施形態と同様のＣＭＰ法により、溝８０１の内部以外に形成された、Ｔｉ薄膜８０３、ＴｉＮ薄膜８０５、およびＣｕ薄膜８０７Ｘを除去し、溝８０１において、シリサイド形成用のＴｉ薄膜８０３と反射防止層および密着層としてのＴｉＮ薄膜８０５との積層膜上に形成されたＣｕ配線８０７Ｙを得る。
【００７６】
次に図１０（Ｄ）に示すように、Ｃｕ配線８０７Ｙの形成が済んだ下地基板１１に、大気中において、２００［℃］、５分間の熱処理を施して、Ｃｕ配線８０７Ｙの表層面を酸化し、Ｃｕ酸化物層８０９を形成する（Ｃｕ配線８０７Ｙの未酸化部分をＣｕ配線８０７とする）。この酸化は、Ｃｕ配線８０７表層面の各部において、深さ方向に対して不均一に進む。
【００７７】
次に図１０（Ｅ）に示すように、Ｃｕ酸化物層８０９が形成された下地基板１１に、希フッ酸処理を施す。このとき、Ｃｕ配線８０７は希フッ酸にはエッチングされることなく、Ｃｕ酸化物層８０９のみが除去される。また中間絶縁膜１５は、Ｐ−ＳｉＮ膜７０７により保護されているため、膜減りしない。これにより、深さ方向に不均一に形成されたＣｕ酸化物層８０９が除去されたＣｕ配線８０７の表面には凹凸が形成される。このＣｕ配線８０７は、例えば、凹部と凸部の高低差が１０〜３０［ｎｍ］の粗面を有するものとする。
【００７８】
最後に図１０（Ｆ）に示すように、選択ＣＶＤ法により、Ｃｕ配線８０７表面のみに選択的に、膜厚１００［ｎｍ］のＷ薄膜９０３を成膜する。以上により、溝８０１において、粗面を有するＣｕ配線８０７に上層膜（Ｗ薄膜９０３）を形成した配線構造を得る。尚、上記の上層膜としては、Ｗの他に、Ｔｉ、Ｔａ、等の金属膜、あるいはこれらの金属の窒化膜を用いても良い。
【００７９】
このように第７の実施形態によれば、下地基板１１の配線形成予定領域に形成された溝８０１に、表層部を不均一に酸化してその酸化物層を除去することにより、粗面加工されたＣｕ配線８０７を形成し、このＣｕ配線８０７の上にＷ薄膜９０３を形成することにより、Ｃｕ配線８０７の上部界面における界面拡散の活性化エネルギーを高めることができるので、配線の比抵抗を上昇させることなく、配線のＥＭ耐性を向上させることができる。
【００８０】
尚、上記第１〜第３の実施形態に示した、表面凹凸を有する下層膜上に、Ｃｕ配線８０７と上層膜とを積層した配線構造としても良い。
【００８１】
第８の実施形態
ここでは、ドライエッチングで形成した配線において、配線材料の上部金属との界面拡散の活性化エネルギーを高めることができる配線について説明する。
【００８２】
図１１は本発明の第８の実施形態の半導体素子の配線形成工程を示す断面図である。まず図１１（Α）に示すように、上記第４の実施形態と同様にして、半導体基板１３上に中間絶縁膜７５を備えた下地基板７１を用い、研磨した中間絶縁膜７５上に、表面凹凸を有するＴＥＯＳ／Ο₃ＳｉΟ₂膜７７を形成してから、半導体基板１３に達するコンタクトホール７９を形成する。
【００８３】
次に、コンタクトホール７９を形成した下地基板７１上に、Ｔｉ薄膜８０３およびＴｉＮ薄膜８０５を積層形成し、さらに上記第４の実施形態と同様にして、コンタクトホール径の１．５倍のＣｕ薄膜１００５Ｘを形成する。ＴｉＮ薄膜８０５の表面（コンタクトホール部を除く）は、ＴＥＯＳ／Ο₃−ＳｉＯ₂膜７７の表面凹凸を反映して粗面となる。尚、Ｔｉ薄膜８０３とＴｉＮ薄膜８０５の積層膜は、下層膜における導電膜に相当し、この導電膜とＴＥＯＳ／Ｏ₃−ＳｉＯ₂膜７７からなる絶縁膜とは、粗面（例えば、凹部と凸部の高低差が１０〜５０［ｎｍ］の粗面）を有する下層膜に相当する。また上記の導電膜としては、Ｔｉ／ＴｉＮ積層膜の他に、Ｗ、Ｔｉ、Ｔａ、等の金属膜、あるいはこれらの金属の窒化膜、あるいはこれらの金属膜とこれらの金属窒化膜の積層膜を用いても良い。
【００８４】
次に図１１（Ｂ）に示すように、Ｃｕ薄膜１００５Ｘの形成が済んだ下地基板７１に、大気中において、２００［℃］、５分間の熱処理を施して、Ｃｕ薄膜１００５Ｘの表層面にＣｕ酸化物層１００７を形成する（Ｃｕ薄膜１００５Ｘの未酸化部分をＣｕ薄膜１００５Ｙとする）。このとき、Ｃｕの酸化はＣｕ薄膜の深さ方向に対して不均一に進む。
【００８５】
次に図１１（Ｃ）に示すように、Ｃｕ酸化物層１００７が形成された下地基板７１に、希フッ酸処理を施す。このとき、Ｃｕ薄膜１００５Ｙは希フッ酸にはエッチングされることなく、Ｃｕ酸化物層１００７のみが除去される。これにより、不均一に形成されたＣｕ酸化物層１００７が除去されたＣｕ薄膜１００５Ｙの表面には凹凸が形成される。このＣｕ薄膜１００Ｙは、例えば、凹部と凸部の高低差が１０〜３０［ｎｍ］の粗面を有するものとする。
【００８６】
最後に図１１（Ｄ）に示すように、Ｃｕ薄膜１００５Ｙの上に、スパッタ法により膜厚５０［ｎｍ］のＴｉＮ膜１０１１を形成し、公知のリソグラフィ技術およびエッチング技術により、配線パターン形成予定領域以外に形成されている、ＴｉＮ薄膜１０１１、Ｃｕ薄膜１００５Ｙ、ＴｉＮ薄膜８０５、およびＴｉ薄膜８０３を除去する。以上により、配線パターン形成領域において、粗面を有する下層膜（ＴＥＯＳ／Ο₃−ＳｉＯ₂膜７７、Ｔｉ薄膜８０３、ＴｉＮ薄膜８０５）上に粗面を有するＣｕ配線１００５を形成し、この粗面を有するＣｕ配線１００５に上層膜（ＴｉＮ薄膜１０１１）を形成した配線構造を得る。尚、上記の上層膜としては、ＴｉＮの他に、Ｗ、Ｔｉ、Ｔａ、等の金属膜、あるいはこれらの金属の窒化膜を用いても良い。
【００８７】
このように第８の実施形態によれば、下地基板７１に、表層部を不均一に酸化してその酸化物層を除去することにより、粗面加工されたＣｕ薄膜１００５Ｙを形成し、この上にＴｉＮ薄膜１０１１を形成し、Ｃｕ薄膜１００５ＹとＴｉＮ薄膜１０１１とをパターニングして、配線形成予定領域に、ＴｉＮ薄膜１０１１を上層膜とし、この上層膜との界面が粗面であるＣｕ配線１００５を形成することにより、Ｃｕ配線１００５の上部界面における界面拡散の活性化エネルギーを高めることができるので、配線の比抵抗を上昇させることなく、配線のＥＭ耐性を向上させることができる。
【００８８】
尚、上記第５または第６の実施形態に示した、表面凹凸を有する下層膜上に、Ｃｕ配線１００５と上層膜とを積層した配線構造としても良い。また表面凹凸を有する下層膜を設けない配線構造としても良い。
【００８９】
【発明の効果】
以上の説明したように本発明によれば、粗表面を有する下層膜上に配線層を形成する、あるいは粗表面を有する配線層上に上層膜を形成する、あるいは粗表面を有する下層膜上に粗表面を有する配線層を形成し、この上に上層膜を形成することにより、配線層の界面拡散の活性化エネルギーを高めることができるので、配線のＥＭ耐性を向上させることができるという優れた効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体素子の配線形成工程を示す断面図である。
【図２】Ｃｕの凝集実験において作成した試料の断面図である。
【図３】実験試料におけるＣｕ膜成膜前のＷ膜表面の原子間力顕微鏡写真である。
【図４】実験試料におけるＣｕ膜表面の光学顕微鏡写真である。
【図５】本発明の第２の実施形態の半導体素子の配線形成工程を示す断面図である。
【図６】本発明の第３の実施形態の半導体素子の配線構造を示す断面図である。
【図７】本発明の第４の実施形態の半導体素子の配線形成工程を示す断面図である。
【図８】本発明の第５の実施形態の半導体素子の配線形成工程を示す断面図である。
【図９】本発明の第６の実施形態の半導体素子の配線構造を示す断面図である。
【図１０】本発明の第７の実施形態の半導体素子の配線形成工程を示す断面図である。
【図１１】本発明の第８の実施形態の半導体素子の配線形成工程を示す断面図である。
【符号の説明】
１１、７１、９１下地基板、１３半導体基板、１５、７５、９５中間絶縁膜、１９、８０１溝、２１、７７ＴＥＯＳ／Ο₃−ＳｉＯ₂膜、２３ＷＮ_x薄膜、２５Ｘ、４１Ｘ、８０７Ｘ、１００５Ｘ、１００５ＹＣｕ薄膜、２５、４１、６５、８５、１１５、８０７Ｙ、８０７、１００５Ｃｕ配線、３９、８３、８７、１０１、８０５、１０１１ＴｉＮ薄膜、７９コンタクトホール、８１、９９、８０３Ｔｉ薄膜、７０７Ｐ−ＳｉＯ₂膜、８０９、１００７Ｃｕ酸化物層、９０３Ｗ薄膜[0001]
The present invention relates to a semiconductor element having a wiring structure using a wiring material such as metal. Of child It relates to a manufacturing method.
[0002]
[Prior art]
Due to the high integration of semiconductor elements, the miniaturization of wiring is also progressing. In LSI wiring after the 0.18 [μm] rule, since the current density of the wiring is high, the conventional Al (aluminum) alloy-based wiring is no longer expected to have an electromigration (EM) resistance limit. The Also, in logic devices that require high-speed operation, signal delay due to wiring resistance and capacitance is expected to be a problem, and it is necessary to lower the resistance of wiring materials. Research has been actively conducted on practical use of wiring using Cu (copper) having a low resistance and a high melting point.
[0003]
Regarding the EM resistance of Cu wiring, as described in the literature “Extend Abstracts of the 1995 International Conference on Solid State Devices and Materials, Osaka, 1995, pp. 94-96”, the lifetime is longer than that of Al alloy wiring. It has become clear for a long time.
[0004]
[Problems to be solved by the invention]
However, the EM activation energy of the Cu wiring obtained in the above document is about 0.8 to 0.9 [eV], which is described in the document “Thin Solid Films 262 (1995) 135-141”. It is a small value compared with 1.2 [eV] and 2.3 [eV] which are activation energies of Cu grain boundary diffusion and lattice diffusion. In other words, this fact suggests that the EM of the Cu wiring is not mainly controlled by grain boundary diffusion or lattice diffusion. The remaining Cu diffusion forms are surface diffusion and interface diffusion. However, it is considered that the surface diffusion does not have an important influence on the activation energy of the Cu wiring. This is because the EM activation energy of the Cu wiring shows a low value both when the protective film is present on the wiring and when there is no protective film. From the above description, it is considered that none of the grain boundary diffusion, the lattice diffusion, and the surface diffusion is the dominant factor of Cu wiring EM. Therefore, it is considered that the remaining interface diffusion is an important parameter of EM.
[0005]
An object of the present invention is to improve the EM resistance of wiring by increasing the activation energy of interfacial diffusion.
[0006]
[Means for Solving the Problems]
The method of manufacturing a semiconductor device according to the present invention includes a step of forming a base layer on a semiconductor substrate, a step of forming a groove in the base layer, a substrate temperature of 380 ° C. ₃ Set the flow ratio of less than 2.5 to set TEOS and O ₃ TEOS / O having a rough surface with an uneven shape height difference of 10 nm to 30 nm in the groove formed in the underlayer using a CVD method in which ₃ -SiO ₂ A film is formed and the TEOS / O ₃ -SiO ₂ Forming a lower layer film by laminating a conductive layer on the film; A step of reverse-sputtering the surface of the lower layer film formed in the groove with Ar ions to form a rough surface on the lower layer; Forming a wiring layer mainly composed of copper on the rough surface of the lower layer film formed in the groove, and forming the wiring layer formed by a sputtering method using Ar gas; The wiring layer is 10 ^-10 Heat treatment is performed in a torr vacuum. Thereby filling the trench with the wiring layer. And a process.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
FIG. 1 is a cross-sectional view showing a wiring formation process of a semiconductor element according to the first embodiment of the present invention. Here, a DRAM is assumed as a semiconductor element. First, as shown in FIG. 1B, as a base substrate 11 on which wiring is to be formed, a substrate having an intermediate insulating film 15 on a semiconductor substrate 13 is used for global planarization of a cell portion and a peripheral portion. Then, a predetermined amount of the intermediate insulating film 15 is polished by a chemical mechanical polishing (CMP) method.
[0032]
Next, as shown in FIG. 1B, a groove 19 is formed in a wiring formation scheduled area (area corresponding to the wiring pattern) of the intermediate insulating film 15 by a known lithography technique and etching technique.
[0033]
Next, as shown in FIG. 1C, TEOS (Tetraethoxysilane) and O 2 are formed on the base substrate 11 in which the grooves 19 are formed. _Three By the CVD method that reacts with TEOS _Three -SiO ₂ A film 21 is formed. Here, the substrate (base substrate 11) temperature is 380 [° C.], O _Three The film is formed to a thickness of 150 [nm] under the film forming condition of / TEOS flow ratio = 2.5. TEOS / Ο _Three -SiO ₂ The degree of surface unevenness of the film 21 depends on the substrate temperature or _Three It can be controlled by adjusting the density. By setting the substrate temperature to be higher or lower than the above 380 [° C.], the surface unevenness becomes large. O _Three Even when the / TEOS flow rate ratio is made smaller than the above, the surface unevenness is increased. This TEOS / ＴＥ _Three -SiO ₂ The film 21 corresponds to an insulating film in the lower layer film.
[0034]
Next, as shown in FIG. _Three -SiO ₂ On the base substrate 11 on which the film 21 has been formed, WN _x A thin film (tungsten nitride film) 23 is formed. Here, the film is formed to a thickness of 20 [nm] by a sputtering method with improved directivity. This WN _x The thin film 23 functions as a diffusion prevention layer and an adhesion layer for the wiring material to be formed later. WN _x The surface of the thin film 23 is TEOS / Ο _Three -SiO ₂ Reflecting the surface irregularities of the film 21, it becomes a rough surface. This WN _x The thin film 23 corresponds to the conductive film in the lower layer film, and TEOS / Ο _Three -SiO ₂ A lower layer film is formed together with the film 21. For example, the surface of the lower layer film is a rough surface having a height difference of 10 to 30 [nm] between the concave and convex portions. As the above conductive film, the above WN _x In addition to the film, a metal film such as W (tungsten), Ti (titanium), Ta (tantalum) formed by sputtering or CVD, or TiN (titanium nitride) formed by sputtering or CVD. , TaN _x A metal nitride film such as (tantalum nitride) or a laminated film of these metal films and these metal nitride films may be used.
[0035]
Next, WN _x A Cu thin film 25X serving as a wiring material is formed on the base 11 on which the thin film 23 has been formed. Here, the base substrate 11 is not heated by sputtering using Ar gas, and is formed to a thickness of 500 [nm] under sputtering conditions of power 8 [kW] and Ar pressure 0.8 [mtorr].
[0036]
Next, as shown in FIG. 1E, the base substrate 11 on which the Cu thin film 25X has been formed is placed in an ultra-high vacuum (here, 10%) without being taken out from the film formation chamber of the sputtering apparatus. ^-Ten In a vacuum of about [torr], heat treatment is performed to reflow the Cu thin film 25X. As a result, WN on the inner surface _x The groove 19 in which the thin film 23 is formed can be filled with Cu which is a wiring material. Here, the reason why the Cu reflow treatment was performed in an ultra-high vacuum was to promote diffusion of the Cu surface, that is, Cu reflow, by keeping the Cu surface close to a free surface.
[0037]
Finally, as shown in FIG. 1 (F), WN formed outside the groove 19 _x The thin film 23 and the Cu thin film 25X are removed (these films have conductivity and need to be removed). Here, the CMP method is used. Slurry to be used (polishing powder) ₂ O _Three Base and H ₂ Ο ₂ And the above slurry are mixed at a ratio of 3: 1. The carrier downforce is 3 [psi], and the carrier and table speed are 30 and 20 [rpm], respectively. WN _x When the unnecessary portions of the thin film 23 and the Cu thin film 25 are removed, a lower layer film (TEOS / P _Three -SiO ₂ Membrane 21 and WN _x A wiring structure in which the Cu wiring 25 is formed on the thin film 23) is obtained.
[0038]
WN as the lower layer film _x It has been experimentally confirmed that when the surface unevenness of the thin film 23 is increased, the Cu wiring 25X is less likely to aggregate. FIG. 2 is a cross-sectional view of a sample prepared in the above experiment. The first sample is prepared by depositing a W film 23a having a thickness of 100 [nm] on a BPSG film 21 (corresponding to the intermediate insulating film 15 in FIG. 1) by sputtering, and then sputtering the film. Then, a 100 nm thick Cu film 25a is formed, and after the Cu film 25a is formed, heat treatment is performed at 450 [° C.] for 30 minutes without breaking the vacuum in the sputtering chamber. In the second experimental sample, a W film 23a is formed in the same manner as the first experimental sample, and then the surface of the W film 23a is reverse-sputtered with Ar ions, and then the first experiment is performed. In the same manner as the sample, the Cu film 25a is formed and heat-treated. With respect to the first and second samples, that is, the samples without reverse sputtering treatment / with reverse sputtering treatment, the surface of the W film 23a before the Cu film 25a is formed is observed with an atomic force microscope (AFM). The surface of was observed with an optical microscope.
[0039]
3A and 3B are atomic force micrographs of the surface of the W film 23a before the Cu film 25a is formed in the above experimental sample. FIG. 3A is the surface of the W film without reverse sputtering, and FIG. 3B is reverse sputtering. The surface of the W film is shown. 4A and 4B are optical micrographs of the surface of the Cu film 25a in the above experimental sample. FIG. 4A shows the surface of the Cu film having the W film without reverse sputtering as a lower layer, and FIG. 4B shows W with reverse sputtering. The surface of Cu film | membrane which uses a film | membrane as a lower layer film is shown. In FIG. 3, the surface of the W film subjected to the reverse sputtering process has larger irregularities than the surface of the W film not subjected to the reverse sputtering process. In FIG. 4, a hole formed by agglomeration of Cu atoms is observed on the surface of the Cu film having the W film without reverse sputtering as the lower layer, but the Cu film having the W film subjected to reverse sputtering as the lower layer. The above-mentioned hole is not recognized on the surface. 3 and 4, it can be seen that the larger the surface irregularity of the W film as the lower layer film, the more the aggregation of Cu atoms in the Cu film can be suppressed. The fact that the movement of Cu atoms is suppressed means that the activation energy of interfacial diffusion at the interface between the Cu film and the lower layer film is increased.
[0040]
Thus, according to the first embodiment, the TEOS / O having a rough surface in the groove 19 formed in the wiring formation scheduled region of the base substrate 11. _Three -SiΟ ₂ Membrane 21 and WN _x By forming a lower layer film made of the thin film 23 and forming the Cu wiring 25 on the lower layer film, the activation energy of interfacial diffusion of the Cu wiring 25 can be increased, so that the EM resistance of the wiring is improved. Can do. Further, by adding an impurity that does not increase the specific resistance, the EM resistance of the wiring can be further improved.
[0041]
Second embodiment
In the first embodiment, an insulating film having a large surface unevenness is formed on the intermediate insulating film of the base substrate, and the conductive film (WN) forming the lower layer film of the Cu wiring is formed thereon. _x It was reflected on the surface roughness of the thin film. However, the EM resistance can be similarly improved by forming a Cu thin film on the lower layer film whose surface irregularities are directly controlled.
[0042]
FIG. 5 is a cross-sectional view showing a wiring formation process of a semiconductor element according to the second embodiment of the present invention. First, as shown in FIG. 5B, as in the first embodiment, as the base substrate 11 on which the wiring is to be formed, a substrate provided with an intermediate insulating film 15 on a semiconductor substrate 13 is used. The intermediate insulating film 15 is polished by a predetermined amount, and a groove 19 is formed in a wiring formation scheduled area (area corresponding to the wiring pattern) of the intermediate insulating film 15.
[0043]
Next, a TiN thin film 39 having irregularities on the surface is formed on the base substrate 11 in which the grooves 19 are formed. Here, a CVD method using a TDEAT (Tetrakis (diethylamido) titanium) source is used, a bubbling container temperature of 130 [° C.], a substrate temperature of 400 [° C.], NH _Three The film is formed to a thickness of 20 [nm] under the film forming conditions of a flow rate of 6 [sccm] and a chamber pressure of 1 [torr]. The TiN thin film 39 functions as a diffusion prevention layer and an adhesion layer for the wiring material to be formed later. At this time, the degree of surface irregularities of the TiN thin film 39 can be controlled by adjusting the substrate temperature. By making the substrate temperature higher than the above 400 [° C.], the surface unevenness is further increased. The TiN thin film 39 corresponds to a lower layer film made of a conductive film having a rough surface. For example, the surface of the lower layer film is a rough surface having a height difference of 10 to 30 [nm] between the concave and convex portions. As the lower layer film, in addition to the TiN film, a metal film such as W, Ti, Ta, etc., a nitride film of these metals, or a laminated film of these metal films and these metal nitride films is used. It may be used.
[0044]
Next, as shown in FIG. 5B, a Cu thin film 41X serving as a wiring material is formed on the base substrate 11 on which the TiN thin film 39 has been formed. Here, the sputtering method is used as in the first embodiment.
[0045]
Next, as shown in FIG. 5C, the base substrate 11 on which the Cu thin film 41X has been formed is subjected to a heat treatment in ultra-high vacuum similar to the first embodiment, and the Cu thin film 41X is reflowed. Let As a result, the groove 19 in which the TiN thin film 39 is formed on the inner surface is buried with Cu.
[0046]
Finally, as shown in FIG. 5D, the TiN thin film 39 and the Cu thin film 41X formed outside the trench 19 are removed. Here, the CMP method is used as in the first embodiment. When the unnecessary portions of the TiN thin film 39 and the Cu thin film 41X are removed, a wiring structure in which the Cu wiring 41 is formed on the lower layer film (TiN thin film 39) having a rough surface in the groove 19 is obtained.
[0047]
As described above, according to the second embodiment, the TiN film 39 having a rough surface is formed in the groove 19 formed in the wiring formation scheduled region of the base substrate 11, and the Cu wiring 41 is formed on the TiN film 39. Since the activation energy of interfacial diffusion of the Cu wiring 41 can be increased by forming, the EM resistance of the wiring can be improved. Furthermore, by controlling the surface unevenness of the TiN film 39 and directly controlling the unevenness of the interface with the Cu wiring 41, compared to the indirect control by the surface unevenness of the insulating film as in the first embodiment. Since the degree of unevenness of the interface can be finely controlled, the wiring can be easily set to have the best EM resistance.
[0048]
Third embodiment
By laminating the insulating film having surface irregularities shown in the first embodiment and the conductive film having surface irregularities shown in the second embodiment to form a lower layer film of Cu wiring, EM resistance can be improved.
[0049]
FIG. 6 is a cross-sectional view showing a wiring structure of a semiconductor device according to the third embodiment of the present invention. This wiring structure is formed as follows.
[0050]
In the same manner as in the first embodiment, the base substrate 11 provided with the intermediate insulating film 15 on the semiconductor substrate 13 is used, the groove 19 is formed in the polished intermediate insulating film 15, and the surface is TEOS / soot having irregularities. _Three -SiO ₂ A film 21 is formed. Next, TEOS / Ο _Three -SiO ₂ A TiN thin film 39 having irregularities on the surface is formed on the base substrate 11 on which the film 21 has been formed. Here, as in the second embodiment, the film is formed by the CVD method. Next, a Cu thin film is formed on the base substrate 11 on which the TiN thin film 39 has been formed, and this Cu thin film is reflowed by heat treatment in an ultra-high vacuum, so that the TEOS / P _Three -SiO ₂ By removing the film 21, the TiN thin film 39, and the Cu thin film, a lower layer film (TEOS / Ο) having a rough surface (for example, a rough surface having a height difference of 10 to 30 [nm] between the concave portion and the convex portion). _Three -SiO ₂ A wiring structure in which a Cu wiring 65 is formed on the film and the 21TiN thin film 39) is obtained.
[0051]
As described above, according to the third embodiment, the TEOS / O having a rough surface in the groove 19 formed in the wiring formation scheduled region of the base substrate 11. _Three -SiΟ ₂ By forming a lower layer film composed of the film 21 and the TiN film 39 having a rough surface and forming the Cu wiring 65 on this lower layer film, the activation energy of interfacial diffusion of the Cu wiring 65 can be increased. The EM resistance of the wiring can be improved. Further, by combining the indirect surface unevenness control with the insulating film and the direct surface unevenness control with the conductive film to control the degree of surface unevenness of the lower layer film, the interface unevenness can be controlled more widely.
[0052]
Fourth embodiment
In the first to third embodiments, a groove is formed in the intermediate insulating film of the base substrate, and a buried wiring is formed in the groove. However, wiring formation is generally performed by dry etching. Here, the case where Cu wiring is formed by dry etching will be described.
[0053]
FIG. 7 is a cross-sectional view showing a wiring formation process of a semiconductor device according to the fourth embodiment of the present invention. First, as shown in FIG. 7B, a substrate having an intermediate insulating film 75 on a semiconductor substrate 13 is used as a base substrate 71 on which wiring is to be formed, for global planarization of the cell portion and the peripheral portion. The intermediate insulating film 75 is polished by a predetermined amount by the CMP method.
[0054]
Next, as shown in FIG. 7B, the film thickness TEOS / O having a rough surface is formed. _Three -SiO ₂ A film 77 is formed. Here, the film is formed to a thickness of 800 [nm] by the CVD method as in the first embodiment. At this time, in addition to forming the film at 800 [nm] at a time, it is also possible to form the film by dividing the film by forming the film twice by 400 [nm] or by forming the film by four times by 200 [nm]. TEOS / O with larger surface irregularities by performing split film formation _Three -SiO ₂ A membrane is obtained. TEOS / O _Three -SiO ₂ The film 77 corresponds to an insulating film in the lower layer film.
[0055]
Next, as shown in FIG. 7C, a contact hole 79 reaching the semiconductor substrate 13 is formed at a position corresponding to the wiring formation scheduled region by a known lithography technique and etching technique.
[0056]
Next, a Ti thin film 81 and a TiN thin film 83 are stacked on the base substrate 71 in which the contact holes 79 are formed. Here, the Ti thin film 81 and the TiN thin film 83 are formed to a thickness of 10 [nm] and 50 [nm], respectively, by a sputtering method with improved directivity. The Ti thin film 81 has a function of forming a silicide layer for obtaining a low resistance contact. The TiN thin film 83 functions as a diffusion prevention layer and an adhesion layer for the wiring material to be formed later. The surface of the TiN thin film 83 is TEOS / P _Three -SiO ₂ The rough surface reflects the surface irregularities of the film 77. The laminated film of the Ti thin film 81 and the TiN thin film 83 corresponds to the conductive film in the lower layer film. _Three -SiO ₂ The insulating film made of the film 77 corresponds to a lower layer film. For example, the lower layer film has a rough surface with a height difference of 10 to 30 [nm] between the concave and convex portions. As the conductive film, in addition to the Ti / TiN laminated film, a metal film such as W, Ti, Ta, etc., a nitride film of these metals, or a laminated film of these metal films and these metal nitride films May be used.
[0057]
Next, as shown in FIG. 7D, a Cu thin film having a contact hole diameter of 1.5 times is formed on the base substrate 71 on which the Ti thin film 81 and the TiN thin film 83 have been formed. Here, a film is formed by a CVD method, and film formation conditions of a gas phase temperature of 60 [° C.], an Ar carrier flow rate of 100 [sccm], a substrate temperature of 180 [° C.], and a chamber pressure of 1 [torr] are used. Thereby, the contact hole 79 in which the Ti thin film 81 and the TiN thin film 83 are formed on the inner surface is filled with Cu.
[0058]
Finally, a TiN thin film 87 having a thickness of 50 [nm] is formed on the base substrate 71 on which the Cu thin film is formed by sputtering, and is formed in a region other than the wiring pattern formation planned region by a known lithography technique and etching technique. The TiN thin film 87, the Cu thin film, the TiN thin film 83, and the TiN thin film 81 are removed, and a lower layer film having a rough surface (TEOS / O having a rough surface) is formed in the wiring pattern formation region. _Three -SiO ₂ A wiring structure in which a Cu wiring 85 and a TiN thin film 87 are formed on a film 77 on which a Ti thin film 81 and a TiN thin film 83 are stacked is obtained. TEOS / O _Three -SiO ₂ Since the film 77 has an insulating property, it is not always necessary to remove it except in the wiring pattern formation scheduled region.
[0059]
As described above, according to the fourth embodiment, the TEOS / O having the rough surface on the base substrate 71. _Three -SiΟ ₂ An insulating film made of the film 77 and a conductive film made of the Ti film 81 and the TiN film 83 are laminated to form a lower layer film, a Cu thin film is formed on the lower layer film, and the Cu thin film and the conductive film are patterned. Since the lower layer film having a rough surface is formed in the wiring formation scheduled region and the Cu wiring 85 is formed on the lower layer film, the activation energy of interfacial diffusion of the Cu wiring 85 can be increased. The EM resistance of the wiring can be improved without increasing the specific resistance of the wiring. In addition, TEOS / O _Three -SiΟ ₂ Since the film thickness of the film 77 is not restricted as in the first embodiment (restriction for securing a predetermined groove width), a wider surface roughness degree can be obtained by changing the film thickness and the number of film formation divisions. Can be controlled.
[0060]
Fifth embodiment
Here, a case will be described in which the Cu wiring is formed by dry etching, and the surface unevenness of the conductive film which is the lower layer film of the wiring material is directly controlled.
[0061]
FIG. 8 is a cross-sectional view showing a wiring formation process of a semiconductor device according to the fifth embodiment of the present invention. First, as shown in FIG. 8B, a substrate provided with an intermediate insulating film 95 on a semiconductor substrate 13 is used as a base substrate 91 on which wiring is to be formed.
[0062]
Next, as shown in FIG. 8B, a contact hole 97 reaching the semiconductor substrate 13 is formed at a position corresponding to the wiring pattern formation scheduled region by a known lithography technique and etching technique.
[0063]
Next, a Ti thin film 99 and a TiN thin film 101 having irregularities on the surface are stacked on the base substrate 91 in which the contact holes 79 are formed. Here, the Ti thin film 99 and the TiN thin film 101 are formed to a thickness of 10 [nm] and 50 [nm], respectively, by a CVD method using a TDEAT source. The Ti thin film 99 has a function of forming a silicide layer for obtaining a low resistance contact. Further, the TiN thin film 101 has a function as a diffusion preventing layer and an adhesion layer of a wiring material to be formed later. At this time, the degree of surface irregularities of the Ti thin film 99 and the TiN thin film 101 can be controlled by controlling the substrate temperature. The laminated film of the Ti thin film 99 and the TiN thin film 101 corresponds to a lower layer film made of a conductive film having a rough surface. For example, the lower layer film has a rough surface with a height difference of 10 to 50 [nm] between the concave and convex portions. In addition to the Ti / TiN laminated film, the lower layer film includes a metal film such as W, Ti, Ta, etc., or a nitride film of these metals, or a laminated film of these metal films and these metal nitride films. May be used.
[0064]
Next, as shown in FIG. 8C, a Cu thin film having a contact hole diameter of 1.5 times is formed by CVD on the base substrate 91 on which the Ti thin film 99 and the TiN thin film 101 have been formed. Here, the same CVD conditions as in the fourth embodiment are used. Thereby, the contact hole 79 in which the Ti thin film 99 and the TiN thin film 101 are formed on the inner surface is filled with Cu.
[0065]
Finally, a TiN film 87 having a film thickness of 50 nm is formed on the base substrate 91 on which the Cu thin film is formed by sputtering, and is formed in a region other than the wiring pattern formation planned region by a known lithography technique and etching technique. The TiN thin film 87, the Cu thin film, the TiN thin film 101, and the TiN thin film 99 are removed and Cu is formed on the lower layer film (laminated film of the Ti thin film 99 and the TiN thin film 101) having a rough surface in the wiring pattern formation region. A wiring structure in which the wiring 103 and the TiN thin film 87 are formed is obtained.
[0066]
As described above, according to the fifth embodiment, the lower film made of the conductive film in which the Ti film 99 and the TiN film 101 having the rough surface are laminated is formed on the base substrate 91, and the Cu thin film is formed on the lower film. The Cu thin film and the lower layer film are patterned, a lower layer film having a rough surface is formed in the wiring formation scheduled region, and the Cu wiring 103 is formed on the lower layer film. Since the activation energy of the interface diffusion can be increased, the EM resistance of the wiring can be improved without increasing the specific resistance of the wiring. Further, by controlling the surface unevenness of the TiN film 101 film and directly controlling the interface unevenness with the Cu wiring 103, the degree of unevenness of the interface is controlled more finely than indirect control by the surface unevenness of the insulating film. Therefore, the wiring can be easily set to have the best EM resistance.
[0067]
Sixth embodiment
Also in the case of forming the wiring by dry etching, it is conceivable that an insulating film having surface irregularities and a conductive film having irregularities are laminated to form a lower layer film of Cu wiring, as in the third embodiment.
[0068]
FIG. 9 shows the first aspect of the present invention. 6 It is sectional drawing which shows the wiring structure of the semiconductor element of this embodiment, and this wiring structure is formed as follows.
[0069]
Similar to the fourth embodiment, the base substrate 71 provided with the intermediate insulating film 75 on the semiconductor substrate 13 is used, and the polished TEOS / Plate having surface irregularities on the intermediate insulating film 75 is used. _Three -SiO ₂ After the film 77 is formed, a contact hole 79 reaching the semiconductor substrate 13 is formed. Next, in the same manner as in the fifth embodiment, a Ti thin film 99 and a TiN thin film 101 having a rough surface are stacked on a base substrate 71 on which a contact hole 79 is formed, and a contact hole diameter of 1.5 is formed. A double Cu thin film is formed to fill the contact hole 79 with Cu, and a TiN film 87 is formed thereon. Finally, the TiN thin film 87, the Cu thin film, the TiN thin film 101, and the TiN thin film 99, which are formed in areas other than the wiring formation scheduled area, are removed, and the rough surface (for example, the height difference between the concave and convex parts) Is a lower layer film (TEOS / Ο) _Three -SiO ₂ A wiring structure is obtained in which the Cu wiring 115 and the TiN thin film 87 are formed on the film 77, the Ti thin film 99, and the TiN thin film 101).
[0070]
Thus, according to the sixth embodiment, TEOS / O having a rough surface on the base substrate 71. _Three -SiΟ ₂ An insulating film made of the film 77, a Ti film 91 and a conductive film made of the TiN film 101 having a rough surface are stacked to form a lower layer film, a Cu thin film is formed on the lower layer film, and the Cu thin film and the conductive film are formed. By patterning the film, a lower layer film having a rough surface is formed in a wiring formation scheduled region, and Cu wiring 115 is formed on the lower layer film, thereby increasing the activation energy of interfacial diffusion of Cu wiring 115. Therefore, the EM resistance of the wiring can be improved without increasing the specific resistance of the wiring. Furthermore, by combining indirect surface unevenness control with an insulating film and direct surface unevenness control with a conductive film, the degree of surface unevenness of the lower layer film is controlled, and the thickness of the insulating film and the number of divisions are changed. Thus, the degree of unevenness of the interface can be controlled more widely.
[0071]
Seventh embodiment
The first to sixth embodiments described above relate to the lower interface of the wiring material. Here, the wiring that can increase the activation energy of interface diffusion at the upper interface of the wiring material will be described.
[0072]
FIG. 10 is a cross-sectional view showing a wiring formation process of a semiconductor element according to the seventh embodiment of the present invention. First, as shown in FIG. 10B, a base substrate 11 on which a wiring is to be formed is provided with an intermediate insulating film 15 on a semiconductor substrate 13, and an intermediate insulating film is formed by CMP for global planarization. 15 is polished by a predetermined amount, and a 100-nm thick n-SiN film 707 is formed thereon by plasma CVD.
[0073]
Next, as shown in FIG. 10B, the trench 801 is formed by removing the upper Si-SiN film 707 and the upper layer portion of the intermediate insulating film 15 in the wiring formation scheduled region by a known lithography technique and etching technique. On top of this, a Ti thin film 803 and a TiN thin film 805 are laminated. Here, the Ti thin film 803 and the TiN thin film 805 are formed to a thickness of 10 [nm] and 50 [nm] by CVD, respectively. The Ti thin film 803 has a function of forming a silicide layer for obtaining a low resistance contact. Further, the TiN thin film 805 functions as a diffusion prevention layer and an adhesion layer of a wiring material to be formed later.
[0074]
Next, in the same manner as in the first embodiment, a Cu thin film 807X is formed on the base substrate 11 on which the TiN thin film 83 is formed, and heat treatment is performed in an ultrahigh vacuum to reflow the Cu thin film 807X. Thus, the groove 801 in which the Ti thin film 803 and the TiN thin film 805 are formed on the inner surface is filled with Cu.
[0075]
Next, as shown in FIG. 10C, the Ti thin film 803, the TiN thin film 805, and the Cu thin film 807X formed outside the inside of the groove 801 are removed by the CMP method similar to that in the first embodiment. In the trench 801, a Cu wiring 807Y formed on a laminated film of a Ti thin film 803 for forming silicide and a TiN thin film 805 as an antireflection layer and an adhesion layer is obtained.
[0076]
Next, as shown in FIG. 10D, the base substrate 11 on which the Cu wiring 807Y has been formed is heat-treated in the atmosphere at 200 [° C.] for 5 minutes to oxidize the surface layer of the Cu wiring 807Y. Then, a Cu oxide layer 809 is formed (unoxidized portions of the Cu wiring 807Y are referred to as Cu wiring 807). This oxidation proceeds non-uniformly in the depth direction at each portion of the surface layer of the Cu wiring 807.
[0077]
Next, as shown in FIG. 10E, a diluted hydrofluoric acid treatment is performed on the base substrate 11 on which the Cu oxide layer 809 is formed. At this time, the Cu wiring 807 is not etched by dilute hydrofluoric acid, and only the Cu oxide layer 809 is removed. Further, since the intermediate insulating film 15 is protected by the P-SiN film 707, the film is not reduced. As a result, irregularities are formed on the surface of the Cu wiring 807 from which the Cu oxide layer 809 formed unevenly in the depth direction is removed. For example, the Cu wiring 807 has a rough surface with a height difference of 10 to 30 [nm] between the concave and convex portions.
[0078]
Finally, as shown in FIG. 10F, a W thin film 903 having a thickness of 100 [nm] is selectively formed only on the surface of the Cu wiring 807 by selective CVD. Thus, a wiring structure is obtained in which the upper layer film (W thin film 903) is formed on the Cu wiring 807 having a rough surface in the groove 801. In addition to W, a metal film such as Ti or Ta, or a nitride film of these metals may be used as the upper layer film.
[0079]
As described above, according to the seventh embodiment, the surface layer portion is non-uniformly oxidized in the groove 801 formed in the wiring formation scheduled region of the base substrate 11 and the oxide layer is removed, thereby roughening the surface. By forming the formed Cu wiring 807 and forming the W thin film 903 on the Cu wiring 807, the activation energy of interfacial diffusion at the upper interface of the Cu wiring 807 can be increased, so that the specific resistance of the wiring is reduced. The EM resistance of the wiring can be improved without increasing it.
[0080]
In addition, it is good also as a wiring structure which laminated | stacked Cu wiring 807 and the upper layer film on the lower layer film which has a surface unevenness | corrugation shown in the said 1st-3rd embodiment.
[0081]
Eighth embodiment
Here, the wiring which can increase the activation energy of the interface diffusion with the upper metal of the wiring material in the wiring formed by dry etching will be described.
[0082]
FIG. 11 is a cross-sectional view showing a wiring formation process of a semiconductor device according to the eighth embodiment of the present invention. First, as shown in FIG. 11B, the surface of the ground intermediate insulating film 75 using the base substrate 71 provided with the intermediate insulating film 75 on the semiconductor substrate 13 is formed in the same manner as in the fourth embodiment. Uneven TEOS / Ο _Three SiΟ ₂ After the film 77 is formed, a contact hole 79 reaching the semiconductor substrate 13 is formed.
[0083]
Next, a Ti thin film 803 and a TiN thin film 805 are laminated on the base substrate 71 on which the contact hole 79 is formed, and further a Cu thin film having a contact hole diameter of 1.5 times the same as in the fourth embodiment. 1005X is formed. The surface of the TiN thin film 805 (excluding the contact hole) is TEOS / Ο _Three -SiO ₂ The rough surface reflects the surface irregularities of the film 77. The laminated film of the Ti thin film 803 and the TiN thin film 805 corresponds to the conductive film in the lower layer film. _Three -SiO ₂ The insulating film made of the film 77 corresponds to a lower layer film having a rough surface (for example, a rough surface having a height difference of 10-50 [nm] between the concave portion and the convex portion). As the conductive film, in addition to the Ti / TiN laminated film, a metal film such as W, Ti, Ta, etc., a nitride film of these metals, or a laminated film of these metal films and these metal nitride films May be used.
[0084]
Next, as shown in FIG. 11B, the base substrate 71 on which the Cu thin film 1005X has been formed is subjected to a heat treatment at 200 [° C.] for 5 minutes in the atmosphere, and the surface layer of the Cu thin film 1005X is formed on the surface layer. An oxide layer 1007 is formed (the unoxidized portion of the Cu thin film 1005X is referred to as a Cu thin film 1005Y). At this time, the oxidation of Cu proceeds non-uniformly with respect to the depth direction of the Cu thin film.
[0085]
Next, as shown in FIG. 11C, a diluted hydrofluoric acid treatment is performed on the base substrate 71 on which the Cu oxide layer 1007 is formed. At this time, the Cu thin film 1005Y is not etched by dilute hydrofluoric acid, and only the Cu oxide layer 1007 is removed. As a result, irregularities are formed on the surface of the Cu thin film 1005Y from which the non-uniformly formed Cu oxide layer 1007 has been removed. The Cu thin film 100Y has, for example, a rough surface with a height difference of 10 to 30 [nm] between the concave and convex portions.
[0086]
Finally, as shown in FIG. 11D, a TiN film 1011 having a film thickness of 50 [nm] is formed on the Cu thin film 1005Y by sputtering, and a wiring pattern formation scheduled region is formed by a known lithography technique and etching technique. The TiN thin film 1011, Cu thin film 1005Y, TiN thin film 805, and Ti thin film 803 are removed. As described above, in the wiring pattern formation region, the lower layer film (TEOS / P _Three -SiO ₂ A Cu wiring 1005 having a rough surface is formed on the film 77, the Ti thin film 803, and the TiN thin film 805), and an upper layer film (TiN thin film 1011) is formed on the Cu wiring 1005 having the rough surface. As the upper layer film, in addition to TiN, a metal film such as W, Ti, Ta, or a nitride film of these metals may be used.
[0087]
As described above, according to the eighth embodiment, a rough surface-processed Cu thin film 1005Y is formed on the base substrate 71 by oxidizing the surface layer portion non-uniformly and removing the oxide layer. Then, the TiN thin film 1011 is formed, the Cu thin film 1005Y and the TiN thin film 1011 are patterned, and the TiN thin film 1011 is used as the upper layer film in the wiring formation scheduled region, and the Cu wiring 1005 whose interface with the upper layer film is rough. By forming, the activation energy of interfacial diffusion at the upper interface of the Cu wiring 1005 can be increased, so that the EM resistance of the wiring can be improved without increasing the specific resistance of the wiring.
[0088]
In addition, it is good also as a wiring structure which laminated | stacked Cu wiring 1005 and the upper layer film on the lower layer film which has the surface unevenness | corrugation shown in the said 5th or 6th Embodiment. Alternatively, a wiring structure in which a lower layer film having surface irregularities is not provided may be employed.
[0089]
【The invention's effect】
As described above, according to the present invention, coarse table Wiring on the lower layer film layer Form or coarse table Wiring with plane layer Form an upper film on top or rough table Coarse on the underlying film table Wiring with plane layer By forming the upper layer film on this, wiring layer Since the activation energy of interfacial diffusion can be increased, there is an excellent effect that the EM resistance of the wiring can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a step of forming a wiring of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view of a sample prepared in a Cu aggregation experiment.
FIG. 3 is an atomic force microscope photograph of the surface of a W film before forming a Cu film in an experimental sample.
FIG. 4 is an optical micrograph of a Cu film surface in an experimental sample.
FIG. 5 is a cross-sectional view showing a step of forming a wiring of a semiconductor device according to a second embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a wiring structure of a semiconductor device according to a third embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a step of forming a wiring of a semiconductor element according to a fourth embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a step of forming a wiring of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a wiring structure of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 10 is a cross-sectional view showing a step of forming a wiring of a semiconductor device according to a seventh embodiment of the present invention.
FIG. 11 is a cross-sectional view showing a step of forming a wiring of a semiconductor device according to an eighth embodiment of the present invention.
[Explanation of symbols]
11, 71, 91 Base substrate, 13 Semiconductor substrate, 15, 75, 95 Intermediate insulating film, 19, 801 Groove, 21, 77 TEOS / ＯＳ _Three -SiO ₂ Membrane, 23 WN _x Thin film, 25X, 41X, 807X, 1005X, 1005Y Cu thin film, 25, 41, 65, 85, 115, 807Y, 807, 1005 Cu wiring, 39, 83, 87, 101, 805, 1011 TiN thin film, 79 contact hole, 81, 99, 803 Ti thin film, 707 P-SiO ₂ Film, 809, 1007 Cu oxide layer, 903 W thin film

Claims

Forming a base layer on a semiconductor substrate;
Forming a groove in the underlayer;
The substrate temperature is set to 380 ° C., the groove the flow rate of _{O 3} to TEOS is set smaller than 2.5 by CVD reaction of TEOS and _{O 3,} are formed on the underlying layer A TEOS / O ₃ —SiO ₂ film having a rough surface with a concavo-convex height difference of 10 nm to ₃₀ nm is formed therein, and a lower layer film is formed by laminating a conductive layer on the TEOS / O ₃ —SiO ₂ film. Process,
A step of reverse-sputtering the surface of the lower layer film formed in the groove with Ar ions to form a rough surface on the lower layer;
Forming a wiring layer mainly composed of copper on the rough surface of the lower layer film formed in the groove, and forming the wiring layer formed by a sputtering method using Ar gas; ,
And a step of filling the trench with the wiring layer by performing heat treatment of the wiring layer in a vacuum of 10 ⁻¹⁰ torr.

In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the conductive layer includes a metal nitride film formed using any one metal nitride of tungsten, titanium, and tantalum.

In the manufacturing method of the semiconductor device according to claim 2,
The method of manufacturing a semiconductor device, wherein the conductive layer is formed by laminating the metal nitride film on a metal film formed using any one of tungsten, titanium, and tantalum.

In the manufacturing method of the semiconductor element as described in any one of Claim 1 to 3,
Forming an oxide layer on the wiring layer by oxidizing the wiring layer;
Removing the oxide layer to form a concavo-convex shape on the wiring layer;
Forming a metal-containing upper film on the uneven wiring layer. A method for manufacturing a semiconductor element, comprising:

In the manufacturing method of the semiconductor device according to claim 4,
The method for manufacturing a semiconductor device, wherein the oxide layer is removed using dilute hydrofluoric acid.

In the manufacturing method of the semiconductor element according to claim 4 or 5,
The method of manufacturing a semiconductor device, wherein the upper layer film is formed using any one of tungsten, titanium, and tantalum.

In the manufacturing method of the semiconductor element according to claim 4 or 5,
The method for manufacturing a semiconductor device, wherein the upper layer film is formed using any one metal nitride of tungsten, titanium, and tantalum.