JP4297190B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置素子に関し、さらに詳細には、層間膜と信号ラインを含むマイクロストリップライン線路が形成される半導体装置に関する。   The present invention relates to a semiconductor device element, and more particularly to a semiconductor device in which a microstrip line including an interlayer film and a signal line is formed.

従来における、例えばＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は、ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に、上記素子、キャパシタ、ボンディングパッドなどを電気的に接続して高周波信号を伝送するために、例えば上下２層配線構造の信号ラインが形成される。   Conventional semiconductor devices such as MMLC (monolithic microwave IC), for example, include the above-described elements, capacitors, bonding pads, etc. on a semiconductor substrate such as GaAs on which active elements such as FETs and passive elements such as inductors are formed. In order to electrically connect and transmit a high-frequency signal, for example, a signal line having an upper and lower two-layer wiring structure is formed.

以下、図７及び図８に基づいて、ＭＭｌＣなどの半導体装置で形成される信号ラインの構造を説明する。   Hereinafter, the structure of a signal line formed by a semiconductor device such as MMlC will be described with reference to FIGS.

まず、図７に示すように、上下２層配線構造の信号ラインを有するマイクロストリップライン４００が形成される。以下、かかる信号ラインの配線構造を、図８に基づいて説明する。図８は、図７に示すマイクロストリップラインのＤ−Ｄ’線の横断面図である。   First, as shown in FIG. 7, a microstrip line 400 having a signal line having an upper and lower two-layer wiring structure is formed. The signal line wiring structure will be described below with reference to FIG. FIG. 8 is a cross-sectional view taken along line D-D ′ of the microstrip line shown in FIG. 7.

図８に示すように、例えばＧａＡｓ基板４０２上に略均一厚さの第１層間膜４０４が形成され、第１層間膜４０４の所定位置には、蒸着法により下層配線４０６が形成されている。   As shown in FIG. 8, for example, a first interlayer film 404 having a substantially uniform thickness is formed on a GaAs substrate 402, and a lower layer wiring 406 is formed at a predetermined position of the first interlayer film 404 by a vapor deposition method.

第１層間膜４０４及び下層配線４０６上には、第２層間膜４０８が形成され、さらに、下層配線４０６を開放するように第２層間コンタクトホール４１０が形成されている。第２層間コンタクトホール４１０上には、上層配線４１２がメッキ法により形成され、下層配線４０６と電気的に導通している。また、上層配線４１２が形成された第２層間膜４０８上には、保護膜４１４が形成されている。このとき、上層配線４１２は、第２層間膜４０８上の上層配線形成用レジスト膜（図示せず）の開口部に、上層配線用メタルをメッキ法により埋め込んで形成されるので、上層配線形成用レジスト膜の厚さにより上層配線の厚さが決定される。   A second interlayer film 408 is formed on the first interlayer film 404 and the lower layer wiring 406, and a second interlayer contact hole 410 is formed so as to open the lower layer wiring 406. On the second interlayer contact hole 410, an upper layer wiring 412 is formed by plating, and is electrically connected to the lower layer wiring 406. A protective film 414 is formed on the second interlayer film 408 on which the upper layer wiring 412 is formed. At this time, the upper layer wiring 412 is formed by embedding an upper layer wiring metal in the opening of the upper layer wiring forming resist film (not shown) on the second interlayer film 408 by a plating method. The thickness of the upper wiring is determined by the thickness of the resist film.

従来における信号ラインでは、信号ラインを上下２層配線構造としてし、さらに、上層配線形成用レジスト膜をより高く形成して、できるだけ厚い上層配線を形成することにより、信号ラインの低抵抗化を図っている。   In a conventional signal line, the signal line has an upper and lower two-layer wiring structure, and a resist film for forming an upper layer wiring is formed higher to form an upper layer wiring as thick as possible, thereby reducing the resistance of the signal line. ing.

しかしながら、例えば大電力用ＭＭＩＣなどの場合には、従来の配線構造では直列抵抗成分を充分に下げることができないため、ＭＭＩＣの電力利得を上げることができなかった。また、上層配線の厚さを増加させれば直流抵抗値を下げることはできるが、高周波信号が伝送される場合には、導体表面に電流が流れるため（いわゆる表皮効果）、単に信号ラインの断面積を大きくしても有効ではなく、実質的に高周波抵抗を下げることができないという問題がある。   However, in the case of, for example, a high power MMIC, the power resistance of the MMIC cannot be increased because the series resistance component cannot be lowered sufficiently in the conventional wiring structure. In addition, the DC resistance can be lowered by increasing the thickness of the upper wiring, but when a high-frequency signal is transmitted, current flows on the conductor surface (so-called skin effect), so the signal line is simply disconnected. Increasing the area is not effective, and there is a problem that the high-frequency resistance cannot be lowered substantially.

したがって、本発明の目的は、信号ラインの直列抵抗成分を充分に下げると共に、高周波信号を伝送する場合であっても高周波抵抗を低減することができ、例えば大電力用ＭＭＩＣで採用しても電力利得をさらに上げることが可能な新規かつ改良された半導体装置を提供することにある。   Accordingly, an object of the present invention is to sufficiently reduce the series resistance component of the signal line and to reduce the high frequency resistance even when transmitting a high frequency signal. It is an object of the present invention to provide a new and improved semiconductor device capable of further increasing the gain.

上記課題を解決するために、本発明のある観点によれば、所定の素子が形成された半導体基板上に、層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路が形成される半導体装置であって、前記下層配線上には、前記下層配線を開口する複数のコンタクトホールを有する前記層間膜が形成され、前記上層配線は、前記コンタクトホールの側面及び底面を含む全表面に形成されることを特徴とする半導体装置が提供される。   In order to solve the above-described problems, according to an aspect of the present invention, a microstrip line including an interlayer film and a signal line of an upper and lower two-layer wiring structure is formed on a semiconductor substrate on which a predetermined element is formed. In the semiconductor device, the interlayer film having a plurality of contact holes that open the lower layer wiring is formed on the lower layer wiring, and the upper layer wiring is formed on the entire surface including the side surface and the bottom surface of the contact hole. A semiconductor device is provided.

かかる構成により、層間膜に形成されるコンタクトホール表面を利用して、信号ラインの表面積をより増大し、かつ蒸着法により上層配線をより薄膜化することができる。この結果、直流抵抗成分をより低下させることができると共に、高周波信号の表皮効果の影響を低減し、高周波抵抗を低下させることができる。   With such a configuration, the surface area of the signal line can be increased by using the contact hole surface formed in the interlayer film, and the upper layer wiring can be made thinner by vapor deposition. As a result, the DC resistance component can be further reduced, the influence of the skin effect of the high frequency signal can be reduced, and the high frequency resistance can be reduced.

以上説明したように本発明によれば、信号ラインの直列抵抗成分を充分に下げると共に、高周波信号を伝送する場合であっても高周波抵抗を下げることができ、例えば大電力用ＭＭＩＣで採用しても電力利得をさらに上げることができる。   As described above, according to the present invention, the series resistance component of the signal line can be sufficiently lowered, and the high frequency resistance can be lowered even when a high frequency signal is transmitted. Can further increase the power gain.

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。   Exemplary embodiments of the present invention will be described below in detail with reference to the accompanying drawings. In addition, in this specification and drawing, about the component which has the substantially same function structure, duplication description is abbreviate | omitted by attaching | subjecting the same code | symbol.

（第１の実施形態）
本実施形態にかかるＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は、従来と同様に、ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に、上記素子、キャパシタ、ボンディングパッドなどを電気的に接続して高周波信号を伝送するために、信号ラインが形成される。本実施形態にかかる信号ラインは、従来と異なり、層間膜を介して多層化されている。 (First embodiment)
A semiconductor device such as an MMLC (monolithic microwave IC) according to the present embodiment, as in the prior art, is formed on a semiconductor substrate such as GaAs on which an active element such as an FET or a passive element such as an inductor is formed, A signal line is formed to electrically connect a capacitor, a bonding pad, and the like to transmit a high frequency signal. Unlike the prior art, the signal line according to the present embodiment is multi-layered via an interlayer film.

以下、本実施形態における信号ラインの構造を、図１及び図２に基づいて説明する。なお、図１は、本実施形態にかかる半導体装置のマイクロストリップラインを示す上面図である。図２は、本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＡ−Ａ’線の横断面図である。   Hereinafter, the structure of the signal line in the present embodiment will be described with reference to FIGS. FIG. 1 is a top view showing a microstrip line of the semiconductor device according to the present embodiment. FIG. 2 is a cross-sectional view taken along line A-A ′ of the microstrip line for explaining the structure of the signal line of the semiconductor device according to the present embodiment.

本実施形態における半導体装置では、図１に示すように、層間膜と信号ラインを含むマイクロストリップライン１００が形成される。   In the semiconductor device according to the present embodiment, as shown in FIG. 1, a microstrip line 100 including an interlayer film and a signal line is formed.

このマイクロストリップライン１００の構造は、図２に示すように、従来と異なり、多層化された配線構造の信号ラインを有する。   As shown in FIG. 2, the structure of the microstrip line 100 is different from the conventional one, and has signal lines with a multilayered wiring structure.

即ち、所定の素子が形成された例えばＧａＡｓ基板１０２上に略均一厚さの第１層間膜１０４が形成され、第１層間膜１０４の所定位置には、例えば蒸着法により信号配線１０６の第１層が形成されている。   That is, a first interlayer film 104 having a substantially uniform thickness is formed on, for example, a GaAs substrate 102 on which a predetermined element is formed, and a first position of the signal wiring 106 is formed at a predetermined position of the first interlayer film 104 by, for example, vapor deposition. A layer is formed.

さらに、信号配線１０６の第１層上には、第２層間膜１０８の第１層が形成され、さらに、その上には信号配線１０６の第２層が例えば蒸着法により積層される。このとき、信号配線１０６の第１層と第２層の間に形成された第２層間膜１０８の第１層には、信号配線１０６の第１層と第２層とを電気的に導通するための第２層間コンタクトホール１１０が形成されている。さらに、信号配線１０６の第２層上には、同様に、第２層間膜１０８の第２層が形成され、多層配線構造の信号ラインが形成される。   Further, the first layer of the second interlayer film 108 is formed on the first layer of the signal wiring 106, and further, the second layer of the signal wiring 106 is laminated thereon by, for example, vapor deposition. At this time, the first layer and the second layer of the signal wiring 106 are electrically connected to the first layer of the second interlayer film 108 formed between the first layer and the second layer of the signal wiring 106. A second interlayer contact hole 110 is formed for this purpose. Further, similarly, a second layer of the second interlayer film 108 is formed on the second layer of the signal wiring 106 to form a signal line having a multilayer wiring structure.

さらに、多層化された信号配線１０６の最上層上には、保護膜１１４が成膜される。   Further, a protective film 114 is formed on the uppermost layer of the multi-layered signal wiring 106.

本実施形態においては、信号配線と層間膜とを交互に積層した多層配線構造のた信号ラインが形成される。この結果、信号配線が多層化されているので、配線の表面積が増大することにより直流抵抗成分が低下されると共に、信号配線が蒸着法により従来よりも薄膜化して形成されるので高周波信号の表皮効果の影響を低減し、高周波抵抗を低下させることができる。   In the present embodiment, a signal line having a multilayer wiring structure in which signal wirings and interlayer films are alternately stacked is formed. As a result, since the signal wiring is multi-layered, the direct current resistance component is reduced by increasing the surface area of the wiring, and the signal wiring is formed with a thinner film than conventional by the vapor deposition method. The influence of the effect can be reduced and the high frequency resistance can be lowered.

（第２の実施の形態）
上記実施形態においては、配線構造を多層化することにより、配線の表面積を増大すると共に薄膜化することにより、直流抵抗成分の低減及び高周波信号の表皮効果の影響を低減させているが、本実施形態においては、上記構成の配線構造において、層間膜をさらに薄膜化し、層間膜を薄膜化することにより形成されるピンホールを利用して配線各層間の電気的導通を図る構成について説明する。 (Second Embodiment)
In the above embodiment, the wiring structure is multi-layered to increase the surface area of the wiring and reduce the thickness, thereby reducing the DC resistance component and the influence of the skin effect of the high-frequency signal. In the embodiment, a description will be given of a configuration in which, in the wiring structure having the above-described configuration, the interlayer film is further thinned and the electrical conduction between the wiring layers is achieved by using pinholes formed by thinning the interlayer film.

本実施形態にかかるＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は、第１の実施の形態と同様に、ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に、上記素子、キャパシタ、ボンディングパッドなどを電気的に接続して高周波信号を伝送するための信号ラインが形成され、信号ラインが層間膜を介して多層化されている。本実施形態においては、第１の実施の形態と異なり、信号配線の各層間に形成される層間膜が薄膜化されてピンホールを形成し、このピンホールを利用して信号配線の各層間の電気的導通が図られている。   A semiconductor device such as an MMLC (monolithic microwave IC) according to this embodiment is formed on a semiconductor substrate such as GaAs on which an active element such as an FET or a passive element such as an inductor is formed, as in the first embodiment. In addition, a signal line for transmitting a high-frequency signal by electrically connecting the elements, capacitors, bonding pads and the like is formed, and the signal line is multilayered through an interlayer film. In the present embodiment, unlike the first embodiment, the interlayer film formed between the layers of the signal wiring is thinned to form pinholes, and the pinholes are used to form layers between the signal wiring layers. Electrical continuity is achieved.

以下、本実施形態における信号ラインの構造を、図３及び図４に基づいて説明する。なお、図３は、本実施形態にかかる半導体装置のマイクロストリップラインを示す上面図である。図４は、本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＢ−Ｂ’線の横断面図である。   Hereinafter, the structure of the signal line in the present embodiment will be described with reference to FIGS. FIG. 3 is a top view showing a microstrip line of the semiconductor device according to the present embodiment. FIG. 4 is a cross-sectional view taken along the line B-B ′ of the microstrip line for explaining the structure of the signal line of the semiconductor device according to the present embodiment.

本実施形態における半導体装置では、図３に示すように、層間膜と信号ラインを含むマイクロストリップライン２００が形成される。   In the semiconductor device according to the present embodiment, as shown in FIG. 3, a microstrip line 200 including an interlayer film and a signal line is formed.

このマイクロストリップライン２００の構造は、図４に示すように、第１の実施の形態と異なり、層間膜がピンホールを形成する程度に薄膜化され、信号配線の各層は、層間膜に形成されたピンホールを介して電気的に接続されている。   As shown in FIG. 4, the structure of the microstrip line 200 is different from that of the first embodiment in that the interlayer film is thinned to the extent that pinholes are formed, and each layer of the signal wiring is formed in the interlayer film. Are electrically connected through pinholes.

即ち、所定の素子が形成された例えばＧａＡｓ基板２０２上に略均一厚さの第１層間膜２０４が形成され、第１層間膜２０４の所定位置には、例えば蒸着法により信号配線２０６の第１層が形成されている。   That is, a first interlayer film 204 having a substantially uniform thickness is formed on, for example, a GaAs substrate 202 on which a predetermined element is formed, and a first position of the signal wiring 206 is formed at a predetermined position of the first interlayer film 204 by, for example, vapor deposition. A layer is formed.

さらに、信号配線２０６の第１層上には、第２層間膜２０８の第１層薄膜がピンホール２１０を形成するように積層され、さらに、その上には信号配線２０６の第２層が例えば蒸着法により積層される。このとき、信号配線２０６の第１層と第２層の間は、第２層間膜２０８の第１層薄膜に形成されたピンホール２１０を介して電気的な導通が図られている。   Further, the first layer thin film of the second interlayer film 208 is laminated on the first layer of the signal wiring 206 so as to form the pinhole 210, and further, the second layer of the signal wiring 206 is formed thereon, for example, Laminated by vapor deposition. At this time, electrical conduction is achieved between the first layer and the second layer of the signal wiring 206 via the pinhole 210 formed in the first layer thin film of the second interlayer film 208.

さらに、信号配線２０６の第２層上には、同様に、第２層間膜２０８の第２層薄膜が形成され、多層配線構造の信号ラインが形成される。さらに、多層化された信号配線２０６の最上層上には、保護膜２１４が成膜される。   Further, a second layer thin film of the second interlayer film 208 is similarly formed on the second layer of the signal wiring 206 to form a signal line having a multilayer wiring structure. Further, a protective film 214 is formed on the uppermost layer of the multi-layered signal wiring 206.

本実施形態においては、層間膜を薄膜化することにより生じるピンホールを使用して、多層配線の各層を電気的に導通することができる。この結果、コンタクトホールを形成する必要がないので、半導体装置の製造工程の一部を省略し、工程の短縮化を図ることができる。また、層間膜は薄膜化されているので、より多層構造の信号ラインを形成することができる。この結果、直流抵抗成分をより低下させることができると共に、高周波信号の表皮効果の影響を低減し、高周波抵抗を低下させることができる。   In the present embodiment, each layer of the multilayer wiring can be electrically connected using a pinhole generated by thinning the interlayer film. As a result, since it is not necessary to form a contact hole, a part of the manufacturing process of the semiconductor device can be omitted and the process can be shortened. Further, since the interlayer film is thinned, a signal line having a more multilayer structure can be formed. As a result, the DC resistance component can be further reduced, the influence of the skin effect of the high frequency signal can be reduced, and the high frequency resistance can be reduced.

（第３の実施の形態）
上記実施形態においては、上層配線を形成せずに下層配線を多層化する構成を説明したが、上下２層配線構造の信号ラインでも、配線の表面積を増大し、薄膜化することができる。 (Third embodiment)
In the above embodiment, the configuration in which the lower layer wiring is multilayered without forming the upper layer wiring has been described. However, even in the signal line of the upper and lower two layer wiring structure, the surface area of the wiring can be increased and the thickness can be reduced.

本実施形態にかかるＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は、従来と同様に、ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に、上記素子、キャパシタ、ボンディングパッドなどを電気的に接続して高周波信号を伝送するために、例えば上下２層配線構造の信号ラインが形成される。本実施形態における信号ラインは、従来と異なり、層間膜に形成した下層配線を開口するコンタクトホール（略凹部溝）の側面及び底面を含む全表面に上層配線を形成している。   A semiconductor device such as an MMLC (monolithic microwave IC) according to the present embodiment has the above-described elements on a semiconductor substrate such as GaAs on which an active element such as an FET or a passive element such as an inductor is formed, as in the past. In order to electrically connect a capacitor, a bonding pad, etc. and transmit a high frequency signal, for example, a signal line having an upper and lower two-layer wiring structure is formed. Unlike the prior art, the signal lines in the present embodiment have upper layer wirings formed on the entire surface including the side and bottom surfaces of contact holes (substantially recessed grooves) that open the lower layer wirings formed in the interlayer film.

以下、本実施形態における信号ラインの構造を、図５及び図６に基づいて説明する。なお、図６は、本実施形態にかかる半導体装置のマイクロストリップラインを示す上面図である。図６は、本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＣ−Ｃ’線の横断面図である。   Hereinafter, the structure of the signal line in the present embodiment will be described with reference to FIGS. FIG. 6 is a top view showing the microstrip line of the semiconductor device according to the present embodiment. FIG. 6 is a cross-sectional view taken along line C-C ′ of the microstrip line for explaining the structure of the signal line of the semiconductor device according to the present embodiment.

本実施形態における半導体装置では、図５に示すように、層間膜と上下２層配線構造の信号ラインを有するマイクロストリップライン３００が形成される。   In the semiconductor device according to this embodiment, as shown in FIG. 5, a microstrip line 300 having an interlayer film and a signal line having an upper and lower two-layer wiring structure is formed.

このマイクロストリップライン３００は、図６に示すように、ＧａＡｓ基板３０２上には、略均一厚さの第１層間膜３０４が形成され、その上には、例えば蒸着法により下層配線３０６が形成されている。さらに、下層配線３０６及び第１層間膜３０４上には第２層間膜３０８が形成され、この第２層間膜３０８には、下層配線３０６を開口するように、複数の第２層間コンタクトホール（略凹部溝）３１０が形成されている。   As shown in FIG. 6, in the microstrip line 300, a first interlayer film 304 having a substantially uniform thickness is formed on a GaAs substrate 302, and a lower layer wiring 306 is formed thereon, for example, by vapor deposition. ing. Further, a second interlayer film 308 is formed on the lower layer wiring 306 and the first interlayer film 304, and a plurality of second interlayer contact holes (substantially omitted) are formed in the second interlayer film 308 so as to open the lower layer wiring 306. A recess groove 310 is formed.

この複数の第２層間コンタクトホール（略凹部溝）３１０の底部及び側面を含む全表面には、例えば蒸着法により薄膜化した上層配線３１２が形成される。このとき、第２層間コンタクトホール（略凹部溝）３１０の底部には、下層配線３０６が露出しているので、上層配線３１２とは直接電気的に接続される。   Over the entire surface including the bottom and side surfaces of the plurality of second interlayer contact holes (substantially recessed grooves) 310, an upper wiring 312 is formed by thinning, for example, by vapor deposition. At this time, since the lower layer wiring 306 is exposed at the bottom of the second interlayer contact hole (substantially recessed groove) 310, it is directly electrically connected to the upper layer wiring 312.

さらに、第２層間膜３０８及び上層配線３１２上には、保護膜３１４が成膜される。   Further, a protective film 314 is formed on the second interlayer film 308 and the upper layer wiring 312.

本実施形態においては、下層配線上の層間膜に複数のコンタクトホール（略凹部溝）を形成し、コンタクトホールの底面及び側面を含む全表面を利用して上層配線を形成しているので、信号ラインの表面積を増大することができる。さらに、上層配線は、例えば蒸着法により薄膜化されて形成されるので、より多層構造の信号ラインを形成することができる。この結果、直流抵抗成分をより低下させることができると共に、高周波信号の表皮効果の影響を低減し、高周波抵抗を低下させることができる。   In this embodiment, a plurality of contact holes (substantially recessed grooves) are formed in the interlayer film on the lower layer wiring, and the upper layer wiring is formed using the entire surface including the bottom and side surfaces of the contact hole. The surface area of the line can be increased. Furthermore, since the upper layer wiring is formed as a thin film by, for example, a vapor deposition method, a signal line having a more multilayer structure can be formed. As a result, the DC resistance component can be further reduced, the influence of the skin effect of the high frequency signal can be reduced, and the high frequency resistance can be reduced.

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。   The preferred embodiments of the present invention have been described in detail above with reference to the accompanying drawings, but the present invention is not limited to such examples. It is obvious that a person having ordinary knowledge in the technical field to which the present invention pertains can come up with various changes or modifications within the scope of the technical idea described in the claims. Of course, it is understood that these also belong to the technical scope of the present invention.

例えば、上記実施形態においては、所定の素子を形成する基板としてＧａＡｓ基板を採用した構成を例に挙げて説明した、Ｓｉ基板、ＩｎＰ基板など他の半導体基板を採用しても実施することができる。   For example, in the above-described embodiment, the configuration in which the GaAs substrate is employed as the substrate on which the predetermined element is formed has been described as an example, and the present invention can be implemented even if another semiconductor substrate such as an Si substrate or an InP substrate is employed. .

第１の実施の形態にかかる半導体装置のマイクロストリップラインを示す上面図である。It is a top view which shows the microstrip line of the semiconductor device concerning 1st Embodiment. 本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＡ−Ａ’線の横断面図である。It is a cross-sectional view of the A-A 'line of the microstrip line for explaining the structure of the signal line of the semiconductor device according to the present embodiment. 第２の実施の形態にかかる半導体装置のマイクロストリップラインを示す上面図である。It is a top view which shows the microstrip line of the semiconductor device concerning 2nd Embodiment. 本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＢ−Ｂ’線の横断面図である。It is a cross-sectional view of the B-B ′ line of the microstrip line for explaining the structure of the signal line of the semiconductor device according to the present embodiment. 第３の実施の形態にかかる半導体装置のマイクロストリップラインを示す上面図である。It is a top view which shows the microstrip line of the semiconductor device concerning 3rd Embodiment. 本実施形態にかかる半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＣ−Ｃ’線の横断面図である。It is a cross-sectional view of the C-C ′ line of the microstrip line for explaining the structure of the signal line of the semiconductor device according to the present embodiment. 従来における半導体装置のマイクロストリップラインを示す上面図である。It is a top view which shows the microstrip line of the conventional semiconductor device. 従来における半導体装置の信号ラインの構造を説明するための、マイクロストリップラインのＤ−Ｄ’線の横断面図である。It is a cross-sectional view of a D-D 'line of a microstrip line for explaining a structure of a signal line of a conventional semiconductor device.

符号の説明Explanation of symbols

１００、２００、３００ マイクロストリップライン
１０２ ＧａＡｓ基板
１０４ 第１層間膜
１０６ 信号配線
１０８ 第２層間膜
１１０ 第２層間コンタクトホール
１１４ 保護膜
２１０ ピンホール
３０６ 下層配線
３１０ 第２層間コンタクトホール（略凹部溝）
３１２ 上層配線 100, 200, 300 Microstrip line 102 GaAs substrate 104 First interlayer film 106 Signal wiring 108 Second interlayer film 110 Second interlayer contact hole 114 Protective film 210 Pin hole 306 Lower layer wiring 310 Second interlayer contact hole (substantially recessed groove)
312 Upper layer wiring

Claims (1)

所定の素子が形成された半導体基板上に、層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路が形成される半導体装置であって、
前記下層配線上には、前記下層配線を開口する複数の凹溝を有する前記層間膜が形成され、
前記上層配線は、前記凹溝の側面及び底面を含む全表面に形成されることを特徴とする、半導体装置。 A semiconductor device in which a microstrip line including a signal line of an interlayer film and upper and lower two-layer wiring structure is formed on a semiconductor substrate on which a predetermined element is formed,
On the lower layer wiring, the interlayer film having a plurality of concave grooves opening the lower layer wiring is formed,
The semiconductor device according to claim 1, wherein the upper layer wiring is formed on the entire surface including a side surface and a bottom surface of the groove .
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