JP4294531B2 - Logic circuit verification and test system - Google Patents
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Description
この発明は、実デバイス上に対象論理回路をマッピングすることで論理回路の機能・性能の検証を行う機能と半導体デバイス製造時の機能的不良を検査する機能とを併有する論理回路検証・テストシステムに関するものである。 The present invention relates to a logic circuit verification / test system having both a function of verifying a function / performance of a logic circuit by mapping a target logic circuit on an actual device and a function of inspecting a functional defect at the time of manufacturing a semiconductor device. It is about.
従来、論理回路の検証は、ソフトウェアを用いた手法、すなわち、コンピュータ上で仮想的に論理回路を表現するデータを用い、ソフトウェアによって入力印加に対する応答を模擬するシミュレーション(動的解析技術)が主流であった。しかし、近年の半導体集積度の向上と機能複雑度の増加に伴い、論理回路の機能検証には、プログラマブルデバイス等に検証対象をマッピングしてハードウェア的に検証を行う方法や、論理回路の特性や機能を数学的に解析する静的解析技術が台頭してきている(例えば、特許文献1〜3)。
Conventionally, logic circuit verification has been mainly performed by a method using software, that is, simulation (dynamic analysis technology) that simulates a response to input application by software using data that virtually represents a logic circuit on a computer. there were. However, with recent improvements in semiconductor integration and functional complexity, logic circuit functional verification includes a method of verifying in hardware by mapping the verification target to a programmable device, etc. And static analysis techniques that mathematically analyze functions (for example,
一方、半導体デバイス製造時の機能的不良を検査するためのテストシステムは、種々提案されているが(例えば、特許文献4〜7)、製造された半導体デバイスの特性不良や機能不良を測定するために、一般に、温度や電源電圧、信号印加/補足タイミングの微調整など、多数の調整機構を備えている。また、多彩なデバイスに対応するためデバイスの個別パッケージに対応したソケットが搭載可能である。 On the other hand, various test systems for inspecting functional defects during the manufacture of semiconductor devices have been proposed (for example, Patent Documents 4 to 7), but in order to measure characteristic defects and functional defects of manufactured semiconductor devices. In general, a large number of adjustment mechanisms such as fine adjustment of temperature, power supply voltage, and signal application / supplementary timing are provided. Moreover, in order to support various devices, sockets corresponding to individual packages of devices can be mounted.
以下、この発明の理解を容易にするため、図19を参照して従来の検証とテストの方法を概略説明する。図19は、対象論理回路をハードウェア的に検証する検証システムおよびテストシステムでの検証・テストの方法を説明する図である。 Hereinafter, in order to facilitate understanding of the present invention, a conventional verification and test method will be schematically described with reference to FIG. FIG. 19 is a diagram for explaining a verification system for verifying the target logic circuit in hardware and a verification / test method in the test system.
図19において、対象論理回路の検証では、まず、検証対象論理回路の回路データが制御用計算機1901から検証システム1902に転送され、検証システム1902において検証対象論理回路が実際の論理回路として構築される。次いで、検証用パターンが制御用計算機1901から検証システム1902に転送される。検証用パターンの転送方法には、検証開始に先行して検証用パターンの全てあるいは一部を分割して転送する方法や、制御用計算機1901上で動作するシミュレータと連動して、1検証周期毎に入力パターン送信と出力パターン受信を繰り返すコ・シミュレーション法などがある。制御用計算機1901は、この他にも制御データを必要に応じて検証システム1902に送信し、初期化・検証開始・停止などの制御を行う。検証システム1902上での検証実行結果の情報は、制御用計算機1901に転送され、表示される。
In FIG. 19, in the verification of the target logic circuit, first, circuit data of the verification target logic circuit is transferred from the
また、対象論理回路のテストでは、まず、検証・テスト回路(以降「DUT」と記す)1903のテストパターンが制御用計算機1901からテストシステム1905に転送され、テストシステム1905上のパターンメモリに格納される。次いで、初期化・タイミング制御・テスト開始・終了などに使用される制御データが制御用計算機1901からテストシステム1905に転送され、テストシステム1905にてDUT1903に対するテストが実行される。実行結果の情報は、テストシステム1905から制御用計算機1901に転送され、テストの合否が表示される。なお、テストシステム1905に装備されている機能で対応が困難な場合には、それを補足するアドオンボード1904を追加装着して、テストを行うことが可能である。
In the test of the target logic circuit, first, the test pattern of the verification / test circuit (hereinafter referred to as “DUT”) 1903 is transferred from the
しかしながら、従来の検証システムとテストシステムにおいては、以下の2つの問題点がある。第1の問題点は、信号パターンを使用して実際のデバイスを動作させるという共通点があるにも拘らず、一般的に検証システムとテストシステムは、個別システムとして構築されている点である。これは、要求されるハードウェア要件の相違が大きな要因である。すなわち、検証システムは、対象が設計段階の論理回路であるので、FPGA(Field Programmable Gate Array)や専用プロセッサ等、論理回路をマッピングできる固定デバイスで実現可能である。これに対してテストシステムは、実際のデバイスが対象であるので、多種多様なパッケージや端子機能(信号の電圧、電流レベル、方向など)に対応する必要がある。 However, the conventional verification system and test system have the following two problems. The first problem is that the verification system and the test system are generally constructed as individual systems in spite of the common point that an actual device is operated using a signal pattern. This is largely due to differences in required hardware requirements. That is, the verification system can be realized by a fixed device capable of mapping a logic circuit, such as an FPGA (Field Programmable Gate Array) or a dedicated processor, because the target is a logic circuit at the design stage. On the other hand, since the test system is an actual device, it is necessary to support various packages and terminal functions (signal voltage, current level, direction, etc.).
また、第2の問題点は、テストシステムでは、高額の投資が必要となる点である。これは、半導体集積回路に対して汎用的に使用されることを目的とし、高い検査精度および前述の多種多様なパッケージや端子機能への対応を目的として高精度の部品などを多用して構築されているためである。このため、断線や半導体素子不良などに起因する単一縮退故障(スタック故障)の検出といった基本的な機能のみを使用するユーザには導入が困難となっている。かかるユーザはテスト用の基板システムを自作する必要があるが、特定半導体デバイス専用であることが多く、その場合には用途毎にハードウェア全体の再設計が必要となっている。 The second problem is that the test system requires a large investment. This is intended to be used universally for semiconductor integrated circuits, and is built using high-precision parts for the purpose of high inspection accuracy and compatibility with the various packages and terminal functions described above. This is because. For this reason, it is difficult for a user who uses only basic functions such as detection of a single stuck-at fault (stack fault) caused by disconnection or a semiconductor element defect. Such a user needs to make a test board system by himself, but is often dedicated to a specific semiconductor device. In this case, the entire hardware needs to be redesigned for each application.
この発明は、上記に鑑みてなされたものであり、共通のハードウェアを用いて論理回路の機能検証を行う検証システムおよび半導体デバイスのスタック故障テストに特化したテストシステムとして使用可能な論理回路検証・テストシステムを得ることを目的とする。 The present invention has been made in view of the above, and a verification system that performs functional verification of a logic circuit using common hardware and a logic circuit verification that can be used as a test system specialized for stack failure testing of semiconductor devices.・ The purpose is to obtain a test system.
上述した目的を達成するために、この発明の論理回路検証・テストシステムは、検証/テスト対象回路の検証/テストを行う検証/テスト用ハードウェアと、前記検証/テスト用ハードウェアに対して前記検証/テスト対象回路の検証/テストに必要な情報を提供する制御用ソフトウェアを装備する外部コンピュータとを備え、検証/テスト用ハードウェアは、制御用プログラマブルデバイスと、前記制御用プログラマブルデバイスに検証/テストを実施する回路を構成させるためのデータが格納されるコンフィギュレーションメモリと、前記検証/テスト対象回路を交換可能に搭載する検証/テスト対象回路搭載手段と、前記検証/テスト対象回路の検証/テストに使用するテーブル形式の検証/テスト用パターンを格納するパターン格納メモリと、前記検証/テスト対象回路の検証/テスト結果を格納する結果格納メモリと、前記外部コンピュータからの指示を受けて、前記制御用プログラマブルデバイスによる前記検証/テスト対象回路の検証/テスト、および、前記制御用プログラマブルデバイスと前記検証/テスト対象回路との相互間接続テストをそれぞれ制御する制御手段とを備え、前記制御手段の制御下に動作する前記制御用プログラマブルデバイスは、前記外部コンピュータが送信する前記検証/テスト用パターンと制御情報とを前記制御手段を介して受け取り、前記検証/テスト用パターンを前記パターン格納メモリに保存し、前記制御情報に従って前記パターン格納メモリから前記検証/テスト用パターンを読み出し、前記検証/テスト対象回路に対する信号印加、タイミング制御、出力捕捉/比較を行い、検証/テスト結果として必要十分な情報を抽出して前記結果格納メモリに保存し、その保存した検証/テスト結果を前記制御手段を介して前記外部コンピュータに送信するように回路が構成されていることを特徴とする。 To achieve the above-described object, a logic circuit verification / test system according to the present invention includes verification / test hardware for verifying / testing a verification / test target circuit, and the verification / test hardware with respect to the verification / test hardware. And an external computer equipped with control software for providing information necessary for verification / testing of the verification / test target circuit, and the verification / test hardware is connected to the control programmable device and the control programmable device. Configuration memory for storing data for configuring a circuit to be tested, verification / test target circuit mounting means for mounting the verification / test target circuit interchangeably, verification / verification of the test target circuit / Pattern storage to store table format verification / test patterns used for testing Memory, a result storage memory for storing verification / test results of the verification / test target circuit, and verification / test of the verification / test target circuit by the control programmable device in response to an instruction from the external computer, and And a control means for controlling an interconnection test between the control programmable device and the verification / test target circuit, and the control programmable device operating under the control of the control means is transmitted by the external computer. The verification / test pattern and the control information to be received are received via the control means, the verification / test pattern is stored in the pattern storage memory, and the verification / test pattern is stored from the pattern storage memory according to the control information. And the signal for the verification / test target circuit Addition, timing control, output capture / comparison, necessary and sufficient information is extracted as a verification / test result, stored in the result storage memory, and the stored verification / test result is stored in the external computer via the control means. The circuit is configured to transmit to the network.
この発明によれば、検証/テスト用ハードウェアでは、テーブル形式のパターンを用いた検証/テストに必要な中核的機能(検証/テスト対象回路の検証/テスト用パターンのパターン格納メモリへの保存、検証/テスト対象回路に対する信号印加、タイミング制御、出力捕捉/比較、検証/テスト結果として必要十分な情報の抽出、検証/テスト結果の結果格納メモリへの保存と読み出し)を制御用プログラマブルデバイスにて構築する。また、検証/テスト対象回路の検証/テストパターンの外部コンピュータからパターン格納メモリへの転送と、検証/テスト対象回路の検証/テスト制御データの外部コンピュータから制御用プログラマブルデバイスへの転送と、検証/テスト結果の結果格納メモリから外部コンピュータへの転送とは、共に制御手段を介して制御用ソフトウェアによって指示される。すなわち、共通のハードウェアを用いて論理回路の機能検証と半導体デバイスのスタック故障テストとが行える論理回路検証・テストシステムが得られる。 According to the present invention, in the verification / test hardware, the core functions necessary for verification / test using the table format pattern (verification / verification of test target circuit / saving of test pattern in pattern storage memory, Application of signal to verification / test target circuit, timing control, output capture / comparison, extraction of necessary and sufficient information as verification / test result, and saving / reading of verification / test result to result storage memory) by control programmable device To construct. Also, verification / test target circuit verification / transfer of test pattern from external computer to pattern storage memory, verification / test target circuit verification / transfer of test control data from external computer to control programmable device, verification / Both the transfer of the test results from the result storage memory to the external computer are instructed by the control software via the control means. That is, a logic circuit verification / test system capable of performing logic circuit function verification and semiconductor device stack failure test using common hardware is obtained.
この発明によれば、共通のハードウェアを用いて論理回路の機能検証と半導体デバイス製造時の機能的不良検査とを行うことできるので、低コスト化が図れるという効果を奏する。 According to the present invention, the function verification of the logic circuit and the functional defect inspection at the time of manufacturing the semiconductor device can be performed using common hardware, so that the cost can be reduced.
以下に図面を参照して、この発明にかかる論理回路検証・テストシステムの好適な実施の形態を詳細に説明する。 Exemplary embodiments of a logic circuit verification / test system according to the present invention will be explained below in detail with reference to the drawings.
図1は、この発明の一実施の形態である論理回路検証・テストシステムの構成を示すブロック図である。図1に示す論理回路検証・テストシステムは、検証/テスト用ハードウェア100と、外部コンピュータ110と、外部コンピュータ110に接続されるインタフェース装置(以降「マイコンインタフェース」と記す)111およびインタフェース装置(以降「コンフィギュレーションメモリインタフェース」と記す)112と、マイコンインタフェース111を介して外部コンピュータ110に接続される波形観測用外部デバイスとしての信号観測システム113とを備えている。
FIG. 1 is a block diagram showing a configuration of a logic circuit verification / test system according to an embodiment of the present invention. The logic circuit verification / test system shown in FIG. 1 includes a verification /
検証/テスト用ハードウェア100は、制御用プログラマブルデバイス(以降「制御用FPGA」と記す)101を備えている。制御用FPGA101には、コンフィギュレーションメモリ(configROM)102、マイコン103、パターン格納メモリ104、結果格納メモリ118、DUT搭載基板108との連結機構109およびモニタ用コネクタ(CON)107が接続されている。つまり、制御用FPGA101には、モニタ用コネクタ(CON)107を介して信号観測システム113が接続されている。
The verification /
DUT搭載基板108は、検証/テスト用ハードウェア100とは別個独立した基板であって、DUTソケットと周辺回路とが搭載されている。検証/テスト用ハードウェア100本体に設けられる連結機構109とDUT搭載基板108との全体でDUT搭載手段を構成している。DUT搭載基板108は、以降、単に「DUT」とも言う。連結機構109がDUTと制御用FPGA101とを接続することで、DUTの信号端子、電源、グランド(接地)がそれぞれ接続される。このうち、信号端子については、制御用FPGA101と接続され、DUTに入力信号が印加され、出力信号を制御用FPGA101に供給することで、検証/テストが実行される。
The
コンフィギュレーションメモリ102は、複数回書き換え可能な不揮発性メモリであって、制御用FPGA101に検証/テストを実施する回路を構成させるためのデータが格納される。コンフィギュレーションメモリ102は、検証/テスト用ハードウェア100に設けたコネクタ(CON)114を介してコンフィギュレーションメモリインタフェース112に接続されている。コンフィギュレーションメモリインタフェース112は、外部コンピュータ110から出力される制御用FPGA101の再構成用データを、コンフィギュレーションメモリ102の書込みプロトコルや電気的特性に合うように変換する装置である。
The
コンフィギュレーションメモリ102の内容は、電源投入時または再構築の指示が出たときに制御用FPGA101に転送される。内容の書き換えは、外部コンピュータ110が書き換えデータをコンフィギュレーションメモリインタフェース112およびコネクタ114を経由して送信することで行う。
The contents of the
マイコン103は、検証/テスト用ハードウェア100に設けたコネクタ(CON)115を介してマイコンインタフェース111に接続されている。マイコン103は、マイコンインタフェース111を介して外部コンピュータ110と通信を行い、外部コンピュータ110の指示に従って、制御用FPGA101の検証/テスト制御、および制御用FPGA101とDUTとの相互間接続テストなどの制御を行う。
The
マイコンインタフェース111は、外部コンピュータ110とマイコン103との間の外部通信プロトコル変換や電気的特性の変換、USB(Universal Serial Bus)に代表されるようなバス構成による多機器接続が可能な通信プロトコルのブリッジ機能を司る装置である。
The
検証/テスト制御に係る外部コンピュータ110と制御用FPGA101との通信は、マイコンインタフェース111、マイコン103およびマイコンバス122を介して行われる。制御用FPGA101とDUTとの相互間接続テストは、この実施の形態においては、IEEE−STD1149.1規格に準じたテスト方式(Joint Test Access Group:以降「JTAG方式」と記す)を使用して行うようにしている。
Communication between the
制御用FPGA101は、コンフィギュレーションメモリ102のデータによって回路の構築が完了した後に、マイコン103からの指示に従ってDUT搭載基板108上の周辺回路の検証/テストを行う。連結機構108によってDUT搭載基板109と検証/テスト用ハードウェア100とが連結したときに、マイコン103から制御用FPGA101にJTAGチェーン信号123を出力し、制御用FPGA101から連結機構109を介してDUTにJTAGチェーン信号116を出力し、連結機構109を介してDUTからコンフィギュレーションメモリ102にJTAGチェーン信号117を出力し、コンフィギュレーションメモリ102からマイコン103にJTAGチェーン信号124を出力することで、マイコン103を起点/終点として制御用FPGA101とDUT(連結機構109)とコンフィギュレーションメモリ102とを接続するJTAGチェーンが形成される。
The
パターン格納メモリ104には、DUTの検証/テストに使用するテーブル形式の検証/テスト用パターンである入力/期待値パターンが格納される。結果格納メモリ118には、DUTの検証/テスト結果が格納される。可変電圧電源は、検証/テスト用ハードウェア100用の可変電圧電源105と、DUT搭載基板108用の可変電圧電源106との2系統に分かれている。対応して、電源を接続するコネクタ(CON)119には、一次電源スイッチ120と二次電源スイッチ121とがこの順に直列に配置されている。すなわち、可変電圧電源105には一次電源スイッチ120を介して電源が供給され、可変電圧電源106には一次電源スイッチ120および二次電源スイッチ121を介して電源が供給される。つまり、一次電源スイッチ120では、検証/テスト用ハードウェア100とDUT搭載基板108とのハードウェア全体の電源ON/OFFが行えるのに対し二次電源スイッチ121では、DUT搭載基板108のみの電源ON/OFFが行える。
The
次に、図2は、制御用FPGA101の機能を説明するブロック図である。図2に示すように、制御用FPGA101は、マイコン103にマイコンバス122を介して接続されるマイコンバスI/F部200、パターン格納メモリ104を制御するパターン格納メモリ制御部201、パターン並列化処理部202、タイミング調整部203、クロック逓倍回路204、DUT連結機構109に接続されるI/Oバッファ205、信号捕捉部206、モニタ用コネクタ107に接続されるモニタ制御部207、比較処理部208、および結果格納メモリ118を制御する結果格納メモリ制御部209を備えている。
Next, FIG. 2 is a block diagram illustrating functions of the
マイコン103からの指示情報は、マイコンバス122を経由してマイコンバスI/F部200に入力され、マイコンバスI/F部200から各ブロックへの制御信号やデータが出力される。すなわち、パターン格納メモリ制御部201に対し制御信号と書込データが出力される。パターン並列化処理部202とタイミング調整部203とに対し検証/テスト制御信号が出力される。モニタ制御部207に対し制御信号が出力される。また、結果格納メモリ制御部209に制御信号を出力し、結果格納メモリ制御部209から読み出しデータを受け取る。
The instruction information from the
パターン格納メモリ104へのテストパターンのロードは、外部コンピュータ110からマイコンバスI/F部200に転送された書込み用パターンデータと制御情報とを、パターン格納メモリ制御部201がパターン格納メモリ104に書き込むことで行われる。マイコンバス122とパターン格納メモリ104のデータバス幅との相違を補完するために、図示してないがパターン格納メモリ制御部201には並列化回路が内蔵されている。
The test pattern is loaded into the
検証/テストの制御は、外部コンピュータ110から発行される検証/テスト開始の指示に基づいて発行される検証/テスト実行中信号が有効のときに実行される。まず、パターン格納メモリ制御部201がパターン格納メモリ104の内容を読み出す。読み出されたデータは、複数メモリワードにて1パターンを形成するので、パターン並列化処理部202にて検証/テストに使用できる形式に復元する。復元されたパターンデータを用いた検証/テストを行うためには、入力印加並びに期待値比較のタイミング調整が必要であるので、タイミング調整部203にてそのタイミング調整を行う。調整に必要な位相情報はマイコンバスI/F部200から与えられる。
The verification / test control is executed when a verification / test execution signal issued based on a verification / test start instruction issued from the
また、より精度の高い調整を行うため、タイミング調整部203では、クロック逓倍回路204にて生成された他ブロックよりも高速なクロックを使用する。生成されたタイミング調整済入力パターンは、I/Oバッファ205を経由してDUT連結機構109の端子に入力される。DUT連結機構109の端子から出力された信号はI/Oバッファ205を経由して信号捕捉部206にて同期化サンプリングされ、比較処理部208に入力される。タイミング調整部203で生成されたタイミング調整済期待値パターンも、DUT出力信号と位相を合わせるため、同様に信号捕捉部206にてサンプリングされ、比較処理部208に入力される。
Further, in order to perform adjustment with higher accuracy, the
比較処理部208での比較結果は、タイミング調整部203にて生成された比較タイミングに基づいて捕捉され、不一致があった場合、タイミング調整部203にて生成されたパターン番号情報と共に比較処理部208から結果格納メモリ制御部209に対して出力される。結果格納メモリ制御部209では、上記不一致情報並びにパターン番号情報を結果格納メモリ118に書き込む。
The comparison result in the
テストの終了条件には、パターン終了、ユーザ指示による外部コンピュータ110からの割り込み終了、エラー数上限値到達時などがある。当該エラー数上限値はユーザによって設定可能である。図示してないが、ユーザが設定するエラー数上限値は、マイコンバスI/F部200にて保持され、比較処理部208にて制御されるようになっている。
Test termination conditions include pattern termination, interrupt termination from the
テスト終了後のテスト結果読出しは、外部コンピュータ110から発行されるテスト結果読出し指示に基づき、マイコンバスI/F部200が結果格納メモリ制御部209に指示を出して結果格納メモリ118に格納されているデータを読出し、マイコンバスI/F部200からマイコンバス122経由で外部コンピュータ110に送出することで行われる。データの有効判定に必要な不一致パターン数情報は、比較処理部208もしくは結果格納メモリ制御部209に格納されており、結果格納メモリ118の内容同様にマイコンバスI/F部200を経由して外部コンピュータ110から読み出すことが可能である。
When the test result is read after the test is completed, the microcomputer bus I /
ここで、検証/テストの制御について詳細に説明する。まず、パターン格納メモリ読出しからタイミング調整に至る動作は、次のようにして行われる。すなわち、システムの汎用性を保つため、制御用FPGA101のDUTとのインタフェース信号は、双方向端子として実装することを基本とする。この条件で、当該信号を制御するには、信号値と方向と期待値のマスクとの3情報が必要である。つまり、DUTとのインタフェース信号1ビットの制御には、1パターン当たり3ビット必要ということになる。
Here, the verification / test control will be described in detail. First, operations from reading the pattern storage memory to timing adjustment are performed as follows. That is, in order to maintain the versatility of the system, the interface signal with the DUT of the
図3は、パターン格納メモリ104に格納されるテストパターンのパターン値と検証/テスト動作との関係を説明する真理値表である。図3に示すように、パターン値は、信号値と方向と期待値のマスクとの3情報で構成される。対する検証/テスト動作は、入力と期待値との2情報で構成されている。図3に示す真理値表300では、「方向」ビットが“0”のときにDUTへの入力とし、“1”のときにDUTからの出力と定義した場合の「パターン値」と「検証/テスト動作」との関係が示されている。すなわち、「方向」ビットが0のとき、「信号値」ビットの値がDUT端子に入力される。「方向」ビットおよび「マスク」ビットが共に“1”のとき、「信号値」ビットは「検証/テスト動作」での期待値となり、DUT端子出力と比較される。
FIG. 3 is a truth table for explaining the relationship between the pattern value of the test pattern stored in the
一方、ビット数は、パターン格納メモリ104のデータバスと制御用FPGA101のDUTとのインタフェース信号とでは、一般にインタフェース信号の方が多い。これは、パターン格納メモリ104のデータバスビット幅を増加させると、制御用FPGA101の必要端子数が増加し、システム規模の増大を招くことが要因として挙げられる。パターン格納メモリ104のデータバス信号数を1としたときの制御用FPGA101のDUTとのインタフェース信号数の比率をNとすると、パターン格納メモリ104に1パターンを格納するには(3×N)メモリワードが必要となる。
On the other hand, the number of bits is generally larger for the interface signal between the data bus of the
図4は、制御用FPGA101のDUTとのインタフェース信号数比率NをN=2としたときのパターン格納メモリ読出しからタイミング調整に至る処理過程を説明する図である。N=2であるので、図4に1パターン分のメモリワードとして示すように、パターン格納メモリ104に格納される1パターンは、(3×2)=6ワードで構成される。パターン格納メモリ104に表記される「Vxy」は、パターンx番目の「信号値」ビット群の第yメモリワードを示す。同様に、「方向」「マスク」ビット群のメモリワードを各々「Dxy」「Mxy」と表記されている。
FIG. 4 is a diagram for explaining the processing process from reading the pattern storage memory to timing adjustment when the interface signal number ratio N with the DUT of the
図4において、マイコンバスI/F部200が出力する検証/テスト実行中信号410が有効になると、パターン格納メモリ制御部201は制御信号411により、パターン格納メモリ104の内容をメモリアドレス順に読み出す。パターン格納メモリ出力信号412には、V11、V12、D11、D12、M11、M12、・・・と時系列にメモリデータが逐次出力される。パターン格納メモリ制御部201は、このパターン格納メモリ出力信号412を取り込んでパターン格納メモリ読出しデータ414とし、パターン並列化処理部202に対し、パターン有効信号413と共に、パターン格納メモリ読出しデータ414を同一時系列で出力する。
In FIG. 4, when the verification /
パターン並列化処理部202では、パターン有効信号413が有効であるときに、書込み制御回路401がパターン格納メモリ読出しデータ414を並列に再配置し、1パターン分のデータを並列配置できると並列化用レジスタ402に転送する。並列化用レジスタ402の出力は並列化後パターン416としてタイミング調整回路403に出力される。また、同時にパターン並列化処理部202では、並列化後パターン有効信号415をタイミング調整部203に出力する。
In the pattern
タイミング調整部203では、検証/テストに必要となるタイミング調整処理を行う。信号のタイミングを調整するためのタイミングカウンタ404およびパターン数カウンタ405は、共に、並列化後パターン有効信号415が「有効」を示すときにクロック逓倍回路204の逓倍クロック418に従って計数することを行う。タイミング調整回路403は、タイミングカウンタ404の値とマイコンバスI/F部200からの信号位相情報417とに基づきDUTインタフェースの各信号ビットの位相を調整し、出力比較タイミング信号419、タイミング調整済のパターン有効信号420、およびタイミング調整済の並列化後パターン421を出力する。また、パターン数カウンタ404の値はパターン番号情報422として出力される。
The
図5−1は、以上の図4に示す処理動作を説明するタイムチャートである。また、図5−2は、図5−1に示すタイミング調整後の信号500の詳細を説明するタイムチャートである。図5−1では、パターン格納メモリ読出データ414と、並列化後のパターン416と、並列化後のパターン有効信号415と、タイミング調整後の信号500との関係が示されている。図5−1に示すように、並列化後のパターン416は、第1パターン#1、第2パターン#2、の順にサンプリングされる。パターン格納メモリ104から1パターン分のメモリワード“V21、V22、D21、D22、M21、M22”が全て読み出された直後のパターン格納メモリ読出しデータ414は、第2パターン#2として並列化後のパターン416にサンプリングされる。また、並列化後のパターン有効信号415は、第1パターン#1が並列化後のパターン416にサンプリングされたタイミングで有効に切り替わっている。
FIG. 5A is a time chart for explaining the processing operation shown in FIG. FIG. 5B is a time chart for explaining details of the
一方、タイミング調整後の信号500には、基準タイミングパターンビット421Aとオフセット有りパターンビット421Bとパターン有効信号420とが示されている。基準タイミングパターンビット421Aは、並列化後のパターン416よりも若干の遅延を伴って設定されている。オフセット有りパターンビット421Bは、図5−2に示すように、基準タイミングパターンビット421Aに対する信号位相情報417で指定される相対遅延を示すオフセット501を有して生成される。また、タイミング調整後のパターン有効信号420は、第1パターン#1の基準タイミング421Aと同一タイミングで有効になっている。
On the other hand, the timing-adjusted
次に、図6は、図2に示した制御用FPGAにおいてDUTへの信号印加並びにDUT出力の比較動作を行う回路の詳細を示す回路図である。この図6を参照して、DUTへの信号印加並びにDUT出力の比較動作について説明する。図6において、タイミング調整部203には、並列化後有効信号415が検証/テスト実行中として入力され、また並列化後パターン416のサブセットである方向パターン601と信号値パターン602とマスクパターン603とが入力される。また、タイミング調整部203は、タイミング調整済のパターン有効信号420を出力するとともに、タイミング調整済の並列化後パターン421のサブセットである方向パターン605と信号値パターン606とマスクパターン607とを出力する。
Next, FIG. 6 is a circuit diagram showing details of a circuit that performs signal application to the DUT and comparison operation of the DUT output in the control FPGA shown in FIG. With reference to FIG. 6, the signal application to the DUT and the comparison operation of the DUT output will be described. In FIG. 6, the post-parallel
マスクパターン607は、信号捕捉部206に入力する。NAND回路610は、DUT電源ONのモニタ信号608とタイミング調整済のパターン有効信号420とが直接入力され、方向パターン605がインバータ609を介して入力され、イネーブル信号611を双方向バッファ622の制御端と信号捕捉部206とに出力する。信号値パターン606は、双方向バッファ622の入力段と信号捕捉部206とに入力される。双方向バッファ622は、出力イネーブル信号611によって出力制御がなされ、出力イネーブル信号611がイネーブル状態のときに、信号値パターン606をDUTとのインタフェース信号612として出力する一方、そのDUTとのインタフェース信号612をDUT出力信号613として信号捕捉部206に出力する。
The
ここで、出力イネーブル信号611が「イネーブル状態」となるのは、方向パターン605がDUTへの入力状態を示しており、かつDUT電源ONのモニタ信号608およびタイミング調整済のパターン有効信号420が共に有効を示すときである。前述の通り、方向パターン605が“0”のときにDUTへの入力状態となるので、方向パターン605をインバータ609で反転した信号とモニタ信号608とパターン有効信号420とのNAND出力を出力イネーブル信号611とする。これによって、正常なテスト動作中以外のDUTへのパターン印加、特にDUT電源遮断時の信号印加によるDUTへの電気的ストレスの発生を防ぐことができる。
Here, the output enable
比較処理部208では、期待値の比較が次のようにして行われる。すなわち、OR回路614は、信号捕捉部206にて同期化されたマスクパターン607とイネーブル信号611とから比較結果マスク信号616を生成しAND回路618に出力する。また、排他的論理和回路615は、信号捕捉部206にて同期化された信号値パターン606とDUT出力信号613とからDUT出力と期待値との比較結果(マスク未処理の比較結果)617を生成し、AND回路618に出力する。
In the
比較結果マスク信号616は、マスク条件、すなわち、双方向バッファ622が入力状態(DUT出力)で、かつマスクパターン607が“0”のときに“0”となるので、AND回路618では、比較結果マスク信号616によってDUT出力と期待値との比較結果617に対してマスク処理を施す操作が行われる。そして、比較結果捕捉回路620では、AND回路618の出力とタイミング調整部203からのパターン番号情報422とをタイミング調整部203にて生成された出力比較タイミング信号419に基づいてサンプリングを行って最終比較結果621を生成する。この最終比較結果621は図示しない比較結果有効信号と共に結果格納メモリ制御部209に出力される。
The comparison result
次に、図7は、図1に示す外部コンピュータ110上で動作する制御用ソフトウェアの処理手順を説明するフローチャートである。図7において、まず、制御用FPGA101内のマイコンバスI/F部200内にある制御用レジスタ群を初期化する(ステップST1)。次いでDUTのデバイスID情報を読み出す(ステップST2)。この実施の形態では、JTAGチェーン信号123, 116, 117および124によって形成されるJTAGチェーンを通じて、JTAGのデバイスID情報読出し命令(IDCODE)を用いて読み出す。その後、制御用FPGA端子属性調整処理(ステップST3)とDUT⇔制御用FPGA接続テスト選択/生成処理(ステップST4)とDUT⇔制御用FPGA接続テスト処理(ステップST5)によって、検証/テスト準備を完了し、ステップST6に進む。
Next, FIG. 7 is a flowchart for explaining the processing procedure of the control software operating on the
ステップST6では、手操作入力装置710から入力される検証/テストパターンの選択が行われる。その後、その選択されたパターンを外部コンピュータ110からパターン格納メモリ104に転送し(ステップST7)、検証/テストを実施する(ステップST8)。そして、パターンが複数ページに分割されていて、後続ページの再ロードが必要な場合に備え、検証/テストが完了したか否かを判定する(ステップST9)。未完了の場合(ステップST9:No)は、ステップST7に戻り、検証/テストパターンをロードする。検証/テスト完了の場合(ステップST9:Yes)は、結果格納メモリ118に格納された内容を読み出し、外部コンピュータ110で表示する(ステップST10)。その後、検証/テストは全て終了したか否かを判断し(ステップST11)、再度検証/テストを実行する場合(ステップST11:No)は、ステップST6に戻り、パターン選択を行う。
In step ST6, the verification / test pattern input from the manual
図8は、図7に示す制御用FPGA端子属性調整処理(ステップST3)の詳細を説明するフローチャートである。図8において、まず、現DUTのデバイスID情報820と前回の検証/テスト時のデバイスID情報821とを確認し(ステップST20)、現DUTのデバイスが前回の検証/テストから変更されているか否かを判定する(ステップST21)。デバイスIDが一致した場合(ステップST21:No)は、当該デバイスが端子属性可変(例:FPGA、マイコン)であるかを確認する(ステップST22)。その結果、可変である場合(ステップST22:Yes)には、現DUTの端子属性情報822と前回の検証/テスト時の端子属性情報823とを確認し(ステップST23)、制御用FPGA101のDUTインタフェース端子の属性を前回の検証/テスト時から変更する必要があるか否かを確認する(ステップST24)。かかる変更が必要となる条件としては、例えば信号の電圧レベルや駆動方式の変更などが挙げられる。
FIG. 8 is a flowchart for explaining the details of the control FPGA terminal attribute adjustment process (step ST3) shown in FIG. In FIG. 8, first, the
そして、ステップST22において端子属性が可変でない場合(ステップST22:No)およびステップST24において制御用FPGA101のDUTインタフェース端子の属性を変更する必要がない場合(ステップST24:No)は、制御用FPGA101の内容は変更不要であるので、FPGA端子属性調整処理は終了する。
If the terminal attribute is not variable in step ST22 (step ST22: No) and if it is not necessary to change the attribute of the DUT interface terminal of the
一方、ステップ21においてデバイスIDが一致せず(ステップ21:Yes)かつステップST24において制御用FPGA101のDUTインタフェース端子の属性を変更する必要がある場合(ステップST24:Yes)は、制御用FPGA101の端子属性は再構成が必要であるので、FPGAコンフィギュレーションデータを準備する。
On the other hand, if the device IDs do not match in step 21 (step 21: Yes) and the attribute of the DUT interface terminal of the
すなわち、当該デバイス/端子属性情報をキーとしてデータベース824を検索し、合致するFPGAコンフィギュレーションデータを取得する(ステップST25)。検索できず取得できなかった取得失敗の場合、すなわち、該当するFPGAコンフィギュレーションデータがデータベース824に登録されていない場合(ステップST26:Yes)、当該デバイス/端子属性情報を基にFPGAコンフィギュレーションデータを生成し、データベース824に登録する(ステップST27)。登録したデータは、以降の再利用に供される。
That is, the
そして、データベース824から合致するFPGAコンフィギュレーションデータの取得に成功した場合(ステップST26:No)にはその取得したFPGAコンフィギュレーションデータを、またステップST27にてFPGAコンフィギュレーションデータを生成した場合にはその生成したFPGAコンフィギュレーションデータを、それぞれ、
制御用FPGAコンフィギュレーションメモリ102に書き込む(ステップST28)。この書き込み時の経路は前述の通りである。最後に、現DUTのデバイスID情報820と現DUTの端子属性情報822とを、それぞれの検証/テスト時のデバイスID情報821と前回の検証/テスト時の端子属性情報823に上書きし(ステップST29)、次回の検証/テスト時のDUT構成判定に供する。
If the matched FPGA configuration data is successfully acquired from the database 824 (step ST26: No), the acquired FPGA configuration data is generated. If the FPGA configuration data is generated in step ST27, the The generated FPGA configuration data is
Write to the control FPGA configuration memory 102 (step ST28). The path at the time of writing is as described above. Finally, the
図9は、図7に示すDUT⇔制御用FPGA接続テスト選択/生成処理(ステップST4)の詳細を説明するフローチャートである。図9において、現DUTのデバイスID情報820をキーとしてデータベース824を検索し、合致するDUT⇔制御用FPGA接続テストパターンを取得する(ステップST31)。検索できず取得できなかった取得失敗の場合、つまり、該当するDUT⇔制御用FPGA接続テストパターンがデータベース824に登録されていない場合(ステップST32:Yes)は、データベース824その他から当該デバイスのテスト回路情報を取得し、FPGAコンフィギュレーションデータを生成する(ステップST33)。この実施の形態では、JTAG方式の接続テストであるので、テスト回路情報は、BSDL(Boundary Scan Descriptor Language)で供給される。したがってJTAGチェーンの接続情報を作成した上で、公知の自動生成方式を用いてテストパターンが生成される。生成されたテストパターンは、データベース824に登録され、以降の再利用に供される。また、テスト回路情報がデータベース824から取得されたものでなければ、同様にデータベース824に登録される。
FIG. 9 is a flowchart for explaining the details of the DUT selection control FPGA connection test selection / generation process (step ST4) shown in FIG. In FIG. 9, the
図10は、図8と図9に示すデータベース824の構成例を示す図である。図10において、データベース824は、n種のデバイスID(#1)1000、デバイスID(#2)1001、・・デバイスID(#n)1002に分類され、各デバイスIDでは、各種データ1003における情報が関連付けられている。具体的には、各種データ1003には、端子属性情報(#1)1004、端子属性情報(#2)1005、・・端子属性情報(#n)1006、DUT⇔制御用FPGA接続テスト回路情報1007、DUT⇔制御用FPGA接続テストパターン1008が含まれている。そして、端子属性情報(#1)1004には、制御用FPGAコンフィギュレーションデータ群1009が関連付けられている。端子属性情報(#2)1005には、制御用FPGAコンフィギュレーションデータ群1010が関連付けられている。以降同様に端子属性情報(#n)1006には、制御用FPGAコンフィギュレーションデータ群1011が関連付けられている。
FIG. 10 is a diagram illustrating a configuration example of the
制御用FPGAコンフィギュレーションデータ群1009,1010,…,1011には、それぞれ、上述したパターン格納メモリ104を使用する制御用FPGAコンフィギュレーションデータ1012と、内蔵する能動的に動作する制御用FPGA構成の検証/テスト制御回路の回路情報(#1)1013、回路情報(#2)1014、…,回路情報(#n)1015とが含まれる。そして、回路情報(#1)1013には制御用FPGAコンフィギュレーションデータ1016が用意されている。回路情報(#2)1014には制御用FPGAコンフィギュレーションデータ1017が用意されている。以降同様に回路情報(#n)1015には制御用FPGAコンフィギュレーションデータ1018が用意されている。
In the control FPGA
次に、図1に示した信号観測用システム113を用いてDUTの信号を観測する構成について説明する。図2に示したモニタ制御部207は、DUTへの入力パターンおよび出力信号を選択し、モニタ用コネクタ107に出力する。また、モニタ用コネクタ107と連結される信号観測用システム113が必要とする観測制御情報も、同様にモニタ用コネクタ107に送られる。上記のモニタ用信号選択および観測制御の信号情報は、共に外部コンピュータ110からマイコンバスI/O部200に設定され、マイコンバスI/O部200から制御信号としてモニタ制御部207に供給される。なお、信号観測用システム113には、例えば、特許文献7に開示された「論理集積回路の内部信号モニタ装置」を用いることができる。
Next, a configuration for observing a DUT signal using the
図11と図12は、制御用FPGA101内のモニタ制御部207の構成例を示す図である。具体的には、図11は、FPGA内蔵のトライステートバスを使用した回路例である。また、図12は、セレクタを使用した回路例である。
11 and 12 are diagrams illustrating a configuration example of the
図11において、マイコンバスI/F部200から出力される選択信号1106は、トライステートバッファ1103,1104,…,1105の出力イネーブルとして使用される。モニタ対象信号1100,1101,…, 1102はトライステートバッファ1103,1104, …,1105に入力され、トライステートバッファ1103,1104,…,1105の出力はトライステートバス1110に接続され、モニタ用コネクタ107へのインタフェース信号1111として出力される。選択信号1106は、1ビットのみイネーブルになるように制御し、トライステートバス1110のコンフリクトを避けるようにしている。
11, a
図12において、マイコンバスI/F部200から出力される選択信号1201は、セレクタ1200のセレクト信号として使用される。モニタ対象信号1100,1101,…,1102はセレクタ1200の被選択入力である。これらのうち1本が選択されて、モニタ用コネクタ107へのインタフェース信号1111として出力される。
In FIG. 12, a
次に、図13は、制御用FPGA101によるDUT用可変電圧電源106のモニタ回路の構成例を示す図である。図13において、DUT用可変電圧電源106の電源ライン1300は入力バッファ1302に接続され、接地ライン1301は、接地に接続されている。DUT用可変電圧電源106の電源ライン1300上の電圧は、入力バッファ1302にてデジタル信号化され、DUT電源ON信号608として使用される。DUT用可変電圧電源106の電源ライン1300上の電圧が入力バッファ1302の閾値電圧以上になると、DUT電源ON信号608は“0”から“1”になる。逆に、DUT用可変電圧電源106の出力1300が入力バッファ1302の閾値電圧以下になると、DUT電源ON信号608は“1”から“0”になる。したがって、図6における双方向バッファ622の動作において、DUT用可変電圧電源106の電圧が閾値電圧以下になると、双方向バッファ622は出力ディセーブル状態となり、DUTが電源OFFあるいはそれに準ずる状態のときに入力端子への信号供給を遮断することができる。
Next, FIG. 13 is a diagram illustrating a configuration example of a monitor circuit of the DUT variable
次に、図14は、DUT搭載基板108の構成例を示す図である。図14において、DUT搭載基板108は、検証/テスト用ハードウェア100上に搭載された連結機構109と結合させるための連結機構1400と、DUTソケット1401と、補助回路1403とを搭載している。補助回路1403は、連結機構1400とDUTソケット1401と間の信号経路に存在し、ノイズ対策や信号の補正などを行うようになっている。
Next, FIG. 14 is a diagram illustrating a configuration example of the
DUTがFPGAである場合には、制御用FPGA101と同様に、DUTの回路構成に必要なデータを格納する内容書換え可能な不揮発性メモリであるコンフィギュレーションメモリ1405と、そのコンフィギュレーションメモリ1405の内容の書換え時に使用するコネクタ(CON)1406とを搭載する。また、必要に応じて周辺回路1404も搭載する。周辺回路1404は、電源や機能部品など、DUTを動作させるために必須な部品から構成される。連結機構1400とDUTソケット1401とコンフィギュレーションメモリ1405とは、JTAGチェーン信号1407〜1409によって接続される。なお、コンフィギュレーションメモリ1405が搭載されていない場合は、チェーン信号1408とチェーン信号1409とが直結された構成となる。
When the DUT is an FPGA, like the
次に、図15と図16を参照して、制御用FPGA101とDUTと間のインタフェース信号におけるノイズ低減策について説明する。この実施の形態では、既知の低ノイズ化技術を使用する。図15は、シングルエンド方式のノイズ対策例を示す図である。図16は、差動方式の信号を用いた対策例を示す図である。
Next, referring to FIG. 15 and FIG. 16, a noise reduction measure in the interface signal between the
図15において、制御用FPGA101のダンピング抵抗群1500とDUTのダンピング抵抗群1503とは、同一信号の両端点に位置する抵抗値を同一にしている。また、配線群1501と配線群1502とはそれぞれその物理的配線長を等しく設計してある。また、図16において、差動方式では、逆位相の信号2本を使用して、通常の単一信号を転送する。本例では、制御用FPGA101内蔵の差動ドライバ/レシーバ群1600と、DUT搭載基板108上の差動ドライバ/レシーバ群1601との間を、連結機構109,1400によって接続して示している。本差動方式を使用する場合、前述した双方向バッファ622から差動バッファに変更するため、図8に示した手順でFPGAの端子属性の再構成を行う必要がある。
In FIG. 15, the damping
次に、図7に示したDUT⇔制御用FPGA接続テスト処理(ステップST5)において行われる、DUT⇔制御用FPGA相互間が正しく接続されているか否かのテスト動作について説明する。DUT1402をDUTソケット1401に搭載した状態で、DUT搭載基板108の連結機構1400と検証/テスト用ハードウェア100上の連結機構109とを連結することで、検証/テスト用ハードウェア100上のマイコン103を起点及び終点としたJTAGチェーンの閉ループを構成することができる。
Next, a test operation performed in the DUTDcontrol FPGA connection test process (step ST5) shown in FIG. 7 to determine whether or not the DUT⇔control FPGAs are correctly connected to each other will be described. In a state where the
一方、図7に示すステップST5では前のステップST4にて取得したDUT⇔制御用FPGA接続テストパターンを外部コンピュータ110からマイコン103に転送する。マイコン103は、JTAGチェーンの閉ループの起点(JTAGチェーン信号123)から逐次テスト用入力を印加していく。テストが進行していくにつれて、テスト結果がJTAGチェーンを辿って、終点(JTAGチェーン信号124)に逐次到達するので、マイコン103は期待値と当該テスト結果とを比較し、不一致情報を保持する。テスト終了後、不一致情報がマイコン103から外部コンピュータ110に転送される。外部コンピュータ110では、その不一致情報をユーザが確認可能な形式(例えば端末への表示やファイル出力)で報知する。
On the other hand, in step ST5 shown in FIG. 7, the DUTD control FPGA connection test pattern acquired in the previous step ST4 is transferred from the
次に、図17と図18を参照して、パターン格納メモリ104を使用せずに検証/テストを実施する場合について説明する。図17は、パターン格納メモリ104を使用せずに検証/テストを実施する場合に制御用FPGA101が備える検証/テスト制御回路の構成例を示すブロック図である。図18は、図17に示す検証/テスト制御回路を制御してパターン格納メモリ104を使用せずに検証/テストを実施する外部コンピュータ上の制御用ソフトウェアの処理手順を説明するフローチャートである。
Next, with reference to FIG. 17 and FIG. 18, a case where the verification / test is performed without using the
図17において、検証/テスト制御回路1710は、入力パターンの生成、出力比較、テストの動作制御(例えば出力パターンの値に基づく、テストシーケンスの切替)を行う回路であり、機能検証で言うところのテストベンチに相当する回路である。この検証/テスト制御回路1710では、能動的に検証/テストを実行することができるようになっている。
In FIG. 17, a verification /
マイコンバスI/F部1700、タイミング調整部1703、クロック逓倍回路1704、モニタ制御部1707および結果格納メモリ制御部1709は、それぞれ図2におけるマイコンバスI/F部200, タイミング調整部203, クロック逓倍回路204, モニタ制御部207および結果格納メモリ制御部209に対応する回路であり、検証/テスト制御回路1710の制御用に最適化されている。
The microcomputer bus I /
図18では、図7に示したパターン格納メモリ104を使用した外部コンピュータ上の制御用ソフトウェアの処理手順をベースに、図17に示す検証/テスト制御回路1710の制御用に最適化した処理手順が示されている。
In FIG. 18, the processing procedure optimized for control of the verification /
図18において、制御用FPGA初期化処理(ステップST1)とID情報読出し処理(ステップST2)とを実行した後に、手操作入力装置1810による検証/テスト制御回路の選択を行い(ステップST40)、制御用FPGA選択/再構成処理(ステップST41)、DUT⇔制御用FPGA接続テスト選択/生成処理(ステップST4)、DUT⇔制御用FPGA接続テスト処理(ステップST5)をそれぞれ実行し、検証/テスト準備を完了する。次に、検証/テストを行う(ステップST42)。ここでは、パターンの再ロードは発生しない。検証/テスト終了後、検証/テスト結果の取得/表示を行う(ステップST10)。その後、検証/テストは全て終了したか否かを判断し(ステップST11)、検証/テスト制御回路を変更して再実行する場合(ステップST11:No)は、ステップST40に戻る。 In FIG. 18, after executing the control FPGA initialization process (step ST1) and the ID information read process (step ST2), the verification / test control circuit is selected by the manual operation input device 1810 (step ST40). FPGA selection / reconfiguration processing (step ST41), DUT テ ス ト control FPGA connection test selection / generation processing (step ST4), and DUT⇔control FPGA connection test processing (step ST5) are executed, respectively, and verification / test preparation is performed. Complete. Next, verification / test is performed (step ST42). Here, no pattern reload occurs. After the verification / test is completed, verification / test results are acquired / displayed (step ST10). Thereafter, it is determined whether or not all verification / testing has been completed (step ST11). When the verification / test control circuit is changed and re-executed (step ST11: No), the process returns to step ST40.
ここで、制御用FPGA選択/再構成処理(ステップST41)は、図8に示したパターン格納メモリ104を使用した外部コンピュータ110における制御用ソフトウェアの処理手順である制御用FPGA端子属性調整処理(ステップST3)を図17に示す検証/テスト制御回路1710の制御用に機能拡充したものである。図8に示した制御用FPGA端子属性調整処理(ステップST3)との差異は、検証/テスト制御回路の選択および制御用FPGAデータ生成に係る内容である。図8を参照して説明する。
Here, the control FPGA selection / reconfiguration process (step ST41) is a control FPGA terminal attribute adjustment process (step ST) which is a processing procedure of control software in the
すなわち、第1に、ステップST22の前またはステップST23の後に、現在の検証/テスト制御回路と前回の検証/テスト時の検証/テスト制御回路とを比較するステップが存在し、本ステップにおいて不一致であるとステップST25に遷移する。第2に、ステップST25では、現DUTのデバイスID情報820と現DUTの端子属性情報822に加えて、検証/テスト制御回路情報をキーとし、図10に示すコンフィギュレーションデータ1016〜1018を検索する。第3に、ステップST27では、検証/テスト制御回路を含めたコンフィギュレーションデータの生成を行う。当該検証/テスト制御回路は、従来手法によって回路データに合成可能なデータとする。第4に、ステップST29では、現DUTのデバイスID情報820と現DUTの端子属性情報822に加えて、検証/テスト制御回路の情報も保存し、次回の検証/テスト時のFPGA再構築要否判定に供する。
That is, first, before step ST22 or after step ST23, there is a step of comparing the current verification / test control circuit with the previous verification / test verification / test control circuit, and there is a mismatch in this step. If there is, the process proceeds to step ST25. Second, in step ST25, in addition to the
なお、この実施の形態では、DUT⇔制御用FPGA接続テストとしてJTAG方式を使用する場合を示したが、独自方式を含む他の方式を使用しても良い。 In this embodiment, the case where the JTAG method is used as the FPGA connection test for DUTU control is shown, but other methods including a unique method may be used.
また、コンフィギュレーション用メモリのJTAGチェーン信号線は、DUT⇔制御用FPGA接続テスト専用としているが、このコンフィギュレーション用メモリへの書込み方式としてJTAG方式を採用しているケースも存在する。この場合は、接続テストとコンフィギュレーション用メモリへの書込みの2系統のJTAGチェーン信号線を排他的に使用する構成にすると良い。例えば、コンフィギュレーション用メモリへのJTAG入力選択用のセレクタを挿入する方法がある。 Further, the JTAG chain signal line of the configuration memory is dedicated to the DUT 接 続 control FPGA connection test, but there is a case where the JTAG method is adopted as a writing method to the configuration memory. In this case, it is preferable that the two JTAG chain signal lines for connection test and writing to the configuration memory are exclusively used. For example, there is a method of inserting a selector for selecting a JTAG input to the configuration memory.
また、パターン格納メモリ104を使用する場合としない場合とで、図7と図18に示したように、独立の処理を行っているが、ステップST1とステップST2とを共通化し、その後にパターン格納メモリ104を使用した方式としない方式との選択ステップを設け、ステップST3とステップST40とに分岐するように構成することで、制御用ソフトウェアを統合化しても良い。
In addition, as shown in FIG. 7 and FIG. 18, independent processing is performed depending on whether the
このように、この実施の形態によれば、検証/テスト用ハードウェアに、制御用FPGA、マイコン、パターン格納メモリ等を搭載し、制御用FPGAはパターン格納メモリを用いた検証/テスト制御と、検証/テスト制御回路による能動的制御とのいずれにも再構成可能とし、そのような回路構成変更を外部コンピュータ上の制御用ソフトウェアによって実行可能としたので、論理回路の検証/テストにおける代表的な2つの手法、つまり、予め入力/期待値がテーブル形式のパターンを用いる手法と、外部で能動的にDUTを制御する外部回路を用いる手法とを単一ハードウェアを用いて実現できるようになる。 As described above, according to this embodiment, the control FPGA, the microcomputer, the pattern storage memory, and the like are mounted on the verification / test hardware, and the control FPGA uses verification / test control using the pattern storage memory; Since it can be reconfigured for any of the active control by the verification / test control circuit, and such a circuit configuration change can be executed by the control software on the external computer, it is typical in the verification / test of the logic circuit. Two methods, that is, a method using a table-type pattern in which input / expectation values in advance, and a method using an external circuit that actively controls the DUT externally can be realized using a single hardware.
また、DUTはノイズ対策を施した本体ハードウェアと独立の基板に搭載する構成としたので、従来のテストシステムなどで使用されている高精細の専用部品を使用せずに、多彩なデバイスおよびパッケージをDUTとして搭載でき、制御用FPGA接続テストを制御用ソフトウェアによって実行することで、確実なDUTとの接続を確認した状態で検証/テストを実行することができる。そして、制御用FPGAのDUTインタフェース信号の変更やタイミング調整などには柔軟に対応することができる。したがって、汎用性が高く低コストのハードウェアベースの論理回路検証・テストシステムを提供することができる。 In addition, since the DUT is configured to be mounted on a board independent of the main hardware with noise countermeasures, various devices and packages can be used without using high-definition dedicated parts used in conventional test systems. Can be mounted as a DUT, and the control FPGA connection test is executed by the control software, so that the verification / test can be executed in a state where the connection with the reliable DUT is confirmed. It is possible to flexibly cope with a change in the DUT interface signal of the control FPGA and timing adjustment. Therefore, it is possible to provide a hardware-based logic circuit verification / test system with high versatility and low cost.
さらに、本体ハードウェアの電源を1次電源とし、DUTの電源を2次電源として個別にON/OFFできるようにしたので、DUTの電源OFF時に制御用FPGAのDUTインタフェース信号を遮断することで、本体ハードウェアの電源投入状態で安全にDUT交換が行える。加えて、制御用FPGAでは、電源モニタを行い、検証/テスト時に不慮の事故によってDUTの電源がOFFした場合や電圧低下などが生じた場合に、DUTに信号が印加されるのを遮断することができるので、DUTの電気的ストレスを回避することができる。 Furthermore, since the power supply of the main body hardware is a primary power supply and the DUT power supply is a secondary power supply that can be individually turned on / off, by shutting off the DUT interface signal of the control FPGA when the DUT power is off, DUT exchange can be performed safely with the main unit hardware powered on. In addition, the control FPGA monitors the power supply and blocks the signal from being applied to the DUT when the DUT power is turned off or a voltage drop occurs due to an accident during verification / testing. Therefore, the electrical stress of the DUT can be avoided.
加えて、制御用FPGAは、DUTのインタフェース信号を選択してモニタ用コネクタに出力するようになっているので、モニタ用コネクタに信号観測用システム(波形観測用外部デバイス)を接続することで、DUTの信号を容易に観測することができる。 In addition, the control FPGA selects the DUT interface signal and outputs it to the monitor connector. By connecting a signal observation system (waveform observation external device) to the monitor connector, The signal of the DUT can be easily observed.
また、外部コンピュータ上の制御用ソフトウェアは、マイコンを介してDUTのデバイスID情報を読み出し、当該デバイスID情報に対応するデバイス端子属性情報から、制御用FPGAとDUTとの接続テストパターンの選択または生成を行い、そのような接続テストパターンを用いてマイコンに接続テストを実行させ、異常が検出されたときには、その原因箇所を特定し報知することができる。 The control software on the external computer reads the device ID information of the DUT via the microcomputer, and selects or generates a connection test pattern between the control FPGA and the DUT from the device terminal attribute information corresponding to the device ID information. When the abnormality is detected by causing the microcomputer to execute a connection test using such a connection test pattern, the cause can be identified and notified.
以上のように、この発明にかかる論理回路検証・テストシステムは、共通のハードウェアを用いて論理回路の機能検証と半導体デバイス製造時の機能的不良検査とを行うに有用であり、特に検証/テストの対象回路に高精細の専用部品ではなく多彩なデバイスおよびパッケージを用いることができるので、汎用性と低コスト化とを図るのに好適である。 As described above, the logic circuit verification / test system according to the present invention is useful for performing the function verification of the logic circuit and the functional defect inspection at the time of manufacturing the semiconductor device using common hardware. Since various devices and packages can be used instead of high-definition dedicated parts for the circuit to be tested, it is suitable for achieving versatility and cost reduction.
100 検証/テスト用ハードウェア
101 制御用プログラマブルデバイス(制御用FPGA)
102 コンフィギュレーションメモリ
103 マイコン(制御手段)
104 パターン格納メモリ
105 DUT以外用の可変電圧電源
106 DUT用の可変電圧電源
107 モニタ用コネクタ
108 DUT搭載基板
109 DUT搭載基板と検証/テスト用ハードウェアの連結機構
110 外部コンピュータ
111 マイコンインタフェース
112 コンフィギュレーションメモリインタフェース
113 信号観測用システム
114 コネクタ(コンフィギュレーションメモリインタフェース用)
115 コネクタ(マイコンインタフェース用)
116,117,123,124 JTAGチェーン信号
118 結果格納メモリ
119 電源コネクタ
120 一次スイッチ
121 二次スイッチ
122 マイコンバス
200 マイコンバスI/F部
201 パターン格納メモリ制御部
202 パターン並列化処理部
203 タイミング調整部
204 クロック逓倍回路
205 I/Oバッファ
206 信号捕捉部
207 モニタ制御部
208 比較処理部
209 結果格納メモリ制御部
300 テストパターンの真理値表
401 パターン並列化用レジスタ書込み制御回路
402 パターン並列化用レジスタ
403 タイミング調整回路
404 タイミングカウンタ
405 パターン数カウンタ
609 インバータ
610 NAND回路
614 OR回路
615 排他的論理和回路
620 比較結果捕捉回路
622 双方向バッファ
710,1810 手操作入力装置
1100〜1102 モニタ対象入力信号
1103〜1105 トライステートバッファ
1106 出力イネーブル信号(束線)
1107〜1109 出力イネーブル信号(単線)
1110 FPGA内部バス
1111 モニタ出力信号
1200 セレクタ
1201 モニタ信号のセレクト信号
1400 DUT搭載基板側の連結機構
1401 DUTソケット
1402 DUT
1403 補助回路
1404 周辺回路
1405 コンフィギュレーションメモリ(DUTがFPGAの場合に使用)
1406 コネクタ(コンフィギュレーションメモリインタフェース用)
1407,1408 JTAGライン
1500,1503 インピーダンス整合用抵抗器群
1501,1502 配線群
1600,1601 差動ドライバ/レシーバ群
1700 マイコンバスI/F部
1703 タイミング調整部
1704 クロック逓倍回路
1707 モニタ制御部
1709 結果格納メモリ制御部
1710 検証/テスト制御回路
100 Verification /
102
104
115 connector (for microcomputer interface)
116, 117, 123, 124
1107 to 1109 Output enable signal (single line)
1110 FPGA
1403
1406 Connector (for configuration memory interface)
1407, 1408
Claims (8)
検証/テスト用ハードウェアは、
制御用プログラマブルデバイスと、
前記制御用プログラマブルデバイスに検証/テストを実施する回路を構成させるためのデータが格納されるコンフィギュレーションメモリと、
前記検証/テスト対象回路を交換可能に搭載する検証/テスト対象回路搭載手段と、
前記検証/テスト対象回路の検証/テストに使用するテーブル形式の検証/テスト用パターンを格納するパターン格納メモリと、
前記検証/テスト対象回路の検証/テスト結果を格納する結果格納メモリと、
前記外部コンピュータからの指示を受けて、前記制御用プログラマブルデバイスによる前記検証/テスト対象回路の検証/テスト、および、前記制御用プログラマブルデバイスと前記検証/テスト対象回路との相互間接続テストをそれぞれ制御する制御手段と、
を備え、
前記制御手段の制御下に動作する前記制御用プログラマブルデバイスは、前記外部コンピュータが送信する前記検証/テスト用パターンと制御情報とを前記制御手段を介して受け取り、前記検証/テスト用パターンを前記パターン格納メモリに保存し、前記制御情報に従って前記パターン格納メモリから前記検証/テスト用パターンを読み出し、前記検証/テスト対象回路に対する信号印加、タイミング制御、出力捕捉/比較を行い、検証/テスト結果として必要十分な情報を抽出して前記結果格納メモリに保存し、その保存した検証/テスト結果を前記制御手段を介して前記外部コンピュータに送信するように回路が構成されている、
ことを特徴とする論理回路検証・テストシステム。 Verification / test hardware for verifying / testing a verification / test target circuit and control software for providing information necessary for verification / test of the verification / test target circuit to the verification / test hardware And equipped with an external computer,
Verification / test hardware is
A programmable device for control;
A configuration memory in which data for configuring a circuit for performing verification / test in the control programmable device is stored;
Verification / test target circuit mounting means for mounting the verification / test target circuit in a replaceable manner;
A pattern storage memory for storing a verification / test pattern in a table format used for verification / test of the verification / test target circuit;
A result storage memory for storing verification / test results of the verification / test target circuit;
In response to an instruction from the external computer, control / verification of the verification / test target circuit by the control programmable device and an interconnection test between the control programmable device and the verification / test target circuit are controlled. Control means to
With
The programmable device for control operating under the control of the control means receives the verification / test pattern and control information transmitted from the external computer via the control means, and receives the verification / test pattern as the pattern. Save in the storage memory, read the verification / test pattern from the pattern storage memory according to the control information, perform signal application to the verification / test target circuit, timing control, output capture / comparison, necessary as verification / test results The circuit is configured to extract sufficient information and save it in the result storage memory, and send the saved verification / test result to the external computer via the control means.
This is a logic circuit verification and test system.
検証/テスト対象回路と周辺回路とを搭載した独立基板と、
前記検証/テスト用ハードウェアに設けられ、前記独立基板と前記制御用プログラマブルデバイスとを接続する連結機構と、
で構成されることを特徴とする請求項1に記載の論理回路検証・テストシステム。 The verification / test target circuit mounting means is:
An independent board on which the circuit to be verified / tested and the peripheral circuit are mounted;
A connection mechanism provided in the verification / test hardware and connecting the independent substrate and the control programmable device;
The logic circuit verification / test system according to claim 1, comprising:
前記検証/テスト対象回路以外用の第1電源、および前記検証/テスト対象回路用の第2電源と、
前記第1電源と前記第2電源とを同時にON/OFF操作できる第1電源スイッチ、および前記第2電源のみをON/OFF操作できる第2電源スイッチと、
を備えることを特徴とする請求項1に記載の論理回路検証・テストシステム。 Verification / test hardware includes
A first power supply other than the verification / test target circuit, and a second power supply for the verification / test target circuit;
A first power switch capable of simultaneously turning on / off the first power source and the second power source, and a second power switch capable of turning on / off only the second power source;
The logic circuit verification / test system according to claim 1, further comprising:
前記第2電源が閾値電圧以下のとき、または、前記第2電源スイッチがOFF操作されているときは、前記検証/テスト対象回路への信号印加を遮断する回路、
を備えていることを特徴とする請求項3に記載の論理回路検証・テストシステム。 The control programmable device is:
A circuit that cuts off the signal application to the verification / test target circuit when the second power supply is lower than a threshold voltage or when the second power switch is turned off;
The logic circuit verification / test system according to claim 3, further comprising:
前記制御用プログラマブルデバイスは、前記検証/テスト対象回路のインタフェース信号を選択して前記モニタ用コネクタに出力する回路、
を備えていることを特徴とする請求項1に記載の論理回路検証・テストシステム。 The verification / test hardware has a monitor connector that can be connected to an external device for waveform observation.
The control programmable device is a circuit that selects an interface signal of the verification / test target circuit and outputs the interface signal to the monitor connector;
The logic circuit verification / test system according to claim 1, further comprising:
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