JP4290412B2

JP4290412B2 - Data transfer device

Info

Publication number: JP4290412B2
Application number: JP2002333435A
Authority: JP
Inventors: 哲郎原; 直哉木村; 英昭小田切
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2002-11-18
Filing date: 2002-11-18
Publication date: 2009-07-08
Anticipated expiration: 2022-11-18
Also published as: JP2004171102A

Description

【０００１】
【発明の属する技術分野】
本発明は、送信側のクロックと受信側のクロックとが異なるクロックであるシステムにおけるデータ転送技術に関するものである。
【０００２】
【従来の技術】
レジスタ等の回路を構成する素子として用いられるフリップフロップには、セットアップ時間及びホールド時間があり、クロックの立ち上がり前後の一定の期間（セットアップ時間＋ホールド時間）は入力信号の値を変化させないようにする必要がある。しかし、データが異なるクロックを用いる装置間で転送されるシステムでは、上記期間内に入力信号の値が変化することがあり、その場合、フリップフロップの出力信号が発振して不安定になる状態（一般にメタステーブル状態と呼ばれる）がある期間続く。このメタステーブルが発生すると以降の論理回路に正しいデータが送られなくなる可能性がある。
【０００３】
その対策として、送信側からのデータを直接ロジックに入力せず、該ロジックの前段に一つまたは複数のフリップフロップを設け、このフリップフロップの出力をロジックに入力すること等が提案されている（例えば非特許文献１参照）。これは、メタステーブルが続く期間は比較的短く、あるフリップフロップの出力信号にメタステーブルが発生しても、次段のフリップフロップが次のクロックの立ち上がりでこの信号を取り込むまでにはメタステーブル状態はほぼ終息しているという性質を利用したものである。
【０００４】
【非特許文献１】
「Design Wave Magazine 2001 September ＣＱ出版（株）“ＨＤＬの記述スタイル第７回非同期クロック間のデータ転送”」
【０００５】
【発明が解決しようとする課題】
しかし、上記の構成により、メタステーブル状態の伝搬を防止したとしても、受信側のクロックの周波数が送信側のクロックの周波数より低い場合や受信側のクロックの周波数及び位相が送信側のクロックの周波数及び位相に近い場合には、送信データの値（送信側における送信信号の値）の変化を受信側で検出できず、データが欠落するという問題がある。
【０００６】
本発明は上記問題に鑑みなされたものであり、メタステーブル状態の伝搬を防止するとともに、受信側のクロックの周波数が送信側のクロックの周波数より低い場合、あるいは受信側のクロックの周波数及び位相が送信側のクロックの周波数及び位相に近い場合にもデータの欠落が発生しないデータ転送装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成すべく、本発明のデータ転送装置は、第１のクロックを用いる第１の装置と第２のクロックを用いる第２の装置に接続され、前記第１の装置からパルス信号及び前記第１のクロックを受け取り、前記第２の装置から前記第２のクロックを受け取り、前記第１の装置から前記第２の装置に前記パルス信号を転送する異なるクロック間のデータ転送装置であって、前記第１の装置のロジックの後段に配置され、転送すべき前記パルス信号のパルス幅を、前記第１のクロックの周波数と前記第２のクロックの周波数との比に応じて拡張する第１のパルス幅拡張手段と、前記第２の装置のロジックの前段に配置された少なくとも１段のフリップフロップからなり、転送されてきたパルス信号のメタステーブルを除去する第１のメタステーブル除去手段とを備え、前記第１のクロックの周波数÷前記第２のクロックの周波数に１を加算した値の小数点以下を切り上げたものをｎとし、前記第１のクロックのクロックパルスの幅をｗとするとき、前記第１のパルス幅拡張手段は、転送すべき信号のパルス幅をｎ・ｗに拡張することを特徴とする。
【０００８】
【発明の実施の形態】
図１のブロック図に本発明の第１の実施形態に係る異なるクロック間のデータ転送装置の構成を示す。本実施形態の装置は、送信側にパルスレジスタ１０２及び最終出力段のフリップフロップ１０４を備え、また、受信側にフリップフロップ１０７，１０９からなる同期化器１２０を備える。
【０００９】
異なるクロック間あるいは複数クロックドメイン間で転送すべきRequest信号はパルスレジスタ１０２に入力され、そのパルス幅が広げられ、最終段のフリップフロップ１０４に入力される。パルスレジスタ１０２及びフリップフロップ１０４にはクロックＡが供給されている。
【００１０】
受信側では、メタステーブル状態が内部のロジック１２０に伝搬しないようにするため、送信側から転送されてきたRequest信号を同期化器１１０を介して受信する。メタステーブル状態の除去されたRequest信号は同期化器１１０からロジック１２０に送られる。同期化器１１０を構成するフリップフロップ１０７、１０９にはクロックＢが供給されている。
【００１１】
クロックＡとクロックＢの立ち上がり位相が非常に近い場合、従来の転送装置では転送されてきた信号の値の変化を受信側で検出できない場合があり、データの欠落が発生していたが、本実施形態では、転送すべき信号をそのパルス幅をパルスレジスタ１０２で広げてから受信側に転送するので、たとえ、転送されてきた信号の値の変化を受信側のクロックＢの立ち上がりで検出できなくても、次の立ち上がりで検出可能であり、データの欠落は発生しない。
【００１２】
一般に、フリップフロップのセットアップ時間（ｘ）及びホールド時間（ｙ）はクロック周期に比べ非常に短く、ｘ＋ｙ < １クロックパルス幅の関係がある。従って、クロックＡの周波数をf(Clock A)、クロックＢの周波数をf(Clock B)とするとき、メタステーブル状態及びデータの欠落が発生しないようにするためには、クロックＡの周期に対する転送すべき信号の周期の比が少なくとも式[roundup{f(Clock A)/f(Clock B)+1}]の値となるように転送すべき信号のパルス幅を広げればよい。ここで、roundup{}は{}内の数値の小数点以下を切り上げて得られる整数値を表す。図２に、送信側のクロックの周波数（clk_a）と受信側のクロックの周波数（clk_b）の種々の組み合わせのそれぞれについて、上記式の値を示す。
【００１３】
パルスレジスタ１０２によりパルス幅の広げられたRequest信号は、受信側の同期化器のフリップフロップ１０７に受信される。メタステーブルが発生しない場合には受信したRequest信号はフリップフロップ１０９を介しそのまま内部のロジックに供給される。クロックＡとクロックＢの位相関係によりメタステーブルが発生した場合にはフリップフロップ１０９を通ることによりメタステーブルが除去されてから内部のロジックに供給される。
【００１４】
図３は上記の信号転送動作を表すタイミングチャートである。ここでは、クロックＡは３３ＭＨｚ、クロックＢは２０ＭＨｚであり、Request信号のパルス幅をクロックＡの３パルス分に広げて転送している。フリップフロップ１０７の出力にメタステーブルが発生するが、フリップフロップ１０９により除去され、Request信号が正しく転送されることが分かる。
【００１５】
図４に、本実施形態のパルスレジスタ１０２及び同期化器１１０の機能をＨＤＬ（ハードウェア記述言語）のＲＴＬ（レジスタトランスファレベル）で記述した例を示す。
【００１６】
以上説明したように本実施の形態によれば、第１のクロックを用いる第１の装置から第２のクロックを用いる第２の装置に信号を転送する異なるクロック間のデータ転送装置において、前記第１の装置のロジックの後段に配置され、転送すべきパルス信号のパルス幅を前記第１のクロックの周波数と前記第２のクロックの周波数との比に応じて拡張する第１のパルス幅拡張手段と、前記第２の装置のロジックの前段に配置された少なくとも１段のフリップフロップからなり、転送されてきたパルス信号のメタステーブルを除去する第１のメタステーブル除去手段とを備えるようにしたので、メタステーブル状態の伝搬を防止するとともに、受信側のクロックの周波数が送信側のクロックの周波数より低い場合、あるいは受信側のクロックの周波数及び位相が送信側のクロックの周波数及び位相に近い場合にもデータの欠落が発生しない異なるクロック間のデータ転送が実現される。
【００１７】
図５に本発明の第２の実施形態に係る異なるクロック間のデータ転送装置の構成を示す。本実施形態の装置は、第１の実施形態と同様、送信側にパルスレジスタ２０２及び最終出力段のフリップフロップ２０４を備え、また、受信側にフリップフロップ２０７，２０９からなる同期化器２１０を備える。
【００１８】
異なるクロック間あるいは複数クロックドメイン間で転送すべきRequest信号はパルスレジスタ２０２に入力され、そのパルス幅が広げられ、最終段のフリップフロップ２０４に入力される。パルスレジスタ２０２及びフリップフロップ２０４にはクロックＡが供給されている。
【００１９】
受信側では、メタステーブル状態が内部のロジック２２０に伝搬しないようにするため、送信側から転送されてきたRequest信号を同期化器２１０を介して受信する。メタステーブル状態の除去されたRequest信号は同期化器２１０からロジック２２０に送られる。同期化器２１０を構成するフリップフロップ２０７，２０９にはクロックＢが供給されている。
【００２０】
第２の実施形態では、図５に示すように、複数のロジックを含むが、送信側の最終出力段のフリップフロップ２０４と受信側の同期化器２１０との間にはロジックを挿入せず、また最終出力段のフリップフロップ２０４の出力を受信側の他のロジック２２１に分岐せず、点線に示すように同期化器の後で分岐させ、ポイントツーマルチポイント接続を禁止し、ポイントツーポイントの回路構成とする。
【００２１】
最終段のフリップフロップ２０４と受信側の同期化器２１０との間にはロジックを挿入しないことにより、最終段のフリップフロップ２０４と同期化器との間でメタステーブルまたはデータの欠落が発生し、その状態で受信側の同期化器に転送されてしまうことを回避できる。
【００２２】
また、最終段のフリップフロップ２０４の出力を受信側の他のロジックに分岐しないことにより、受信側の全てのロジックにおいてメタステーブルまたはデータの欠落の発生を防止できる。更に、分岐による配線負荷の増大がないので同期化器でメタステーブル状態が発生し難くなるという効果もある。
【００２３】
更に、ロジックの挿入、分岐のないシンプルな回路構成であるので、データ転送装置の回路設計における回路トポロジーの解析の際、後方探索・前方検索の探索件数が膨大にならず、解析に必要なリソース（実行時間、メモリ、ディスク容量）が抑えられ、解析ツールを使用できるようになる。
【００２４】
以上説明したように本第２の実施実施形態によれば、最終出力段のフリップフロップ２０４と受信側の同期化器２１０との間にはロジックを挿入しなので、最終出力段のフリップフロップ２０４と同期化器２１０との間でメタステーブルまたはデータの欠落が発生し、その状態で受信側の同期化器に転送されてしまうことを回避できる。また、最終出力段のフリップフロップ２０４の出力を受信側の他のロジックに分岐しないので、受信側の全てのロジックにおいてメタステーブルまたはデータの欠落の発生を防止できる。更に、分岐による配線負荷の増大がないので同期化器でメタステーブル状態が発生し難くなる。
【００２５】
更に本第２の実施実施形態によれば、ロジックの挿入、分岐のないシンプルな回路構成であるので、回路設計の際、フリップフロップのクロック入力端子に接続された出力端子の探索を通してクロックを供給するクロックソースを検出する動作（後方探索）、及び検出されたクロックソースの出力端子に接続され入力端子の探索を通してフリップフロップを検出する動作（前方探索）の両方から回路内の任意の箇所を検出する回路トポロジー解析を、解析ツールを用いて自動的に行うことができる。
【００２６】
図６、７に回路トポロジー解析ツールの後方探索機能をＲＴＬで記述した例を示し、図８に回路トポロジー解析ツールの前方探索機能をＲＴＬで記述した例を示す。
【００２７】
図９に本発明の第３の実施形態に係る異なるクロック間のデータ転送装置の構成を示す。この装置は送信側にステートマシンを備え、このステートマシンを介してRequest信号を受信側に送り、受信側からAcknowledge信号を返送することによりによりハンドシェイクアクセスを可能にする構成を有するものである。
【００２８】
図９において、ステートマシン３０２は、送信側のロジック３５０の要求に応じ送信要求を出力する。デコーダ３０４はこの送信要求をデコードし、第１の実施形態のパルスレジスタ１０６と同様の構成を有するパルスレジスタ３０６にRequest信号を出力する。Request信号は該パルスレジスタ３０６によりパルス幅を広げられて受信側に転送される。
【００２９】
一方、ビット幅を持ったデータ信号、即ち、複数のビットからなるパラレルデータ信号はロジック３５０からバスを介してフリップフロップ３０８に出力される。図ではフリップフロップ３０８は１つのみ示しているが、実際にはデータ信号を構成するビットの数だけ設けられ、各ビットが対応のフリップフロップに入力される。フリップフロップ３０８の出力も受信側に転送される。
【００３０】
図には示していないが、ステートマシン３０２、デコーダ３０４、パルスレジスタ３０６、フリップフロップ３０８にはクロックＡが供給される。また、第２の実施形態と同様、本実施形態においても、送信側と受信側との間にはロジックを挿入せず、また送信側の出力を分岐しないようにする。
【００３１】
送信側から転送されてきたRequest信号は、受信側のメタステーブル対策用の同期化器３１１に受信される。同期化器３１１の出力信号は前方微分器３１３に入力される。前方微分器３１３は、受信したRequest信号からデータ信号を取り込むタイミングを規定するタイミング信号を生成する。前方微分器３１３により生成されたタイミング信号はステートマシン３１４を通して後段のロジック３５１に出力される。
【００３２】
一方、受信側から転送されてきたビット幅を持ったデータ信号は、メタステーブル対策用フリップフロップ３１５に入力され、該フリップフロップ３１５の出力信号は、前方微分器３１３が出力するタイミング信号をイネーブル信号とするフリップフロップ３２９に入力される。フリップフロップ３２９はこのタイミング信号に応じてデータ信号を取り込み、ロジック３５１に送る。
【００３３】
ステートマシン３１４の出力信号（Request信号）はロジック３５２にも出力され、該ロジック３５２はこれに応答してパルス信号であるAcknowledge信号を生成する。このAcknowledge信号は、パルスレジスタ３０６と同様の構成を有するパルスレジスタ３１９に入力されそこでパルス幅が広げられる。
【００３４】
また、ロジックが出力するビット幅を持ったデータ信号はフリップフロップ３２０に出力される。フリップフロップ３２０はロジック３５２が生成するAcknowledge信号をイネーブル信号とし、このデータ信号を転送する。
【００３５】
同期化器３１１、前方微分器３１３、フリップフロップ３１５,３２９、パルスレジスタ３１９、フリップフロップ３２０にはクロックＢが供給される。第２の実施形態の場合と同様、パルスレジスタ３１９及びフリップフロップ３２０の後にはロジックは挿入せず、また出力を分岐しない。
【００３６】
パルスレジスタ３１９から転送されてきたAcknowledge信号はメタステーブル対策用の同期化器３２３に入力され、該同期化器３２３の出力信号は、データバス上のデータ信号を取り込むタイミングを規定するタイミング信号を該出力信号から生成する前方微分器３２５に入力される。前方微分器３２５により生成されたタイミング信号はステートマシン３０２に送られる。これにより受信側で転送データを受け取ったことを送信側で確認するハンドシェイクアクセスが実現される。
【００３７】
また、フリップフロップ３２０から転送されてきたデータ信号は、メタステーブル対策用フリップフロップ３２６を介し、前方微分器３２５の生成したタイミング信号をイネーブル信号とするフリップフロップ３３１に入力される。フリップフロップ３３１はこのタイミング信号に応じてデータ信号を取り込み、ロジック３５０に送る。
【００３８】
同期化器３２３、前方微分器３２５、フリップフロップ３２６，３３１にはクロックＡが供給されている。
【００３９】
図１０は本第３の実施の形態の動作を示すタイミングチャートである。同図に示すように、ステートマシン３０２がリクエスト生成ステート（Ｓ１）に遷移すると、デコーダ３０４はステートマシン３０２の出力をデコードし、Request信号を生成する。また、ビット幅を持ったデータ（received-data）はRequest信号をイネーブル信号として転送される。
【００４０】
Request信号はメタステーブル対策用の同期化器３１１に受信され、前方微分器３１３は同期化器３１１の出力を微分しタイミング信号（req-pulse）を出力する。ビット幅を持ったデータ（received-data）はこのタイミング信号をイネーブル信号とするフリップフロップ３２９に取り込まれる。転送データを受け取ったことを示す信号（ack）はメタステーブル対策用の同期化器３２３に受信され、同期化器３２３は（ack_sync）を出力する。同期化器３２３の出力信号（ack_sync）は前方微分器３２５により微分され、パルス信号（ack_pulse）が出力される。
【００４１】
ステートマシン３０２はこのパルス信号（ack_pulse）を受け取るとリクエスト送信完了ステート（Ｓ２）に遷移する。デコーダ３０４がリクエスト送信完了ステート（Ｓ２）をデコードし、それによりRequest信号がディアサートされ、ハンドシェイクアクセスが実現される。
【００４２】
図１１に送信側のステートマシン３０２、デコーダ３０４、同期化器３２３、前方微分器３２５等の機能をＲＴＬで記述した例を示す。また、図１２に受信側の同期化器３１１、前方微分器３１３、パルスジェネレータ３１９等の機能をＲＴＬで記述した例を示す。
【００４３】
以上説明したように、本第３の実施形態は、ロジックの挿入、分岐のないシンプルな回路構成であるので、ハンドシェイクアクセス機能を有する転送装置の回路設計の際、フリップフロップのクロック入力端子に接続された出力端子の探索を通してクロックを供給するクロックソースを検出する動作（後方探索）、及び検出されたクロックソースの出力端子に接続され入力端子の探索を通してフリップフロップを検出する動作（前方探索）の両方から回路内の任意の箇所を検出する回路トポロジー解析を、解析ツールを用いて自動的に行うことができる。
【００４４】
尚、本第３の実施形態において、転送されてきたデータ信号を保持するタイミングを規定するタイミング信号を、微分回路により生成するようにしたが、これに限らず、受信したイネーブル信号（Request信号）に同期したパルス信号を生成できるのであれば、他の任意の回路を用いることができる。
【００４５】
【発明の効果】
本発明によれば、メタステーブル状態の伝搬を防止するとともに、受信側のクロックの周波数が送信側のクロックの周波数より低い場合、あるいは受信側のクロックの周波数及び位相が送信側のクロックの周波数及び位相に近い場合にもデータの欠落が発生しない異なるクロック間のデータ転送装置が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る異なるクロック間のデータ転送装置の構成を示すブロック図である。
【図２】種々のクロック周波数の組み合わせのそれぞれについてパルス幅の拡張例を示した図である。
【図３】第１の実施形態の転送装置の動作を説明するタイミングチャートである。
【図４】第１の実施形態の転送装置のパルスレジスタ及び同期化器の機能をハードウェア記述言語のＲＴＬで記述した例を示す図である。
【図５】本発明の第２の実施形態に係る異なるクロック間のデータ転送装置の構成を示すブロック図である。
【図６】第２の実施形態の転送装置の回路トポロジー解析ツールの後方探索機能をＲＴＬで記述した例を示す図である。
【図７】第２の実施形態の転送装置の回路トポロジー解析ツールの後方探索機能をＲＴＬで記述した例を示す図である。
【図８】第２の実施形態の転送装置の回路トポロジー解析ツールの前方探索機能をＲＴＬで記述した例を示す図である。
【図９】本発明の第３の実施形態に係る異なるクロック間のデータ転送装置の構成を示すブロック図である。
【図１０】第３の実施形態の転送装置の動作を説明するタイミングチャートである。
【図１１】第３の実施形態の転送装置の送信側のステートマシン、デコーダ、同期化器、前方微分器等の機能をＲＴＬで記述した例を示す図である。
【図１２】第３の実施形態の転送装置の受信側の同期化器、前方微分器、パルスジェネレータ等の機能をＲＴＬで記述した例を示す図である。
【符号の説明】
１０２，２０２，３０６,３１９パルスレジスタ、１１０，２１０，３１１，３２３同期化器、３１３，３２５前方微分器、３０２，３１４ステートマシン。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data transfer technique in a system in which a clock on a transmission side and a clock on a reception side are different from each other.
[0002]
[Prior art]
A flip-flop used as an element constituting a circuit such as a register has a setup time and a hold time, so that the value of the input signal is not changed during a certain period (setup time + hold time) before and after the rising edge of the clock. There is a need. However, in a system in which data is transferred between devices using different clocks, the value of the input signal may change within the period, and in this case, the output signal of the flip-flop oscillates and becomes unstable ( Lasts for a period of time (commonly referred to as metastable state). If this metastable occurs, there is a possibility that correct data may not be sent to subsequent logic circuits.
[0003]
As countermeasures, it has been proposed that data from the transmission side is not directly input to the logic, but one or a plurality of flip-flops are provided in front of the logic, and the output of this flip-flop is input to the logic. For example, refer nonpatent literature 1). This is because the metastable period is relatively short, and even if a metastable occurs in the output signal of a certain flip-flop, the metastable state is not reached until the next flip-flop captures this signal at the rising edge of the next clock. Is based on the fact that it is almost over.
[0004]
[Non-Patent Document 1]
“Design Wave Magazine 2001 September CQ Publishing Co., Ltd.“ HDL Description Style 7th Data Transfer Between Asynchronous Clocks ”
[0005]
[Problems to be solved by the invention]
However, even if the metastable state is prevented from propagating with the above configuration, the frequency of the receiving clock is lower than the frequency of the transmitting clock or the frequency and phase of the receiving clock are the frequencies of the transmitting clock. If the phase is close to the phase, a change in the value of the transmission data (the value of the transmission signal on the transmission side) cannot be detected on the reception side, causing a problem that data is lost.
[0006]
The present invention has been made in view of the above problem, and prevents propagation of the metastable state, and when the frequency of the clock on the reception side is lower than the frequency of the clock on the transmission side or the frequency and phase of the clock on the reception side It is an object of the present invention to provide a data transfer device in which no data is lost even when the frequency and phase of the clock on the transmission side are close.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, a data transfer device of the present invention is connected to a first device using a first clock and a second device using a second clock. A data transfer device between different clocks for receiving a first clock, receiving the second clock from the second device, and transferring the pulse signal from the first device to the second device; disposed downstream of the first device logic, the pulse width of the pulse signal to be transferred, first to extend in accordance with a ratio between the first frequency and the second clock frequency of the clock The first meta step comprises pulse width expanding means and at least one flip-flop arranged in front of the logic of the second device, and removes the metastable of the transferred pulse signal. And a table removal means, the width of the first clock frequency ÷ the second clock what one frequency by rounding up the decimal point of the value added is n, the first clock of the clock pulse When w, the first pulse width extending means extends the pulse width of the signal to be transferred to n · w .
[0008]
DETAILED DESCRIPTION OF THE INVENTION
The block diagram of FIG. 1 shows the configuration of a data transfer device between different clocks according to the first embodiment of the present invention. The apparatus of this embodiment includes a pulse register 102 and a final output stage flip-flop 104 on the transmission side, and a synchronizer 120 including flip-flops 107 and 109 on the reception side.
[0009]
A Request signal to be transferred between different clocks or between a plurality of clock domains is input to the pulse register 102, the pulse width is widened, and input to the flip-flop 104 at the final stage. A clock A is supplied to the pulse register 102 and the flip-flop 104.
[0010]
On the reception side, the Request signal transferred from the transmission side is received via the synchronizer 110 in order to prevent the metastable state from propagating to the internal logic 120. The Request signal with the metastable state removed is sent from the synchronizer 110 to the logic 120. A clock B is supplied to the flip-flops 107 and 109 constituting the synchronizer 110.
[0011]
When the rising phases of the clock A and the clock B are very close, a change in the value of the transferred signal may not be detected on the receiving side in the conventional transfer device, and data loss has occurred. In the mode, the pulse width of the signal to be transferred is expanded by the pulse register 102 and then transferred to the receiving side. Therefore, even if the change in the value of the transferred signal cannot be detected at the rising edge of the clock B on the receiving side. However, it can be detected at the next rising edge, and no data is lost.
[0012]
In general, the setup time (x) and hold time (y) of the flip-flop are very short compared to the clock cycle, and there is a relationship of x + y <1 clock pulse width. Therefore, when the frequency of the clock A is f (Clock A) and the frequency of the clock B is f (Clock B), in order to prevent the occurrence of a metastable state and data loss, transfer to the cycle of the clock A is performed. The pulse width of the signal to be transferred may be widened so that the ratio of the period of the signal to be transmitted is at least the value of the expression [roundup {f (Clock A) / f (Clock B) +1}]. Here, roundup {} represents an integer value obtained by rounding up the numbers in {}. FIG. 2 shows the values of the above formulas for various combinations of the clock frequency (clk_a) on the transmitting side and the clock frequency (clk_b) on the receiving side.
[0013]
The Request signal whose pulse width is widened by the pulse register 102 is received by the flip-flop 107 of the synchronizer on the receiving side. If no metastable occurs, the received Request signal is supplied to the internal logic via the flip-flop 109 as it is. When a metastable is generated due to the phase relationship between the clock A and the clock B, the metastable is removed by passing through the flip-flop 109 and then supplied to the internal logic.
[0014]
FIG. 3 is a timing chart showing the above signal transfer operation. Here, the clock A is 33 MHz and the clock B is 20 MHz, and the pulse width of the Request signal is extended to 3 pulses of the clock A and transferred. It can be seen that a metastable occurs at the output of the flip-flop 107 but is removed by the flip-flop 109 and the Request signal is transferred correctly.
[0015]
FIG. 4 shows an example in which the functions of the pulse register 102 and the synchronizer 110 of the present embodiment are described in RTL (register transfer level) of HDL (hardware description language).
[0016]
As described above, according to the present embodiment, in the data transfer device between different clocks for transferring a signal from the first device using the first clock to the second device using the second clock, 1st pulse width expansion means which is arranged after the logic of one device and expands the pulse width of the pulse signal to be transferred in accordance with the ratio between the frequency of the first clock and the frequency of the second clock And a first metastable removing means for removing the metastable of the transferred pulse signal, comprising at least one flip-flop arranged in front of the logic of the second device. Prevent metastable state propagation, and if the frequency of the receiving clock is lower than the frequency of the transmitting clock, or the frequency of the receiving clock The number and phase are realized data transfer between different clocks data loss does not occur even when close to the frequency and phase of the clock of the sender.
[0017]
FIG. 5 shows the configuration of a data transfer apparatus between different clocks according to the second embodiment of the present invention. As in the first embodiment, the apparatus of this embodiment includes a pulse register 202 and a final output stage flip-flop 204 on the transmission side, and a synchronizer 210 including flip-flops 207 and 209 on the reception side. .
[0018]
A Request signal to be transferred between different clocks or between a plurality of clock domains is input to the pulse register 202, the pulse width thereof is widened, and input to the flip-flop 204 at the final stage. A clock A is supplied to the pulse register 202 and the flip-flop 204.
[0019]
On the reception side, the Request signal transferred from the transmission side is received via the synchronizer 210 in order to prevent the metastable state from propagating to the internal logic 220. The Request signal with the metastable state removed is sent from the synchronizer 210 to the logic 220. A clock B is supplied to the flip-flops 207 and 209 constituting the synchronizer 210.
[0020]
In the second embodiment, as shown in FIG. 5, a plurality of logics are included, but no logic is inserted between the flip-flop 204 of the final output stage on the transmission side and the synchronizer 210 on the reception side. Also, the output of the flip-flop 204 at the final output stage is not branched to the other logic 221 on the receiving side, but is branched after the synchronizer as shown by the dotted line, and the point-to-multipoint connection is prohibited. A circuit configuration is adopted.
[0021]
By not inserting logic between the final flip-flop 204 and the receiver-side synchronizer 210, a metastable or data loss occurs between the final flip-flop 204 and the synchronizer. In this state, it is possible to avoid transfer to the receiver-side synchronizer.
[0022]
Further, by not branching the output of the flip-flop 204 at the final stage to other logic on the receiving side, it is possible to prevent the occurrence of missing metastable or data in all the logic on the receiving side. Further, since there is no increase in wiring load due to branching, there is an effect that a metastable state is hardly generated in the synchronizer.
[0023]
In addition, since the circuit configuration is simple with no logic insertion or branching, the number of backward search and forward search is not enormous when analyzing the circuit topology in the circuit design of the data transfer device. (Execution time, memory, disk capacity) is reduced, and analysis tools can be used.
[0024]
As described above, according to the second embodiment, since logic is inserted between the flip-flop 204 at the final output stage and the synchronizer 210 on the receiving side, the flip-flop 204 at the final output stage It is possible to avoid occurrence of a metastable or data loss with the synchronizer 210 and transfer to the synchronizer on the receiving side in that state. Further, since the output of the flip-flop 204 at the final output stage is not branched to other logic on the receiving side, occurrence of missing metastable or data can be prevented in all the logic on the receiving side. Furthermore, since there is no increase in wiring load due to branching, it becomes difficult for the synchronizer to generate a metastable state.
[0025]
Furthermore, according to the second embodiment, since the circuit configuration is simple without logic insertion and branching, the clock is supplied through the search for the output terminal connected to the clock input terminal of the flip-flop when designing the circuit. Any location in the circuit is detected from both the detection of the clock source to be detected (backward search) and the operation of detecting the flip-flop through the search of the input terminal connected to the output terminal of the detected clock source (forward search). The circuit topology analysis can be automatically performed using an analysis tool.
[0026]
6 and 7 show examples in which the backward search function of the circuit topology analysis tool is described in RTL, and FIG. 8 shows an example in which the forward search function of the circuit topology analysis tool is described in RTL.
[0027]
FIG. 9 shows the configuration of a data transfer apparatus between different clocks according to the third embodiment of the present invention. This apparatus includes a state machine on the transmission side, and has a configuration that enables handshake access by sending a Request signal to the reception side via this state machine and returning an Acknowledge signal from the reception side.
[0028]
In FIG. 9, the state machine 302 outputs a transmission request in response to a request from the transmission side logic 350. The decoder 304 decodes this transmission request and outputs a Request signal to the pulse register 306 having the same configuration as the pulse register 106 of the first embodiment. The Request signal is transferred to the receiving side with the pulse width expanded by the pulse register 306.
[0029]
On the other hand, a data signal having a bit width, that is, a parallel data signal composed of a plurality of bits is output from the logic 350 to the flip-flop 308 via the bus. Although only one flip-flop 308 is shown in the figure, actually, the number of bits constituting the data signal is provided, and each bit is input to the corresponding flip-flop. The output of the flip-flop 308 is also transferred to the receiving side.
[0030]
Although not shown in the drawing, the clock A is supplied to the state machine 302, the decoder 304, the pulse register 306, and the flip-flop 308. Similarly to the second embodiment, in this embodiment, no logic is inserted between the transmission side and the reception side, and the output on the transmission side is not branched.
[0031]
The Request signal transferred from the transmission side is received by the synchronizer 311 for countermeasure against metastable on the reception side. The output signal of the synchronizer 311 is input to the forward differentiator 313. The forward differentiator 313 generates a timing signal that defines the timing for taking in the data signal from the received Request signal. The timing signal generated by the forward differentiator 313 is output to the subsequent logic 351 through the state machine 314.
[0032]
On the other hand, the data signal having the bit width transferred from the receiving side is input to the metastable countermeasure flip-flop 315, and the output signal of the flip-flop 315 is the enable signal which is the timing signal output by the forward differentiator 313. Is input to the flip-flop 329. The flip-flop 329 takes in the data signal in accordance with this timing signal and sends it to the logic 351.
[0033]
The output signal (Request signal) of the state machine 314 is also output to the logic 352, and the logic 352 generates an Acknowledge signal that is a pulse signal in response thereto. This Acknowledge signal is input to a pulse register 319 having the same configuration as the pulse register 306, where the pulse width is widened.
[0034]
A data signal having a bit width output from the logic is output to the flip-flop 320. The flip-flop 320 uses the Acknowledge signal generated by the logic 352 as an enable signal, and transfers this data signal.
[0035]
A clock B is supplied to the synchronizer 311, the forward differentiator 313, the flip-flops 315 and 329, the pulse register 319, and the flip-flop 320. As in the case of the second embodiment, no logic is inserted after the pulse register 319 and the flip-flop 320, and the output is not branched.
[0036]
The Acknowledge signal transferred from the pulse register 319 is input to the metastable countermeasure synchronizer 323, and the output signal of the synchronizer 323 is a timing signal that defines the timing for fetching the data signal on the data bus. It is input to a forward differentiator 325 generated from the output signal. The timing signal generated by the forward differentiator 325 is sent to the state machine 302. This realizes handshake access for confirming on the transmission side that the transfer data has been received on the reception side.
[0037]
The data signal transferred from the flip-flop 320 is input to the flip-flop 331 that uses the timing signal generated by the forward differentiator 325 as an enable signal via the metastable countermeasure flip-flop 326. The flip-flop 331 takes in the data signal according to this timing signal and sends it to the logic 350.
[0038]
The clock A is supplied to the synchronizer 323, the forward differentiator 325, and the flip-flops 326 and 331.
[0039]
FIG. 10 is a timing chart showing the operation of the third embodiment. As shown in the figure, when the state machine 302 transitions to the request generation state (S1), the decoder 304 decodes the output of the state machine 302 and generates a Request signal. Data having a bit width (received-data) is transferred using the Request signal as an enable signal.
[0040]
The Request signal is received by the synchronizer 311 for countermeasure against metastable, and the forward differentiator 313 differentiates the output of the synchronizer 311 and outputs a timing signal (req-pulse). Data (received-data) having a bit width is taken into a flip-flop 329 using this timing signal as an enable signal. A signal (ack) indicating that the transfer data has been received is received by the metastable countermeasure synchronizer 323, and the synchronizer 323 outputs (ack_sync). The output signal (ack_sync) of the synchronizer 323 is differentiated by the forward differentiator 325, and a pulse signal (ack_pulse) is output.
[0041]
When the state machine 302 receives this pulse signal (ack_pulse), the state machine 302 transitions to the request transmission completion state (S2). The decoder 304 decodes the request transmission completion state (S2), whereby the Request signal is deasserted and the handshake access is realized.
[0042]
FIG. 11 shows an example in which the functions of the transmission-side state machine 302, decoder 304, synchronizer 323, forward differentiator 325, etc. are described in RTL. FIG. 12 shows an example in which the functions of the receiver-side synchronizer 311, forward differentiator 313, pulse generator 319 and the like are described in RTL.
[0043]
As described above, the third embodiment has a simple circuit configuration without logic insertion and branching. Therefore, when designing a circuit of a transfer device having a handshake access function, the clock input terminal of the flip-flop is used. An operation for detecting a clock source that supplies a clock through a search for a connected output terminal (backward search) and an operation for detecting a flip-flop connected to the output terminal of the detected clock source through a search for an input terminal (forward search) The circuit topology analysis for detecting an arbitrary location in the circuit from both of them can be automatically performed using an analysis tool.
[0044]
In the third embodiment, the timing signal that defines the timing for holding the transferred data signal is generated by the differentiating circuit. However, the present invention is not limited to this, and the received enable signal (Request signal) is used. Any other circuit can be used as long as it can generate a pulse signal synchronized with the signal.
[0045]
【The invention's effect】
According to the present invention, the metastable state is prevented from being propagated, and when the frequency of the receiving side clock is lower than the frequency of the transmitting side clock, or the frequency and phase of the receiving side clock are There is provided a data transfer device between different clocks in which data loss does not occur even when the phase is close.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a data transfer device between different clocks according to a first embodiment of the present invention.
FIG. 2 is a diagram showing an example of extending a pulse width for each combination of various clock frequencies.
FIG. 3 is a timing chart for explaining the operation of the transfer apparatus according to the first embodiment.
FIG. 4 is a diagram illustrating an example in which functions of a pulse register and a synchronizer of the transfer apparatus according to the first embodiment are described in hardware description language RTL.
FIG. 5 is a block diagram showing a configuration of a data transfer device between different clocks according to a second embodiment of the present invention.
FIG. 6 is a diagram illustrating an example in which a backward search function of the circuit topology analysis tool of the transfer device according to the second embodiment is described in RTL.
FIG. 7 is a diagram illustrating an example in which a backward search function of a circuit topology analysis tool of the transfer device according to the second embodiment is described in RTL.
FIG. 8 is a diagram illustrating an example in which a forward search function of a circuit topology analysis tool of the transfer apparatus according to the second embodiment is described in RTL.
FIG. 9 is a block diagram showing a configuration of a data transfer device between different clocks according to a third embodiment of the present invention.
FIG. 10 is a timing chart illustrating the operation of the transfer device according to the third embodiment.
FIG. 11 is a diagram illustrating an example in which functions such as a state machine, a decoder, a synchronizer, and a forward differentiator on the transmission side of the transfer apparatus according to the third embodiment are described in RTL.
FIG. 12 is a diagram illustrating an example in which functions of a receiver-side synchronizer, forward differentiator, pulse generator, and the like of the transfer apparatus according to the third embodiment are described in RTL.
[Explanation of symbols]
102, 202, 306, 319 Pulse register, 110, 210, 311, 323 Synchronizer, 313, 325 Forward differentiator, 302, 314 State machine.

Claims

Connected to a first device using a first clock and a second device using a second clock, receiving a pulse signal and the first clock from the first device, and receiving the pulse signal and the first clock from the second device; A data transfer device between different clocks that receives two clocks and transfers the pulse signal from the first device to the second device;
Disposed downstream of the first device logic, the pulse width of the pulse signal to be transferred, first to extend in accordance with a ratio between the first frequency and the second clock frequency of the clock Pulse width expansion means;
A first metastable removing unit comprising at least one stage flip-flop arranged in front of the logic of the second device, and removing the metastable of the transferred pulse signal ;
The frequency obtained by adding 1 to the frequency of the first clock divided by the frequency of the second clock is rounded up to the nearest decimal point.
When the width of the clock pulse of the first clock is w,
The first pulse width extending means extends the pulse width of a signal to be transferred to n · w .

First data signal transmission means for transferring a first data signal, which is parallel data composed of a plurality of bits, from the first device to the second device via a first data bus;
At least one stage of it from the flip-flop, comprising a second metastable removing means for removing metastable said has been transferred first data signal, the first of the first data signal transmission means outputs First data signal receiving means for receiving a data signal via the second metastable removing means;
First timing signal generating means for generating a timing signal synchronized with the output signal of the first metastable removing means;
The first data signal receiving means fetches the first data signal from the first data bus when receiving the first timing signal from the first timing signal generating means. Item 4. The data transfer device according to Item 1 .

3. The data transfer apparatus according to claim 2 , wherein the first timing signal generation unit includes a differentiation circuit.

A reception completion signal generating means for generating a reception completion signal when the first device receives the first data signal;
Second pulse width expanding means for expanding the pulse width of the reception completion signal in accordance with a ratio between the frequency of the first clock and the frequency of the second clock;
A third metastable removing unit that comprises at least one flip-flop, and removes a metastable of the reception completion signal returned to the first device via the second pulse width extending unit;
Second timing signal generating means for generating a second timing signal synchronized with the output signal of the third metastable removing means;
Second data signal transmission means for transferring a second data signal, which is parallel data composed of a plurality of bits, from the second device to the first device via a second data bus;
A second data signal output from the second data signal transmitting means, comprising a fourth metastable removing means which comprises a flip-flop of at least one stage and removes the metastable of the transferred second data signal; And a second data signal receiving means for receiving the data via the fourth metastable removing means,
The second data signal receiving means fetches the second data signal from the second data bus when receiving a second timing signal from the second timing signal generating means. 2. The data transfer device according to 2 or 3 .

Those obtained by rounding up the decimal point of the second clock frequency ÷ the first value obtained by adding 1 to the frequency of the clock and n _a,
When the width of the clock pulse of the second clock is w _a ,
It said second pulse width extension means, the data transfer apparatus according to claim 4, characterized in that to extend the pulse width of the reception completion signal to be transferred to n _{_a} · w _a.

The signals transferred by the data transfer device between the first and second devices, from claim 1, wherein the directly be transferred without passing through the logic of any one of 5 Data transfer device.

The signals transferred by the data transfer device between the first and second devices, any one of claims 1 to 6, characterized in that it is transferred directly without having to be branched to the logic in the middle The data transfer device according to item.