JP4271270B2 - DATA STORAGE DEVICE, DATA STORAGE DEVICE CONTROL DEVICE AND METHOD, AND IMAGE GENERATION DEVICE - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、たとえば３次元コンピュータグラフィックスシステムにおいて回転、移動および拡大／縮小などの座標変換を頻繁に行って立体モデルを表示する際に、その表示画像の生成を好適に行えるようにデータを記憶する記憶装置、その記憶装置の制御装置と制御方法、および、そのような表示画像の生成を適切に行う画像生成装置に関する。
【０００２】
【従来の技術】
コンピュータグラフィックスシステムは、計算機とグラフィックス周辺装置により、画像や映像を作成して表示するシステムであり、機械、電気、建築などにおける設計支援のためのＣＡＤシステム、化学、航空、制御などにおける反応や応答のシミュレーション、教育、芸術、ビデオゲームなど、多くの分野において広く活用されている。
【０００３】
このようなコンピュータグラフィックスシステムの中には、主として計算機の数値計算能力を活用して立体的な画像を作成する３次元画像生成装置を具えたシステム（以後、３次元グラフィックスシステムと言う。）がある。
この３次元グラフィックスシステムは、計算機中の立体モデルに対して、回転、移動、拡大／縮小という座標変換を頻繁に行って表示画像を生成し、表示するシステムであり、２次元グラフィックスシステムに比べ、座標変換、透視変換、陰影処理、および隠線／隠面消去処理などの高度な処理を必要とする。
【０００４】
これまでの３次元グラフィックスシステムでは、表示解像度に応じた容量の、カラー値を格納するバッファ（以後、フレームバッファと言う。）と、奥行情報（以後、Ｚ値と言う。）を格納するバッファ（以後、Ｚバッファと言う。）を具え、これらのバッファに記憶されている画素ごとのデータに対して所望の演算を行う画素演算処理を行うことにより、このような高度な処理を行っている。このフレームバッファおよびＺバッファは、完全に物理的に分離されたメモリで構成されており、それぞれのデータも分離して格納される。また、必要とされる容量も、要求されるカラー値のビット長、Ｚ値のビット長の違いに応じて異なっている。
【０００５】
このような、これまでの３次元グラフィックスシステムの３次元画像生成装置の具体的構成を図４に示す。
図４に示すように、３次元画像生成装置９は、画素データの書き込みに応じてメモリ制御を行うメモリ制御回路９１と、カラー値が記憶されたメモリＡ（フレームバッファ）９２とＺ値が記憶されたメモリＢ（Ｚバッファ）９３とを有する。
また、メモリ制御回路９１は、ＦＢ制御回路９１１とＺＢ制御回路９１５とを有する。
【０００６】
ＦＢ制御回路９１１は、コントロール線９０ａを介して入力されるリクエスト信号Ｒｅｑに応じてフレームバッファ９２の制御信号を発生するＦＢ制御部９１２と、アドレス線９０ｂを介して入力される描画の論理アドレスＸＹａｄｄをフレームバッファ９２の物理アドレスへ変換するＦＡ変換部９１３と、データ線９０ｃを介して入力されるカラー値Ｃｄａｔとデータ線９０ｇを介して入力される既にフレームバッファ９２に記憶されているカラー値ＦＢｄａｔとの演算を行うＣ値演算部９１４とを有する。
ＦＢ制御部９１２から出力される制御信号ＦＢｃｔｌはコントロール線９０ｅを介して、ＦＡ変換部９１３から出力されるアドレスＦＢａｄｄはアドレス線９０ｆを介して、Ｃ値演算部における演算結果のデータＦＢｄａｔはデータ線９０ｇを介して、それぞれフレームバッファ９２に入力される。
【０００７】
ＺＢ制御回路９１５は、コントロール線９０ａを介して入力されるリクエスト信号Ｒｅｑに応じてＺバッファ９３の制御信号を発生するＺＢ制御部９１６と、アドレス線９０ｂを介して入力される描画の論理アドレスＸＹａｄｄをＺバッファ９３の物理アドレスへ変換するＺＡ変換部９１７と、データ線９０ｄを介して入力されるＺ値Ｚｄａｔと、データ線９０ｊを介して入力される既にＺバッファ９３に記憶されているＺ値ＺＢｄａｔとを比較するＺ値比較部９１８とを有する。
ＺＢ制御部９１６から出力される制御信号ＺＢｃｔｌはコントロール線９０ｈを介して、ＺＡ変換部９１７から出力されるアドレスＺＢａｄｄはアドレス線９０ｉを介して、Ｚ値比較部９１８における比較結果のデータＺＢｄａｔはデータ線９０ｊを介して、それぞれＺバッファ９３に入力される。また、Ｚ値比較部９１８における比較結果のデータＺＢｄａｔは、ＦＢ制御回路９１１にも入力され、Ｃ値演算部９１４における演算に供される。
【０００８】
【発明が解決しようとする課題】
ところで、図４に示したようにメモリ制御回路とフレームバッファおよびＺバッファが接続されている従来の３次元画像生成装置９では、フレームバッファとＺバッファの取り得る構成が予め決められており、構成の自由度が低いという問題がある。
また、バッファの取り得る容量は、それぞれのメモリの容量で制限されてしまうため、たとえば図４に斜線部で示すように、メモリＢにメモリＡよりも大きな空き容量が有ったとしても、これを大きな容量の必要なフレームバッファとして使用することはできなかった。その結果、メモリ容量を有効に使用することができない場合があり、メモリＡ、メモリＢの使用効率が良いとは言い難かった。
【０００９】
これらの問題を解決するために、フレームバッファおよびＺバッファを構成するメモリの単位を細かくして、必要に応じてコンフィギュレーションを変更する手法が取られる場合がある。
具体的な例を図５を参照して説明する。
図５（Ａ）〜（Ｃ）は、メモリＡおよびメモリＢを４Ｍｂｉｔのメモリ８個で構成する場合の、フレームバッファおよびＺバッファの構成を説明するための図であり、実線部がフレームバッファとして、点線部がＺバッファとしてコンフィギュレーションされたことを示す。すなわち、図５（Ａ）は、フレームバッファに要求される容量（ＦＢ）とＺバッファに要求される容量（ＺＢ）が１：１の場合、図５（Ｂ）は、ＦＢ：ＺＢ＝５：３の場合、図５（Ｃ）はＦＢ：ＺＢ＝３：１の場合の効率良いメモリＡ、メモリＢのコンフィギュレーション例を示している。
【００１０】
しかし、いずれの構成も、メモリの最小単位が４Ｍｂｉｔで制限されているため、たとえば、ＦＢ：ＺＢ＝２：１、ＦＢ：ＺＢ＝３：２と言うようなコンフィギュレーションを効率良く構成することはできない。つまり、Ｎ個のメモリで構成されるバッファが取り得るコンフィギュレーションは、たかだかＮ通りに制限されてしまうのである。
また、このような手法を実現するためには、Ｎ個のメモリ各々に対し、制御の主体がＦＢ制御回路なのかＺＢ制御回路なのかを設定する必要があり、制御が複雑になり回路規模が大きくなるという問題も生じる。
すなわち、このような手法を用いたとしても、メモリの最小単位は現実にはあまり小さくはとれないために画像データに応じて好適なコンフィギュレーションを適宜構成することはできず、また、制御が複雑になり回路規模が大きくなるという問題も生じるため、あまり得策ではなかった。
【００１１】
したがって、本発明の目的は、たとえばフレームバッファとＺバッファのような複数種類の記憶手段を、記録対象のデータに応じてその容量が任意の比率となるように構成することができ、これにより具備されたメモリ空間を効率よく使用することができるデータ記憶装置を提供することにある。
また本発明の他の目的は、具備されたメモリに対して、記録対象のデータに応じて、複数種類の記憶手段を任意の容量比率で設定することができ、これによりそのメモリを効率よく使用することができる記憶装置の制御装置およびその方法を提供することにある。
さらに本発明の目的は、そのような記憶装置を有効に使用することにより、種々の解像度の画像データに対して所望の画像変換処理を好適に行い、所望の画像データを生成することができる画像生成装置を提供することにある。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、記憶手段を構成する複数のメモリについて、記憶するデータの種類を固定せずに、各データを各メモリに等しいデータ量ずつ格納するようにした。そしてこれにより、複数のメモリの使用量を同じにし、メモリ容量を最大限に使用して複数種類の記憶手段を構成できるようにした。
また、その時に、異なる種類のデータの対応するデータは異なるメモリに格納するようにし、それぞれのデータを並列に処理することができるようにした。
【００１３】
したがって本発明のデータ記憶装置は、第１の物理アドレスまたは第２の物理アドレスにより各々独立にアクセス可能な２個の半導体記憶装置と、任意の３次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるＺデータに対して、該フレームデータの１／２の記憶容量を有するフレームバッファと、該Ｚデータの１／２の記憶容量を有するＺバッファとを前記２個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Ｚデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Ｚバッファに、前記３次元画像データの各画素のフレームデータおよびＺデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびＺデータの記憶領域を可変に設定する記憶領域管理手段と、入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Ｚデータの記憶領域を同時にアクセスするアクセス手段と、を有し、前記記憶領域管理手段は、特定の画素の論理アドレスをフレームバッファの第１の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記２個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第１のアドレス変換部と、特定の画素の論理アドレスをＺバッファの第２の物理アドレスに変換する第２のアドレス変換部と、を有し、前記アクセス手段は、前記第１のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Ｚデータとを同時に書き込むため、または、読み出すために、前記２個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはＺバッファを上記第１の物理アドレスまたは第２の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたＺバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第２の物理アドレスまたは第１の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスする。
【００１６】
また本発明のデータ記憶装置の制御装置は、第１の物理アドレスまたは第２の物理アドレスにより各々独立にアクセス可能な２個の半導体記憶装置に、任意の３次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるＺデータとを、同一画素のフレームデータとＺデータを同時にアクセス可能にするデータ記憶装置の制御装置であって、前記２個の半導体記憶装置の各々に、前記フレームデータの１／２の記憶容量を有するフレームバッファと、該Ｚデータの１／２の記憶容量を有するＺバッファとを前記２個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Ｚデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Ｚバッファに、前記３次元画像データの各画素のフレームデータおよびＺデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびＺデータの記憶領域を可変に設定する記憶領域管理手段と、入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Ｚデータの記憶領域を同時にアクセスするアクセス手段と、を有し、前記記憶領域管理手段は、特定の画素の論理アドレスをフレームバッファの第１の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記２個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第１のアドレス変換部と、特定の画素の論理アドレスをＺバッファの第２の物理アドレスに変換する第２のアドレス変換部と、を有し、前記アクセス手段は、前記第１のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Ｚデータとを同時に書き込むため、または、読み出すために、前記２個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはＺバッファを上記第１の物理アドレスまたは第２の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたＺバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第２の物理アドレスまたは第１の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスする。
【００１９】
また本発明のデータ記憶装置の制御方法は、第１の物理アドレスまたは第２の物理アドレスにより各々独立にアクセス可能な２個の半導体記憶装置に、任意の３次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるＺデータとを、同一画素のフレームデータとＺデータを同時にアクセス可能に記憶させるデータ記憶装置の制御方法であって、前記２個の半導体記憶装置の各々に、前記フレームデータの１／２の記憶容量を有するフレームバッファと、該Ｚデータの１／２の記憶容量を有するＺバッファとを前記２個の半導体記憶装置各々に確保する第１ステップと、同一の画素に対する前記フレームデータと前記Ｚデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Ｚバッファに、前記３次元画像データの各画素のフレームデータおよびＺデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびＺデータの記憶領域を可変に設定する第２ステップと、入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Ｚデータの記憶領域を同時にアクセスする第３ステップと、を含み、前記第２ステップは、特定の画素の論理アドレスをフレームバッファの第１の物理アドレスに変換するステップと、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記２個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成するステップと、特定の画素の論理アドレスをＺバッファの第２の物理アドレスに変換するステップと、を有し、前記第３ステップは、前記第１のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Ｚデータとを同時に書き込むため、または、読み出すために、前記２個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはＺバッファを上記第１の物理アドレスまたは第２の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスするステップと、他方の半導体記憶装置に設定されたＺバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第２の物理アドレスまたは第１の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスするステップと、を含む。
【００２０】
また本発明の画像生成装置は、第１の物理アドレスまたは第２の物理アドレスにより各々独立にアクセス可能な２個の半導体記憶装置と、任意の３次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるＺデータに対して、該フレームデータの１／２の記憶容量を有するフレームバッファと、該Ｚデータの１／２の記憶容量を有するＺバッファとを前記２個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Ｚデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Ｚバッファに、前記３次元画像データの各画素のフレームデータおよびＺデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびＺデータの記憶領域を可変に設定する記憶領域管理手段と、入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Ｚデータの記憶領域を同時にアクセスするアクセス手段と、前記３次元画像データを、前記アクセス手段を介して、前記半導体記憶装置に記憶するデータ記憶手段と、入力される特定の画素を示すアドレスに基づいて、前記アクセス手段を介して、前記半導体記憶装置に記憶されている当該画素の前記フレームデータおよび前記Ｚデータを読み出すデータ再生手段と、入力される制御信号に基づいて、少なくとも前記読み出したフレームデータに対して所定の処理を行い、当該画素の新たなフレームデータを生成する画素データ処理手段と、前記生成した新たなフレームデータにより、前記アクセス手段を介して、前記半導体記憶装置に記憶されている当該画素のフレームデータを更新するデータ更新手段と、を有し、前記記憶領域管理手段は、特定の画素の論理アドレスをフレームバッファの第１の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記２個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第１のアドレス変換部と、特定の画素の論理アドレスをＺバッファの第２の物理アドレスに変換する第２のアドレス変換部と、を有し、前記アクセス手段は、前記第１のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Ｚデータとを同時に書き込むため、または、読み出すために、前記２個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはＺバッファを上記第１の物理アドレスまたは第２の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたＺバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第２の物理アドレスまたは第１の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、前記半導体記憶装置に所望の画像データを生成する。
【００２１】
この画像生成装置によれば、同一の記憶容量を有し各々独立にアクセス可能な実質的に２個の半導体記憶装置に対して、記憶領域管理手段において、処理対象の任意の３次元画像データの、画素ごとの色情報であるフレームデータの１／２の記憶容量を有するフレームバッファと、画素ごとの奥行きデータであるＺデータの１／２の記憶容量を有するＺバッファとを確保し、さらに、同一の画素に対するフレームデータとＺデータが同一の半導体記憶装置に記憶されないように、３次元画像データの各画素のフレームデータおよびＺデータの記憶領域をそのフレームバッファおよびＺバッファに設定する。そして、データ記憶手段により、その３次元画像データを、入力されるアドレスに基づいて対応する画素のフレームデータの記憶領域およびＺデータの記憶領域を同時的にアクセスするアクセス手段を介して、その半導体記憶装置に記憶する。
以後、入力される所定の画素を示すアドレスに基づいて、データ再生手段がアクセス手段を介して半導体記憶装置に記憶されているその画素のフレームデータおよびＺデータを読み出し、入力される制御信号に基づいて、画素データ処理手段が少なくとも読み出したフレームデータに対して所定の処理を行いその画素の新たなフレームデータを生成し、データ更新手段が、生成した新たなフレームデータをアクセス手段を介して半導体記憶装置に記憶し、既に記憶されているその画素のフレームデータを更新し、これにより、所望の画像データを生成する。
【００２２】
なお好適には、画像データ処理手段は、読み出したフレームデータに対して、入力された任意のデータを用いて所定の処理を行う。
また特定的には、画像データ処理手段は、読み出したＺデータと入力される任意の画素データのＺデータとの比較を行い、データ更新手段は、その比較結果に基づいてフレームデータの更新を選択的に行う。
また好適には、本発明の画像生成装置は、半導体記憶装置に記憶されている画像データの所望の領域の画像データをデータ再生手段を介して順次読み出し、所定の画像表示装置に表示可能な所定の信号に変換するデータ変換手段をさらに有する。
また特定的には、前記３次元画像データは、任意の３次元立体モデルを、少なくとも３次元位置情報を有する頂点によって示される基本多角形の集合として示されているデータである。
【００２３】
【発明の実施の形態】
本発明の一実施の形態について図１〜図３を参照して説明する。
本実施の形態においては、家庭用ゲーム機などに適用され、任意の３次元物体モデルに対する所望の３次元画像を、ディスプレイ上に高速に表示する３次元コンピュータグラフィックスシステムについて説明する。
この３次元コンピュータグラフィックスシステムは、立体モデルを単位図形である三角形（ポリゴン）の張り合わせとして表現しておき、このポリゴンを描画することで表示画面の各画素の色を決定しディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、この３次元コンピュータグラフィックスシステムにおいては、平面を表わす（ｘ、ｙ）座標の他に、奥行きを表わすｚ座標を用いて３次元物体を表わし、またこのｘ、ｙ、ｚの３つの座標で３次元空間内の任意の１点を特定する。
【００２４】
図１は、その３次元コンピュータグラフィックスシステム１の構成を示すブロック図である。
３次元コンピュータグラフィックスシステム１は、入力部２、３次元画像生成装置３および表示装置４を有する。
また、３次元画像生成装置３は、転送回路３１、ジオメトリ演算回路３２、パラメータ演算回路３３、画素発生回路３４、マッピング回路３５、テクスチャメモリ３６、メモリ制御回路３７、画像メモリ３８およびディスプレイ制御回路３９を有する。
【００２５】
まず、各部の構成・機能の概要について説明する。
入力部２は、３次元画像生成装置３に対して、表示対象の立体モデルのデータを入力する。本実施の形態においては、３次元コンピュータグラフィックスシステム１は家庭用ゲーム機に適用されているので、入力部２は、その家庭用ゲーム機のゲーム自体を制御する主制御装置などに接続される。その主制御装置においては、ゲームの進行状況などに基づいて、表示する画面を決定し、その画面表示に必要な立体モデルを選択し、その表示方法の情報を生成する。したがって入力部２は、これらの情報を、家庭用ゲーム機の主制御装置より受け取り、３次元画像生成装置３へ入力するのに適した形態に変換するなどして、３次元画像生成装置３に入力する。具体的には、入力部２は、表示する立体モデルのポリゴンデータを３次元画像生成装置３の転送回路３１に入力する。
【００２６】
３次元画像生成装置３の転送回路３１は、入力部２より入力されたポリゴンのデータを直接メモリアクセス（ＤＭＡ：Direct Memory Access）転送により、ジオメトリ演算回路３２に高速転送する。
なお、入力部２より入力されるポリゴンのデータは、各頂点のｘ，ｙ，ｚ座標データおよびカラー、透明度、テクスチャなどの付随データである。
【００２７】
ジオメトリ演算回路３２は、転送回路３１を介して入力されたポリゴンを、３次元空間中の所望の位置に配置させその位置におけるポリゴンデータを生成する。具体的には、ポリゴンの各頂点（ｘ、ｙ、ｚ）ごとに、並進変換、平行変換および回転変換などの幾何学的変換処理（ジオメトリ変換処理という場合もある）を行う。ジオメトリ変換処理を行ったポリゴンデータは、パラメータ演算回路３３に出力される。
【００２８】
パラメータ演算回路３３は、ジオメトリ演算回路３２から入力されたポリゴンデータに基づいて、画素発生回路３４においてポリゴン内部の画素データを発生するために必要なパラメータを求め、画素発生回路３４に出力する。具体的にはたとえば、ポリゴンの各辺の傾きを求めるなどの処理を行う。
【００２９】
画素発生回路３４は、パラメータ演算回路３３からのパラメータによりセットアップされ、ジオメトリ演算回路３２でジオメトリ変換処理が行われたポリゴンデータ、および、パラメータ演算回路３３で求められたパラメータに基づいて、ポリゴンの各頂点間を線型補間してポリゴン内部の画素データを発生し、また表示に対応する２次元平面上でのアドレスの生成を行う。生成された画素データおよびアドレスは、マッピング回路３５に出力する。
【００３０】
マッピング回路３５は、画素発生回路３４から入力された画素データおよびアドレスに基づいて、テクスチャメモリ３６に格納されているテクスチャデータを用いて、テクスチャマッピング処理を行う。テクスチャマッピング処理を行った画素データおよびアドレスは、メモリ制御回路３７に出力する。
【００３１】
テクスチャメモリ３６は、マッピング回路３５でテクスチャマッピングする際に用いるテクスチャパタンを記憶しておくメモリである。
【００３２】
メモリ制御回路３７は、マッピング回路３５から入力される画素データおよびアドレス、および、既に画像メモリ３８に記憶されている対応する画素データに基づいて、新たな画素データを生成し、画像メモリ３８に記憶する。すなわち、メモリ制御回路３７は、マッピング回路３５から入力されるアドレスに対応した画素データを画像メモリ３８から読み出し、その画素データと、マッピング回路３５から入力された画素データとを用いて、所望の画素演算処理を行い、得られた画素データを画像メモリ３８へ書き込む。
また、メモリ制御回路３７は、ディスプレイ制御回路３９から表示領域が指定された場合には、その表示領域の画素データを、画像メモリ３８から読み出し、ディスプレイ制御回路３９に出力する。
【００３３】
画像メモリ３８は、表示用の画像データを記録するメモリであり、各々独立した全く別個の、換言すれば同時にアクセスすることができる２つのメモリ、メモリＡとメモリＢとを有する。具体的にはメモリＡおよびメモリＢは、各々ＤＲＡＭによって構成される。
なお、これらメモリ制御回路３７および画像メモリ３８については、後により詳細に説明する。
【００３４】
ディスプレイ制御回路３９は、メモリ制御回路３７を介して画像メモリ３８より読み出した表示領域の画素データを、表示装置４により表示可能なたとえば所定のアナログ信号に変換し、表示装置４に出力する。また、これに先立ちディスプレイ制御回路３９は、メモリ制御回路３７に対して、表示すべき表示領域の画素データの要求を行う。
【００３５】
表示装置４は、本実施の形態においては、通常家庭などで用いられているビデオ入力端子などを有するテレビジョン受信機である。発信者番号入力装置のディスプレイ制御回路３９からは、ビデオ信号入力端子を介してアナログビデオ信号が入力され、その信号に基づいて３次元映像を画面上に表示する。
【００３６】
次に、３次元コンピュータグラフィックスシステム１の動作、処理の流れについて説明する。
まず、家庭用ゲーム機のゲーム自体を制御する主制御装置などにおいて、表示する３次元画像が決定されると、その画面表示に必要な立体モデルの情報が入力部２に入力される。入力部２はこの情報に基づいて、その画像を表示するための立体モデルのポリゴンデータを３次元画像生成装置３に入力する。
３次元画像生成装置３に入力された各ポリゴンデータは、転送回路３１によりＤＭＡ転送されてジオメトリ演算回路３２に入力され、ジオメトリ演算回路３２において、画面表示のために３次元空間中の所望の位置に配置されるように、並進変換、平行変換および回転変換などのジオメトリ変換処理が行われる。
【００３７】
座標変換の行われたポリゴンデータに対して、パラメータ演算回路３３において、ポリゴン内部の画素データを発生するために必要なパラメータが求められ、画素発生回路３４において、実際にポリゴンの各頂点間を線型補間してポリゴン内部の画素データが発生される。
そして、マッピング回路３５において、各画素データに対して、テクスチャメモリ３６に記録されているテクスチャパタンデータを参照して、テクスチャマッピング処理が行われ、生成された画素データがメモリ制御回路３７を介して画像メモリ３８に記憶される。
【００３８】
画像メモリ３８に記憶された画素データは、同様の経路により入力される他の画素データや任意の制御データに基づいて適宜所望の処理が行われる。
これにより画像メモリ３８には常に最新の画像データが保持され、画面表示に供される。すなわち、表示装置４に表示するための所定の領域のデータの出力の要求がディスプレイ制御回路３９からメモリ制御回路３７に対して行われ、その領域の画素データが適宜画像メモリ３８から読み出され、ディスプレイ制御回路３９において画面表示用の所定のアナログ信号に変換され、表示装置４に出力される。
これにより、表示装置４においては、そのアナログ信号に基づいて、所望の画像が画面に表示される。
【００３９】
次に、本発明に係わるメモリ制御回路３７および画像メモリ３８について、図２を参照して詳細に説明する。
図２は、メモリ制御回路３７および画像メモリ３８のより詳細な構成を示すブロック図である。
図示のごとく、メモリ制御回路３７は、ＦＢ制御回路１１０、ＺＢ制御回路１２０および選択回路１３０を有し、画像メモリ３８は、２組のメモリ、メモリＡとメモリＢとを有する。
【００４０】
メモリ制御回路３７と画像メモリ３８のメモリＡとは、コントロール線４０ａ、アドレス線４０ｂおよびデータ線４０ｃとにより接続されており、コントロール線４０ａおよびアドレス線４０ｂを介してメモリ制御回路３７からメモリＡに出力される制御信号ＭＡｃｔｌおよびアドレスＭＡａｄｄにより、メモリ制御回路３７はメモリＡをアクセスする。また、データ線４０ｃを介して、メモリ制御回路３７とメモリＡとの間のリードまたはライトのデータＭＡｄａｔの転送が行われる。
【００４１】
同様に、メモリ制御回路３７と画像メモリ３８のメモリＢとは、コントロール線４０ｄ、アドレス線４０ｅおよびデータ線４０ｆとにより接続されており、コントロール線４０ｄおよびアドレス線４０ｅを介してメモリ制御回路３７からメモリｂに出力される制御信号ＭＢｃｔｌまたはアドレスＭＢａｄｄにより、メモリ制御回路３７はメモリＢをアクセスする。また、データ線４０ｆを介して、メモリ制御回路３７とメモリＢとの間のリードまたはライトのデータＭＢｄａｔの転送が行われる。
【００４２】
ＦＢ制御回路１１０は、ＦＢ制御部１１１、ＦＡ変換部１１２およびＣ値演算部１１３を有する。
ＦＢ制御部１１１は、リクエスト線４０ｎを介して入力されるリクエスト信号Ｒｅｑに応じて、フレームバッファに対する制御信号ＦＢｃｔｌを発生し、コントロール線４０ｇを介して選択回路１３０に出力する。
なお、ＦＢ制御部１１１には、後述するＺＢ制御回路１２０のＺ値比較部１２３より処理対象の画素の奥行き情報（Ｚ値）の比較結果が入力される。その画素に対する処理内容によっては、ＦＢ制御部１１１はこの比較結果を参照して、生成したカラー値ＦＢｄａｔでフレームバッファを更新するか否かを制御する。
【００４３】
ＦＡ変換部１１２は、アドレス線４０ｐを介して入力される画素データの論理アドレスＸＹａｄｄをフレームバッファの物理アドレスＦＢａｄｄへ変換し、アドレス線４０ｈを介して選択回路１３０に出力する。また、ＦＡ変換部１１２は、入力されるカラー値Ｃｄａｔを画像メモリ３８の内部のメモリＡ、メモリＢのどちらに格納すべきかを論理アドレスＸＡａｄｄから判別し、格納すべきメモリを選択する選択信号Ｍｓｅｌを生成し、信号線４０ｓを介して選択回路１３０に出力する。
【００４４】
Ｃ値演算部１１３は、データ線４０ｑを介して入力されるカラー値Ｃｄａｔと、必要に応じて双方向のデータ線４０ｉを介して入力される既にフレームバッファ内に記憶されているカラー値ＦＢｄａｔとを用いて演算処理を行い、新たなカラー値ＦＢｄａｔを生成し、双方向のデータ線４０ｉを介して、選択回路１３０に出力する。
【００４５】
ＺＢ制御回路１２０は、ＺＢ制御部１２１、ＺＡ変換部１２２およびＺ値比較部１２３を有する。
ＺＢ制御部１２１は、リクエスト線４０ｎを介して入力されるリクエスト信号Ｒｅｑに応じて、Ｚバッファに対する制御信号ＺＢｃｔｌを発生し、コントロール線４０ｊを介して選択回路１３０に出力する。
ＺＡ変換部１２２は、アドレス線４０ｋを介して入力される画素データの論理アドレスＸＹａｄｄを、Ｚバッファの物理アドレスＺＢａｄｄへ変換し、選択回路１３０に出力する。
【００４６】
Ｚ値比較部１２３は、データ線４０ｒを介して入力されるＺ値Ｚｄａｔと、必要に応じて双方向のデータ線４０ｍを介して入力される既にＺバッファ内に記憶されているＺ値ＺＢｄａｔとを用いて演算処理を行い、新たなＺ値ＺＢｄａｔを生成し、双方向のデータ線４０ｍを介して選択回路１３０に出力する。
なお、Ｚ値比較部１２３での比較結果は、信号線４０ｔを介してＦＢ制御回路１１０に入力され、前述したフレームバッファを更新するか否かの制御に供される。
【００４７】
選択回路１３０は、６個のマルチプレクサ１３１〜１３６と、切り替え信号発生部１３７を有し、ＦＢ制御回路１１０またはＺＢ制御回路１２０の出力を選択して画像メモリ３８に出力し、また、画像メモリ３８からの出力データを選択してＦＢ制御回路１１０またはＺＢ制御回路１２０に出力する。
マルチプレクサ１３１（ＣＭＵＸＡ）は、メモリＡに印加されるコントロール信号を選択するマルチプレクサである。マルチプレクサ１３１は、コントロール線４０ｇおよび４０ｊを介して入力されるコントロール信号ＦＢｃｔｌおよびＺＢｃｔｌのいずれかを、後述する切り替え信号発生部１３７より信号線４０ｔを介して入力される選択信号Ｃｓｅｌに基づいて選択し、制御信号ＭＡｃｔｌとしてコントロール線４０ａを介して画像メモリ３８のメモリＡへ出力する。
【００４８】
マルチプレクサ１３２（ＣＭＵＸＢ）は、メモリＢに印加されるコントロール信号を選択するマルチプレクサである。マルチプレクサ１３２は、コントロール信号ＦＢｃｔｌおよびＺＢｃｔｌのいずれかを、選択信号Ｃｓｅｌに基づいて選択し、制御信号ＭＢｃｔｌとしてコントロール線４０ｄを介して画像メモリ３８のメモリＢへ出力する。
【００４９】
マルチプレクサ１３１とマルチプレクサ１３２はともに、ＦＢ制御部１１１で生成されたコントロール信号ＦＢｃｔｌと、ＺＢ制御部１２１で生成されたコントロール信号ＺＢｃｔｌが入力され、選択信号Ｃｓｅｌによりそのいずれかが選択される。しかし、図示のごとくマルチプレクサ１３１とマルチプレクサ１３２では各コントロール信号の入力端子が異なっているので、各マルチプレクサでは必ず異なるコントロール信号が選択される。
【００５０】
マルチプレクサ１３３（ＡＭＵＸＡ）は、メモリＡに印加されるアドレスを選択するマルチプレクサである。マルチプレクサ１３３は、アドレス線４０ｈおよび４０ｋを介して入力されるアドレスＦＢａｄｄおよびＺＢａｄｄのいずれかを、後述する切り替え信号発生部１３７より信号線４０ｕを介して入力される選択信号Ａｓｅｌに基づいて選択し、アドレスＭＡａｄｄとしてアドレス線４０ｂを介してメモリＡへ出力する。
【００５１】
マルチプレクサ１３４（ＡＭＵＸＢ）は、メモリＢに印加されるアドレスを選択するマルチプレクサである。マルチプレクサ１３４は、アドレスＦＢａｄｄおよびＺＢａｄｄのいずれかを、選択信号Ａｓｅｌに基づいて選択し、アドレスＭＢａｄｄとしてアドレス線４０ｅを介してメモリＢへ出力する。
このマルチプレクサ１３３とマルチプレクサ１３４においても、前述したマルチプレクサ１３１とマルチプレクサ１３２と同様に、各マルチプレクサでは必ず異なるアドレスが選択される。
【００５２】
マルチプレクサ１３５（ＤＭＵＸＡ）は、メモリＡに書き込まれるデータが入力される制御回路、および、メモリＡから読み出されたデータを出力する制御回路を選択するマルチプレクサである。マルチプレクサ１３５は、双方向のデータ線４０ｉまたはデータ線４０ｍのいずれかを、後述する切り替え信号発生部１３７より信号線４０ｖを介して入力される選択信号Ｄｓｅｌに基づいて選択し、メモリＡのデータ線４０ｃと接続する。これにより、Ｃ値演算部１１３およびＺ値演算部１２３より出力されるデータＦＢｄａｔおよびＺＢｄａｔのいずれかを、メモリＡへの書き込みデータＭＡｄａｔとして選択し、メモリＡに出力する。また、メモリＡから読み出されたデータＭＡｄａｔは、データＦＢｄａｔまたはデータＺＢｄａｔとして、Ｃ値演算部１１３またはＺ値演算部１２３のいずれかに入力される。
【００５３】
マルチプレクサ１３６（ＤＭＵＸＢ）は、メモリＢに書き込まれるデータが入力される制御回路、および、メモリＢから読み出されたデータを出力する制御回路を選択するマルチプレクサである。マルチプレクサ１３６は、双方向のデータ線４０ｉまたはデータ線４０ｍのいずれかを、選択信号Ｄｓｅｌに基づいて選択し、メモリＢのデータ線４０ｆと接続する。これにより、Ｃ値演算部１１３およびＺ値演算部１２３より出力されるデータＦＢｄａｔおよびＺＢｄａｔのいずれかが、メモリＢへの書き込みデータＭＢｄａｔとして選択され、メモリＢに出力される。また、メモリＢから読み出されたデータＭＢｄａｔは、データＦＢｄａｔまたはデータＺＢｄａｔとして、Ｃ値演算部１１３またはＺ値演算部１２３のいずれかに入力される。
このマルチプレクサ１３５とマルチプレクサ１３６においても、各マルチプレクサでは必ず異なる信号線が選択される。
【００５４】
切り替え信号発生部１３７は、ＦＢ制御回路１１０から信号線４０ｓを介して入力される選択信号Ｍｓｅｌに基づいて、制御線の切り替え信号Ｃｓｅｌ、アドレス線の切り替え信号Ａｓｅｌ、データ線の切り替え信号Ｄｓｅｌを発生し、それぞれ信号線４０ｔ、４０ｕ、４０ｖを介して、マルチプレクサ１３１〜１３６に出力する。
【００５５】
このような構成のメモリ制御回路３７と画像メモリ３８において、フレームバッファおよびＺバッファを構成する方法、換言すれば、前述したＦＡ変換部１１２におけるメモリ選択信号Ｍｓｅｌの生成方法について、図３を参照して説明する。
図３は、画像メモリ３８の２つのメモリ、メモリＡおよびメモリＢに、フレームバッファおよびＺバッファをマッピングした状態を示す図である。
【００５６】
処理対象の画像データのフレームバッファの総容量を２ｍ行アドレス分、Ｚバッファの総容量を２ｎ行アドレス分とすると、フレームバッファのｍ行アドレス分をメモリＡへ格納してこの領域をフレームバッファＡとし、残りｍ行分をメモリＢへ格納してこの領域をフレームバッファＢとする。同様にＺバッファのｎ行アドレス分をメモリＡへ格納してこの領域をＺバッファＡとし、残りｎ行アドレス分をメモリＢへ格納してこの領域をＺバッファＢとする。
【００５７】
また、データを格納する際には、フレームバッファＡ内のカラー値に対するＺ値をＺバッファＢに格納し、フレームバッファＢ内のカラー値に対するＺ値をＺバッファＡに格納する。
具体的には、図３に示すように、フレームバッファＡ内のカラー値Ｃ０に対応するＺ値Ｚ０をＺバッファＢに格納し、フレームバッファＢ内のカラー値Ｃ１に対応するＺ値Ｚ１をＺバッファＡに格納する。すべてのカラー値とＺ値について同様の格納を行う。
【００５８】
したがって、ＦＡ変換部１１２は、入力された処理対象の画素のアドレスＸＹａｄｄをフレームバッファの物理アドレスＦＢａｄｄへ変換すると同時に、そのアドレスＸＹａｄｄおよび全フレームデータ量に基づいてその画素のカラー値Ｃｄａｔが記憶されているメモリを検出し、カラー値ＦＢｄａｔのアクセス先としてそのメモリを選択する信号Ｍｓｅｌを生成する。
【００５９】
次に、このようにフレームバッファとＺバッファを構成した場合の、構成の自由度および容量について説明する。
図３に示したように、行アドレスがｐ行のＤＲＡＭを２個用いて、上記格納方法でフレームバッファとＺバッファを構成した場合、それぞれのバッファを構成する最小単位は、２行アドレス分（メモリＡの１行＋メモリＢの１行）の容量となる。
フレームバッファの残りを全てＺバッファと考えると、フレームバッファとＺバッファの取り得る構成は、ＤＲＡＭの行アドレスに相当するｐ−１通りが可能となる。通常ＤＲＡＭにおける行アドレスｐは、２５６以上の値を取るため、フレームバッファとＺバッファの取り得る構成は２５５以上となる。すなわち、処理対象のデータのフレームデータとＺデータとの比率にほぼ等しい比率でフレームバッファとＺバッファを構成することができ、バッファの構成の自由度は十分であると言える。
【００６０】
また、そのように、画像データの構成すなわちフレームデータとＺデータとの比率に即してバッファを構成することができるので、どのような構成の画像データであっても画像メモリ３８の容量一杯に有効にバッファを形成できる。
【００６１】
このように、本実施の形態の３次元コンピュータグラフィックスシステム１においては、表示装置４に表示する画像を記憶する画像メモリ３８としてＤＲＡＭを複数個用いた構成においても、ページを単位として、フレームバッファとＺバッファとを実質的に任意の比率で構成することができ、その構成の自由度が非常に高い。
その結果、そのバッファの構成に起因して、画像メモリ３８が有効に使用できないという問題は生じなくなり、画像メモリ３８を容量一杯に有効に使用することができる。また、余分な記憶領域を確保する必要がなくなり、平均的に、画像メモリ３８の容量に比べて大容量の画像データを処理することができる。
【００６２】
さらに、図３から分かるように、画像メモリ３８の２つのメモリ、メモリＡとメモリＢの未使用部分（斜線部）の容量が常に同じとなるので、フレームバッファ、Ｚバッファ以外に同様の格納方法で第３のバッファを容易に構成することが可能である。
【００６３】
なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。
たとえば、本実施の形態の３次元画像生成装置３においては、図３に示すように、ＤＲＡＭの構成単位である行アドレス単位でバッファを構成する例を示したが、列アドレス単位での構成も可能であり、その場合ｐ×ｑ通りの構成が可能となる。
また、バッファの構成要素をどういう単位にするかは、メモリ制御回路３７のＦＡ変換部１１２およびＺＡ変換部１２２の変換式により、必要に応じて容易に変更が可能である。
また、表示装置４は本実施の形態においてはテレビジョン受信機であったが、ビットマップディスプレイなどの任意の表示装置を用いてよく、ディスプレイ制御回路３９はそれに応じた信号を生成するようにしてよい。
【００６４】
【発明の効果】
以上説明したように、本発明のデータ記憶装置によれば、たとえばフレームバッファとＺバッファのような複数の記憶領域を、記録対象のデータに応じてその容量が任意の比率となるように構成することができ、これにより具備されたメモリ空間を効率よく使用することができる。
また本発明のデータ記憶装置の制御装置およびその方法によれば、具備されたメモリに対して、複数の記憶領域を記録対象のデータに応じて任意の容量の比率で設定することができ、これによりそのメモリを効率よく使用することができる。
さらに本発明の画像生成装置によれば、記憶装置を有効に使用することにより、種々の解像度の画像データに対して所望の変換処理を好適に行い、所望の画像データを生成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の３次元コンピュータグラフィックスシステムの一実施例の構成を示すブロック図である。
【図２】図１に示した３次元コンピュータグラフィックスシステムのメモリ制御回路および画像メモリの構成およびその接続状態をより詳細に示す図である。
【図３】図２に示したメモリ制御回路および画像メモリにおいて、フレームバッファおよびＺバッファを構成した場合の具体例を示す図である。
【図４】従来のメモリ制御回路とフレームバッファおよびＺバッファの構成および接続状態を示す図である。
【図５】従来の方法により、メモリにフレームバッファおよびＺバッファを構成する場合の、その構成方法を説明するための図である。
【符号の説明】
１…３次元コンピュータグラフィックスシステム、２…入力部、３…３次元画像生成装置、４…表示装置、３１…転送回路、３２…ジオメトリ演算回路、３３…パラメータ演算回路、３４…画素発生回路、３５…マッピング回路、３６…テクスチャメモリ、３７…メモリ制御回路、３８…画像メモリ、３９…ディスプレイ制御回路[0001]
BACKGROUND OF THE INVENTION
The present invention stores data so that, when a stereoscopic model is displayed by frequently performing coordinate transformation such as rotation, movement, and enlargement / reduction in a three-dimensional computer graphics system, the display image can be suitably generated. The present invention relates to a storage device, a control device and control method for the storage device, and an image generation device that appropriately generates such a display image.
[0002]
[Prior art]
A computer graphics system is a system that creates and displays images and video using a computer and graphics peripherals. CAD systems for design support in machinery, electricity, architecture, etc., reactions in chemistry, aviation, control, etc. And response simulation, education, art, video games, and many other fields.
[0003]
Among such computer graphics systems, a system including a three-dimensional image generation apparatus that creates a stereoscopic image mainly utilizing the numerical calculation capability of a computer (hereinafter referred to as a three-dimensional graphics system). There is.
This three-dimensional graphics system is a system that generates and displays a display image by frequently performing coordinate transformations such as rotation, movement, and enlargement / reduction on a three-dimensional model in a computer. In comparison, advanced processing such as coordinate transformation, perspective transformation, shadow processing, and hidden line / hidden surface removal processing is required.
[0004]
In conventional three-dimensional graphics systems, a buffer for storing color values (hereinafter referred to as a frame buffer) and a buffer for storing depth information (hereinafter referred to as Z values) having a capacity corresponding to the display resolution. (Hereinafter referred to as a Z buffer), and such advanced processing is performed by performing pixel operation processing for performing desired operations on the data for each pixel stored in these buffers. . The frame buffer and the Z buffer are composed of completely physically separated memories, and each data is also stored separately. Also, the required capacity differs depending on the difference in the required bit length of the color value and the bit length of the Z value.
[0005]
FIG. 4 shows a specific configuration of such a three-dimensional image generation apparatus of the conventional three-dimensional graphics system.
As shown in FIG. 4, the three-dimensional image generation apparatus 9 includes a memory control circuit 91 that performs memory control in response to pixel data writing, a memory A (frame buffer) 92 that stores color values, and a Z value. Memory B (Z buffer) 93.
In addition, the memory control circuit 91 includes an FB control circuit 911 and a ZB control circuit 915.
[0006]
The FB control circuit 911 includes an FB control unit 912 that generates a control signal for the frame buffer 92 in response to a request signal Req input via the control line 90a, and a drawing logical address XYadd that is input via the address line 90b. Is converted to the physical address of the frame buffer 92, the color value Cdat input via the data line 90c, and the color value FBdat already stored in the frame buffer 92 input via the data line 90g. And a C value calculation unit 914 that performs the calculation.
The control signal FBctl output from the FB control unit 912 is transmitted via the control line 90e, the address FBadd output from the FA conversion unit 913 is transmitted via the address line 90f, and the data FBdat obtained as a result of calculation in the C value calculation unit is represented by the data line. Each frame is input to the frame buffer 92 via 90g.
[0007]
The ZB control circuit 915 includes a ZB control unit 916 that generates a control signal for the Z buffer 93 in response to a request signal Req input via the control line 90a, and a drawing logical address XYadd input via the address line 90b. Is converted to the physical address of the Z buffer 93, the Z value Zdat input via the data line 90d, and the Z value already stored in the Z buffer 93 input via the data line 90j And a Z value comparison unit 918 that compares ZBdat.
The control signal ZBctl output from the ZB control unit 916 is transmitted through the control line 90h, the address ZBadd output from the ZA conversion unit 917 is transmitted through the address line 90i, and the comparison result data ZBdat in the Z value comparison unit 918 is data. Each is input to the Z buffer 93 via the line 90j. Further, the comparison result data ZBdat in the Z value comparison unit 918 is also input to the FB control circuit 911 and used for calculation in the C value calculation unit 914.
[0008]
[Problems to be solved by the invention]
By the way, in the conventional three-dimensional image generation apparatus 9 in which the memory control circuit, the frame buffer, and the Z buffer are connected as shown in FIG. 4, the possible configurations of the frame buffer and the Z buffer are determined in advance. There is a problem that the degree of freedom is low.
Further, since the capacity that the buffer can take is limited by the capacity of each memory, even if the memory B has a larger free space than the memory A, for example, as shown by the hatched portion in FIG. Could not be used as a necessary frame buffer with a large capacity. As a result, the memory capacity may not be used effectively, and it is difficult to say that the use efficiency of the memory A and the memory B is good.
[0009]
In order to solve these problems, there is a case in which a unit of memory constituting the frame buffer and the Z buffer is made finer and the configuration is changed as necessary.
A specific example will be described with reference to FIG.
FIGS. 5A to 5C are diagrams for explaining the configuration of the frame buffer and the Z buffer in the case where the memory A and the memory B are configured by eight 4 Mbit memories, where the solid line portion is a frame buffer. , Indicates that the dotted line is configured as a Z-buffer. That is, in FIG. 5A, when the capacity (FB) required for the frame buffer and the capacity (ZB) required for the Z buffer are 1: 1, FIG. 5B shows FB: ZB = 5: In the case of 3, FIG. 5C shows a configuration example of the efficient memories A and B when FB: ZB = 3: 1.
[0010]
However, since the minimum unit of the memory is limited to 4 Mbits in any configuration, for example, it is not possible to efficiently configure a configuration such as FB: ZB = 2: 1 and FB: ZB = 3: 2. Can not. In other words, the configurations that can be taken by a buffer composed of N memories are limited to N ways.
Further, in order to realize such a method, the control subject is the FB control circuit for each of the N memories. Nana or ZB It is necessary to set whether it is a control circuit, which causes a problem that the control becomes complicated and the circuit scale becomes large.
In other words, even if such a method is used, the minimum unit of memory cannot actually be made very small, so that a suitable configuration cannot be appropriately configured according to image data, and control is complicated. As a result, there is a problem that the circuit scale becomes large.
[0011]
Therefore, an object of the present invention is to provide a plurality of types of storage means such as a frame buffer and a Z buffer, for example, so that the capacities thereof become arbitrary ratios according to the data to be recorded. It is an object of the present invention to provide a data storage device that can efficiently use the allocated memory space.
Another object of the present invention is to set a plurality of types of storage means in an arbitrary capacity ratio according to the data to be recorded in the provided memory, thereby efficiently using the memory. It is an object of the present invention to provide a storage device control device and a method thereof.
Furthermore, an object of the present invention is to effectively use such a storage device so as to suitably perform desired image conversion processing on image data with various resolutions and generate desired image data. It is to provide a generation device.
[0012]
[Means for Solving the Problems]
In order to solve the above-described problems, each data is stored in each memory by an equal amount of data without fixing the type of data to be stored in a plurality of memories constituting the storage means. As a result, the amount of use of the plurality of memories is made the same, and a plurality of types of storage means can be configured using the maximum memory capacity.
At that time, data corresponding to different types of data is stored in different memories so that each data can be processed in parallel.
[0013]
Therefore, the data storage device of the present invention includes two semiconductor storage devices that can be independently accessed by the first physical address or the second physical address, and a frame that is color information for each pixel of arbitrary three-dimensional image data. For the Z data which is data and depth data, a frame buffer having a half storage capacity of the frame data and a Z buffer having a half storage capacity of the Z data are stored in the two semiconductor memories. Frame data of each pixel of the three-dimensional image data is stored in the frame buffer and the Z buffer so that the frame data and the Z data for the same pixel are not stored in the same semiconductor memory device. And Z data amount of data The storage area management means for variably setting the storage area of the frame data and the Z data in units of pages, which is an access unit of each semiconductor storage device, and the setting based on the address indicating the input specific pixel Access means for simultaneously accessing the storage area for the frame data and the storage area for the Z data of the pixel, wherein the storage area management means assigns the logical address of the specific pixel to the first address of the frame buffer. At the same time as the conversion to the physical address, the color value of the pixel is assigned to one of the two semiconductor memory devices based on the logical address and the total frame data amount. To determine if it should be stored A first address conversion unit that generates a selection signal for selecting a semiconductor memory device to be stored, and a second address conversion unit that converts a logical address of a specific pixel into a second physical address of a Z buffer, The access means includes the two semiconductors for simultaneously writing or reading the frame data and the Z data for the same pixel in accordance with a selection signal from the first address conversion unit. A frame buffer or a Z buffer set in one of the semiconductor storage devices is accessed based on the physical address selected by the selection means from the first physical address or the second physical address, and the other semiconductor The second physical address different from the one semiconductor memory device is changed to a Z buffer or a frame buffer set in the memory device. To access based on the scan or physical address selected by the selection means of the first physical address.
[0016]
Further, the control device of the data storage device of the present invention provides color information for each pixel of arbitrary three-dimensional image data to two semiconductor storage devices that can be independently accessed by the first physical address or the second physical address. The frame data and the Z data that is the depth data can be accessed simultaneously with the frame data and the Z data of the same pixel, each of the two semiconductor memory devices, A frame buffer having a storage capacity of ½ of frame data and a Z buffer having a storage capacity of ½ of the Z data are secured in each of the two semiconductor memory devices, and the frame data for the same pixel And the Z data are not stored in the same semiconductor memory device, the three-dimensional image is stored in the frame buffer and the Z buffer. Frame data and the Z data for each pixel of the over data amount of data The storage area management means for variably setting the storage area of the frame data and the Z data in units of pages, which is an access unit of each semiconductor storage device, and the setting based on the address indicating the input specific pixel Access means for simultaneously accessing the storage area for the frame data and the storage area for the Z data of the pixel, wherein the storage area management means assigns the logical address of the specific pixel to the first address of the frame buffer. At the same time as the conversion to the physical address, the color value of the pixel is assigned to one of the two semiconductor memory devices based on the logical address and the total frame data amount. To determine if it should be stored A first address conversion unit that generates a selection signal for selecting a semiconductor memory device to be stored, and a second address conversion unit that converts a logical address of a specific pixel into a second physical address of a Z buffer, The access means includes the two semiconductors for simultaneously writing or reading the frame data and the Z data for the same pixel in accordance with a selection signal from the first address conversion unit. A frame buffer or a Z buffer set in one of the semiconductor storage devices is accessed based on the physical address selected by the selection means from the first physical address or the second physical address, and the other semiconductor The second physical address different from the one semiconductor memory device is changed to a Z buffer or a frame buffer set in the memory device. To access based on the scan or physical address selected by the selection means of the first physical address.
[0019]
The data storage device control method according to the present invention also provides color information for each pixel of arbitrary three-dimensional image data in two semiconductor storage devices that can be independently accessed by the first physical address or the second physical address. Is a data storage device control method for storing the frame data and the Z data of the same pixel so that the frame data and the Z data of the same pixel can be simultaneously accessed, and each of the two semiconductor storage devices includes: A first step of securing a frame buffer having a storage capacity of ½ of the frame data and a Z buffer having a storage capacity of ½ of the Z data in each of the two semiconductor memory devices; The frame buffer and the Z buffer are stored so that the frame data and the Z data for a pixel are not stored in the same semiconductor memory device. To §, the frame data and the Z data for each pixel of the three-dimensional image data amount of data In accordance with the second step of variably setting the storage area of the frame data and the Z data in page units, which are access units of each semiconductor memory device, and the setting based on the address indicating the input specific pixel A third step of simultaneously accessing the frame data storage area and the Z data storage area of the pixel, wherein the second step uses the logical address of the specific pixel as the first physical address of the frame buffer. And converting the color value of the pixel to either of the two semiconductor memory devices based on the logical address and the total frame data amount To determine if it should be stored Generating a selection signal for selecting a semiconductor memory device to be stored; and converting a logical address of a specific pixel into a second physical address of a Z buffer, wherein the third step includes: In order to simultaneously write or read the frame data and the Z data for the same pixel in accordance with a selection signal from the first address conversion unit, one of the two semiconductor memory devices A step of accessing a frame buffer or a Z buffer set in the device based on a physical address selected by the selection means from the first physical address or the second physical address, and a Z set in the other semiconductor memory device The second physical address or the second buffer different from the one semiconductor memory device is used as a buffer or a frame buffer. Based on the physical address selected by the selection means of the physical address includes a step of accessing, the.
[0020]
The image generation apparatus of the present invention also includes two semiconductor memory devices that can be independently accessed by the first physical address or the second physical address, and a frame that is color information for each pixel of arbitrary three-dimensional image data. For the Z data which is data and depth data, a frame buffer having a half storage capacity of the frame data and a Z buffer having a half storage capacity of the Z data are stored in the two semiconductor memories. Frame data of each pixel of the three-dimensional image data is stored in the frame buffer and the Z buffer so that the frame data and the Z data for the same pixel are not stored in the same semiconductor memory device. And Z data amount of data The storage area management means for variably setting the storage area of the frame data and the Z data in units of pages, which is an access unit of each semiconductor storage device, and the setting based on the address indicating the input specific pixel Access means for simultaneously accessing the frame data storage area and the Z data storage area of the pixel, and data storage means for storing the three-dimensional image data in the semiconductor memory device via the access means And a data reproducing means for reading out the frame data and the Z data of the pixel stored in the semiconductor memory device via the access means based on an address indicating the input specific pixel. A predetermined process is performed on at least the read frame data based on the control signal to Pixel data processing means for generating new frame data of the pixel, and data update for updating the frame data of the pixel stored in the semiconductor memory device via the access means with the generated new frame data And the storage area management unit converts the logical address of the specific pixel into the first physical address of the frame buffer, and at the same time, determines the color value of the pixel based on the logical address and the total frame data amount. Which of the two semiconductor memory devices To determine if it should be stored A first address conversion unit that generates a selection signal for selecting a semiconductor memory device to be stored, and a second address conversion unit that converts a logical address of a specific pixel into a second physical address of a Z buffer, The access means includes the two semiconductors for simultaneously writing or reading the frame data and the Z data for the same pixel in accordance with a selection signal from the first address conversion unit. A frame buffer or a Z buffer set in one of the semiconductor storage devices is accessed based on the physical address selected by the selection means from the first physical address or the second physical address, and the other semiconductor The second physical address different from the one semiconductor memory device is changed to a Z buffer or a frame buffer set in the memory device. And access based on the scan or physical address selected by the selection means of the first physical address, to produce the desired image data in the semiconductor memory device.
[0021]
According to this image generating apparatus, in the storage area management means, any three-dimensional image data to be processed is stored in substantially two semiconductor storage devices that have the same storage capacity and can be accessed independently. A frame buffer having a storage capacity of 1/2 of frame data that is color information for each pixel, and a Z buffer having a storage capacity of 1/2 of Z data that is depth data for each pixel; The frame data and the Z data storage area of each pixel of the three-dimensional image data are set in the frame buffer and the Z buffer so that the frame data and the Z data for the same pixel are not stored in the same semiconductor memory device. Then, the data storage means converts the three-dimensional image data into the semiconductor via the access means for simultaneously accessing the frame data storage area and the Z data storage area of the corresponding pixel based on the input address. Store in the storage device.
Thereafter, based on the address indicating the input predetermined pixel, the data reproducing means reads out the frame data and Z data of the pixel stored in the semiconductor memory device via the access means, and based on the input control signal. The pixel data processing means performs predetermined processing on at least the read frame data to generate new frame data for the pixel, and the data update means stores the generated new frame data in the semiconductor memory via the access means. The frame data of the pixel stored in the apparatus and already stored is updated, thereby generating desired image data.
[0022]
Preferably, the image data processing means performs predetermined processing on the read frame data using arbitrary input data.
More specifically, the image data processing means compares the read Z data with the Z data of arbitrary input pixel data, and the data update means selects update of the frame data based on the comparison result. Do it.
Preferably, the image generation apparatus of the present invention sequentially reads out image data of a desired area of the image data stored in the semiconductor storage device via the data reproducing means, and can be displayed on a predetermined image display device. It further has a data conversion means for converting into the above signal.
More specifically, the three-dimensional image data is data representing an arbitrary three-dimensional solid model as a set of basic polygons indicated by vertices having at least three-dimensional position information.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described with reference to FIGS.
In the present embodiment, a three-dimensional computer graphics system that is applied to a home game machine and displays a desired three-dimensional image for an arbitrary three-dimensional object model on a display will be described.
This three-dimensional computer graphics system expresses a three-dimensional model as a united figure of triangles (polygons), draws this polygon, determines the color of each pixel on the display screen, and displays the polygon on the display This is a system that performs rendering processing.
In this three-dimensional computer graphics system, in addition to (x, y) coordinates representing a plane, a three-dimensional object is represented using a z coordinate representing depth, and the three coordinates x, y, z are represented. To specify an arbitrary point in the three-dimensional space.
[0024]
FIG. 1 is a block diagram showing the configuration of the three-dimensional computer graphics system 1.
The three-dimensional computer graphics system 1 includes an input unit 2, a three-dimensional image generation device 3, and a display device 4.
The three-dimensional image generation apparatus 3 includes a transfer circuit 31, a geometry calculation circuit 32, a parameter calculation circuit 33, a pixel generation circuit 34, a mapping circuit 35, a texture memory 36, a memory control circuit 37, an image memory 38, and a display control circuit 39. Have
[0025]
First, an outline of the configuration and function of each unit will be described.
The input unit 2 inputs data of a stereoscopic model to be displayed to the three-dimensional image generation device 3. In the present embodiment, since the three-dimensional computer graphics system 1 is applied to a consumer game machine, the input unit 2 is connected to a main controller or the like that controls the game itself of the consumer game machine. . In the main control device, a screen to be displayed is determined based on the progress of the game and the like, a three-dimensional model necessary for the screen display is selected, and information on the display method is generated. Therefore, the input unit 2 receives these pieces of information from the main control device of the consumer game machine and converts them into a form suitable for input to the three-dimensional image generation device 3. input. Specifically, the input unit 2 inputs polygon data of a stereoscopic model to be displayed to the transfer circuit 31 of the three-dimensional image generation device 3.
[0026]
The transfer circuit 31 of the three-dimensional image generation apparatus 3 transfers polygon data input from the input unit 2 to the geometry calculation circuit 32 at high speed by direct memory access (DMA) transfer.
The polygon data input from the input unit 2 is x, y, z coordinate data of each vertex and accompanying data such as color, transparency, and texture.
[0027]
The geometry calculation circuit 32 arranges the polygon input via the transfer circuit 31 at a desired position in the three-dimensional space and generates polygon data at that position. Specifically, for each vertex (x, y, z) of the polygon, geometric conversion processing (also referred to as geometry conversion processing) such as translation conversion, parallel conversion, and rotation conversion is performed. The polygon data subjected to the geometry conversion process is output to the parameter calculation circuit 33.
[0028]
Based on the polygon data input from the geometry calculation circuit 32, the parameter calculation circuit 33 obtains parameters necessary for generating pixel data inside the polygon in the pixel generation circuit 34, and outputs the parameters to the pixel generation circuit 34. Specifically, for example, processing such as obtaining the inclination of each side of the polygon is performed.
[0029]
The pixel generation circuit 34 is set up according to the parameters from the parameter calculation circuit 33, and is based on the polygon data subjected to the geometry conversion processing by the geometry calculation circuit 32 and the parameters obtained by the parameter calculation circuit 33. Linear interpolation is performed between the vertices to generate pixel data inside the polygon, and an address is generated on a two-dimensional plane corresponding to display. The generated pixel data and address are output to the mapping circuit 35.
[0030]
The mapping circuit 35 is supplied from the pixel generation circuit 34. Input pixel data Based on the address, the texture mapping process is performed using the texture data stored in the texture memory 36. The pixel data and address subjected to the texture mapping process are output to the memory control circuit 37.
[0031]
The texture memory 36 is a memory for storing a texture pattern used when texture mapping is performed by the mapping circuit 35.
[0032]
The memory control circuit 37 generates new pixel data based on the pixel data and address input from the mapping circuit 35 and the corresponding pixel data already stored in the image memory 38 and stores the new pixel data in the image memory 38. To do. That is, the memory control circuit 37 reads out pixel data corresponding to the address input from the mapping circuit 35 from the image memory 38, and uses the pixel data and the pixel data input from the mapping circuit 35 to obtain a desired pixel. Arithmetic processing is performed, and the obtained pixel data is written into the image memory 38.
Further, when a display area is designated from the display control circuit 39, the memory control circuit 37 reads out pixel data of the display area from the image memory 38 and outputs it to the display control circuit 39.
[0033]
The image memory 38 is a memory for recording image data for display, and has two independent memories, that is, two memories which can be accessed simultaneously, that is, a memory A and a memory B. Specifically, the memory A and the memory B are each constituted by a DRAM.
The memory control circuit 37 and the image memory 38 will be described later in detail.
[0034]
The display control circuit 39 converts pixel data in the display area read from the image memory 38 via the memory control circuit 37 into, for example, a predetermined analog signal that can be displayed by the display device 4, and outputs it to the display device 4. Prior to this, the display control circuit 39 requests the memory control circuit 37 for pixel data of the display area to be displayed.
[0035]
In the present embodiment, display device 4 is a television receiver having a video input terminal or the like normally used at home. Caller ID input Device de An analog video signal is input from the display control circuit 39 via a video signal input terminal, and a three-dimensional image is displayed on the screen based on the signal.
[0036]
Next, the operation and process flow of the three-dimensional computer graphics system 1 will be described.
First, when a three-dimensional image to be displayed is determined in a main control device that controls the game itself of the consumer game machine, information on a three-dimensional model necessary for screen display is input to the input unit 2. Based on this information, the input unit 2 inputs polygon data of a three-dimensional model for displaying the image to the three-dimensional image generation device 3.
Each polygon data input to the three-dimensional image generation device 3 is DMA-transferred by the transfer circuit 31 and input to the geometry calculation circuit 32. The geometry calculation circuit 32 uses the desired position in the three-dimensional space for screen display. Geometry conversion processing such as translation conversion, parallel conversion and rotation conversion is performed.
[0037]
For the polygon data subjected to coordinate conversion, the parameter calculation circuit 33 obtains parameters necessary for generating pixel data inside the polygon. In the pixel generation circuit 34, the polygons are actually linearly connected between the vertices. Interpolation generates pixel data inside the polygon.
Then, the mapping circuit 35 performs texture mapping processing on each pixel data with reference to the texture pattern data recorded in the texture memory 36, and the generated pixel data is passed through the memory control circuit 37. Stored in the image memory 38.
[0038]
The pixel data stored in the image memory 38 is appropriately subjected to desired processing based on other pixel data input through a similar path or arbitrary control data.
Thus, the latest image data is always held in the image memory 38 and is used for screen display. That is, a request for outputting data in a predetermined area for display on the display device 4 is made from the display control circuit 39 to the memory control circuit 37, and pixel data in that area is read from the image memory 38 as appropriate. In the display control circuit 39, it is converted into a predetermined analog signal for screen display and output to the display device 4.
Thereby, in the display device 4, a desired image is displayed on the screen based on the analog signal.
[0039]
Next, the memory control circuit 37 and the image memory 38 according to the present invention will be described in detail with reference to FIG.
FIG. 2 is a block diagram showing more detailed configurations of the memory control circuit 37 and the image memory 38.
As illustrated, the memory control circuit 37 includes an FB control circuit 110, a ZB control circuit 120, and a selection circuit 130, and the image memory 38 includes two sets of memories, a memory A and a memory B.
[0040]
The memory control circuit 37 and the memory A of the image memory 38 are connected by a control line 40a, an address line 40b, and a data line 40c, and are transferred from the memory control circuit 37 to the memory A through the control line 40a and the address line 40b. The memory control circuit 37 accesses the memory A by the output control signal MActl and the address MAadd. Further, the read or write data MAdat is transferred between the memory control circuit 37 and the memory A via the data line 40c.
[0041]
Similarly, the memory control circuit 37 and the memory B of the image memory 38 are connected by a control line 40d, an address line 40e, and a data line 40f, and from the memory control circuit 37 through the control line 40d and the address line 40e. The memory control circuit 37 accesses the memory B by the control signal MBctl output to the memory b or the address MBadd. Further, the read or write data MBdat is transferred between the memory control circuit 37 and the memory B via the data line 40f.
[0042]
The FB control circuit 110 includes an FB control unit 111, an FA conversion unit 112, and a C value calculation unit 113.
The FB control unit 111 generates a control signal FBctl for the frame buffer in response to the request signal Req input through the request line 40n, and outputs the control signal FBctl to the selection circuit 130 through the control line 40g.
Note that the FB control unit 111 receives a comparison result of depth information (Z value) of the pixel to be processed from a Z value comparison unit 123 of the ZB control circuit 120 described later. Depending on the processing content for the pixel, the FB control unit 111 refers to the comparison result and controls whether or not to update the frame buffer with the generated color value FBdat.
[0043]
The FA conversion unit 112 converts the logical address XYadd of the pixel data input via the address line 40p into the physical address FBadd of the frame buffer, and outputs it to the selection circuit 130 via the address line 40h. Further, the FA conversion unit 112 determines from the logical address XAadd whether the input color value Cdat should be stored in the memory A or the memory B inside the image memory 38, and a selection signal Msel for selecting the memory to be stored. Is output to the selection circuit 130 via the signal line 40s.
[0044]
The C value calculation unit 113 receives the color value Cdat input via the data line 40q and the color value FBdat already stored in the frame buffer and input via the bidirectional data line 40i as necessary. Is used to generate a new color value FBdat and output it to the selection circuit 130 via the bidirectional data line 40i.
[0045]
The ZB control circuit 120 includes a ZB control unit 121, a ZA conversion unit 122, and a Z value comparison unit 123.
The ZB control unit 121 generates a control signal ZBctl for the Z buffer in response to a request signal Req input via the request line 40n, and outputs it to the selection circuit 130 via the control line 40j.
The ZA conversion unit 122 converts the logical address XYadd of the pixel data input via the address line 40k into the physical address ZBadd of the Z buffer, and outputs it to the selection circuit 130.
[0046]
The Z value comparison unit 123 includes a Z value Zdat input via the data line 40r, and a Z value ZBdat already stored in the Z buffer input via the bidirectional data line 40m as necessary. Is used to generate a new Z value ZBdat and output it to the selection circuit 130 via the bidirectional data line 40m.
The comparison result in the Z value comparison unit 123 is input to the FB control circuit 110 via the signal line 40t, and is used for controlling whether or not to update the frame buffer described above.
[0047]
The selection circuit 130 includes six multiplexers 131 to 136 and a switching signal generation unit 137. The selection circuit 130 selects the output of the FB control circuit 110 or the ZB control circuit 120 and outputs the selected output to the image memory 38. Is selected and output to the FB control circuit 110 or the ZB control circuit 120.
The multiplexer 131 (CMUXA) is a multiplexer that selects a control signal applied to the memory A. The multiplexer 131 selects one of the control signals FBctl and ZBctl input via the control lines 40g and 40j based on the selection signal Csel input via the signal line 40t from the switching signal generator 137 described later. The control signal MActl is output to the memory A of the image memory 38 via the control line 40a.
[0048]
The multiplexer 132 (CMUXB) is a multiplexer that selects a control signal applied to the memory B. The multiplexer 132 selects one of the control signals FBct1 and ZBctl based on the selection signal Csel, and outputs it as the control signal MBctl to the memory B of the image memory 38 via the control line 40d.
[0049]
Both of the multiplexer 131 and the multiplexer 132 are input with the control signal FBctl generated by the FB control unit 111 and the control signal ZBctl generated by the ZB control unit 121, and one of them is selected by the selection signal Csel. However, as shown in the figure, the multiplexer 131 and the multiplexer 132 have different input terminals for the control signals, so that different control signals are always selected for each multiplexer.
[0050]
The multiplexer 133 (AMUXA) is a multiplexer that selects an address applied to the memory A. The multiplexer 133 selects one of the addresses FBadd and ZBadd input via the address lines 40h and 40k based on the selection signal Asel input via the signal line 40u from the switching signal generation unit 137 described later, The address MAadd is output to the memory A via the address line 40b.
[0051]
The multiplexer 134 (AMUXB) is a multiplexer that selects an address applied to the memory B. The multiplexer 134 selects one of the addresses FBadd and ZBadd based on the selection signal Asel, and outputs it to the memory B via the address line 40e as the address MBadd.
Also in the multiplexer 133 and the multiplexer 134, different addresses are always selected in each multiplexer, like the multiplexer 131 and the multiplexer 132 described above.
[0052]
The multiplexer 135 (DMUXA) is a multiplexer that selects a control circuit to which data to be written to the memory A is input and a control circuit to output data read from the memory A. The multiplexer 135 selects either the bidirectional data line 40i or the data line 40m based on the selection signal Dsel input from the switching signal generator 137 described later via the signal line 40v, and the data line of the memory A Connect to 40c. As a result, one of the data FBdat and ZBdat output from the C value calculation unit 113 and the Z value calculation unit 123 is selected as the write data MAdat to the memory A and is output to the memory A. The data MAdat read from the memory A is input to either the C value calculation unit 113 or the Z value calculation unit 123 as data FBdat or data ZBdat.
[0053]
The multiplexer 136 (DMUXB) is a multiplexer that selects a control circuit to which data to be written to the memory B is input and a control circuit to output data read from the memory B. The multiplexer 136 selects either the bidirectional data line 40 i or the data line 40 m based on the selection signal Dsel, and connects to the data line 40 f of the memory B. As a result, one of the data FBdat and ZBdat output from the C value calculation unit 113 and the Z value calculation unit 123 is selected as the write data MBdat to the memory B and output to the memory B. The data MBdat read from the memory B is input to either the C value calculation unit 113 or the Z value calculation unit 123 as data FBdat or data ZBdat.
Also in the multiplexer 135 and the multiplexer 136, different signal lines are always selected in each multiplexer.
[0054]
The switching signal generator 137 generates a control line switching signal Csel, an address line switching signal Asel, and a data line switching signal Dsel based on the selection signal Msel input from the FB control circuit 110 via the signal line 40s. Then, the signals are output to the multiplexers 131 to 136 through the signal lines 40t, 40u, and 40v, respectively.
[0055]
With reference to FIG. 3, a method for configuring the frame buffer and the Z buffer in the memory control circuit 37 and the image memory 38 having such a configuration, in other words, a method for generating the memory selection signal Msel in the FA conversion unit 112 described above will be described. I will explain.
FIG. 3 is a diagram illustrating a state in which the frame buffer and the Z buffer are mapped to the two memories of the image memory 38, the memory A and the memory B.
[0056]
Assuming that the total capacity of the frame buffer for the image data to be processed is 2m row addresses and the total capacity of the Z buffer is 2n row addresses, the m row addresses of the frame buffer are stored in the memory A, and this area is stored in the frame buffer A. The remaining m rows are stored in the memory B, and this area is used as the frame buffer B. Similarly, n row addresses of the Z buffer are stored in the memory A and this area is designated as the Z buffer A, and the remaining n row addresses are stored in the memory B and this area is designated as the Z buffer B.
[0057]
When storing data, the Z value for the color value in the frame buffer A is stored in the Z buffer B, and the Z value for the color value in the frame buffer B is stored in the Z buffer A.
Specifically, as shown in FIG. 3, the Z value Z0 corresponding to the color value C0 in the frame buffer A is stored in the Z buffer B, and the Z value Z1 corresponding to the color value C1 in the frame buffer B is set to Z. Store in buffer A. The same storage is performed for all color values and Z values.
[0058]
Therefore, the FA conversion unit 112 converts the input address XYadd of the pixel to be processed into the physical address FBadd of the frame buffer, and simultaneously stores the color value Cdat of the pixel based on the address XYadd and the total frame data amount. A signal Msel for selecting the memory as the access destination of the color value FBdat is generated.
[0059]
Next, the degree of freedom of configuration and the capacity when the frame buffer and the Z buffer are configured in this way will be described.
As shown in FIG. 3, when using two DRAMs having a row address of p rows and configuring the frame buffer and the Z buffer by the above storage method, the minimum unit that constitutes each buffer is equivalent to two row addresses ( 1 row of memory A + 1 row of memory B).
If all the rest of the frame buffer is considered as a Z buffer, the frame buffer and the Z buffer can have p-1 possible configurations corresponding to the row address of the DRAM. Usually, since the row address p in the DRAM takes a value of 256 or more, the frame buffer and the Z buffer can have a configuration of 255 or more. That is, it can be said that the frame buffer and the Z buffer can be configured at a ratio approximately equal to the ratio between the frame data and the Z data of the processing target data, and the degree of freedom of the buffer configuration is sufficient.
[0060]
Further, as described above, the buffer can be configured in accordance with the configuration of the image data, that is, the ratio of the frame data to the Z data, so that the image memory 38 can fill the capacity of the image data of any configuration. A buffer can be formed effectively.
[0061]
As described above, in the three-dimensional computer graphics system 1 according to the present embodiment, even in a configuration in which a plurality of DRAMs are used as the image memory 38 for storing an image to be displayed on the display device 4, the frame buffer in units of pages. And the Z buffer can be configured in a substantially arbitrary ratio, and the degree of freedom of the configuration is very high.
As a result, the problem that the image memory 38 cannot be used effectively does not occur due to the configuration of the buffer, and the image memory 38 can be used effectively to the full capacity. Further, it is not necessary to secure an extra storage area, and on the average, it is possible to process a large amount of image data compared to the capacity of the image memory 38.
[0062]
Furthermore, as can be seen from FIG. 3, since the capacities of the two memories of the image memory 38, the memory A and the unused portion (shaded portion) of the memory B are always the same, a similar storage method other than the frame buffer and the Z buffer is used. Thus, the third buffer can be easily configured.
[0063]
Note that the present invention is not limited to the present embodiment, and various suitable modifications can be made.
For example, in the three-dimensional image generation apparatus 3 of the present embodiment, as shown in FIG. 3, an example is shown in which the buffer is configured in units of row addresses, which are the units of DRAM, but the configuration in units of column addresses is also possible. In this case, p × q configurations are possible.
In addition, the units of the buffer components can be easily changed as necessary by the conversion formulas of the FA conversion unit 112 and the ZA conversion unit 122 of the memory control circuit 37.
In addition, the display device 4 is a television receiver in the present embodiment, but any display device such as a bitmap display may be used, and the display control circuit 39 generates a signal corresponding thereto. Good.
[0064]
【The invention's effect】
As described above, according to the data storage device of the present invention, for example, a plurality of storage areas such as a frame buffer and a Z buffer are configured so that their capacities have an arbitrary ratio according to the data to be recorded. Thus, the memory space provided thereby can be used efficiently.
Further, according to the control device and the method of the data storage device of the present invention, it is possible to set a plurality of storage areas in an arbitrary capacity ratio according to the data to be recorded in the provided memory. Thus, the memory can be used efficiently.
Furthermore, according to the image generating apparatus of the present invention, by using the storage device effectively, desired conversion processing can be suitably performed on image data of various resolutions, and desired image data can be generated.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an example of a three-dimensional computer graphics system according to an embodiment of the present invention.
2 is a diagram showing in more detail the configuration and connection state of a memory control circuit and an image memory of the three-dimensional computer graphics system shown in FIG. 1;
FIG. 3 is a diagram showing a specific example when a frame buffer and a Z buffer are configured in the memory control circuit and the image memory shown in FIG. 2;
FIG. 4 is a diagram showing a configuration and connection state of a conventional memory control circuit, a frame buffer, and a Z buffer.
FIG. 5 is a diagram for explaining a configuration method when a frame buffer and a Z buffer are configured in a memory by a conventional method.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... 3D computer graphics system, 2 ... Input part, 3 ... 3D image generation apparatus, 4 ... Display apparatus, 31 ... Transfer circuit, 32 ... Geometry operation circuit, 33 ... Parameter operation circuit, 34 ... Pixel generation circuit, 35 ... Mapping circuit, 36 ... Texture memory, 37 ... Memory control circuit, 38 ... Image memory, 39 ... Display control circuit

Claims (12)

第１の物理アドレスまたは第２の物理アドレスにより各々独立にアクセス可能な２個の半導体記憶装置と、
任意の３次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるＺデータに対して、該フレームデータの１／２の記憶容量を有するフレームバッファと、該Ｚデータの１／２の記憶容量を有するＺバッファとを前記２個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Ｚデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Ｚバッファに、前記３次元画像データの各画素のフレームデータおよびＺデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびＺデータの記憶領域を可変に設定する記憶領域管理手段と、
入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Ｚデータの記憶領域を同時にアクセスするアクセス手段と、を有し、
前記記憶領域管理手段は、
特定の画素の論理アドレスをフレームバッファの第１の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記２個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第１のアドレス変換部と、
特定の画素の論理アドレスをＺバッファの第２の物理アドレスに変換する第２のアドレス変換部と、を有し、
前記アクセス手段は、
前記第１のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Ｚデータとを同時に書き込むため、または、読み出すために、前記２個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはＺバッファを上記第１の物理アドレスまたは第２の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたＺバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第２の物理アドレスまたは第１の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスする
データ記憶装置。Two semiconductor memory devices each independently accessible by the first physical address or the second physical address;
For frame data which is color information for each pixel of arbitrary three-dimensional image data and Z data which is depth data, a frame buffer having a storage capacity of 1/2 of the frame data, and 1/2 of the Z data Each of the two semiconductor storage devices, and the frame buffer and the Z data for the same pixel are not stored in the same semiconductor storage device. In the Z buffer, frame data and Z data storage areas are variably set in page units, which are access units of each semiconductor memory device, according to the amount of frame data and Z data of each pixel of the three-dimensional image data. Storage area management means;
Access means for simultaneously accessing the storage area of the frame data and the storage area of the Z data of the set pixel based on an address indicating the input specific pixel;
The storage area management means includes:
At the same time that the logical address of a specific pixel is converted into the first physical address of the frame buffer, the color value of the pixel should be stored in the two semiconductor memory devices based on the logical address and the total amount of frame data A first address conversion unit that generates a selection signal for selecting a semiconductor memory device to be stored;
A second address conversion unit that converts a logical address of a specific pixel into a second physical address of the Z buffer;
The access means is:
In order to simultaneously write or read the frame data and the Z data for the same pixel in accordance with a selection signal from the first address conversion unit, one of the two semiconductor memory devices The frame buffer or Z buffer set in the storage device is accessed based on the physical address selected by the selection means from the first physical address or the second physical address, and the Z buffer set in the other semiconductor storage device Alternatively, a data storage device that accesses the frame buffer based on a physical address selected by the selection means from the second physical address or the first physical address different from the one semiconductor storage device. 前記２個の半導体記憶装置は、同一の記憶容量を有する
請求項１記載のデータ記憶装置。The data storage device according to claim 1, wherein the two semiconductor storage devices have the same storage capacity. 前記記憶領域は、前記半導体記憶装置の１のワード線によりそのデータが選択されるページを単位として設定される
請求項１記載のデータ記憶装置。The data storage device according to claim 1, wherein the storage area is set in units of pages in which data is selected by one word line of the semiconductor storage device. 第１の物理アドレスまたは第２の物理アドレスにより各々独立にアクセス可能な２個の半導体記憶装置に、任意の３次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるＺデータとを、同一画素のフレームデータとＺデータを同時にアクセス可能にするデータ記憶装置の制御装置であって、
前記２個の半導体記憶装置の各々に、前記フレームデータの１／２の記憶容量を有するフレームバッファと、該Ｚデータの１／２の記憶容量を有するＺバッファとを前記２個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Ｚデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Ｚバッファに、前記３次元画像データの各画素のフレームデータおよびＺデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびＺデータの記憶領域を可変に設定する記憶領域管理手段と、
入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Ｚデータの記憶領域を同時にアクセスするアクセス手段と、を有し、
前記記憶領域管理手段は、
特定の画素の論理アドレスをフレームバッファの第１の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記２個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第１のアドレス変換部と、
特定の画素の論理アドレスをＺバッファの第２の物理アドレスに変換する第２のアドレス変換部と、を有し、
前記アクセス手段は、
前記第１のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Ｚデータとを同時に書き込むため、または、読み出すために、前記２個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはＺバッファを上記第１の物理アドレスまたは第２の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたＺバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第２の物理アドレスまたは第１の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスする
データ記憶装置の制御装置。Frame data which is color information for each pixel of arbitrary three-dimensional image data and Z data which is depth data are transferred to two semiconductor memory devices that can be accessed independently by the first physical address or the second physical address. A controller for a data storage device that allows simultaneous access to frame data and Z data of the same pixel,
Each of the two semiconductor memory devices includes a frame buffer having a storage capacity of 1/2 of the frame data and a Z buffer having a storage capacity of 1/2 of the Z data. Frame data for each pixel of the three-dimensional image data is stored in the frame buffer and the Z buffer so that the frame data and the Z data for the same pixel are not stored in the same semiconductor memory device. Storage area management means for variably setting a storage area for frame data and Z data in page units, which are access units of each semiconductor storage device, in accordance with the amount of Z data;
Access means for simultaneously accessing the storage area of the frame data and the storage area of the Z data of the set pixel based on an address indicating the input specific pixel;
The storage area management means includes:
At the same time that the logical address of a specific pixel is converted into the first physical address of the frame buffer, the color value of the pixel should be stored in the two semiconductor memory devices based on the logical address and the total amount of frame data A first address conversion unit that generates a selection signal for selecting a semiconductor memory device to be stored;
A second address conversion unit that converts a logical address of a specific pixel into a second physical address of the Z buffer;
The access means is:
In order to simultaneously write or read the frame data and the Z data for the same pixel in accordance with a selection signal from the first address conversion unit, one of the two semiconductor memory devices The frame buffer or Z buffer set in the storage device is accessed based on the physical address selected by the selection means from the first physical address or the second physical address, and the Z buffer set in the other semiconductor storage device Alternatively, a data storage device control device that accesses the frame buffer based on a physical address selected by the selection means from the second physical address or the first physical address different from the one semiconductor storage device. 前記２個の半導体記憶装置は、同一の記憶容量を有する
請求項４記載のデータ記憶装置の制御装置。The data storage device control device according to claim 4, wherein the two semiconductor storage devices have the same storage capacity. 第１の物理アドレスまたは第２の物理アドレスにより各々独立にアクセス可能な２個の半導体記憶装置に、任意の３次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるＺデータとを、同一画素のフレームデータとＺデータを同時にアクセス可能に記憶させるデータ記憶装置の制御方法であって、
前記２個の半導体記憶装置の各々に、前記フレームデータの１／２の記憶容量を有するフレームバッファと、該Ｚデータの１／２の記憶容量を有するＺバッファとを前記２個の半導体記憶装置各々に確保する第１ステップと、
同一の画素に対する前記フレームデータと前記Ｚデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Ｚバッファに、前記３次元画像データの各画素のフレームデータおよびＺデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびＺデータの記憶領域を可変に設定する第２ステップと、
入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Ｚデータの記憶領域を同時にアクセスする第３ステップと、を含み、
前記第２ステップは、
特定の画素の論理アドレスをフレームバッファの第１の物理アドレスに変換するステップと、
当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記２個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成するステップと、
特定の画素の論理アドレスをＺバッファの第２の物理アドレスに変換するステップと、を有し、
前記第３ステップは、
前記第１のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Ｚデータとを同時に書き込むため、または、読み出すために、前記２個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはＺバッファを上記第１の物理アドレスまたは第２の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスするステップと、
他方の半導体記憶装置に設定されたＺバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第２の物理アドレスまたは第１の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスするステップと、を含む
データ記憶装置の制御方法。Frame data which is color information for each pixel of arbitrary three-dimensional image data and Z data which is depth data are transferred to two semiconductor memory devices that can be accessed independently by the first physical address or the second physical address. Is a data storage device control method for storing frame data and Z data of the same pixel so as to be accessible simultaneously,
Each of the two semiconductor memory devices includes a frame buffer having a storage capacity of 1/2 of the frame data and a Z buffer having a storage capacity of 1/2 of the Z data. A first step for each,
The frame buffer and the Z buffer store the frame data and the Z data amount of each pixel of the three-dimensional image data so that the frame data and the Z data for the same pixel are not stored in the same semiconductor memory device. A second step of variably setting a storage area for frame data and Z data in page units, which are access units of each semiconductor memory device,
A third step of simultaneously accessing the storage area of the frame data and the storage area of the Z data of the set pixel based on an address indicating the input specific pixel;
The second step includes
Converting a logical address of a particular pixel to a first physical address of a frame buffer;
Determining which color value of the pixel should be stored in the two semiconductor memory devices based on the logical address and the total frame data amount, and generating a selection signal for selecting the semiconductor memory device to be stored; ,
Converting a logical address of a particular pixel to a second physical address of a Z buffer;
The third step includes
In order to simultaneously write or read the frame data and the Z data for the same pixel in accordance with a selection signal from the first address conversion unit, one of the two semiconductor memory devices Accessing the frame buffer or Z buffer set in the storage device based on the physical address selected by the selection means from the first physical address or the second physical address;
A step of accessing a Z buffer or a frame buffer set in the other semiconductor memory device based on a physical address selected by the selection means from the second physical address or the first physical address different from the one semiconductor memory device And a data storage device control method. 第１の物理アドレスまたは第２の物理アドレスにより各々独立にアクセス可能な２個の半導体記憶装置と、
任意の３次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるＺデータに対して、該フレームデータの１／２の記憶容量を有するフレームバッファと、該Ｚデータの１／２の記憶容量を有するＺバッファとを前記２個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Ｚデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Ｚバッファに、前記３次元画像データの各画素のフレームデータおよびＺデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびＺデータの記憶領域を可変に設定する記憶領域管理手段と、
入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Ｚデータの記憶領域を同時にアクセスするアクセス手段と、
前記３次元画像データを、前記アクセス手段を介して、前記半導体記憶装置に記憶するデータ記憶手段と、
入力される特定の画素を示すアドレスに基づいて、前記アクセス手段を介して、前記半導体記憶装置に記憶されている当該画素の前記フレームデータおよび前記Ｚデータを読み出すデータ再生手段と、
入力される制御信号に基づいて、少なくとも前記読み出したフレームデータに対して所定の処理を行い、当該画素の新たなフレームデータを生成する画素データ処理手段と、
前記生成した新たなフレームデータにより、前記アクセス手段を介して、前記半導体記憶装置に記憶されている当該画素のフレームデータを更新するデータ更新手段と、
を有し、
前記記憶領域管理手段は、
特定の画素の論理アドレスをフレームバッファの第１の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記２個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第１のアドレス変換部と、
特定の画素の論理アドレスをＺバッファの第２の物理アドレスに変換する第２のアドレス変換部と、を有し、
前記アクセス手段は、
前記第１のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Ｚデータとを同時に書き込むため、または、読み出すために、前記２個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはＺバッファを上記第１の物理アドレスまたは第２の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたＺバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第２の物理アドレスまたは第１の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、
前記半導体記憶装置に所望の画像データを生成する
画像生成装置。Two semiconductor memory devices each independently accessible by the first physical address or the second physical address;
For frame data which is color information for each pixel of arbitrary three-dimensional image data and Z data which is depth data, a frame buffer having a storage capacity of 1/2 of the frame data, and 1/2 of the Z data Each of the two semiconductor storage devices, and the frame buffer and the Z data for the same pixel are not stored in the same semiconductor storage device. In the Z buffer, frame data and Z data storage areas are variably set in page units, which are access units of each semiconductor memory device, according to the amount of frame data and Z data of each pixel of the three-dimensional image data. Storage area management means;
An access means for simultaneously accessing the storage area of the frame data and the storage area of the Z data of the set pixel based on an address indicating the input specific pixel;
Data storage means for storing the three-dimensional image data in the semiconductor storage device via the access means;
Data reproducing means for reading out the frame data and the Z data of the pixel stored in the semiconductor memory device via the access means based on an address indicating the input specific pixel;
Pixel data processing means for performing predetermined processing on at least the read frame data based on an input control signal and generating new frame data of the pixel;
Data updating means for updating the frame data of the pixel stored in the semiconductor memory device via the access means with the generated new frame data;
Have
The storage area management means includes:
At the same time that the logical address of a specific pixel is converted into the first physical address of the frame buffer, the color value of the pixel should be stored in the two semiconductor memory devices based on the logical address and the total amount of frame data A first address conversion unit that generates a selection signal for selecting a semiconductor memory device to be stored;
A second address conversion unit that converts a logical address of a specific pixel into a second physical address of the Z buffer;
The access means is:
In order to simultaneously write or read the frame data and the Z data for the same pixel in accordance with a selection signal from the first address conversion unit, one of the two semiconductor memory devices The frame buffer or Z buffer set in the storage device is accessed based on the physical address selected by the selection means from the first physical address or the second physical address, and the Z buffer set in the other semiconductor storage device Alternatively, the frame buffer is accessed based on the physical address selected by the selection unit from the second physical address or the first physical address different from the one semiconductor memory device,
An image generation device for generating desired image data in the semiconductor memory device. 前記２個の半導体記憶装置は、同一の記憶容量を有する
請求項７記載の画像生成装置。The image generation apparatus according to claim 7, wherein the two semiconductor storage devices have the same storage capacity. 前記画像データ処理手段は、前記読み出したフレームデータに対して、入力された任意のデータを用いて前記所定の処理を行う
請求項７記載の画像生成装置。The image generation apparatus according to claim 7, wherein the image data processing unit performs the predetermined process on the read frame data using arbitrary input data. 前記画像データ処理手段は、さらに、前記読み出したＺデータと、入力される任意の画素データのＺデータとを比較し、
前記データ更新手段は、前記比較結果に基づいて、前記フレームデータの更新を行う
請求項７記載の画像生成装置。The image data processing means further compares the read Z data with Z data of arbitrary pixel data to be inputted,
The image generation apparatus according to claim 7, wherein the data update unit updates the frame data based on the comparison result. 前記半導体記憶装置に記憶されている画像データの所望の領域の画像データを、前記データ再生手段を介して順次読み出し、所定の画像表示装置に表示可能な所定の信号に変換するデータ変換手段
をさらに有する請求項７記載の画像生成装置。Data conversion means for sequentially reading out image data of a desired area of the image data stored in the semiconductor storage device via the data reproduction means and converting the image data into a predetermined signal that can be displayed on a predetermined image display device The image generation apparatus according to claim 7. 前記３次元画像データは、任意の３次元立体モデルを、少なくとも３次元位置情報を有する頂点によって示される基本多角形の集合として示されているデータであり、
前記基本多角形の前記頂点に対して所定の座標変換を行う座標変換手段と、
前記基本多角形の頂点のデータに基づいて、当該基本多角形の内部のデータを生成し、ラスター形式の３次元画像データを生成する画素データ生成手段と
をさらに有し、
入力された前記３次元画像データに対して、前記３次元立体モデルに対して任意の座標変換を行った３次元画像データを生成し、画像表示装置に表示可能な画像信号を出力する
請求項１１記載の画像生成装置。The three-dimensional image data is data indicating an arbitrary three-dimensional solid model as a set of basic polygons indicated by vertices having at least three-dimensional position information.
Coordinate conversion means for performing a predetermined coordinate conversion on the vertex of the basic polygon;
Pixel data generating means for generating data inside the basic polygon based on the vertex data of the basic polygon and generating three-dimensional image data in raster format;
12. Three-dimensional image data obtained by performing arbitrary coordinate transformation on the three-dimensional solid model for the input three-dimensional image data is generated, and an image signal that can be displayed on an image display device is output. The image generating apparatus described.
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