JP4269590B2 - Electro-optical panel driving circuit, driving method, electro-optical device, and electronic apparatus - Google Patents
Electro-optical panel driving circuit, driving method, electro-optical device, and electronic apparatus Download PDFInfo
- Publication number
- JP4269590B2 JP4269590B2 JP2002223171A JP2002223171A JP4269590B2 JP 4269590 B2 JP4269590 B2 JP 4269590B2 JP 2002223171 A JP2002223171 A JP 2002223171A JP 2002223171 A JP2002223171 A JP 2002223171A JP 4269590 B2 JP4269590 B2 JP 4269590B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- circuit
- phase difference
- enable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、ノイズによる表示品位の低下等を防止した電気光学パネルの駆動回路、駆動方法、電気光学装置および電子機器に関する。
【0002】
【従来の技術】
従来の電気光学装置、例えば、アクティブマトリクス方式の液晶表示装置は、液晶パネルと画像処理回路とを備える。このうち、液晶パネルは、主に、画素電極がマトリクス状に配列する素子基板と、対向電極やカラーフィルタなどが形成された対向基板と、これら両基板の間に充填された液晶とから構成される。
ここで、画素電極は、走査線とデータ線との交差部分に対応して設けられるとともに、トランジスタなどのようなスイッチング素子が接続されている。そして、走査線を介してスイッチング素子に選択信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して、画素電極に画像信号を印加すると、当該画素電極および対向電極の間の液晶層に、画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、液晶層の抵抗が十分に高ければ、当該液晶層における電荷の蓄積が維持される。このため、各スイッチング素子を駆動して蓄積させる電荷の量を制御すると、画素毎に液晶の配向状態が変化して、必要な情報の表示が可能となる。
【0003】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第1に、走査線駆動回路によって、走査線を1本ずつ順次選択するとともに、第2に、1本の走査線を選択したとき、データ線駆動回路によって、1本または複数本のデータ線を順次選択するためのサンプリング信号(パルス)を出力し、第3に、画像信号線を介して供給される画像信号を、サンプリング信号にしたがってサンプリングして、対応するデータ線に供給することにより、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【0004】
ところで、互いに排他的に出力されるべきサンプリング信号(パルス)が、何らかの理由によりオーバーラップして出力されると、あるデータ線に本来サンプリングされるべき画像信号が、これに隣接するデータ線にもサンプリングされてしまうので、表示品位が低下する。このような表示品位の低下を解決するために、近年では、データ線駆動回路の出力段にイネーブル回路なるものを設けて、サンプリング信号のパルス幅をイネーブルパルスのパルス幅に狭めることが行われている。このイネーブル回路によれば、時間的に相前後して出力されるサンプリング信号同士が互いにオーバーラップすることが防止される。
【0005】
一方、画像信号処理回路は、入力画像信号にガンマ補正や増幅反転等の処理を施して画像信号を生成する。そして、画像信号処理回路と液晶パネルとはFPC(Flexible Printed Circuit)基板等によって接続され、当該FPC基板を介して液晶パネルに画像信号が供給される。
【0006】
【発明が解決しようとする課題】
しかしながら、表示画像の高精細化に伴って、液晶パネルにおける配線ピッチの狭小化や動作周波数が高くなると、画像信号に対するイネーブルパルスの遅延が問題となってきた。特に、液晶パネルでは、ガラス基板上に形成された信号線を介してイネーブルパルス等が供給されるため、FPC等と比較すると、寄生容量や抵抗が高く、信号遅延が発生しやすい。
ここで、イネーブルパルスは、画像信号に同期して供給しなければならないが、液晶パネル内部では、イネーブルパルスの供給経路と画像信号の供給経路とが相違する。このため、たとえ画像信号に同期するイネーブルパルスを液晶パネルに供給しても、液晶パネル内部では、画像信号に対してイネーブルパルスの位相がズレてしまい、画像信号を適切にサンプリングするためのサンプリング信号を生成することができなくなる、という問題がある。
【0007】
また、液晶パネルについては、デジタル処理により得られた各種のタイミング信号にしたがって制御するのが一般的である。このタイミング信号は、デジタル信号であるため高周波成分を含み、かつ、画像信号に同期している。このため、タイミング信号の立ち上がりや立ち下がりタイミングでは高周波成分を多く含むので、タイミング信号のレベル遷移に同期したノイズが、アナログの画像信号に重畳してしまうことがある。
画像信号にノイズが重畳されると、本来とは異なる電圧がサンプリングされて画素電極に印加されるので、例えば、重畳されたノイズが、表示画面において縦線として視認されて表示品質を低下させる、といった問題が発生してしまう。特に、装置の小型化に伴い、回路基板やFPC基板を高密度に実装する必要性からノイズ対策が急務となっている。
【0008】
【課題を解決するための手段】
本発明に係る電気光学パネルの駆動回路は、複数の走査線と複数のデータ線との各交差部に、トランジスタと画素電極とを有する電気光学パネルの駆動回路であって、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それより狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、1本以上のデータ線に供給するサンプリング回路と、前記サンプリング回路および前記データ線駆動回路に隣接して設けられ、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整するイネーブルパルス調整回路とを具備することを特徴とする。この構成によれば、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
また、複数の走査線と複数のデータ線との各交差部に、画素を有する電気光学パネルの駆動回路であって、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、1本以上のデータ線に供給するサンプリング回路と、前記サンプリング回路および前記データ線駆動回路に隣接して設けられ、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、前記位相差信号の位相差に基づいて前記画像信号と前記イネーブルパルスとの位相差を調整するタイミング制御回路とを具備することを特徴とする。
【0009】
【課題を解決するための手段】
本発明に係る電気光学パネルの駆動回路は、複数の走査線と複数のデータ線との各交差部に、トランジスタと画素電極とを有する電気光学パネルの駆動回路であって、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それより狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、1本以上のデータ線に供給するサンプリング回路と、前記サンプリング回路および前記データ線駆動回路に隣接して設けられ、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整するイネーブルパルス調整回路とを具備することを特徴とする。この構成によれば、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
【0010】
ここで、上記駆動回路において、前記ダミー回路は、前記サンプリング回路の一部および前記データ線駆動回路の一部と同一の素子を含む構成が好ましい。このような構成により、イネーブルパルスの供給経路において発生する遅延をより正確に模擬することができる。
【0011】
また、上記駆動回路において、前記イネーブルパルス調整回路は、目標値を基準として予め定められた範囲内で、イネーブルパルスの位相を遅らせること、および、進めることを交互に繰り返す構成も好ましい。この構成によれば、イネーブル信号の位相が目標値を基準に揺れるから、サンプリング信号の位相も揺らぐことになる。サンプリング信号の位相が揺れると、ノイズをサンプリングすることもあれば、ノイズをサンプリングしないこともある。したがって、画面上におけるノイズが分散して目立たなくなって、され強調される場合である。したがって、本発明によれば、表示画像の品位が低下することが防止される。
【0012】
上記駆動回路において、前記走査線駆動回路と、前記データ線駆動回路と、前記サンプリング回路と、前記ダミー回路とを、同一基板に形成した構成が好ましい。
【0013】
また、上記駆動回路において、電源投入から一定時間経過したこと、または、電気光学パネルの温度変化が一定値以下となったことを判別する判別回路を備え、前記イネーブルパルス調整回路は、前記判別回路による判別結果が肯定的となるまで、前記イネーブルパルスの位相を調整する一方、前記判別回路による判別結果が肯定的になったとき、その肯定的な判別結果となる直前の位相に、前記イネーブルパルスの位相を固定する構成が好ましい。この構成では、一定条件下でのみイネーブルパルスの位相が調整される。
【0014】
上記駆動回路において、前記イネーブルパルス調整回路は、前記画像信号に同期する基準クロック信号を遅延させて、遅延量が互いに異なる信号を複数出力する遅延回路群と、前記遅延回路群から出力される複数信号のうち1つを選択するように指示する選択信号を、前記位相差信号で示される位相差に応じて生成する選択信号生成回路と、前記遅延回路群から出力される複数信号のうち、前記選択信号で指示される信号の1つをイネーブルクロック信号として選択する選択回路と、前記イネーブルクロック信号の一部を、前記イネーブルパルスとして生成するイネーブル信号生成回路とを含む構成が好ましい。この構成によれば、基準クロック信号を遅延させた複数信号のうち、いずれかが選択されることによってイネーブルパルスの位相が調整される。
【0015】
上記駆動回路において、前記選択信号生成回路は、前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れと予め設定された目標時間との比較結果にしたがって前記選択信号を生成する構成が好ましい。この構成によれば、画像信号に対するイネーブルパルスの位相遅れが目標時間となるように制御される。
【0016】
上記駆動回路において、前記選択信号生成回路は、1または複数の水平走査期間毎に、前記選択信号を生成する構成が好ましい。この構成によれば、1または複数の水平走査期間毎に、イネーブルパルスの位相が調整される。
【0017】
上記駆動回路において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記イネーブルパルス調整回路は、さらに、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、前記選択信号生成回路は、前記比較回路による比較結果にしたがって前記選択信号を生成する構成が好ましい。この構成によれば、イネーブルパルスの位相を精度良く調整される。
【0018】
上記駆動回路において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記遅延回路群は、ある遅延量を有する遅延回路を複数個、縦続接続したものであり、前記イネーブルパルス調整回路は、さらに、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、前記選択信号生成回路は、前記比較回路による比較結果が肯定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を1段大きくする信号の選択を指示する一方、前記比較結果が否定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を1段小さくする信号の選択を指示する選択信号を生成する構成が好ましい。この構成によれば、モニタ信号に対するイネーブルパルスの遅延量が、目標時間に相当する分だけ次第に近づく。
【0019】
上記駆動回路において、前記イネーブルパルス調整回路は、さらに、前記選択信号生成回路によって生成された選択信号に外乱を加える加算器を備え、前記選択回路は、前記遅延回路群から出力される複数信号のうち、前記加算器によって外乱が加えられた選択信号で指示される信号を選択する構成が好ましい。この構成によれば、外乱によって、イネーブルパルスの位相が揺れることになる。
【0020】
上記駆動回路において、前記選択信号生成回路は、前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れが一定値以内になると、前記遅延回路群から出力される複数信号のうち、前記位相遅れが大きくなるような信号の選択を指示する選択信号を生成する構成が好ましい。この構成によれば、強制的にイネーブルパルスの位相が揺れることになる。
【0021】
より具体的には、上記駆動回路において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記遅延回路群は、ある遅延量を有する遅延回路を複数個、縦続接続したものであり、前記イネーブルパルス調整回路は、さらに、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、前記選択信号生成回路は、前記比較回路による前回の比較結果と今回の比較結果が一致しているか不一致であるか検出する検出回路を備え、前記検出回路の検出結果が一致の場合に、今回の比較結果が肯定的であるとき、前記遅延回路群から出力される複数信号のうち、前記遅延量を1段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を1段小さくする信号の選択を指示する選択信号を生成する一方、前記検出回路の検出結果が不一致の場合に、今回の比較結果が肯定的であるとき、前記遅延回路群から出力される複数信号のうち、前記遅延量を複数段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を複数段小さくする信号の選択を指示する選択信号を生成する構成が好ましい。この構成によれば、位相遅れから位相進みに変化したこと、または、位相進みから位相遅れに変化した大小関係が逆転したことが検出され、さらに、位相関係に変化があったときにイネーブルパルスの位相を、大きくするように調整される。
【0022】
上記駆動回路において、前記データ線駆動回路は、水平走査期間の帰線期間に供給される開始パルスを、シフト動作を規定するクロック信号にしたがってシフトすることによって、前記シフトパルスを生成するものであり、さらに、前記開始パルスの位相を、前記イネーブルパルス調整回路によってイネーブルパルスの位相が調整された方向に略同一量、調整する開始パルス調整回路と、前記クロック信号の位相を、前記方向に略同一量、調整するクロック信号調整回路とを備える構成が好ましい。この構成によれば、イネーブルパルスの位相だけでなく、開始パルスおよびクロック信号の位相についても同じように調整される。
【0023】
このように開始パルスおよびクロック信号の位相も調整する構成において、前記開始パルスを前記基準パルスとして用いる構成が好ましい。この構成によれば、基準パルスを別途新たに生成する必要がなくなる。ここで、ある水平走査帰線期間に供給された開始パルスと前記モニタ信号との位相差を示す位相差信号が前記ダミー回路によって出力された場合に、前記開始パルス調整回路は、当該位相差信号に基づく前記開始パルスの位相調整を、当該水平走査期間より後の水平走査期間にて実行する構成が好ましい。
【0024】
本発明に係る電気光学装置は、電気光学パネルとタイミング制御回路とを備えた電気光学装置であって、前記電気光学パネルは、複数の走査線と複数のデータ線との各交差部に設けられたトランジスタと、前記トランジスタに対応して設けられた画素電極と、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、前記走査線が選択された期間において、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、一のデータ線に供給するサンプリング回路と、前記サンプリング回路および前記データ線駆動回路に隣接して設けられ、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と含み、前記タイミング制御回路は、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整するイネーブルパルス調整回路を含む構成を特徴とする。この構成によれば、上記駆動回路と同様に、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
【0025】
上記電気光学装置のうち、前記電気光学パネルにおいて、前記データ線は、n(nは2以上の整数)本数毎にまとめられてブロック化され、前記画像信号は、n系統に分配されてそれぞれn本の画像信号線に並列に供給され、前記サンプリング回路は、1つのサンプリング信号によってn本の画像信号線に並列に供給された画像信号の各系統をサンプリングし、n本のデータ線の各々に1対1に供給する構成が好ましい。この構成では、1つのサンプリング信号によって1本の画像信号線に画像信号をサンプリングして供給する構成と比較して、サンプリング回路におけるサンプル&ホールド時間および充放電時間を十分に確保することができる。
【0026】
次に、本発明の電子機器は、上述した電気光学装置を備え、画像を表示することを特徴とするものであって、例えば、ビデオプロジェクタ、携帯型パーソナルコンピュータ、ページャ、携帯電話機、テレビ、ビューファインダ型またはモニタ直視型のビデオカメラ、カーナビゲーション装置、PDA等が該当する。
【0027】
本発明の電気光学パネルの駆動方法は、複数の走査線と複数のデータ線との各交差部に、トランジスタと画素電極とを有する電気光学パネルの駆動方法であって、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給し、前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭い供給されるイネーブルパルスのパルス幅に制限してサンプリング信号として出力し、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、1本以上のデータ線に供給し、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力し、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整する方法を特徴とする。この構成によれば、上記駆動回路および電気光学装置と同様に、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
【0028】
上記駆動方法において、前記画像信号に同期する基準クロック信号を遅延させて、遅延量の異なる信号を複数出力する一方、これらの複数信号のうち1つを選択するように指示する選択信号を、前記位相差信号で示される位相差に応じて生成し、出力される複数信号のうち、前記選択信号で指示される信号をイネーブルクロック信号として選択し、前記イネーブルクロック信号の一部を、前記イネーブルパルスとして生成することによって、前記イネーブルパルスを調整する方法が好ましい。この方法によれば、基準クロック信号を遅延させた複数信号のうち、いずれかが選択されることによってイネーブルパルスの位相が調整される。
【0029】
上記駆動方法において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較し、前記比較回路による比較結果が肯定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を1段大きくする信号の選択を指示する一方、前記比較結果が否定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を1段小さくする信号の選択を指示する選択信号を生成する方法が好ましい。この方法によれば、モニタ信号に対するイネーブルパルスの遅延量が、目標時間に相当する分だけ次第に近づく。
【0030】
上記駆動方法において、生成された選択信号に外乱を加え、前記遅延回路群から出力される複数信号のうち、前記外乱が加えられた選択信号で指示される信号を選択することによって、前記イネーブルパルスを調整する方法が好ましい。この方法によれば、外乱によって、イネーブルパルスの位相が揺れることになる。
【0031】
上記駆動方法において、前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れが一定値以内になると、前記遅延回路群から出力される複数信号のうち、前記位相遅れが大きくなるような信号の選択を指示する選択信号を生成する方法が好ましい。この方法によれば、強制的にイネーブルパルスの位相が揺れることになる。
【0032】
より具体的には、上記駆動方法において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較し、前回の比較結果と今回の比較結果が一致しているか不一致であるか検出し、この検出結果が一致の場合に、今回の比較結果が肯定的であるとき、出力される複数信号のうち、前記遅延量を1段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を1段小さくする信号の選択を指示する選択信号を生成する一方、前記検出結果が不一致の場合に、今回の比較結果が肯定的であるとき、出力される複数信号のうち、前記遅延量を複数段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を複数段小さくする信号の選択を指示する選択信号を生成する方法が好ましい。この方法によれば、位相遅れから位相進みに変化したこと、または、位相進みから位相遅れに変化した大小関係が逆転したことが検出され、さらに、位相関係に変化があったときにイネーブルパルスの位相を、大きくするように調整される。
【0033】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0034】
<電気光学装置>
まず、実施形態に係る電気光学装置について、液晶表示装置を例にとって説明する。図1は、この液晶表示装置の電気的な構成を示すブロック図である。
この図に示されるように、液晶表示装置は、液晶パネル100と、タイミング制御回路200と、画像信号処理回路300とを備える。このうち、タイミング制御回路200は、外部から供給される画像信号VIDに同期するように各種タイミング信号(必要に応じて後述する)を生成して、各部に供給するものである。
また、画像信号処理回路300を構成するS/P変換回路302は、1系統の画像信号VIDを、6系統に分配するとともに、時間軸に対して6倍に伸張する変換(シリアル−パラレル変換)するものである。
ここで、画像信号を6系統にシリアル−パラレル変換する理由は、後述するサンプリング回路においてサンプリングスイッチングとして機能するTFTのソースに対し、画像信号が印加される時間を長くして、サンプル&ホールド時間および充放電時間を十分に確保するためである。
【0035】
一方、増幅・反転回路304は、シリアル−パラレル変換された画像信号のうち、反転が必要となるものを反転させ、この後、適切に増幅し、画像信号VID1〜VID6として、液晶パネル100に対し6本の画像信号線161を介して並列的に供給するものである。
なお、反転するか否かについては、一般には、画素電極に印加する電圧を、▲1▼走査線単位で極性反転するか、▲2▼データ線単位で極性反転するか、▲3▼画素単位で極性反転するか、に応じて定められ、その反転周期は、1水平走査期間、ドットクロックの1周期)、または、1垂直走査期間に設定される。なお、本実施形態における極性反転とは、画像信号の振幅中心電位を基準として正極性と負極性に交互に電圧レベルを反転させることをいう。
【0036】
さらに、増幅・反転回路304は、タイミング制御回路200で生成されたモニタ信号M1を液晶パネル100のモニタ信号線167に転送する。モニタ信号M1は、後述するように、各水平走査期間の帰線期間においてそれぞれアクティブレベル(Hレベル)となるパルスであり、画像信号VID1〜VID6と、後述するサンプリング信号の位相を比較するために用いられる。
【0037】
<液晶パネルの電気的な構成>
次に、液晶パネル100の電気的な構成について説明する。液晶パネル100は、素子基板と対向基板とを互いに電極形成面を対向して貼付した構成となっている。このうち、素子基板にあっては、図1においてX方向に沿って平行に複数本の走査線112が配列して形成され、また、これと直交するY方向に沿って平行に複数本のデータ線114が形成されている。これらの走査線112とデータ線114との各交差部(電気的には絶縁されている)においては、TFT116のゲートが走査線112に接続される一方、TFT116のソースがデータ線114に接続されるとともに、TFT116のドレインが画素電極118に接続されている。そして、各画素は、画素電極118と、後述する対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線112とデータ線114との各交差部に対応して、マトリクス状に配列することとなる。なお、このほかに、画素毎に、蓄積容量(図示省略)を、電気的にみて画素電極118と共通電極とに挟持された液晶に対して並列に形成しても良い。
【0038】
さて、周辺回路110は、ダミー回路120、データ線駆動回路130、サンプリング回路140および走査線駆動回路150を含む。これらの周辺回路110は、後述するように素子基板の対向面であって、表示領域の周辺部に形成される。周辺回路110の能動素子は、いずれもpチャネル型TFTおよびnチャネル型TFTが組み合わせられて用いられ、これらのTFTは、表示領域に含まれるTFT116と共通の製造プロセスで形成される。これにより、集積化や、製造コスト、素子の均一性などの点において有利となる。なお、周辺回路110に後述するタイミング制御回路200を加えたものが、液晶表示装置の駆動回路となる。
【0039】
周辺回路110のうち、ダミー回路120は、データ線駆動回路130とサンプリング回路140とに隣接して設けられ、両回路の一部を模擬したものである。なお、ダミー回路120の詳細な構成については後述する。
【0040】
データ線駆動回路130は、詳細については後述するように、シフトレジスタを有し、タイミング制御回路200からの開始パルスDXを、Xクロック信号CLXや、その反転Xクロック信号CLXINVにしがってシフトするとともに、それらのパルス幅を狭めて、サンプリング信号S1、S2、S3、…、Smとして出力するものである。
なお、本件において、1本の走査線を選択するのに要する1水平走査期間のうち、サンプリング信号S1、S2、S3、…、Smが出力される期間を水平有効期間といい、その残余の部分を帰線期間という場合がある。
【0041】
本実施形態においては、データ線114の総数は、6m本(mは、2以上の整数)であり、データ線114の6本によって1つのブロックが構成されている。したがって、ブロックの総数はm個である。サンプリング回路140は、データ線114毎に設けられたnチャネル型TFTのサンプリングスイッチ141によって構成される。
詳細には、図1において左から数えてj(jは、1、2、…、m)番目のブロックに属するデータ線114の6本のうち、左から数えて1列目に位置するデータ線114の一端は、サンプリングスイッチ141のドレインに接続される一方、そのサンプリングスイッチ141のソースは、画像信号VID1が供給される画像信号線161に接続され、さらに、そのサンプリングスイッチ141のゲートは、サンプリング信号Sjが供給される。同じj番目のブロックに属するデータ線114の6本のうち、2列目、3列目、…、6列目の位置するデータ線114の一端は、それぞれ対応するサンプリングスイッチ141のドレインに接続される一方、各サンプリングスイッチ141のソースは、画像信号VID2、VID3、…、VID6が供給される画像信号線161にそれぞれ接続され、さらに、各サンプリングスイッチ141のゲートは、サンプリング信号Sjが共通に供給される。
したがって、サンプリング信号Sjがアクティブレベル(Hレベル)となる期間では、j番目のブロックに属する6個のサンプリングスイッチ141が同時にオンして、それぞれ対応する画像信号がサンプリングされて、対応するデータ線114の各々に供給されることになる。
【0042】
ところで、TFTの応答速度は、温度や累積使用時間等によって変化する。したがって、画像信号VID1〜VID6を基準としてサンプリング信号S1、S2、S3、…、Smの位相は、進んだり遅れたりする。位相ズレが著しいと、画像信号VID1〜VID6のレベルが変化するタイミングに跨ってサンプリング信号S1、S2、S3、…、Smがアクティブレベルになることがある。すると、本来あるブロック(のデータ線114)に供給すべき画像信号VID1〜VID6が、隣接するブロックにも供給されて、画質劣化を引き起こす。
本実施形態は、このような不都合を防止すべく、上述したダミー回路120が、画像信号VID1〜VID6とサンプリング信号S1、S2、S3、…、Smとの位相関係を、該画像信号VID1〜VID6に同期するモニタ信号M1と、サンプリング信号S1、S2、S3、…、Smを規定するイネーブルパルスに同期した基準パルスとの位相関係を用いて検出するとともに、該検出結果にしたがってイネーブルパルスの位相を調整することによって、画像信号VID1〜VID6に対するサンプリング信号S1、S2、S3、…、Smの位相を調整するものである。
【0043】
走査線駆動回路150は、データ線駆動回路130と同様に、シフトレジスタを有し、タイミング制御回路200からの開始パルスDYを、Yクロック信号CLYや、その反転Yクロック信号CLYINVにしがってシフトして、走査線112を1水平走査期間毎に1本ずつ選択するための走査信号を、各走査線112に供給するものである。なお、開始パルスDYは、1垂直走査期間の最初に、一定時間(例えばYクロック信号CLYの1周期)だけアクティブレベルとなるパルスである。
【0044】
液晶パネル100には、モニタ信号線167が形成されている。このモニタ信号線167は、画像信号VID1〜VID6が供給される6本の画像信号線161と平行かつ等間隔にて配設されており、その線幅は画像信号線161と等しい。
6本の画像信号線161および1本のモニタ信号線167は、いずれも分布抵抗と容量成分とを有するので、等価的に梯子型のローパスフィルタを形成する。このため、画像信号VID1〜VID6が液晶パネル100の左端にある入力端子に供給されてから右端に至るまでには、遅延時間(遅延量)が発生し、同様に、モニタ信号M1が液晶パネル100の左端にある入力端子に供給されてからダミー回路120に至るまでには遅延時間が発生する。ここで、画像信号線161およびモニタ信号線167は、互いに同様な構成であるので、その遅延時間も互いに略同一となる。
したがって、画像信号線161における画像信号VID1〜VID6の遅延量は、モニタ信号線167におけるモニタ信号M1の遅延量と同視することができる。
【0045】
<液晶パネルの構造>
次に、上述した液晶パネル100の構造について説明する。ここで、図2は、液晶パネル100の構成を示す斜視図であり、図3は、図2におけるZ−Z’線断面図である。
【0046】
これらの図に示されるように、液晶パネル100は、画素電極118等が形成されたガラスや半導体等の素子基板101と、共通電極108等が形成されたガラス等の透明な対向基板102とを、スペーサ103が混入されたシール材104によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学物質としての液晶105を封入した構造となっている。なお、シール材104は、対向基板102の基板周辺に沿って形成されるが、液晶105を封入するために一部が開口している。このため、液晶105の封入後に、その開口部分が封止材106によって封止されている。
【0047】
ここで、素子基板101の対向面であって、シール材104の外側一辺においては、上述したデータ線駆動回路130およびサンプリング回路140が形成されて、Y方向に延在するデータ線114を駆動する構成となっている。この一辺には複数の電極107が形成されて、タイミング制御回路200および画像信号処理回路300からの各種の信号を入力する構成となっている。また、この一辺に隣接する2辺には、2個の走査線駆動回路150が形成されて、X方向に延在する走査線112をそれぞれ両側から駆動する構成となっている。なお、走査線112に供給される走査信号の遅延が問題にならないのであれば、図1に示されるように、走査線駆動回路150が片側1個だけの構成でも良い。
ほかに、素子基板101には、データ線114への画像信号の書込負荷を低減するために、画像信号に先行するタイミングにおいてデータ線114の各々に予め定められた電位にプリチャージするプリチャージ回路を形成しても良い。
【0048】
一方、対向基板102の共通電極108は、素子基板101との貼合部分における4隅のうち、少なくとも1箇所において設けられた導通材によって、素子基板101に形成された電極107の1つと電気的に接続されている。したがって、該電極107に一定の電圧を印加することによって、対向基板101に形成された共通電極108の電位を、一定に維持することができる。
対向基板102には、また、液晶パネル100の用途に応じて、例えば、第1に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第2に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第3に、液晶パネル100に光を照射するバックライトが設けられる。なお、後述するプロジェクタなどのように、色光変調に用いる場合には、対向基板102には、カラーフィルタが形成されない替わりに、画素に対する光透過効率を向上させるために、画素毎にマイクロレンズが設けられる場合がある。
【0049】
くわえて、素子基板101および対向基板102の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板(図示省略)がそれぞれ設けられる。ただし、液晶105として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【0050】
なお、周辺回路110の一部または全部を、素子基板101の周辺部に形成する替わりに、例えば、TAB(Tape Automated Bonding)技術を用いてフィルムに実装されたICチップを、素子基板101に形成された電極と異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、ICチップ自体を、COG(Chip On Grass)技術を用いて、素子基板101に形成された電極と異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【0051】
<データ線駆動回路>
次に、液晶パネル100に形成された周辺回路110の各部について説明する。図4は、周辺回路110のうち、データ線駆動回路130の構成を示す回路図である。
図において、シフトレジスタ1350は、単位回路R1、R2、R3、…、Rm、Rm+1、Rm+2を、(m+2)段、すなわちブロック数mよりも2つ多い段数だけ縦続接続したものであり、水平走査期間の最初に供給される開始パルスDXを、信号線1322を介して供給されるXクロック信号CLX(および、信号線1324を介して供給される反転Xクロック信号CLXINV)にしたがって、前段(左側)の単位回路から後段(右側)の単位回路へ順次シフトして出力する。ここで、開始パルスDXは、1水平走査期間の最初に、一定時間(例えばXクロック信号CLXの1周期)だけアクティブレベルとなるパルスである。
【0052】
ここで、説明の便宜上、mを奇数とする。単位回路のうち、奇数段目の単位回路R1、R3、……、Rm+2は、Xクロック信号CLXがHレベルの場合(反転Xクロック信号CLXINVがLレベルの場合)に入力信号を反転するクロックドインバータ1352と、クロックドインバータ1352による反転信号を再反転するインバータ1354と、Xクロック信号CLXがLレベルの場合(反転Yクロック信号CLYINVがHレベルの場合)に入力信号を反転するクロックドインバータ1356とを備える。
【0053】
一方、単位回路のうち、偶数段目の単位回路R2、R4、……、Rm+1は、基本的に、奇数段目の単位回路R1、R3、……、Rm+2と同様な構成であるが、クロックドインバータ1352は、Xクロック信号CLXがLレベルの場合に入力信号を反転し、クロックドインバータ1356は、Xクロック信号CLXがHレベルの場合に入力信号を反転する点において異なっている。
【0054】
次に、図4において、NAND回路1376、インバータ1378、AND回路1379は、それぞれシフトレジスタ1350の第3段目から第(m+2)段目までの単位回路の各々に対応して設けられるものであり、いずれもpチャネル型TFTおよびnチャネル型TFTを組み合わせて相補型で構成されている。
【0055】
このうち、シフトレジスタ1350において、ある段の単位回路に対応して設けられるNAND回路1376は、その段の単位回路の出力信号と、その1段前の単位回路の出力信号との否定論理積信号を出力するものである。例えば、4段目の単位回路R4に対応して設けられるNAND回路1376は、その4段目の単位回路R4の出力信号A4と、その1段前の単位回路R3の出力信号A3との否定論理積信号を出力するものである。
また、各段のインバータ1378は、対応するNAND回路1376による否定論理積信号を反転するものである。さらに、AND回路1379は、対応するインバータ1378の出力信号と、信号線1326を介して供給されるイネーブル信号ENとの論理積信号をサンプリング信号として出力する。したがって、第3段目から第(m+2)段目までのAND回路1379による各論理積信号が、それぞれサンプリング信号S1、S2、S3、…、Smとして出力される構成となっている。
【0056】
図5は、データ線駆動回路130の動作を示すタイミングチャートである。まず、1水平走査期間の帰線期間に開始パルスDXが入力されるとともに、タイミングt11において、Xクロック信号CLXが立ち上がる(反転Xクロック信号CLXINVが立ち下がる)。すると、シフトレジスタ1350にあって、第1段目の単位回路R1におけるクロックドインバータ1352は、開始パルスDXのHレベルを反転し、同じく第1段目の単位回路R1におけるインバータ1354が、同クロックドインバータ1352の反転結果を再反転するので、第1段目の単位回路R1による出力信号AはHレベルとなる。
【0057】
次に、タイミングt12において、開始パルスDXが入力されている期間に、Xクロック信号CLXが立ち下がると(反転Xクロック信号CLXINVが立ち上がると)、第1段目の単位回路R1におけるクロックドインバータ1356は、Hレベルの出力信号Aをインバータ1354に反転帰還するので、出力信号AはHレベルを維持することとなる。また、第2段目の単位回路R2におけるクロックドインバータ1352は、第1段目の単位回路R1による出力信号A1のHレベルを反転し、同じく第2段目の単位回路R2におけるインバータ1354が、同クロックドインバータ1352の反転結果を再反転するので、第2段目の単位回路R2の出力信号A2はHレベルとなる。
【0058】
そして、開始パルスDXの入力が終了して、タイミングt13において、再びXクロック信号CLXが立ち上がると(反転Xクロック信号CLXINVが立ち下がると)、第1段目の単位回路R1におけるクロックドインバータ1352は、開始パルスDXのLレベルを取り込むので、その単位回路R1の出力信号A1はLレベルとなる。一方、第2段目の単位回路R2におけるクロックドインバータ1356は、Hレベルの出力信号Bをインバータ1354に反転帰還するので、出力信号A2はHレベルを維持することとなる。また、第3段目の単位回路R3におけるクロックドインバータ1352は、第2段目の単位回路R2による出力信号A2のHレベルを反転し、同じく第2段目の単位回路R2のインバータ1354が、同クロックドインバータ1352の反転結果を再反転するので、第3段目の単位回路R3による出力信号A3はHレベルとなる。
【0059】
以下、同様な動作が繰り返される結果、最初に入力された開始パルスDXがXクロック信号CLX(反転Xクロック信号CLXINV)の半周期だけ順次シフトされて、単位回路R1、R2、R3、…、Rm+2による出力信号A1、A2、A3、…、Am+2として出力される。そして、出力信号A3、A4、…、Am+2と、それぞれ1段前の出力信号と否定論理積信号が、各段のNAND回路1376によってそれぞれ出力され、さらに、各インバータ1378によってそれぞれ反転される。この結果、各インバータ1378からは、信号B1、B2、B3、…、Bmがそれぞれ出力される。
【0060】
さて、イネーブル信号ENは、図に示すように基準パルスErとイネーブルパルスEpとを有する。このうち、基準パルスErは、1水平走査期間における帰線期間の一部においてクロック信号CLXの1/2周期だけアクティブレベルとなるパルスである。一方、各イネーブルパルスEpは、上記信号B1、B2、B3、…、Bmの各々がアクティブレベルとなる期間の一部において、アクティブレベル(Hレベル)となるパルスである。
【0061】
したがって、各AND回路1379によって出力される論理積信号、すなわち、サンプリング信号S1、S2、S3、…、Smは、それぞれ信号B1、B2、B3、…、Bmのパルス幅を、イネーブルパルスEpのパルス幅Wに制限したものとなる。
なお、イネーブル信号ENに含まれる基準パルスErとイネーブルパルスEpとは、いずれも後述するイネーブルクロック信号CLKeを基礎として生成されるので、両者は互いに同期したパルスである。
【0062】
また、Xクロック信号CLXと、画像信号VID1〜VID6とは互いに同期している。これは、タイミング制御回路200(図1参照)がS/P変換回路302に対して、画像信号VIDを、Xクロック信号CLXの立ち上がりタイミングおよび立ち下がりタイミングに同期してシリアル−パラレル変換させるようなタイミング信号を供給するためである。このため、画像信号VID1〜VID6の電圧レベルは、Xクロック信号CLXのレベルが遷移するタイミングで変化する。
そして、この画像信号VID1〜VID6は、サンプリング信号S1、S2、S3、…、Smがアクティブレベル(Hレベル)となるタイミングにてサンプリングされることになる。
【0063】
ただし、実際の回路においては、画像信号線161は、等価的に梯子型のローパスフィルタを形成するので、画像信号VID1〜VID6が遅延する一方、信号線1326も、データ線駆動回路130内において等価的に梯子型のローパスフィルタを形成するので、イネーブル信号ENも遅延する。
【0064】
<ダミー回路>
次に、ダミー回路120について詳細に説明する。図6は、ダミー回路120の構成を示す回路図である。ダミー回路120は、AND回路121とnチャンネル型のTFT122とを備えている。まず、AND回路121は、図4に示すデータ線駆動回路130のAND回路1379と同一構成である。また、TFT122は、図1に示すサンプリング回路140のサンプリングスイッチ141と同一構成である。AND回路121の一方の入力端にはデータ線駆動回路130を介してイネーブル信号ENが供給される一方、他方の入力端には常にHレベルの信号が供給されるようになっている。このため、AND回路121の出力信号は、イネーブル信号ENを遅延したものとなる。
ここで、AND回路121の一方の入力端に供給されるイネーブル信号ENは、信号線1326による遅延し、また、このAND回路121は、AND回路1379と同一構成であるので、AND回路121の出力信号は、データ線駆動回路130によるサンプリング信号S1、S2、S3、…、Smと略同一量だけ遅延することになる。
【0065】
次に、TFT122のゲートにはAND回路121の出力信号が供給され、そのソースにはモニタ信号M1が供給される一方、TFT122のドレインからは位相差信号M2が出力される。TFT122は、nチャンネル型であるから、モニタ信号M1とイネーブル信号ENがともにHレベルの場合に、位相差信号M2がHレベルとなる。
ここで、TFT122のソースに供給されるモニタ信号M1は、信号線167により遅延し、この遅延量は、上述したように画像信号線161を介して供給される画像信号の遅延量とほぼ同じであり、また、上述したように、AND回路121の出力信号は、サンプリング信号S1、S2、S3、…、Smと略同一量だけ遅延している。
したがって、位相差信号M2は、液晶パネル100内部に供給された画像信号VID1〜VID6に対するサンプリング信号S1、S2、S3、…、Smの位相差を示す情報を含むことになる。
【0066】
さて、図5に示すように、帰線期間中にXクロック信号CLXがHレベルとなる期間、モニタ信号M1はHレベルとなる。一方、イネーブル信号ENは、上述したように基準パルスErとイネーブルパルスEpとを含むが、帰線期間には基準パルスErのみが存在する。したがって、位相差信号M2は、基準パルスErとモニタ信号M1との位相関係を示すものとなる。
【0067】
図7は、ダミー回路120およびその周辺各部の信号波形を示すタイミングチャートである。なお、同図において、M1aは、増幅・反転回路304から出力されたモニタ信号M1の波形を示す一方、M1bは、ダミー回路120に入力されるモニタ信号M1の波形を示す。同様に、ENaは、タイミング制御回路200から出力されたイネーブル信号ENの波形を示す一方、ENbは、ダミー回路120に入力されるイネーブル信号ENの波形を示す。また、M2bは、ダミー回路120から出力された位相差信号M2の波形を示す一方、M2aは、タイミング制御回路200に入力される位相差信号M2の波形を示す。
【0068】
図7に示すように、ダミー回路120に入力されるイネーブル信号ENbは、タイミング制御回路200からの出力時におけるイネーブル信号ENaを時間Δt1だけ遅延したものとなっている。また、ダミー回路120に入力されるモニタ信号M1bは、増幅・反転回路304からの出力時におけるモニタ信号M1aを時間Δt2だけ遅延したものとなっている。
このように、遅延時間Δt1、Δt2が互いに相違するのは、ダミー回路120に至るまでの経路である信号線1326、167が異なるからである。
【0069】
実際の回路における画像信号VID1〜VID6とサンプリング信号S1、S2、S3、…、Smの位相関係を検出するには、本実施形態のようにダミー回路120によって、位相差信号M2bを生成する必要がある。
位相差信号M2bのパルス幅W2は、イネーブル信号ENbを構成する基準パルスErの立ち上がりタイミングからモニタ信号M1bの立ち上がりタイミングまでの時間である。ここで、基準パルスErとモニタ信号M1bとのパルス幅は互いに等しい期間W1であって固定的であるから、該期間W1から位相差信号M2bのパルス幅W2を減じた期間は、イネーブル信号ENbとモニタ信号M1bとの位相差を示すことになる。このため、該位相差が大きいほど、パルス幅W2が短くなる一方、該位相差が小さいほど、パルス幅W2が広くなるので、位相差信号M2bによって両者の位相差を知ることができる。
なお、この例では、位相差信号M2bがダミー回路120から出力されてから、タイミング制御回路200に位相差信号M2aとして入力されるまでは、遅延時間Δt3が発生する。ただし、M2bとM2aのパルス幅は等しいので、タイミング制御回路200では、画像信号VID1〜VID6とサンプリング信号S1、S2、S3、…、Smとの位相関係を位相差信号M2aによって正確に知ることができる。
【0070】
<タイミング制御回路>
次に、タイミング制御回路200について説明する。図8は、タイミング制御回路200の構成を示すブロック図である。まず、図に示されるように、タイミング制御回路200は、タイミング信号生成回路201、遅延回路群202、選択回路203、イネーブル信号生成回路204、カウンタ205、比較回路206および選択信号生成回路207を備える。
なお、この構成には、画像信号処理回路300を制御するための構成は含まれていない。また、図8に示される構成のうち、タイミング信号生成回路201を除いたものが、イネーブルパルス調整回路を構成する。
【0071】
図8において、タイミング信号生成回路201は、外部からの画像信号VIDに同期して生成した基準クロック信号CLK、または、外部からの画像信号VIDに同期して供給された基準クロック信号CLKにしたがって、開始パルスDY、Yクロック信号CLY、開始パルスDX、Xクロック信号CLXおよびモニタ信号M1等を生成する。なお、Xクロック信号CLXは、基準クロック信号CLKに対して半分の周波数を有する。
【0072】
次に、遅延回路群202は、6個の遅延回路202a〜202fを縦続接続した構成となっており、基準クロック信号CLKを段階的に遅延させた信号C1〜C6を出力する。なお、遅延回路202a〜202fの各々は、例えば、偶数個のインバータを多段接続することによって構成することができる。
ここで、説明の便宜上、次のように条件を設定する。すなわち、図9に示されるように、基準クロック信号CLKの1周期に相当する時間をTXとし、イネーブルパルスEpのパルス幅をXクロック信号CLXの1/2とし、遅延回路202a〜202fの各々による遅延時間をTDとして互いに同一とするとともに、TX=14TDなる関係とする。このように条件設定すると、信号C1、C2、C3、…、C6は、図9に示されるように、基準クロックCLKを時間TDの1倍、2倍、3倍、…、6倍だけ遅延させたものとなる。
【0073】
選択回路203は、後述するように、位相差信号M2の立ち下がる水平走査期間において、信号C1〜C6のうち、3ビットの選択信号CTLで指定されたものを選択して、該選択信号をイネーブルクロック信号CLKeとして出力する。
【0074】
イネーブル信号生成回路204は、イネーブルクロック信号CLKeから、基準パルスErとイネーブルパルスEpとを含んだイネーブル信号ENを生成するものであり、詳細な内部構成については図10に示される通りである。
図10において、AND回路2041は、開始パルスDXとXクロック信号CLXとの論理積信号Sを出力する。また、AND回路2043は、NOT回路2042により反転した開始パルスDXとXクロック信号CLXとの論理積信号Rを出力する。フリップフロップ2044は、その出力信号Qを信号Sでセットするとともに、信号Rでリセットする。
ここで、図11に示されるように、帰線期間に供給される開始パルスDXおよびXクロック信号がともにHレベルとなったタイミングE1において、信号SがHレベルに遷移する一方、開始パルスDXがLレベルに遷移した後にはじめてXクロック信号CLXがHレベルとなるタイミングE2において、信号RがHレベルに遷移する。
したがって、信号Qは、タイミングE1においてHレベルにセットされる一方、タイミングE2によってLレベルにリセットされる。
【0075】
フリップフロップ2045はトグル型であり、イネーブルクロック信号CLKeを2分周して信号Uを生成する。選択回路2046は、信号Qの論理レベルにしたがって、信号Uまたはイネーブルクロック信号CLKeのうち一方を選択してイネーブル信号ENとして出力する。詳細には、選択回路2046は、信号QがHレベルのとき、イネーブルクロック信号CLKeの分周信号Uを選択する一方、信号QがLレベルのとき、イネーブルクロック信号CLKe自体を選択して、イネーブル信号ENとして出力する。
すなわち、信号QがHレベルのときに、選択回路2046によって選択された分周信号U(のHレベル部分)が基準パルスErとして用いられる一方、信号QがLレベルのときに選択されたイネーブルクロック信号CLKe(のHレベル部分)がイネーブルパルスEpとして用いられることになる。
【0076】
なお、上述したように、Xクロック信号CLXは、基準クロック信号CLKに対して半分の周波数であり、信号QがLレベルのときに選択されるイネーブルクロック信号CLKeは、信号C1〜C6のうち1つを選択信号CTLにしたがって選択した信号であるから、信号C1〜C6をそれぞれ選択した場合におけるイネーブルパルスEpは、図9(右半分)に示されるような関係となる。このため、信号C1〜C6を適宜選択することによって、画像信号VID1〜VID6に対し、イネーブルパルスEpの位相を調整することが可能となる。
【0077】
説明を図8に戻し、選択信号CTLを生成するためのカウンタ205、比較回路206および選択信号生成回路207について説明する。
カウンタ205は、位相差信号M2がHレベルのときに、モニタクロック信号CLKmをカウントして、そのカウント結果を示すカウントデータCDを出力する。ここで、モニタクロック信号CLKmの1周期は、上述した遅延時間TDよりも十分に短くなるように設定してあるので、カウントデータCDを参照することによって、位相差信号M2がHレベルとなっている期間を示すことができる。
【0078】
比較回路206は、カウントデータCDと基準データRDとを比較して、比較信号PDを生成する。比較信号PDは、CD≧RDのときにHレベルとなる一方、CD<RDのときLレベルとなる。
ここで、基準データRDは、モニタ信号M1がHレベルである期間W1の半分期間がモニタクロック信号CLKmの何周期分に相当するかを示す値である。このため、図5に示されるように、モニタ信号M1に対し基準パルスErが、期間W1の半分期間だけ遅延した関係にあるとき、カウントデータCDの値と基準データRDの値は互いに等しくなる。
この条件の下では、画像信号VID1〜VID6のアクティブ期間の中央にイネーブルパルスEpが位置するように位相が調整されることになる。このような位相関係を基準とした場合に、CD≧RDのときにはイネーブルパルスEpが遅れており、一方、CD<RDのときにイネーブルパルスEpが進んでいることになる。
【0079】
選択信号生成回路207は、位相差信号M2および比較信号PDに基づいて、選択信号CTLを生成する。具体的には、選択信号生成回路207は、第1に、位相差信号M2が立ち下がるタイミングにおいて、比較信号PDが論理レベルを判別し、第2に、比較信号PDがHレベルであれば、1段位相を遅らせた信号の選択を指定する選択信号CTLを生成する一方、比較信号PDがLレベルであれば、1段位相を進めた信号の選択を指定する選択信号CTLを生成する。選択信号生成回路207は、例えば、選択信号CTLが信号C3の選択を指定する場合であった場合に、比較信号PDがHレベルになったとき、信号C3の位相を1段遅らせた信号C4の選択を指示する選択信号CTLを生成する。
【0080】
次に、タイミング制御回路200の具体的な動作について説明する。図12は、タイミング制御回路200の動作例を示すタイミングチャートあり、図13は、図12に示す例における画像信号VID1〜VID6とイネーブルパルスEpとの関係を示す図である。ただし、この例においては、基準データRDにセットする値は「5」であり、モニタ信号M1と基準パルスErの位相が一致するとき、カウントデータCDの値は「10」となり、さらに、初期状態において選択信号CTLは信号C2の選択を指示するものとする。くわえて、上述した遅延時間TDは、カウントデータCDの値が「2」に相当する時間(つまり、クロックモニタCLKmの2周期分)とする。
【0081】
まず、図12において、期間T1では、モニタ信号M1と基準パルスErとの位相がほぼ一致しているので、その直後の期間T2では、カウントデータCDの値は「10」となる。この値では、CD≧RDであるから、比較信号PDはHレベルとなり、選択信号CTLは、初期状態で選択されている信号C2の位相を1段遅らせた信号C3の選択を指示するものとなる。この結果、期間T2における基準パルスErは、モニタ信号M1に対して遅れることになる。
【0082】
信号C3は、信号C2に対して時間TDだけ遅れたものであるから、期間T3におけるカウントデータCDの値は、期間T2におけるカウントデータCDの値に対して「2」だけ減少した「8」となる。この結果、期間T3における基準パルスErは、モニタ信号M1に対してさらに遅れることになる。
【0083】
このカウントデータCDの値は「10」→「8」→「6」といったように変化し、信号C5が選択される。そして、期間T5において、カウントデータCDの値が「4」になると、CD<RDとなるから、比較信号PDはLレベルとなり、選択信号CTLは、信号C5の位相を1段進めた信号C4の選択を指示するものとなる。この結果、期間T5における基準パルスErは、期間T4における基準パルスErに対して位相が進むことになる。以後、カウントデータCDの値は、「4」→「5」→「4」→「5」→…というように、基準データRDの値としてセットした「5」と、それよりも「1」だけ小さい「4」とを交互に繰り返す。したがって、期間T4以降において、選択回路203は、信号C4、C5を交互に選択することになる。
【0084】
ここで、図13を参照して、画像信号VID1〜VID6とイネーブルパルスEpとの関係を説明する。この例では、時刻txにおいて画像信号VID1〜VID6にノイズNが重畳しているものとする。図12を参照して説明したように選択回路203は、期間T1からT7までは、信号C2、C3、C4、C5、C4、C5、C4といった順番で選択するので、イネーブルパルスEpの画像信号VID1〜VID6に対する位相は、図13に示されるように順次変化する。換言すれば、タイミング制御回路200は、位相差信号M2にしたがって、画像信号VID1〜VID6に対するイネーブルパルスEpの位相を、目標値を基準として定められた範囲内で変化させる。なお、ここでいう目標値とは、基準データRDとしてセットされる値に相当する。
【0085】
画像信号VID1〜VID6に重畳したノイズNは、例えば、タイミング制御回路200の内部で生成される各種タイミング信号のレベル遷移に起因して発生する。本実施形態において、サンプリング信号S1、S2、S3、…、Smのパルス幅は、イネーブルパルスEpのパルス幅に制限されるが、イネーブルパルスEpの位相は、画像信号VID1〜VID6を基準として常に調整される。このため、ノイズNがサンプリングされることもあれば、サンプリングされないこともある。図13に示す例においては、期間T1、T2、T3、T5、T7ではノイズNがサンプリングされるが、期間T4、T6ではノイズNがサンプリングされない。ノイズNは、連続してサンプリングされると画面上で目立つが、サンプリングされたりサンプリングされなったりすると、分散して目立たない。
【0086】
ここで、ノイズNの発生タイミングが既知であれば、イネーブルパルスEpの位相を固定してノイズNをサンプリングしないようにすることも可能である。しかしながら、ノイズNは、Xクロック信号CLXに同期して発生するとは言えるが、画像信号VID1〜VID6に対してどのようなタイミングにて発生するかについては、配線の引き回しや、各回路基板、液晶パネルの配置などの様々な要因によって定まるため、設計段階で予測することは困難である。
これに対し本実施形態では、画像信号VID1〜VID6に対しイネーブルパルスEpの位相を固定せずに、目標値を基準として予め定められた範囲内で変化させているので、発生タイミングが不明であるノイズNがサンプリングされたり、されなかったりする場合がある。このため、本実施形態によれば、温度や経時変化などによってTFT特性が変動しても、画像信号VID1〜VID6を正確にサンプリングすることができるとともに、ノイズNによる表示品位の低下を抑えることも可能となる。
【0087】
<応用例・変形例>
上述した液晶表示装置は、上述したものに限定されることはなく、例えば、以下の応用・変形が可能である。
【0088】
<位相調整の実行期間>
上述した液晶表示装置にあっては、1水平走査期間毎に、カウントデータCDと基準データRDとを比較し、この比較結果を示す位相比較信号PDにしたがって選択回路203が選択をして、イネーブルパルスEpの位相を調整する構成としたが、本発明はこれに限定されるものではなく、位相を調整する期間を特定の期間に限定しても良い。
例えば、電源投入直後から一定の時間が経過するまでの期間では、液晶パネル100の温度は徐々に高くなるので、TFTの応答速度も変化する結果、その期間では、イネーブルパルスEpの位相を調整する必要があるが、液晶パネル100の温度が飽和すると、TFTの応答速度も安定するので、以降、イネーブルパルスEpの位相を調整する必要性が乏しくなる。
そこで、電源投入されてから一定の時間が経過するまでに限って、イネーブルパルスEpの位相を調整する構成としても良い。このためには、図14に示されるようなタイミング制御回路200bを用いる。この図に示されるタイミング制御回路200bと図8に示したタイミング制御回路200とが相違する点は、タイミング制御回路200bが、さらに、タイマ232と、判別回路234と、ラッチ回路(L)236とを備える点である。
このうち、タイマ232は、電源投入してからの時間を計時するものであり、判別回路234は、タイマ232による計時結果が一定時間経過したこと意味するか否かを判別するものであり、ラッチ回路236は、判別回路234の判別結果が肯定的になったときに、選択信号CTLをラッチするものである。
この構成によれば、電源投入してから一定時間経過するまでは、選択信号生成回路207による選択信号CTLがそのまま選択回路203に供給されるので、イネーブルパルスErの位相が調整される。しかし、電源投入してから一定時間経過したとき、選択信号生成回路207の動作にかかわらず、選択信号CTLがラッチされるので、選択回路203においては、ラッチ直前における選択状態に固定される。したがって、この構成では、一定時間経過すると、イネーブルパルスErの位相は調整されないことになる。
【0089】
また、液晶パネル100の温度を直接検出するように構成しても良い。詳細には、図15に示されるように、温度センサ242と、判別回路244と、ラッチ回路(L)246とを有するタイミング制御回路200cを用いる。このうち、温度センサ242は、液晶パネル100の温度を検出するものである。この温度センサ242としては、液晶パネル100においてTFTを別途形成し、この抵抗変化によって温度を検出するとしても良い。判別回路244は、温度センサ242によって検出された温度の変化率が一定値以内に収まったか否かによって、液晶パネル100の温度飽和を判別するものである。ラッチ回路246は、判別回路244による判別結果が肯定的になったとき、選択信号CTLをラッチするものである。
この構成によれば、液晶パネル100の温度変化率が一定値以内となって、温度が飽和したと判別されたとき、選択回路203においては、直前における選択状態に固定されるので、以降、イネーブルパルスErの位相が調整されないことになる。
【0090】
<位相調整の実行間隔>
また、位相調整の実行間隔を、1水平走査期間毎ではなく、予め定められた期間毎としても良い。具体的には以下の態様が考えられる。
【0091】
第1に、モニタ信号M1を複数の水平走査期間毎(例えば4H毎)に生成する構成としても良い。具体的には、タイミング信号生成回路201の内部に、例えば2ビットのリングカウンタを設けるとともに、そのリングカウンタが開始パルスDXをカウントして、そのカウント値が「0」の場合にだけ、タイミング信号生成回路201がモニタ信号M1を生成する構成とすれば良い。
【0092】
第2に、基準パルスErを複数の水平走査期間毎(例えば4H毎)に生成する構成としても良い。具体的には、タイミング信号生成回路201の内部に、例えば2ビットのリングカウンタを設けるとともに、そのリングカウンタが開始パルスDXをカウントして、そのカウント値が「0」の場合にだけ、当該開始パルスDXをイネーブル信号生成回路204に供給する構成とすれば良い。
この構成によれば、開始パルスDXが供給されない場合、フリップフロック2044は、クロック信号CLXによってリセットされ続けるので、信号QがLレベルに維持されて、帰線期間において基準パルスErが生成されないこになる。
【0093】
<外乱を加えて位相調整>
上述した液晶表示装置にあっては、基準パルスErとモニタ信号M1との位相差を示す位相差信号M2にしたがって、イネーブルパルスEpの位相を調整するようにしたが、イネーブルクロック信号CLKeの位相を変化させて、イネーブルパルスEpの位相を強制的に変化させてもよい。このために、図16に示すタイミング制御回路200dを用いれば良い。タイミング制御回路200dと図8に示すタイミング制御回路200との相違点は、タイミング制御回路200dがカウンタ208と加算回路209とをさらに備える点である。
このうち、カウンタ208は2ビットのリングカウンタであって、開始パルスDXをカウントする。加算回路209は、カウンタ208によるカウント結果と選択信号CTLの値(本来的には、信号C1〜C6のうちのいずれかを示す3ビットの値)とを加算する。この構成において選択回路203は、加算回路209による加算結果にしたがって、実際に信号C1〜C6のいずれかを選択する。
この例によれば、カウンタ208によるカウント結果は、イネーブルクロック信号CLKeの位相、すなわち、最終的にはイネーブルパルスEpの位相を画像信号VID1〜VID6に対して変化させる外乱として作用することになる。これにより、ノイズNに対し、イネーブルパルスEpの位相は、ある程度の範囲をもって調整されることになるので、ノイズNが画面上に分散して目立たなくさせることが可能となる。
なお、外乱としては、カウンタ208のほか、正負の数をランダムに発生させる生成回路を用いても良い。
【0094】
<遅延段数>
上述した液晶表示装置において、イネーブルクロック信号CLKeは、信号C1〜C6のうちから選択されたが、遅延段数を増やすとともに、1段における遅延時間を短くして、より細かく位相を調整しても良い。例えば、遅延回路群202を64個の遅延回路を縦続接続して、64個の信号C1〜C64のうち1つを選択信号CTLにしたがって選択するようにしてもよい。なお、以降においても、信号C1〜C64は、図示は省略されているが、基準クロック信号CLKを、その半周期遅延させた信号までの間にて、64段階で遅延させた信号であることは、いままでの説明により明らかであろう。
【0095】
<ヒステリシス特性を有する選択>
上述した液晶表示装置において、イネーブルクロック信号CLKeは、信号C1〜C6の中から、選択信号CTLにしたがって1つ選択されたが、この選択特性にヒシテリシスを持たせてもよい。このようにヒステリシス特性を持たせるには、図8における選択信号生成回路207を、図17に示される選択信号生成回路207eとした構成とする。
この図において、選択信号生成回路207は、第1メモリ2071、不一致検出回路2072、第2メモリ2073および加減算回路2074を備える。この例では、遅延回路群202を64個の遅延回路を縦続接続して構成し、選択回路203は6ビットの選択信号CTLに基づいて、64個の信号C1〜C64の中から一つ選択するようにしている。
【0096】
第1メモリ2071は、位相比較信号PDを記憶し、1つ前(1水平走査期間前)の位相比較信号PDを直前位相比較信号PD’として出力する。不一致検出回路(検出回路)2072は、位相比較信号PDと直前位相比較信号PD’との論理レベルを比較して、不一致である場合にアクティブレベル(Hレベル)となる不一致信号SRを出力する。これにより、位相比較信号PDの論理レベルが1水平走査期間前から変化したことを検出する。位相比較信号PDの論理レベルの遷移は、CD≧RDの状態からCD<RDの状態へ変化したとき、または、CD<RDの状態からCD≧RDの状態へ変化したときに起こる。また、フィードバック制御の目標値は基準データRDである。したがって、不一致信号SRがアクティブレベルであるということは、計測値であるカウントデータCDが目標値に近いことを意味する。
【0097】
第2メモリ2073は、選択信号CTLを記憶し、一つ前(1水平走査期間前)の選択信号CTL’を加減算回路2074に供給する。なお、第2メモリ2073には、初期値として信号C32(遅延段数のほぼ中間点)の選択を指示する選択信号CTLが記憶されており、液晶表示装置の電源がオン状態になった直後は、この選択信号CTLが読み出されるようになっている。
【0098】
加減算回路2074は、位相比較信号PDと不一致信号SRに基づいて、第2メモリ2073から読み出した選択信号CTL’に予め定められた値を加減して選択信号CTLを生成する。図18は、加減算回路2074における加減算処理の真理値表である。まず、PD=HかつSR=Lの場合には、選択信号CTL’の値に「1」を加算して選択信号CTLを生成する一方、PD=LかつSR=Lの場合には、選択信号CTL’の値に「1」を減算して選択信号CTLを生成する。この点は図8における選択信号生成回路と同様である。
【0099】
次に、PD=HかつSR=Hの場合には、選択信号CTL’の値に「10」を加算して選択信号CTLを生成する一方、PD=LかつSR=Hの場合には、選択信号CTL’の値から「10」を減算して選択信号CTLを生成する。すなわち、位相比較信号PDの論理レベルが変化して、計測値が目標値に近づいたことが検知されると、わざと目標値から遠ざかるように操作する。これにより、イネーブル信号ENの位相を、目標値を中心にしたある範囲内で常に変化させることができる。この結果、ノイズNを画面上に分散させて目立たなくすることができ、かつ、温度や経時変化に応じて画像信号VID1〜VID6とサンプリング信号S1、S2、S3、…、Smの位相を調整することが可能となる。
【0100】
<開始パルスDX、Xクロック信号CLXの位相調整>
上述した液晶表示装置では、画像信号VID1〜VID6に対するイネーブルパルスEpの位相のみを調整する構成であったが、さらに、開始パルスDXやクロック信号CLX(および反転クロック信号CLXINV)についても、イネーブルパルスEpと同じ量だけ位相調整する構成としても良い。図19は、開始パルスDXおよびクロック信号CLXについても、位相調整するタイミング制御回路200fの主要構成を示すブロック図である。なお、この構成には、画像信号処理回路300を制御するための構成は含まれていない。
【0101】
この図において、開始パルスpDXは、タイミング信号生成回路201により生成された直後の信号であって、位相調整される前の信号であり、図8における開始パルスDXに相当する。同様に、Xクロック信号CLXは、タイミング信号生成回路201により生成された直後の信号であって、位相調整される前の信号であり、図8におけるXクロック信号CLXに相当する。
図19において、タイミング信号生成回路201により生成された開始パルスpDXは、遅延回路群222に供給される。この遅延回路群222は、遅延回路群202と同様な遅延時間を有する遅延回路を、同じ段数だけ縦続接続したものである。そして、これらの各遅延回路から出力される信号は、選択回路223に供給される。選択回路223は、遅延回路群222の各遅延回路から出力された信号のうち1つを、選択信号生成回路207による選択信号CTLにしたがって選択して、該選択信号を実際に液晶パネル100に開始パルスDXとして供給する。
【0102】
一方、タイミング信号生成回路201により生成されたXクロック信号pCLXは、遅延回路群212に供給される。この遅延回路群212も、遅延回路群202と同様な遅延時間を有する遅延回路を、同じ段数だけ縦続接続したものであり。そして、これらの各遅延回路から出力される信号は、選択回路213に供給される。選択回路213は、遅延回路群212の各遅延回路から出力された信号のうち1つを、選択信号生成回路207による選択信号CTLにしたがって選択して、該選択信号を実際に液晶パネル100にXクロック信号CLXとして供給する。なお、ここでは反転Xクロック信号CLXINVを位相調整するための構成については言及していないが、クロック信号CLXを位相調整するための構成と同一である。
【0103】
開始パルスpDXおよびXクロック信号pCLXは、タイミング信号生成回路201によって基準クロック信号CLKに同期して生成され、この基準クロック信号CLKは、上述したように外部からの画像信号VIDに同期して生成されている。また、画像信号VID1〜VID6も上述したように画像信号VIDに同期してシリアル−パラレル変換されている。このため、図19に示される構成では、開始パルスDXおよびXクロック信号CLX(反転Xクロック信号CLXINV)は、それぞれ画像信号VID1〜VID6に対して調整されたイネーブルパルスErと同じ量だけ位相調整されて、実際に液晶パネル100に供給されることになる。
【0104】
Xクロック信号CLX(反転Xクロック信号CLXINV)は、データ線駆動回路130にあっては、イネーブル信号が供給される信号線1326と同様な信号線1322(1324)を介して供給されるために遅延が発生する。開始パルスDXも、シフトレジスタ1350内における転送経路が同様な配線であることから、遅延が発生する。
ここで、図19に示される構成では、開始パルスDXおよびXクロック信号CLX(反転Xクロック信号CLXINV)は、それぞれイネーブルパルスErと同じ量だけ位相調整されて、実際に液晶パネル100に供給されるので、イネーブルパルスErの位相調整とあいまって画像信号VID1〜VID6に対してより正確にサンプリングすることができるサンプリング信号S1、S2、S3、…、Smを生成することが可能となる。
【0105】
<開始パルスDXをモニタ信号の代用とする>
ここで、開始パルスDXについても位相調整する場合、画像信号VID1〜VID6に対する位相差を検出するための基準信号として、モニタ信号M1ではなく、開始パルスDXそれ自体を用いる構成としても良い。詳細には、この構成では、液晶パネル100に供給される開始パルスDXは、データ線駆動回路130においてシフトされるとともに、モニタ信号M1の替わりとして、信号線167を介して図20に示されるようなダミー回路122に供給される。このダミー回路122は、AND回路126とTFT127とからなり、それぞれデータ線駆動回路130におけるAND回路1379とサンプリング回路140におけるサンプリングスイッチ141と同一素子である。
【0106】
このうち、AND回路126は、その入力端の一方に供給される開始パルスDXと、その入力端の他方には供給されるHレベルの信号との論理積信号を、TFT127のゲートに供給する。TFT127のドレインは電位GNDに接地される一方、そのソースは、抵抗Rを介してHレベルの供給線に接続されてプルアップされている。そして、TFT127のソースに現れる信号MONが、タイミング制御回路200にフィードされる。
ここで、ある1水平走査期間の帰線期間において、タイミング制御回路200から出力される開始パルスDXが図21に示されるように出力される場合を想定する。この開始パルスDXは、当該水平走査期間にサンプリングされる画像信号VID1〜VID6よりも前に供給されるが、その画像信号に対して予め定められた時間だけ先行して供給されるので、画像信号VID1〜VID6と同期して供給されるといえる。
【0107】
信号線167およびダミー回路122を介してフィードバックされる信号MONは、タイミング制御回路200からの出力された直後の開始パルスDXに対して遅延する。この遅延時間をΔT4であるとしたとき、タイミング制御回路200は、次の水平走査期間の帰線期間において、先の水平走査期間の帰線期間における出力タイミングよりも、時間ΔT4だけ先行させたタイミングにて開始パルスDXを出力する。具体的には、開始パルスDXの出力タイミングを調整するためには、上述したように開始パルスpDXを遅延回路群によって遅延させたものを1つ選択して開始パルスDXとして出力した後、その遅延時間だけ先行させたものを選択し直して、開始パルスDXとして出力すれば良い。イネーブルパルスEpおよびクロック信号CLX(反転クロック信号CLXINV)についても同様に、時間ΔT4だけ先行するように選択し直す構成とすれば良い。
なお、開始パルスDX、クロック信号CLXおよびイネーブルパルスEpの各位相を、上述した実施形態のように、目標値を基準として定められた範囲内で変化させるようにしても良い。また、ある水平走査期間の帰線期間に出力された開始パルスDXのモニタ結果を、次の水平走査期間ではなく、次々の水平走査期間の帰線期間に出力させる開始パルスDXの位相調整に反映させても良い。
【0108】
<電気光学装置としての例>
上述した液晶表示装置は、電気光学装置の一例である。電気光学装置としては、液晶表示装置のほかに、電気光学物質として、エレクトロルミネッセンス(EL)や、プラズマ、蛍光などを用いて、その電気光学効果により表示を行う装置が挙げられる。なお、電気光学物質としてELを用いる場合、素子基板101において、画素電極118、発光(EL)層、共通電極が積層されるので、液晶表示装置では必要であった対向基板102は不要となる。
このように、本発明は、上述した液晶表示装置と類似の構成を有する電気光学装置のすべてに適用可能である。
【0109】
<電子機器>
次に、上述した液晶表示装置を、電子機器に適用した場合の例について、いくつか説明する。
【0110】
<プロジェクタ>
まず、この液晶表示装置の液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図22は、プロジェクタの構成例を示す平面図である。
この図に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110Bおよび1110Gに入射される。
【0111】
液晶パネル1110R、1110Bおよび1110Gの構成は、上述した液晶パネル100と同等であり、画像信号処理回路(図示省略)から供給されるR、G、Bの原色信号でそれぞれ駆動される。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、RおよびBの光が90度に屈折する一方、Gの光が直進する。したがって、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。なお、液晶パネル1110R、1110Bおよび1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【0112】
<モバイル型コンピュータ>
次に、この液晶表示装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図23は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶パネル100の背面にバックライトを付加することにより構成されている。
【0113】
<携帯電話>
さらに、この液晶表示装置を、携帯電話に適用した例について説明する。図24は、この携帯電話の構成を示す斜視図である。図において、携帯電話1302は、複数の操作ボタン1302とともに、反射型の液晶パネル100を備えるものである。この反射型の液晶パネル100にあっては、必要に応じてその前面にフロントライトが設けられる。
なお、図22、図23および図24を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【0114】
【発明の効果】
以上説明したように本発明によれば、画像信号に対してイネーブルパルスの位相ズレや、ノイズが画像信号に重畳しても、適切にサンプリング信号を生成して、表示品位の低下を防止することが可能となる。
【図面の簡単な説明】
【図1】 本発明の実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図2】 同液晶表示装置における液晶パネルの構造を示す斜視図である。
【図3】 同液晶パネルを一部破断した断面図である。
【図4】 同液晶表示装置におけるデータ線駆動回路の構成を示す回路図である。
【図5】 同データ線駆動回路の動作を説明するためタイミングチャートである。
【図6】 同液晶表示装置におけるダミー回路の構成を示すブロック図である。
【図7】 同ダミー回路の動作を説明するためタイミングチャートである。
【図8】 同液晶表示装置におけるタイミング制御回路の構成を示すブロック図である。
【図9】 同タイミング制御回路における遅延回路の遅延動作を説明するためのタイミングチャートである。
【図10】 同タイミング制御回路におけるイネーブル信号生成回路の構成を示すブロック図である。
【図11】 同イネーブル信号生成回路の各部の波形を示すタイミングチャートである。
【図12】 同タイミング制御回路におけるイネーブルパルスの位相調整動作を説明するためのタイミングチャートある。
【図13】 画像信号VID1〜VID6と位相調整されたイネーブルパルスとの関係を示す図である。
【図14】 第1応用例に係るタイミング制御回路の構成を示すブロック図である。
【図15】 第2応用例に係るタイミング制御回路の構成を示すブロック図である。
【図16】 第3応用例に係るタイミング制御回路の構成を示すブロック図である。
【図17】 第4応用例に係るタイミング制御回路における選択信号生成回路の構成を示すブロック図である。
【図18】 同選択信号生成回路における加減算処理を示す真理値表である。
【図19】 第5応用例に係るタイミング制御回路の構成を示すブロック図である。
【図20】 第5応用例に係るダミー回路の構成を示すブロック図である。
【図21】 第5応用例に係る開始パルスDXの位相調整動作を説明するためのタイミングチャートである。
【図22】 同液晶表示装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図23】 同液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図24】 同液晶表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
100……液晶パネル
112……走査線
114……データ線
116……TFT(トランジスタ)
120……ダミー回路
130……データ線駆動回路
140……サンプリング回路
150……走査線駆動回路
200……タイミング制御回路
202……遅延回路群
203……選択回路
204……イネーブル信号生成回路
205……カウンタ
206……比較回路
207……選択信号生成回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving circuit, a driving method, an electro-optical device, and an electronic apparatus for an electro-optical panel that prevent display quality from being degraded due to noise.
[0002]
[Prior art]
A conventional electro-optical device, for example, an active matrix liquid crystal display device includes a liquid crystal panel and an image processing circuit. Among these, the liquid crystal panel is mainly composed of an element substrate in which pixel electrodes are arranged in a matrix, a counter substrate on which a counter electrode and a color filter are formed, and a liquid crystal filled between these two substrates. The
Here, the pixel electrode is provided corresponding to the intersection of the scanning line and the data line, and a switching element such as a transistor is connected thereto. Then, when a selection signal is applied to the switching element via the scanning line, the switching element becomes conductive. In this conductive state, when an image signal is applied to the pixel electrode via the data line, a charge corresponding to the voltage of the image signal is accumulated in the liquid crystal layer between the pixel electrode and the counter electrode. Even if the switching element is turned off after the charge accumulation, if the resistance of the liquid crystal layer is sufficiently high, the charge accumulation in the liquid crystal layer is maintained. For this reason, when the amount of charge to be accumulated by driving each switching element is controlled, the alignment state of the liquid crystal changes for each pixel, and necessary information can be displayed.
[0003]
At this time, since charge may be accumulated in the liquid crystal layer of each pixel during a certain period, first, the scanning line driving circuit sequentially selects the scanning lines one by one, and secondly, one When the scanning line is selected, the data line driving circuit outputs a sampling signal (pulse) for sequentially selecting one or a plurality of data lines, and thirdly, it is supplied via the image signal line. By sampling the image signal in accordance with the sampling signal and supplying it to the corresponding data line, it is possible to perform time division multiplex driving in which the scanning line and the data line are made common to a plurality of pixels.
[0004]
By the way, if sampling signals (pulses) that should be output exclusively from each other are output in an overlapping manner for some reason, an image signal that should be sampled on a certain data line is also transferred to the adjacent data line. Since it is sampled, the display quality deteriorates. In order to solve such deterioration in display quality, in recent years, an enable circuit is provided at the output stage of the data line driving circuit to reduce the pulse width of the sampling signal to the pulse width of the enable pulse. Yes. According to this enable circuit, it is possible to prevent the sampling signals output before and after each other from overlapping each other.
[0005]
On the other hand, the image signal processing circuit performs processing such as gamma correction and amplification inversion on the input image signal to generate an image signal. The image signal processing circuit and the liquid crystal panel are connected by an FPC (Flexible Printed Circuit) substrate or the like, and an image signal is supplied to the liquid crystal panel via the FPC substrate.
[0006]
[Problems to be solved by the invention]
However, as the display image becomes higher in definition, the delay of the enable pulse with respect to the image signal has become a problem as the wiring pitch in the liquid crystal panel is reduced and the operating frequency is increased. In particular, in the liquid crystal panel, an enable pulse or the like is supplied via a signal line formed on a glass substrate. Therefore, compared with an FPC or the like, parasitic capacitance and resistance are high, and signal delay is likely to occur.
Here, the enable pulse must be supplied in synchronization with the image signal. However, inside the liquid crystal panel, the supply path of the enable pulse is different from the supply path of the image signal. For this reason, even if an enable pulse synchronized with the image signal is supplied to the liquid crystal panel, the phase of the enable pulse is shifted with respect to the image signal inside the liquid crystal panel, and the sampling signal for appropriately sampling the image signal There is a problem that cannot be generated.
[0007]
The liquid crystal panel is generally controlled in accordance with various timing signals obtained by digital processing. Since this timing signal is a digital signal, it contains a high-frequency component and is synchronized with the image signal. For this reason, since the rising and falling timings of the timing signal include a lot of high frequency components, noise synchronized with the level transition of the timing signal may be superimposed on the analog image signal.
When noise is superimposed on the image signal, a voltage different from the original voltage is sampled and applied to the pixel electrode. For example, the superimposed noise is visually recognized as a vertical line on the display screen to reduce display quality. Such a problem will occur. In particular, with the miniaturization of devices, noise countermeasures are urgently required due to the necessity of mounting circuit boards and FPC boards at high density.
[0008]
[Means for Solving the Problems]
An electro-optical panel driving circuit according to the present invention is an electro-optical panel driving circuit having a transistor and a pixel electrode at each intersection of a plurality of scanning lines and a plurality of data lines, wherein the scanning line is selected. And a scanning line driving circuit for supplying a signal for turning on a transistor corresponding to the selected scanning line, and a shift pulse for selecting the data line in a period during which the scanning line is selected. A data line driving circuit that limits the pulse width of the shift pulse to a narrower enable pulse width and outputs it as a sampling signal, and samples the image signal in the pulse period of the sampling signal. A sampling circuit for supplying data to the data line; and provided adjacent to the sampling circuit and the data line driving circuit; A dummy circuit for outputting a phase difference signal indicating a phase difference between the monitor signal supplied in synchronization with the reference signal and the reference pulse supplied in synchronization with the enable pulse, and the phase of the reference pulse is the phase of the monitor signal In the case where the phase difference signal indicates that it is later than that, the phase of the enable pulse relative to the image signal is advanced, while the phase of the reference pulse is advanced relative to the phase of the monitor signal , An enable pulse adjustment circuit for adjusting the phase of the enable pulse so as to delay the phase of the enable pulse with respect to the image signal. According to this configuration, when the reference pulse synchronized with the enable pulse is delayed with respect to the monitor signal, the phase of the enable pulse is adjusted so as to cancel the delay.
An electro-optical panel driving circuit having a pixel at each intersection of a plurality of scanning lines and a plurality of data lines, wherein the scanning line is selected and a transistor corresponding to the selected scanning line is turned on. A scanning line driving circuit for supplying a signal to be generated, and a shift pulse for selecting the data line during a period in which the scanning line is selected, and a pulse width of the shift pulse is enabled to be narrower than that A data line driving circuit for limiting the pulse width of the pulse and outputting it as a sampling signal; a sampling circuit for sampling the image signal in the pulse period of the sampling signal and supplying it to one or more data lines; and the sampling A monitor signal provided adjacent to the circuit and the data line driving circuit and supplied in synchronization with the image signal; And a dummy circuit for outputting a phase difference signal indicating a phase difference from a reference pulse supplied in synchronization with the reference pulse, and adjusting a phase difference between the image signal and the enable pulse based on the phase difference of the phase difference signal And a timing control circuit.
[0009]
[Means for Solving the Problems]
An electro-optical panel driving circuit according to the present invention is an electro-optical panel driving circuit having a transistor and a pixel electrode at each intersection of a plurality of scanning lines and a plurality of data lines, wherein the scanning line is selected. And a scanning line driving circuit for supplying a signal for turning on a transistor corresponding to the selected scanning line, and a shift pulse for selecting the data line in a period during which the scanning line is selected. A data line driving circuit that limits the pulse width of the shift pulse to a narrower enable pulse width and outputs it as a sampling signal, and samples the image signal in the pulse period of the sampling signal. A sampling circuit for supplying data to the data line; and provided adjacent to the sampling circuit and the data line driving circuit; A dummy circuit for outputting a phase difference signal indicating a phase difference between a monitor signal supplied in synchronization with the reference signal and a reference pulse supplied in synchronization with the enable pulse, and the phase of the reference pulse is the phase of the monitor signal If the phase difference signal indicates that the phase is delayed, the phase of the enable pulse with respect to the image signal is advanced, whereas the phase of the reference pulse is advanced with respect to the phase of the monitor signal. , An enable pulse adjusting circuit that adjusts the phase of the enable pulse so as to delay the phase of the enable pulse with respect to the image signal. According to this configuration, when the reference pulse synchronized with the enable pulse is delayed with respect to the monitor signal, the phase of the enable pulse is adjusted so as to cancel the delay.
[0010]
Here, in the driving circuit, the dummy circuit preferably includes the same elements as a part of the sampling circuit and a part of the data line driving circuit. With such a configuration, it is possible to more accurately simulate the delay occurring in the supply path of the enable pulse.
[0011]
In the drive circuit, the enable pulse adjusting circuit preferably repeats alternately delaying and advancing the phase of the enable pulse within a predetermined range with reference to the target value. According to this configuration, since the phase of the enable signal fluctuates with reference to the target value, the phase of the sampling signal also fluctuates. When the phase of the sampling signal fluctuates, noise may be sampled or noise may not be sampled. Accordingly, this is a case where noise on the screen is dispersed and becomes inconspicuous and emphasized. Therefore, according to the present invention, it is possible to prevent the quality of the display image from being lowered.
[0012]
In the driving circuit, the scanning line driving circuit, the data line driving circuit, the sampling circuit, and the dummy circuit are preferably formed on the same substrate.
[0013]
The drive circuit further includes a determination circuit that determines whether a predetermined time has elapsed since the power is turned on, or that the temperature change of the electro-optical panel has become a predetermined value or less, and the enable pulse adjustment circuit includes the determination circuit. The phase of the enable pulse is adjusted until the determination result by is positive, and when the determination result by the determination circuit is positive, the enable pulse is shifted to the phase immediately before the positive determination result is obtained. A configuration in which the phase is fixed is preferable. In this configuration, the phase of the enable pulse is adjusted only under certain conditions.
[0014]
In the driving circuit, the enable pulse adjusting circuit delays a reference clock signal synchronized with the image signal, and outputs a plurality of signals having different delay amounts, and a plurality of outputs from the delay circuit group. A selection signal that generates a selection signal instructing to select one of the signals according to a phase difference indicated by the phase difference signal; and a plurality of signals output from the delay circuit group, A configuration including a selection circuit that selects one of the signals indicated by the selection signal as an enable clock signal, and an enable signal generation circuit that generates a part of the enable clock signal as the enable pulse is preferable. According to this configuration, the phase of the enable pulse is adjusted by selecting one of a plurality of signals obtained by delaying the reference clock signal.
[0015]
In the driving circuit, the selection signal generation circuit is a phase difference indicated by the phase difference signal, and the selection signal according to a comparison result between a phase delay of the reference pulse with respect to the monitor signal and a preset target time. The structure which produces | generates is preferable. According to this configuration, control is performed such that the phase delay of the enable pulse with respect to the image signal becomes the target time.
[0016]
In the driving circuit, the selection signal generation circuit preferably generates the selection signal every one or a plurality of horizontal scanning periods. According to this configuration, the phase of the enable pulse is adjusted every one or a plurality of horizontal scanning periods.
[0017]
In the driving circuit, the phase difference signal is a pulse signal whose pulse width is shortened as the delay of the reference pulse with respect to the monitor signal increases, and the enable pulse adjustment circuit further includes: It is preferable that a comparison circuit that compares whether or not a pulse width is longer than a predetermined target time is provided, and the selection signal generation circuit generates the selection signal according to a comparison result by the comparison circuit. According to this configuration, the phase of the enable pulse can be adjusted with high accuracy.
[0018]
In the driving circuit, the phase difference signal is a pulse signal whose pulse width is shortened as the delay of the reference pulse with respect to the monitor signal increases, and the delay circuit group includes a delay circuit having a certain delay amount. The enable pulse adjustment circuit further includes a comparison circuit for comparing whether or not the pulse width of the phase difference signal is longer than a predetermined target time, and the selection signal generation When the comparison result by the comparison circuit is affirmative, the circuit instructs selection of a signal that increases the delay amount by one stage among a plurality of signals output from the delay circuit group. In the case of being negative, it is preferable to generate a selection signal for instructing selection of a signal for reducing the delay amount by one stage among a plurality of signals output from the delay circuit group. . According to this configuration, the delay amount of the enable pulse with respect to the monitor signal gradually approaches the amount corresponding to the target time.
[0019]
In the drive circuit, the enable pulse adjustment circuit further includes an adder that adds a disturbance to the selection signal generated by the selection signal generation circuit, and the selection circuit includes a plurality of signals output from the delay circuit group. Of these, a configuration is preferable in which a signal indicated by a selection signal to which disturbance has been applied by the adder is selected. According to this configuration, the phase of the enable pulse fluctuates due to disturbance.
[0020]
In the driving circuit, the selection signal generation circuit is configured to output a plurality of signals output from the delay circuit group when a phase difference indicated by the phase difference signal and a phase delay of the reference pulse with respect to the monitor signal are within a predetermined value. It is preferable that a selection signal for instructing selection of a signal that increases the phase delay among the signals is generated. According to this configuration, the phase of the enable pulse is forcibly fluctuated.
[0021]
More specifically, in the drive circuit, the phase difference signal is a pulse signal whose pulse width is shortened as the delay of the reference pulse with respect to the monitor signal is increased, and the delay circuit group includes a certain delay time. A plurality of delay circuits having a quantity are cascaded, and the enable pulse adjustment circuit further comprises a comparison circuit for comparing whether or not the pulse width of the phase difference signal is longer than a predetermined target time. The selection signal generation circuit includes a detection circuit that detects whether the previous comparison result by the comparison circuit and the current comparison result match or do not match, and when the detection result of the detection circuit matches, When the current comparison result is affirmative, an instruction is given to select a signal that increases the delay amount by one stage from the plurality of signals output from the delay circuit group. If the detection result of the detection circuit is inconsistent when the selection result instructing the selection of the signal to reduce the delay amount by one stage is generated, the comparison result of this time is positive, Instructs the selection of a signal to increase the delay amount by a plurality of stages among the plurality of signals output from the delay circuit group, and when the comparison result of this time is negative, selects the signal to reduce the delay amount by a plurality of stages. A configuration for generating a selection signal to be instructed is preferable. According to this configuration, it is detected that the phase relationship has changed from phase lag to phase advance, or the magnitude relationship that has changed from phase advance to phase lag has been reversed. The phase is adjusted to increase.
[0022]
In the driving circuit, the data line driving circuit generates the shift pulse by shifting a start pulse supplied in a blanking period of a horizontal scanning period according to a clock signal that defines a shift operation. Further, the start pulse adjusting circuit adjusts the phase of the start pulse by substantially the same amount in the direction in which the enable pulse phase is adjusted by the enable pulse adjusting circuit, and the phase of the clock signal is substantially the same in the direction. A configuration including a clock signal adjusting circuit for adjusting the amount is preferable. According to this configuration, not only the phase of the enable pulse but also the phase of the start pulse and the clock signal are adjusted in the same way.
[0023]
In such a configuration in which the start pulse and the phase of the clock signal are also adjusted, it is preferable that the start pulse is used as the reference pulse. According to this configuration, it is not necessary to newly generate a reference pulse. Here, when the phase difference signal indicating the phase difference between the start pulse supplied during a horizontal scanning blanking period and the monitor signal is output by the dummy circuit, the start pulse adjustment circuit It is preferable that the phase adjustment of the start pulse based on is performed in a horizontal scanning period after the horizontal scanning period.
[0024]
The electro-optical device according to the present invention is an electro-optical device including an electro-optical panel and a timing control circuit, and the electro-optical panel is provided at each intersection of a plurality of scanning lines and a plurality of data lines. A transistor, a pixel electrode provided corresponding to the transistor, a scanning line driving circuit for supplying a signal for selecting the scanning line and turning on the transistor corresponding to the selected scanning line, and the data A data line driving circuit that generates a shift pulse for selecting a line, limits the pulse width of the shift pulse to a pulse width of an enable pulse narrower than that, and outputs it as a sampling signal, and the scanning line selects In this period, the image signal is sampled during the sampling signal pulse period and supplied to one data line. And a phase difference between a monitor signal provided adjacent to the sampling circuit and the data line driving circuit and supplied in synchronization with the image signal and a reference pulse supplied in synchronization with the enable pulse. Including a dummy circuit that outputs a phase difference signal, wherein the timing control circuit enables the image signal when the phase difference signal indicates that the phase of the reference pulse is delayed from the phase of the monitor signal. In order to advance the phase of the pulse, while indicating that the phase of the reference pulse is ahead of the phase of the monitor signal, the enable pulse is set to delay the phase of the enable pulse with respect to the image signal. The configuration includes an enable pulse adjustment circuit that adjusts the phase of the signal. According to this configuration, the phase of the enable pulse is adjusted so as to cancel the delay when the reference pulse synchronized with the enable pulse is delayed with respect to the monitor signal, as in the drive circuit.
[0025]
Among the electro-optical devices, in the electro-optical panel, the data lines are grouped into blocks for every n (n is an integer of 2 or more), and the image signals are distributed to n systems and each n The sampling circuit samples each system of the image signal supplied in parallel to the n image signal lines by one sampling signal, and supplies each of the n data lines to each of the n image signal lines. A configuration of supplying one-to-one is preferable. In this configuration, compared to a configuration in which an image signal is sampled and supplied to one image signal line by one sampling signal, the sample & hold time and charge / discharge time in the sampling circuit can be sufficiently secured.
[0026]
Next, an electronic apparatus of the present invention includes the above-described electro-optical device and displays an image. For example, a video projector, a portable personal computer, a pager, a cellular phone, a television, a view A finder type or monitor direct-view type video camera, car navigation device, PDA, or the like is applicable.
[0027]
The electro-optical panel driving method of the present invention is a driving method of an electro-optical panel having a transistor and a pixel electrode at each intersection of a plurality of scanning lines and a plurality of data lines, wherein the scanning lines are selected. A signal for turning on a transistor corresponding to the selected scanning line is generated, and a shift pulse for selecting the data line is generated during a period in which the scanning line is selected, and a pulse of the shift pulse is generated. The width is limited to a narrower pulse width of the enable pulse to be supplied and output as a sampling signal. The image signal is sampled in the pulse period of the sampling signal and supplied to one or more data lines. A phase difference signal indicating a phase difference between the monitor signal supplied in synchronization with the image signal and the reference pulse supplied in synchronization with the enable pulse. When the phase difference signal indicates that the phase of the reference pulse is delayed from the phase of the monitor signal, the phase of the enable pulse with respect to the image signal is advanced. The method is characterized in that when the phase indicates that it is ahead of the phase of the monitor signal, the phase of the enable pulse is adjusted so as to delay the phase of the enable pulse with respect to the image signal. According to this configuration, similarly to the drive circuit and the electro-optical device, when the reference pulse synchronized with the enable pulse is delayed with respect to the monitor signal, the phase of the enable pulse is adjusted so as to cancel the delay.
[0028]
In the above driving method, the reference clock signal synchronized with the image signal is delayed to output a plurality of signals having different delay amounts, and a selection signal for instructing to select one of the plurality of signals, A signal indicated by the selection signal is selected as an enable clock signal among a plurality of signals generated and output according to the phase difference indicated by the phase difference signal, and a part of the enable clock signal is selected as the enable pulse. A method of adjusting the enable pulse by generating as follows is preferable. According to this method, the phase of the enable pulse is adjusted by selecting one of a plurality of signals obtained by delaying the reference clock signal.
[0029]
In the above driving method, the phase difference signal is a pulse signal whose pulse width decreases as the delay of the reference pulse with respect to the monitor signal increases, and the pulse width of the phase difference signal is a predetermined target time. If the comparison result by the comparison circuit is affirmative, the selection of a signal for increasing the delay amount by one step is instructed from the plurality of signals output from the delay circuit group. On the other hand, when the comparison result is negative, a method of generating a selection signal for instructing selection of a signal for reducing the delay amount by one stage among a plurality of signals output from the delay circuit group is preferable. According to this method, the delay amount of the enable pulse with respect to the monitor signal gradually approaches the amount corresponding to the target time.
[0030]
In the above driving method, the enable pulse is generated by applying a disturbance to the generated selection signal and selecting a signal indicated by the selection signal to which the disturbance is applied from among a plurality of signals output from the delay circuit group. The method of adjusting is preferable. According to this method, the phase of the enable pulse fluctuates due to disturbance.
[0031]
In the above driving method, when the phase difference indicated by the phase difference signal and the phase delay of the reference pulse with respect to the monitor signal is within a certain value, the phase delay among the plurality of signals output from the delay circuit group. A method of generating a selection signal instructing selection of a signal that increases is preferable. According to this method, the phase of the enable pulse is forcibly fluctuated.
[0032]
More specifically, in the above driving method, the phase difference signal is a pulse signal whose pulse width decreases as the delay of the reference pulse with respect to the monitor signal increases, and the pulse width of the phase difference signal is Compares whether or not the target time is longer than a predetermined target time, detects whether the previous comparison result and the current comparison result are the same or not, and if this detection result is the same, the current comparison result is When the result is affirmative, it is instructed to select a signal to increase the delay amount by one step among the plurality of signals to be output. When the comparison result is negative, the signal to decrease the delay amount by one step When a selection signal for instructing selection is generated, and the detection result does not match, and the current comparison result is affirmative, selection of a signal that increases the delay amount by a plurality of stages among the plurality of signals to be output Direct When this comparison result is negative, a method of generating a selection signal indicating a selection of the signals to reduce multiple stages of the delay amount is preferable. According to this method, it is detected that the phase relationship has changed from phase lag to phase advance, or that the magnitude relationship that has changed from phase advance to phase lag has been reversed. The phase is adjusted to increase.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0034]
<Electro-optical device>
First, the electro-optical device according to the embodiment will be described taking a liquid crystal display device as an example. FIG. 1 is a block diagram showing an electrical configuration of the liquid crystal display device.
As shown in this figure, the liquid crystal display device includes a
Further, the S /
Here, the reason why the image signal is serial-parallel converted into six systems is that the time during which the image signal is applied to the source of the TFT functioning as sampling switching in the sampling circuit described later is increased, and the sample and hold time and This is to ensure sufficient charge / discharge time.
[0035]
On the other hand, the amplifying /
Whether to invert or not, generally, the voltage applied to the pixel electrode is: (1) polarity inversion in units of scanning lines, (2) polarity inversion in units of data lines, or (3) pixel units The inversion period is set to one horizontal scanning period, one dot clock period), or one vertical scanning period. Note that polarity reversal in the present embodiment refers to reversing the voltage level alternately between positive polarity and negative polarity with reference to the amplitude center potential of the image signal.
[0036]
Further, the amplifying /
[0037]
<Electrical configuration of LCD panel>
Next, the electrical configuration of the
[0038]
The
[0039]
Among the
[0040]
As will be described in detail later, the data
In this case, out of one horizontal scanning period required for selecting one scanning line, a period during which sampling signals S1, S2, S3,..., Sm are output is called a horizontal effective period, and the remaining portion. May be referred to as a return period.
[0041]
In the present embodiment, the total number of the data lines 114 is 6m (m is an integer of 2 or more), and one block is configured by the six data lines 114. Therefore, the total number of blocks is m. The
Specifically, in FIG. 1, the data line located in the first column among the six data lines 114 belonging to the jth block (j is 1, 2,..., M) from the left in FIG. One end of 114 is connected to the drain of the sampling switch 141, the source of the sampling switch 141 is connected to the
Therefore, during the period when the sampling signal Sj is at the active level (H level), the six sampling switches 141 belonging to the jth block are simultaneously turned on, and the corresponding image signals are sampled, and the corresponding data lines 114 are sampled. Will be supplied to each.
[0042]
By the way, the response speed of the TFT varies depending on the temperature, the accumulated usage time, and the like. Therefore, the phases of the sampling signals S1, S2, S3,..., Sm are advanced or delayed with reference to the image signals VID1 to VID6. If the phase shift is significant, the sampling signals S1, S2, S3,..., Sm may become active levels over the timing when the levels of the image signals VID1 to VID6 change. Then, the image signals VID1 to VID6 that should be supplied to the original block (the data line 114 thereof) are also supplied to the adjacent blocks, causing image quality degradation.
In the present embodiment, in order to prevent such inconvenience, the above-described
[0043]
Similar to the data line driving
[0044]
A
Since each of the six
Therefore, the delay amount of the image signals VID1 to VID6 in the
[0045]
<Structure of LCD panel>
Next, the structure of the
[0046]
As shown in these drawings, the
[0047]
Here, the data
In addition, the
[0048]
On the other hand, the
The
[0049]
In addition, the opposing surfaces of the
[0050]
Instead of forming a part or all of the
[0051]
<Data line drive circuit>
Next, each part of the
In the figure, a
[0052]
Here, for convenience of explanation, m is an odd number. Among the unit circuits, the odd-numbered unit circuits R1, R3,..., Rm + 2 are clocked to invert the input signal when the X clock signal CLX is at the H level (when the inverted X clock signal CLXINV is at the L level).
[0053]
On the other hand, among the unit circuits, the even-numbered unit circuits R2, R4,..., Rm + 1 basically have the same configuration as the odd-numbered unit circuits R1, R3,. The difference between the clocked
[0054]
Next, in FIG. 4, a
[0055]
Among these, in the
The
[0056]
FIG. 5 is a timing chart showing the operation of the data line driving
[0057]
Next, at the timing t12, when the X clock signal CLX falls (when the inverted X clock signal CLXINV rises) during the period when the start pulse DX is input, the clocked inverter 1356 in the first stage unit circuit R1. Since the H level output signal A is inverted and fed back to the
[0058]
When the input of the start pulse DX is completed and the X clock signal CLX rises again at the timing t13 (when the inverted X clock signal CLXINV falls), the clocked
[0059]
Thereafter, as a result of repeating the same operation, the first input start pulse DX is sequentially shifted by a half cycle of the X clock signal CLX (inverted X clock signal CLXINV), and unit circuits R1, R2, R3,..., Rm + 2 Output signals A1, A2, A3,..., Am + 2. Then, the output signals A3, A4,..., Am + 2, the output signal of the previous stage and the NAND signal are respectively output by the
[0060]
The enable signal EN has a reference pulse Er and an enable pulse Ep as shown in the figure. Among these, the reference pulse Er is a pulse that becomes an active level for ½ period of the clock signal CLX in a part of the blanking period in one horizontal scanning period. On the other hand, each enable pulse Ep is a pulse that becomes active level (H level) during a part of a period in which each of the signals B1, B2, B3,.
[0061]
Therefore, the logical product signals output from each AND
Note that the reference pulse Er and the enable pulse Ep included in the enable signal EN are both generated based on an enable clock signal CLKe described later, and therefore are both synchronized with each other.
[0062]
The X clock signal CLX and the image signals VID1 to VID6 are synchronized with each other. This is because the timing control circuit 200 (see FIG. 1) causes the S /
The image signals VID1 to VID6 are sampled at the timing when the sampling signals S1, S2, S3,..., Sm become the active level (H level).
[0063]
However, in the actual circuit, since the
[0064]
<Dummy circuit>
Next, the
Here, the enable signal EN supplied to one input terminal of the AND
[0065]
Next, the output signal of the AND
Here, the monitor signal M1 supplied to the source of the
Therefore, the phase difference signal M2 includes information indicating the phase differences of the sampling signals S1, S2, S3,..., Sm with respect to the image signals VID1 to VID6 supplied into the
[0066]
As shown in FIG. 5, during the blanking period, the monitor signal M1 is at the H level during the period when the X clock signal CLX is at the H level. On the other hand, the enable signal EN includes the reference pulse Er and the enable pulse Ep as described above, but only the reference pulse Er exists in the blanking period. Therefore, the phase difference signal M2 indicates the phase relationship between the reference pulse Er and the monitor signal M1.
[0067]
FIG. 7 is a timing chart showing signal waveforms of the
[0068]
As shown in FIG. 7, the enable signal ENb input to the
Thus, the delay times Δt1 and Δt2 are different from each other because the
[0069]
In order to detect the phase relationship between the image signals VID1 to VID6 and the sampling signals S1, S2, S3,..., Sm in the actual circuit, it is necessary to generate the phase difference signal M2b by the
The pulse width W2 of the phase difference signal M2b is the time from the rising timing of the reference pulse Er constituting the enable signal ENb to the rising timing of the monitor signal M1b. Here, since the pulse widths of the reference pulse Er and the monitor signal M1b are the same period W1 and fixed, the period obtained by subtracting the pulse width W2 of the phase difference signal M2b from the period W1 is the same as the enable signal ENb. This indicates the phase difference from the monitor signal M1b. For this reason, the larger the phase difference is, the shorter the pulse width W2 is. On the other hand, the smaller the phase difference is, the wider the pulse width W2 is. Therefore, the phase difference between the two can be known from the phase difference signal M2b.
In this example, a delay time Δt3 occurs from when the phase difference signal M2b is output from the
[0070]
<Timing control circuit>
Next, the
Note that this configuration does not include a configuration for controlling the image
[0071]
In FIG. 8, the timing
[0072]
Next, the
Here, for convenience of explanation, conditions are set as follows. That is, as shown in FIG. 9, the time corresponding to one period of the reference clock signal CLK is set to TX, the pulse width of the enable pulse Ep is set to 1/2 of the X clock signal CLX, and each of the
[0073]
As will be described later, the
[0074]
The enable
In FIG. 10, an AND
Here, as shown in FIG. 11, at the timing E1 when both the start pulse DX and the X clock signal supplied during the blanking period become H level, the signal S transits to H level, while the start pulse DX The signal R changes to the H level at the timing E2 when the X clock signal CLX becomes the H level for the first time after changing to the L level.
Therefore, the signal Q is set to the H level at the timing E1, and is reset to the L level at the timing E2.
[0075]
The flip-
That is, when the signal Q is at the H level, the divided signal U (the H level portion thereof) selected by the
[0076]
As described above, the X clock signal CLX has a half frequency with respect to the reference clock signal CLK, and the enable clock signal CLKe selected when the signal Q is at the L level is one of the signals C1 to C6. Therefore, the enable pulse Ep when the signals C1 to C6 are respectively selected has a relationship as shown in FIG. 9 (right half). Therefore, the phase of the enable pulse Ep can be adjusted with respect to the image signals VID1 to VID6 by appropriately selecting the signals C1 to C6.
[0077]
Returning to FIG. 8, the
The
[0078]
The
Here, the reference data RD is a value indicating how many periods of the monitor clock signal CLKm corresponds to a half period of the period W1 in which the monitor signal M1 is at the H level. Therefore, as shown in FIG. 5, when the reference pulse Er is delayed from the monitor signal M1 by a half period of the period W1, the value of the count data CD and the value of the reference data RD are equal to each other.
Under this condition, the phase is adjusted so that the enable pulse Ep is positioned at the center of the active period of the image signals VID1 to VID6. When such a phase relationship is used as a reference, the enable pulse Ep is delayed when CD ≧ RD, while the enable pulse Ep is advanced when CD <RD.
[0079]
The selection
[0080]
Next, a specific operation of the
[0081]
First, in FIG. 12, in the period T1, the phase of the monitor signal M1 and the reference pulse Er substantially coincide with each other. Therefore, in the period T2 immediately after that, the value of the count data CD is “10”. At this value, since CD ≧ RD, the comparison signal PD becomes H level, and the selection signal CTL instructs selection of the signal C3 obtained by delaying the phase of the signal C2 selected in the initial state by one stage. . As a result, the reference pulse Er in the period T2 is delayed with respect to the monitor signal M1.
[0082]
Since the signal C3 is delayed by the time TD with respect to the signal C2, the value of the count data CD in the period T3 is “8” which is decreased by “2” with respect to the value of the count data CD in the period T2. Become. As a result, the reference pulse Er in the period T3 is further delayed with respect to the monitor signal M1.
[0083]
The value of the count data CD changes as “10” → “8” → “6”, and the signal C5 is selected. Then, in the period T5, when the value of the count data CD becomes “4”, CD <RD, so the comparison signal PD becomes L level, and the selection signal CTL is the signal C4 obtained by advancing the phase of the signal C5 by one stage. The selection is instructed. As a result, the phase of the reference pulse Er in the period T5 advances with respect to the reference pulse Er in the period T4. Thereafter, the value of the count data CD is “5” set as the value of the reference data RD, such as “4” → “5” → “4” → “5” →. Repeat small "4" alternately. Therefore, after the period T4, the
[0084]
Here, the relationship between the image signals VID1 to VID6 and the enable pulse Ep will be described with reference to FIG. In this example, it is assumed that noise N is superimposed on the image signals VID1 to VID6 at time tx. As described with reference to FIG. 12, the
[0085]
The noise N superimposed on the image signals VID <b> 1 to VID <b> 6 occurs due to level transitions of various timing signals generated inside the
[0086]
Here, if the generation timing of the noise N is known, the phase of the enable pulse Ep can be fixed so that the noise N is not sampled. However, although it can be said that the noise N is generated in synchronization with the X clock signal CLX, the timing at which the noise N is generated with respect to the image signals VID1 to VID6 depends on the routing of the wiring, each circuit board, and the liquid crystal. It is difficult to predict at the design stage because it depends on various factors such as panel layout.
On the other hand, in the present embodiment, the phase of the enable pulse Ep is not fixed with respect to the image signals VID1 to VID6, but is changed within a predetermined range with reference to the target value, and therefore the generation timing is unknown. The noise N may or may not be sampled. For this reason, according to the present embodiment, the image signals VID1 to VID6 can be sampled accurately even if the TFT characteristics fluctuate due to temperature, aging, etc., and the deterioration of display quality due to noise N can be suppressed. It becomes possible.
[0087]
<Applications / Modifications>
The liquid crystal display device described above is not limited to the above-described one, and for example, the following applications and modifications are possible.
[0088]
<Phase adjustment period>
In the above-described liquid crystal display device, the count data CD and the reference data RD are compared for each horizontal scanning period, and the
For example, since the temperature of the
Therefore, the configuration may be such that the phase of the enable pulse Ep is adjusted only until a certain time elapses after the power is turned on. For this purpose, a timing control circuit 200b as shown in FIG. 14 is used. The timing control circuit 200b shown in this figure is different from the
Of these, the
According to this configuration, the selection signal CTL from the selection
[0089]
Further, the temperature of the
According to this configuration, when it is determined that the temperature change rate of the
[0090]
<Phase adjustment interval>
Further, the phase adjustment execution interval may be set not for each horizontal scanning period but for each predetermined period. Specifically, the following modes can be considered.
[0091]
First, the monitor signal M1 may be generated every plural horizontal scanning periods (for example, every 4H). Specifically, for example, a 2-bit ring counter is provided in the timing
[0092]
Second, the reference pulse Er may be generated every plural horizontal scanning periods (for example, every 4H). Specifically, for example, a 2-bit ring counter is provided in the timing
According to this configuration, when the start pulse DX is not supplied, the flip-
[0093]
<Phase adjustment with disturbance>
In the liquid crystal display device described above, the phase of the enable pulse Ep is adjusted according to the phase difference signal M2 indicating the phase difference between the reference pulse Er and the monitor signal M1, but the phase of the enable clock signal CLKe is adjusted. It may be changed to forcibly change the phase of the enable pulse Ep. For this purpose, a timing control circuit 200d shown in FIG. 16 may be used. The difference between the timing control circuit 200d and the
Among these, the
According to this example, the count result by the
As the disturbance, in addition to the
[0094]
<Number of delay stages>
In the liquid crystal display device described above, the enable clock signal CLKe is selected from the signals C1 to C6. However, the number of delay stages may be increased and the delay time in one stage may be shortened to adjust the phase more finely. . For example, 64 delay circuits may be cascade-connected in the
[0095]
<Selection with hysteresis characteristics>
In the liquid crystal display device described above, one enable clock signal CLKe is selected from the signals C1 to C6 according to the selection signal CTL, but this selection characteristic may have hysteresis. In order to provide hysteresis characteristics in this way, the selection
In this figure, the selection
[0096]
The
[0097]
The
[0098]
The addition /
[0099]
Next, when PD = H and SR = H, “10” is added to the value of the selection signal CTL ′ to generate the selection signal CTL, while when PD = L and SR = H, the selection is performed. The selection signal CTL is generated by subtracting “10” from the value of the signal CTL ′. That is, when the logical level of the phase comparison signal PD changes and it is detected that the measured value has approached the target value, the operation is performed intentionally away from the target value. As a result, the phase of the enable signal EN can always be changed within a certain range centered on the target value. As a result, the noise N can be dispersed on the screen to be inconspicuous, and the phases of the image signals VID1 to VID6 and the sampling signals S1, S2, S3,. It becomes possible.
[0100]
<Phase adjustment of start pulse DX and X clock signal CLX>
In the liquid crystal display device described above, only the phase of the enable pulse Ep with respect to the image signals VID1 to VID6 is adjusted. However, the enable pulse Ep is also applied to the start pulse DX and the clock signal CLX (and the inverted clock signal CLXINV). The phase may be adjusted by the same amount. FIG. 19 is a block diagram showing a main configuration of the timing control circuit 200f for adjusting the phase of the start pulse DX and the clock signal CLX. Note that this configuration does not include a configuration for controlling the image
[0101]
In this figure, a start pulse pDX is a signal immediately after being generated by the timing
In FIG. 19, the start pulse pDX generated by the timing
[0102]
On the other hand, the X clock signal pCLX generated by the timing
[0103]
The start pulse pDX and the X clock signal pCLX are generated in synchronization with the reference clock signal CLK by the timing
[0104]
In the data line driving
Here, in the configuration shown in FIG. 19, the start pulse DX and the X clock signal CLX (inverted X clock signal CLXINV) are phase-adjusted by the same amount as the enable pulse Er, respectively, and are actually supplied to the
[0105]
<Start pulse DX is substituted for monitor signal>
Here, when the phase of the start pulse DX is also adjusted, the start pulse DX itself may be used as the reference signal for detecting the phase difference with respect to the image signals VID1 to VID6, instead of the monitor signal M1. Specifically, in this configuration, the start pulse DX supplied to the
[0106]
Among these, the AND circuit 126 supplies a logical product signal of a start pulse DX supplied to one of its input terminals and an H level signal supplied to the other of its input terminals to the gate of the
Here, it is assumed that the start pulse DX output from the
[0107]
The signal MON fed back via the
Note that the phases of the start pulse DX, the clock signal CLX, and the enable pulse Ep may be changed within a range determined based on the target value as in the above-described embodiment. In addition, the monitoring result of the start pulse DX output in the blanking period of a certain horizontal scanning period is reflected in the phase adjustment of the start pulse DX to be output in the blanking period of the next horizontal scanning period instead of the next horizontal scanning period. You may let them.
[0108]
<Example as electro-optical device>
The liquid crystal display device described above is an example of an electro-optical device. As the electro-optical device, in addition to a liquid crystal display device, a device that performs display by the electro-optical effect using electroluminescence (EL), plasma, fluorescence, or the like as an electro-optical material can be given. Note that in the case where EL is used as the electro-optical material, the
Thus, the present invention can be applied to all electro-optical devices having a configuration similar to that of the liquid crystal display device described above.
[0109]
<Electronic equipment>
Next, some examples in which the above-described liquid crystal display device is applied to an electronic device will be described.
[0110]
<Projector>
First, a projector using the liquid crystal panel of the liquid crystal display device as a light valve will be described. FIG. 22 is a plan view showing a configuration example of the projector.
As shown in this figure, a
[0111]
The configurations of the
[0112]
<Mobile computer>
Next, an example in which this liquid crystal display device is applied to a mobile personal computer will be described. FIG. 23 is a perspective view showing the configuration of the personal computer. In the figure, a
[0113]
<Mobile phone>
Further, an example in which the liquid crystal display device is applied to a mobile phone will be described. FIG. 24 is a perspective view showing the configuration of this mobile phone. In the figure, a
In addition to the electronic devices described with reference to FIGS. 22, 23, and 24, a liquid crystal television, a viewfinder type, a monitor direct view type video tape recorder, a car navigation device, a pager, an electronic notebook, a calculator, Examples include word processors, workstations, videophones, POS terminals, and devices with touch panels. Needless to say, the present invention can be applied to these various electronic devices.
[0114]
【The invention's effect】
As described above, according to the present invention, it is possible to appropriately generate a sampling signal and prevent deterioration in display quality even if the enable pulse phase shifts or noise is superimposed on the image signal. Is possible.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a perspective view showing a structure of a liquid crystal panel in the liquid crystal display device.
FIG. 3 is a cross-sectional view in which the liquid crystal panel is partially broken.
FIG. 4 is a circuit diagram showing a configuration of a data line driving circuit in the liquid crystal display device.
FIG. 5 is a timing chart for explaining the operation of the data line driving circuit;
FIG. 6 is a block diagram showing a configuration of a dummy circuit in the liquid crystal display device.
FIG. 7 is a timing chart for explaining the operation of the dummy circuit;
FIG. 8 is a block diagram showing a configuration of a timing control circuit in the liquid crystal display device.
FIG. 9 is a timing chart for explaining a delay operation of the delay circuit in the timing control circuit;
FIG. 10 is a block diagram showing a configuration of an enable signal generation circuit in the timing control circuit.
FIG. 11 is a timing chart showing waveforms of respective parts of the enable signal generation circuit.
FIG. 12 is a timing chart for explaining the phase adjustment operation of the enable pulse in the timing control circuit.
FIG. 13 is a diagram showing a relationship between image signals VID1 to VID6 and an enable pulse whose phase has been adjusted.
FIG. 14 is a block diagram showing a configuration of a timing control circuit according to a first application example.
FIG. 15 is a block diagram showing a configuration of a timing control circuit according to a second application example.
FIG. 16 is a block diagram showing a configuration of a timing control circuit according to a third application example.
FIG. 17 is a block diagram showing a configuration of a selection signal generation circuit in a timing control circuit according to a fourth application example.
FIG. 18 is a truth table showing addition / subtraction processing in the selection signal generation circuit.
FIG. 19 is a block diagram showing a configuration of a timing control circuit according to a fifth application example.
FIG. 20 is a block diagram showing a configuration of a dummy circuit according to a fifth application example.
FIG. 21 is a timing chart for explaining a phase adjustment operation of a start pulse DX according to a fifth application example.
FIG. 22 is a cross-sectional view showing a configuration of a projector as an example of an electronic apparatus to which the liquid crystal display device is applied.
FIG. 23 is a perspective view showing a configuration of a personal computer as an example of an electronic apparatus to which the liquid crystal display device is applied.
FIG. 24 is a perspective view showing a configuration of a mobile phone as an example of an electronic apparatus to which the liquid crystal display device is applied.
[Explanation of symbols]
100 …… LCD panel
112 ... Scanning line
114 …… Data line
116 …… TFT (Transistor)
120 …… Dummy circuit
130... Data line driving circuit
140... Sampling circuit
150... Scanning line driving circuit
200: Timing control circuit
202 ... Delay circuit group
203 …… Selection circuit
204... Enable signal generation circuit
205 …… Counter
206 …… Comparison circuit
207 …… Selection signal generation circuit
Claims (9)
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、
前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、
前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、1本以上のデータ線に供給するサンプリング回路と、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、
前記位相差信号の位相差に基づいて前記画像信号と前記イネーブルパルスとの位相差を調整するタイミング制御回路と
を具備し、
水平走査期間中に供給される前記イネーブルパルスと水平帰線期間中に供給される前記基準パルスとからなるイネーブル信号を前記データ線駆動回路に供給する
ことを特徴とする電気光学パネルの駆動回路。A drive circuit for an electro-optical panel having a pixel at each intersection of a plurality of scanning lines and a plurality of data lines,
A scanning line driving circuit for selecting a scanning line and supplying a signal for turning on a transistor corresponding to the selected scanning line;
A shift pulse for selecting the data line is generated during a period when the scanning line is selected, and the pulse width of the shift pulse is limited to a pulse width of an enable pulse narrower than that and output as a sampling signal. A data line driving circuit to
A sampling circuit that samples the image signal in a pulse period of the sampling signal and supplies it to one or more data lines;
A dummy circuit that outputs a phase difference signal indicating a phase difference between a monitor signal supplied in synchronization with the image signal and a reference pulse supplied in synchronization with the enable pulse;
A timing control circuit that adjusts a phase difference between the image signal and the enable pulse based on a phase difference of the phase difference signal ;
An electro-optical panel driving circuit, wherein an enable signal including the enable pulse supplied during a horizontal scanning period and the reference pulse supplied during a horizontal blanking period is supplied to the data line driving circuit.
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、
前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、
前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、1本以上のデータ線に供給するサンプリング回路と、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、
前記位相差信号の位相差に基づいて前記画像信号と前記イネーブルパルスとの位相差を調整するタイミング制御回路と
を具備し、
前記基準パルスは1以上の水平走査期間毎に供給され、前記タイミング制御回路における位相差の調整は、当該基準パルスが供給されたときに行われる
ことを特徴とする電気光学パネルの駆動回路。A drive circuit for an electro-optical panel having a pixel at each intersection of a plurality of scanning lines and a plurality of data lines,
A scanning line driving circuit for selecting a scanning line and supplying a signal for turning on a transistor corresponding to the selected scanning line;
A shift pulse for selecting the data line is generated during a period when the scanning line is selected, and the pulse width of the shift pulse is limited to a pulse width of an enable pulse narrower than that and output as a sampling signal. A data line driving circuit to
A sampling circuit that samples the image signal in a pulse period of the sampling signal and supplies it to one or more data lines;
A dummy circuit that outputs a phase difference signal indicating a phase difference between a monitor signal supplied in synchronization with the image signal and a reference pulse supplied in synchronization with the enable pulse;
A timing control circuit that adjusts a phase difference between the image signal and the enable pulse based on a phase difference of the phase difference signal ;
The electro-optical panel driving circuit according to claim 1, wherein the reference pulse is supplied every one or more horizontal scanning periods, and the phase difference is adjusted in the timing control circuit when the reference pulse is supplied .
前記電気光学パネルは、
複数の走査線と複数のデータ線との各交差部に設けられた画素と、
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、
前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、
前記走査線が選択された期間において、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、一のデータ線に供給するサンプリング回路と、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、
前記データ線駆動回路にイネーブル信号を供給するイネーブル信号線と、を含み、
前記イネーブル信号は、水平走査期間中に供給される前記イネーブルパルスと水平帰線期間中に供給される前記基準パルスとからなり、
前記タイミング制御回路は、前記位相差信号の位相差に基づいて前記画像信号と前記イネーブルパルスとの位相差を調整する
ことを特徴とする電気光学装置。An electro-optical device including an electro-optical panel and a timing control circuit,
The electro-optical panel is
Pixels provided at each intersection of a plurality of scanning lines and a plurality of data lines;
A scanning line driving circuit for selecting a scanning line and supplying a signal for turning on a transistor corresponding to the selected scanning line;
A data line driving circuit that generates a shift pulse for selecting the data line and outputs a sampling signal by limiting a pulse width of the shift pulse to a pulse width of an enable pulse narrower than the shift pulse;
A sampling circuit that samples the image signal in a pulse period of the sampling signal in a period in which the scanning line is selected, and supplies the sampling signal to one data line;
A dummy circuit that outputs a phase difference signal indicating a phase difference between a monitor signal supplied in synchronization with the image signal and a reference pulse supplied in synchronization with the enable pulse ;
An enable signal line for supplying an enable signal to the data line driving circuit,
The enable signal consists of the enable pulse supplied during a horizontal scanning period and the reference pulse supplied during a horizontal blanking period,
The electro-optical device, wherein the timing control circuit adjusts a phase difference between the image signal and the enable pulse based on a phase difference between the phase difference signals.
前記電気光学パネルは、
複数の走査線と複数のデータ線との各交差部に設けられた画素と、
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、
前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、
前記走査線が選択された期間において、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、一のデータ線に供給するサンプリング回路と、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路とを含み、
前記タイミング制御回路は、前記位相差信号の位相差に基づいて前記画像信号と前記イネーブルパルスとの位相差を調整し、
前記基準パルスは1以上の水平走査期間毎に供給され、前記タイミング制御回路における位相差の調整は、当該基準パルスが供給されたときに行われる
ことを特徴とする電気光学装置。An electro-optical device including an electro-optical panel and a timing control circuit,
The electro-optical panel is
Pixels provided at each intersection of a plurality of scanning lines and a plurality of data lines;
A scanning line driving circuit for selecting a scanning line and supplying a signal for turning on a transistor corresponding to the selected scanning line;
A data line driving circuit that generates a shift pulse for selecting the data line and outputs a sampling signal by limiting a pulse width of the shift pulse to a pulse width of an enable pulse narrower than the shift pulse;
A sampling circuit that samples the image signal in a pulse period of the sampling signal in a period in which the scanning line is selected, and supplies the sampling signal to one data line;
A dummy circuit that outputs a phase difference signal indicating a phase difference between a monitor signal supplied in synchronization with the image signal and a reference pulse supplied in synchronization with the enable pulse;
The timing control circuit adjusts a phase difference between the image signal and the enable pulse based on a phase difference of the phase difference signal,
The electro-optical device , wherein the reference pulse is supplied every one or more horizontal scanning periods, and the phase difference adjustment in the timing control circuit is performed when the reference pulse is supplied .
前記電気光学パネルは、
複数の走査線と複数のデータ線との各交差部に設けられた画素と、
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、
前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、
前記走査線が選択された期間において、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、一のデータ線に供給するサンプリング回路と、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、
前記画像信号を供給する複数の画像信号線と、
前記画像信号線と平行に配置されるとともに、前記モニタ信号を供給するモニタ信号線と、を含み、
前記ダミー回路は前記サンプリング回路および前記データ線駆動回路に隣接して設けられており、
前記タイミング制御回路は、前記位相差信号の位相差に基づいて前記画像信号と前記イネーブルパルスとの位相差を調整する
ことを特徴とする電気光学装置。An electro-optical device including an electro-optical panel and a timing control circuit,
The electro-optical panel is
Pixels provided at each intersection of a plurality of scanning lines and a plurality of data lines;
A scanning line driving circuit for selecting a scanning line and supplying a signal for turning on a transistor corresponding to the selected scanning line;
A data line driving circuit that generates a shift pulse for selecting the data line and outputs a sampling signal by limiting a pulse width of the shift pulse to a pulse width of an enable pulse narrower than the shift pulse;
A sampling circuit that samples the image signal in a pulse period of the sampling signal in a period in which the scanning line is selected, and supplies the sampling signal to one data line;
A dummy circuit that outputs a phase difference signal indicating a phase difference between a monitor signal supplied in synchronization with the image signal and a reference pulse supplied in synchronization with the enable pulse;
A plurality of image signal lines for supplying the image signal;
A monitor signal line arranged in parallel with the image signal line and supplying the monitor signal,
The dummy circuit is provided adjacent to the sampling circuit and the data line driving circuit,
The electro-optical device, wherein the timing control circuit adjusts a phase difference between the image signal and the enable pulse based on a phase difference between the phase difference signals.
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給し、
前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いパルス幅を有するとともに水平走査期間中に供給されるイネーブルパルスのパルス幅に制限してサンプリング信号として出力し、
前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、1本以上のデータ線に供給し、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して水平帰線期間中に供給された基準パルスとの位相差を示す位相差信号を出力し、
前記位相差信号の位相差に基づいて前記画像信号と前記イネーブルパルスとの位相差を調整する
ことを特徴とする電気光学パネルの駆動方法。A method of driving an electro-optical panel having a pixel at each intersection of a plurality of scanning lines and a plurality of data lines,
Selecting the scan line and supplying a signal for turning on a transistor corresponding to the selected scan line;
A shift pulse for selecting the data line is generated during a period in which the scanning line is selected, and a pulse width of the shift pulse is narrower than that and supplied during a horizontal scanning period. Output as a sampling signal limited to the pulse width of the enable pulse,
The image signal is sampled in the pulse period of the sampling signal and supplied to one or more data lines,
A phase difference signal indicating a phase difference between a monitor signal supplied in synchronization with the image signal and a reference pulse supplied in a horizontal blanking period in synchronization with the enable pulse;
A method for driving an electro-optical panel, wherein a phase difference between the image signal and the enable pulse is adjusted based on a phase difference between the phase difference signals.
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給し、
前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いパルス幅を有するイネーブルパルスのパルス幅に制限してサンプリング信号として出力し、
前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、1本以上のデータ線に供給し、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して1以上の水平走査期間毎に供給された基準パルスとの位相差を示す位相差信号を出力し、
前記位相差信号の位相差に基づいて、前記画像信号と前記イネーブルパルスとの位相差を前記基準パルスが供給されたときに調整する、
ことを特徴とする電気光学パネルの駆動方法。A method of driving an electro-optical panel having a pixel at each intersection of a plurality of scanning lines and a plurality of data lines,
Selecting the scan line and supplying a signal for turning on a transistor corresponding to the selected scan line;
A shift pulse for selecting the data line is generated during a period when the scan line is selected, and the pulse width of the shift pulse is limited to a pulse width of an enable pulse having a narrower pulse width. Output as sampling signal,
The image signal is sampled in the pulse period of the sampling signal and supplied to one or more data lines,
Outputting a phase difference signal indicating a phase difference between a monitor signal supplied in synchronization with the image signal and a reference pulse supplied in one or more horizontal scanning periods in synchronization with the enable pulse;
Adjusting the phase difference between the image signal and the enable pulse based on the phase difference of the phase difference signal when the reference pulse is supplied ;
A driving method of an electro-optical panel.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002223171A JP4269590B2 (en) | 2001-08-23 | 2002-07-31 | Electro-optical panel driving circuit, driving method, electro-optical device, and electronic apparatus |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-253331 | 2001-08-23 | ||
JP2001253331 | 2001-08-23 | ||
JP2002223171A JP4269590B2 (en) | 2001-08-23 | 2002-07-31 | Electro-optical panel driving circuit, driving method, electro-optical device, and electronic apparatus |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003157063A JP2003157063A (en) | 2003-05-30 |
JP2003157063A5 JP2003157063A5 (en) | 2005-10-27 |
JP4269590B2 true JP4269590B2 (en) | 2009-05-27 |
Family
ID=26620877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002223171A Expired - Fee Related JP4269590B2 (en) | 2001-08-23 | 2002-07-31 | Electro-optical panel driving circuit, driving method, electro-optical device, and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4269590B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4529484B2 (en) * | 2004-03-02 | 2010-08-25 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
JP4141988B2 (en) | 2004-06-29 | 2008-08-27 | セイコーエプソン株式会社 | Electro-optical device driving circuit, driving method, electro-optical device, and electronic apparatus |
JP4734971B2 (en) * | 2005-03-09 | 2011-07-27 | セイコーエプソン株式会社 | Electro-optical device, driving method thereof, and electronic apparatus |
JP4711847B2 (en) * | 2006-02-17 | 2011-06-29 | シャープ株式会社 | Liquid crystal display device |
KR101559334B1 (en) | 2008-10-07 | 2015-10-12 | 삼성전자주식회사 | Timing controller capable of removing surge signal and display apparatus thereof |
JP7501060B2 (en) | 2020-04-03 | 2024-06-18 | セイコーエプソン株式会社 | CIRCUIT DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS |
-
2002
- 2002-07-31 JP JP2002223171A patent/JP4269590B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003157063A (en) | 2003-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3729163B2 (en) | Electro-optical panel driving circuit, driving method, electro-optical device, and electronic apparatus | |
JP4099913B2 (en) | Electro-optical device, clock signal adjustment method and circuit thereof, production method thereof, and electronic apparatus | |
US6670944B1 (en) | Shift register circuit, driving circuit for an electrooptical device, electrooptical device, and electronic apparatus | |
US7224341B2 (en) | Driving circuit system for use in electro-optical device and electro-optical device | |
JP4474821B2 (en) | Shift register, data line driving circuit, and scanning line driving circuit | |
US7515134B2 (en) | Bidirectional shift register | |
JP2002108309A (en) | Electrooptic panel or its driving method, electrooptic device, and electronic equipment | |
JP3659103B2 (en) | Electro-optical device, driving circuit and driving method of electro-optical device, and electronic apparatus | |
JP4269590B2 (en) | Electro-optical panel driving circuit, driving method, electro-optical device, and electronic apparatus | |
JP3520756B2 (en) | Driving circuit of electro-optical device, electro-optical device, and electronic apparatus | |
JP2002352593A (en) | Shift register, electrooptic panel, its driving circuit and driving method, and electronic equipment | |
JP2005266578A (en) | Electro-optical apparatus and electronic equipment | |
KR100611841B1 (en) | Output control circuit, driving circuit, electro-optic apparatus, and electronic instrument | |
JP3843784B2 (en) | Electro-optical device, driving method and driving circuit thereof, and electronic apparatus | |
JP2001034236A (en) | Shift register, control method of the register, data line driving circuit, scanning line driving circuit, electrooptical panel and electronic equipment | |
JP2000242237A (en) | Driving circuit of electrooptical device, electrooptical device, and electronic equipment | |
JP3893819B2 (en) | Electro-optical device drive circuit, data line drive circuit, scanning line drive circuit, electro-optical device, and electronic apparatus | |
JP3729032B2 (en) | Shift register, shift register control method, data line driving circuit, scanning line driving circuit, electro-optical panel, and electronic apparatus | |
JP2001188520A (en) | Opto-electric device, drive circuit of the device and electronic equipment | |
JP2004061632A (en) | Optoelectronic device and electronic device | |
JP3781019B2 (en) | Electro-optical device drive circuit and electro-optical device | |
JP3752960B2 (en) | ELECTRO-OPTICAL PANEL DATA LINE DRIVING METHOD, DATA LINE DRIVE DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC DEVICE | |
JP3726675B2 (en) | Electro-optical panel, its driving circuit, data line driving circuit, scanning line driving circuit, and electronic device | |
JP2006243759A (en) | Drive circuit of electro-optical apparatus, data line drive circuit, scanning line drive circuit, electro-optical apparatus, and electronic equipment | |
JP2005346118A (en) | Drive circuit and its driving method, electro-optical apparatus, and electronic equipment |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050714 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050714 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090109 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090203 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090216 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4269590 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140306 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |