JP4264354B2

JP4264354B2 - パルス面積変調を用いたディジタル電力処理方法及び装置

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Publication number: JP4264354B2
Application number: JP2003550363A
Authority: JP
Inventors: 虎堂方; ▲華▼ 方
Original assignee: 虎堂方; ▲華▼ 方
Priority date: 2001-12-03
Filing date: 2002-12-03
Publication date: 2009-05-13
Anticipated expiration: 2022-12-03
Also published as: CN1402430A; AU2002354336A1; JP2005512489A; US20050069049A1; EP1463204A4; US7405615B2; CN1195353C; WO2003049290A1; EP1463204A1

Description

本発明は、パルス面積変調を用いたディジタル電力処理方法及び装置に関する。

かかる分野において、電力（パワー）変換処理技術は２つに大別される。一つは、アナログ技術で、即ち通常アナログ電力増幅と呼ばれているものである。この技術において、素子のリニア動作領域で直流電源パワーは信号状に変換される。しかし、この技術は変換効率が低い。たとえば、そのうちのA類の電力増幅器の効率ηは３０％以下しかなく、電力の大半は熱エネルギーとして消耗される。効率を向上し発熱を抑えるために、アナログ電力増幅について改良が行われ、B類の電力増幅器が開発された。B類の電力増幅器の効率の上限の理論値は７８％であるが、実際に５０％前後しか達成できず、しかも、この場合のひずみ（THD＋N）は５％以上となり、実用上許容できるものではない。

そこで、A類の電力増幅器とB類の電力増幅器の折衷として、AB1類やAB2類の電力増幅器が開発された。AB1類やAB2類の電力増幅器は、パワーとひずみの間で妥協をし、パワーとひずみを分配したものに過ぎない。通常、この種の電力増幅器の効率ηは約３０％で、THDは約０．５％である。現在使われている電力増幅器は殆どこの種のものである。

もう一方の電力変換処理技術はディジタル技術であり、即ち通常ディジタル電力増幅と呼ばれているものである。この技術は、各素子は完全にスイッチング状態で動作するので、非常に高い変換効率が得られると予想される。これはアナログ電力増幅技術に対する大きな進歩である。

ディジタル電力増幅技術は、通常パルス幅変調（PWM）方式を採用し、信号による制御により、電源の電力出力をパルスシーケンス状の出力に変換する。各パルスのデューティファクタとパルス振幅との積は、対応する時間内におけるパルスの振幅に相当する（図１）ので、パルスシーケンスのスペクトルは、信号スペクトルを含んでおり、フィルタリングすることにより、信号状のパワー出力を取り出すことができる。

理論的に、サンプリング周波数は信号の最大周波数の２倍以上であれば、バンド幅の制限による影響を除き、信号を完全に回復することができ、信号状の電源パワーを出力する。

しかし、実際に、各素子、駆動、電源、温度などの影響により、パルスに予測できない変形が発生するので、この種の電力増幅器のひずみがかなり大きく、大きい信号の場合に、TDHは１０％にも達する。

パルス幅変調方式を用いたディジタル電力増幅技術は、理論上、ひずみがなく完全にかつ正確にパワー出力を増幅することができるが、各素子のスイッチング時間や回路の各種特性により、パルスの立ち上がりと立ち下がりが斜めになり、また、電源の内部抵抗及びスイッチング素子における電圧降下により、出力されたパルスのトップ部分も斜めになる。図２に示すように、実際に生成されたパルスの面積S₀′は、パルス幅変調による理想的な面積S₀と一致しない。この差は各パルスについて生じ、最終的に波形にひずむが生じ、しかも、周波数、パワー出力が高ければ高いほど、そのひずみが大きくなる。

以上のように、かかる分野において、電力変換処理技術の現状として、アナログ電力増幅技術は効率が低い、パルス幅変調方式を用いたディジタル電力増幅技術は、パワー出力の波形のひずみが大きいという問題があった。

本発明の目的は、パルス面積変調を用いたディジタル電力処理方法及び装置を提供し、上記従来技術の問題点を解決することにある。

本発明のディジタル電力処理方法は、パルス面積変調を用いたディジタル電力処理方法であって、入力信号はフロントエンド回路、ダブルリミット遅延比較回路、駆動回路、スイッチング回路、及びフィルタ回路を経由し、増幅されたパワー出力に変換され出力され、積分回路は上記スイッチング回路の出力端子でサンプリングし、上記ダブルリミット遅延比較回路へフィードバック比較信号を出力するものである。本発明のディジタル電力処理方法は、前記フロントエンド回路は前記入力信号を処理する工程と、前記ダブルリミット遅延比較回路は前記フロントエンド回路の出力信号と前記フィードバック比較信号とを比較し、前記フィードバック比較信号が上限値より以上である場合、ローレベルを出力し、前記フィードバック比較信号は下限値より以下である場合、ハイレベルを出力する工程と、前記ダブルリミット遅延比較回路の出力に基づき、前記駆動回路を制御する工程と、前記スイッチング回路は、前記駆動回路の出力に基づき、電源のパワー出力を増幅し、パルスシーケンスに変換する工程と、前記フィルタ回路は、前記増幅されたパルスシーケンスをフィルタリングし、前記入力信号と同じである、増幅されたパワー出力を出力する工程と、前記積分回路は前記スイッチング回路の出力端子でサンプリングし、前記フィードバック比較信号を取得するする工程とを有する。

本発明のディジタル電力処理装置は、パルス面積変調を用いたディジタル電力処理装置であって、フロントエンド回路と、ダブルリミット遅延比較回路と、積分回路と、駆動回路と、スイッチング回路と、主電源回路と、フィルタ回路とを備えている。入力信号は前記フロントエンド回路の入力端子に入力され、前記フロントエンド回路の出力端子は、前記ダブルリミット遅延比較回路の入力端子と接続され、前記ダブルリミット遅延比較回路の出力端子は、前記駆動回路の入力端子と接続され、前記駆動回路の出力端子と前記スイッチング回路の入力端子と接続され、前記スイッチング回路の出力は、前記フィルタ回路を経由し増幅され出力され、前記積分回路の入力端子と前記スイッチング回路の出力端子と接続され、前記積分回路の出力は、前記ダブルリミット遅延比較回路に伝送され、前記主電源回路はパワー出力を前記スイッチング回路へ伝送し、前記スイッチング回路により入力信号のスペクトルを有するパルスシーケンスに変換される。

前記積分回路は前記スイッチング回路の出力端子でサンプリングし、前記フィードバック比較信号を取得し、当該フィードバック信号は、パルス面積平均値は前記入力信号と同じ信号である。前記フィードバック信号は、前記ダブルリミット遅延比較回路に入力される。

前記ダブルリミット遅延比較回路は、前記フィードバック比較信号は入力信号より所定値Δ以上高い場合、ローレベルを出力し、所定値Δより低い場合、ハイレベルを出力する。

次に、添付した図面を参照しながら、本発明の具体的な実施形態を説明する。以下の実施の形態は本発明を説明するために用いたものであり、本発明はこれらの実施形態に限定されない。

以下の実施形態の説明において、同じ部分に同じ符号を用い、これらの部分は同一又は類似する機能を有し、重複する説明を省略する。

図３は、本発明の第１の実施例に係るパルス面積変調方式を用いたディジタル電力増幅装置の構成を示すブロック図である。該電力増幅装置はフロントエンド回路１と、ダブルリミット遅延比較回路２と、積分回路７と、駆動回路３と、スイッチング回路４と、フィルタ回路６とを備えており、電源５はスイッチング回路４に電力を供給する。

信号Sはフロントエンド回路１の入力端子に入力され、処理されたあと、ダブルリミット遅延比較回路２へ出力される。

積分回路７は、フィードバック比較信号Yをダブルリミット遅延比較回路２に出力する。

ダブルリミット遅延比較回路２は、以上２つの信号を比較し、出力状態を確認する。フィードバック比較信号はS（ｔ）＋Δより高い場合（図４を参照）、ダブルリミット遅延比較回路２はローレベルを出力し、フィードバック比較信号はS（ｔ）−Δより低い場合、ダブルリミット遅延比較回路２はハイレベルを出力する。

ダブルリミット遅延比較回路２の出力は、駆動回路３を経由してスイッチング回路４におけるスイッチング素子を制御する。

スイッチング回路４は、電源５からのパワー出力を、入力信号Sと同じ特徴を有する、増幅されたパルスシーケンスに変換する。

フィルタ回路６は、増幅されたパルスシーケンスをフィルタリングして出力する。

同時に、積分回路７は、スイッチング回路４の出力端子でサンプリングし、フィードバック比較信号Yをダブルリミット遅延比較回路２に出力する。

積分回路７が出力したフィードバック信号Yは、実際のパルス面積を平均した出力は信号Sと同じであり、かつ、パルスの有無を示す和パルスを重畳した信号である。

図５は、本発明の第２の実施例に係るパルス面積変調方式を用いたディジタル電力増幅装置の構成を示すブロック図である。該電力増幅装置はフロントエンド回路１と、ダブルリミット遅延比較回路２と、積分回路７と、駆動回路３と、スイッチング回路４と、フィードバック回路８と、フィルタ回路６とを備えており、電源５はスイッチング回路４に電力を供給する。

フィードバック回路８は、スイッチング回路４の出力端子でサンプリングし、サンプリングされた信号をフロントエンド回路１の入力端子にフィードバックし、ネガティブ・フィードバックを行い、ディジタル電力増幅処理の効果を高める。

図６は、本発明の第３の実施例に係るパルス面積変調方式を用いたディジタル電力増幅装置の構成を示すブロック図である。該電力増幅装置はフロントエンド回路１と、ダブルリミット遅延比較回路２と、積分回路７と、駆動回路３と、スイッチング回路４と、フィードバック回路８と、フィルタ回路６とを備えており、電源５はスイッチング回路４に電力を供給する。

フィードバック回路８は、フィルタ回路６の出力端子でサンプリングし、サンプリングされた信号をフロントエンド回路１の入力端子にフィードバックし、ネガティブ・フィードバックを行い、ディジタル電力増幅処理の効果を高める。

以上本発明の各実施例において次の各種回路を使用した。

フロントエンド回路は、通常、低入力インピーダンス、ゲインが１となる演算増幅器と、所定のゲインを有する比例演算増幅器から構成される。このようなフロントエンド回路は、引き込み熱騒音を大幅に減少し、入力信号をある程度増幅することができ、増幅された信号を後段のダブルリミット遅延比較回路へ伝送する。

ダブルリミット遅延比較回路は特殊な比較回路である。通常の比較回路は、フィードバック信号と入力信号とを直接比較するのに対して、本発明のダブルリミット遅延比較回路はフィードバック信号と“入力信号＋Δ”又は“入力信号−Δ”２つの電位と比較する。

具体的に、フィードバック信号が増大する場合、入力信号はダブルリミット遅延比較回路により入力信号＋Δまで増大される。フィードバック信号は入力信号と比較されず、ある程度遅延された後、“入力信号＋Δ”と比較される。フィードバック信号は“入力信号＋Δ”より以上である場合、ダブルリミット遅延比較回路はローレベルを出力する。

フィードバック信号が減少する場合、入力信号はダブルリミット遅延比較回路により入力信号−Δまで減少される。フィードバック信号は、入力信号と比較されず、ある程度遅延された後、“入力信号−Δ”と比較される。フィードバック信号は“入力信号−Δ”より以下である場合、ダブルリミット遅延比較回路はハイレベルを出力する。

この比較回路は、入力信号＋Δ又は入力信号−Δという２つの限界になるまで遅延してから比較をし、出力のレベルを変えるので、“ダブルリミット遅延比較回路”と称する。当該ダブルリミット遅延比較回路の出力は、駆動回路の動作を制御する。

駆動回路は、スイッチング素子のON/OFFを制御するものであり、一定の電流を供給し、また、一定の電流を吸収し得ることが要求されるので、通常トーテムポール構成を有する。駆動回路の出力は、スイッチング回路の動作を制御する。

スイッチング回路は、駆動回路の出力によりON/OFFが制御される。よく用いられるスイッチング素子としては、金属酸化膜半導体電界効果トランジスタ（MOSFET）や絶縁ゲートバイポーラトランジスタ（IGBT）などがある。これらのスイッチング素子は、駆動電力が小さく、スイッチング速度が速いので、これらのスイッチング素子からハーフブリッジ回路又はブリッジ回路を構成する。

本発明の電源回路は電力増幅器であり、スイッチング回路を通じて電源回路の出力を効率よく信号電力出力に変換する。電源回路はそのための直流電流を提供する。

スイッチング回路から出力された一列のスイッチング波形は、信号スペクトルだけでなく、周波数は信号周波数を遥か上回るスイッチングスペクトルも含む。このようなスイッチングスペクトルは無用であるので、ローパスフィルタ回路でフィルタリングし、信号スペクトルだけを出力する。

本発明のフィルタ回路として、最大平坦ローパスフィルタ回路や、チェビシェフ型フィルタや、楕円フィルタなどを用いることができる。

積分回路はスイッチング回路の出力端子でサンプリングし、フィードバック比較信号を取得する。当該フィードバック比較信号は、パルス面積が平均された出力信号と、スイッチング信号と一致するパルスシーケンスと重畳して得られる。該フィードバック信号はフィードバック回路により出力され、ダブルリミット遅延比較回路に入力され、入力信号＋Δ又は入力信号−Δと比較される。

以上の実施例において、＋Δと−Δが対称することとし、パルス面積の平均値が正確に信号を表すことができ、ゆえに、容易にひずみを０．１％程度に抑えることができる。

また、以上の実施例において、ノイズ分布が広く、平均振幅が低いので、PWMディジタル電力増幅器のように常に周波数ノイズが発生することはない。

パルス幅変調方式を用いたディジタル電力増幅方法の原理を示す図である。パルス幅変調方式を用いたディジタル電力増幅方法におけるひずみの原因を示す図である。本発明の第１の実施例に係るパルス面積変調方式を用いたディジタル電力増幅装置の構成を示すブロック図である。ダブルリミット遅延比較回路の動作状態を示す模式図である。本発明の第２の実施例に係るパルス面積変調方式を用いたディジタル電力増幅装置の構成を示すブロック図である。本発明の第３の実施例に係るパルス面積変調方式を用いたディジタル電力増幅装置の構成を示すブロック図である。

符号の説明

１フロントエンド回路
２ダブルリミット遅延比較回路
３駆動回路
４スイッチング回路
５電源
６フィルタ回路
７積分回路
８フィードバック回路

Claims

入力信号が、フロントエンド回路、ダブルリミット遅延比較回路、駆動回路、スイッチング回路、及びフィルタ回路を経由した後に、増幅されたパワー出力へのパワー変換を制御するために用いられ、積分回路が、上記スイッチング回路の出力端子でサンプリングし、上記ダブルリミット遅延比較回路へフィードバック比較信号を出力するところのパルス面積変調を用いたディジタル電力処理方法であって、
前記フロントエンド回路は、前記入力信号を処理する工程と、
前記ダブルリミット遅延比較回路は、前記フロントエンド回路の出力信号と前記フィードバック比較信号とを比較し、前記フィードバック比較信号が所定の上限値より以上である場合、ローレベル信号を出力し、前記フィードバック比較信号が前記所定の上限値と異なる所定の下限値より以下である場合、ハイレベル信号を出力する工程と、
前記ダブルリミット遅延比較回路の出力に基づき、前記駆動回路を制御する工程と、
前記スイッチング回路は、前記駆動回路の出力に基づき、電源のパワー出力を増幅し、パルスシーケンスに変換する工程と、
前記フィルタ回路は、前記増幅されたパルスシーケンスをフィルタリングし、増幅されたパワー出力を出力する工程と、
前記積分回路は、前記スイッチング回路の出力端子でサンプリングし、前記フィードバック比較信号を取得するする工程と、
を有する、
パルス面積変調を用いたディジタル電力処理方法。
前記上限値と前記下限値は、前記入力信号S(t)±Δの上限と下限であり、
前記上限値は、S(t)＋Δであり、前記下限値は、S(t)−Δである、
請求項１に記載のパルス面積変調を用いたディジタル電力処理方法。
前記スイッチング回路の出力端子でサンプリングし、フィードバック回路を経由し前記サンプリングされた信号を前記フロントエンド回路の入力端子にフィードバックしてネガティブ・フィードバックを行う、
請求項１に記載のパルス面積変調を用いたディジタル電力処理方法。
前記フィルタ回路の出力端子でサンプリングし、フィードバック回路を経由し前記サンプリングされた信号を前記フロントエンド回路の入力端子にフィードバックしてネガティブ・フィードバックを行う、
請求項１に記載のパルス面積変調を用いたディジタル電力処理方法。
前記上限値と前記下限値の値は対称である、
請求項２に記載のパルス面積変調を用いたディジタル電力処理方法。
フロントエンド回路と、ダブルリミット遅延比較回路と、積分回路と、駆動回路と、スイッチング回路と、主電源回路と、フィルタ回路とを備えたパルス面積変調を用いたディジタル電力処理装置であって、
入力信号は前記フロントエンド回路の入力端子に入力され、
前記フロントエンド回路の出力端子は、前記ダブルリミット遅延比較回路の入力端子と接続され、
前記ダブルリミット遅延比較回路の出力端子は、前記駆動回路の入力端子と接続され、
前記駆動回路の出力端子は、前記スイッチング回路の入力端子と接続され、
前記スイッチング回路の出力は、前記フィルタ回路を経由し増幅され出力され、
前記積分回路の入力端子は、前記スイッチング回路の出力端子と接続され、
前記積分回路の出力は、前記ダブルリミット遅延比較回路と接続され、
前記主電源回路はパワー出力を前記スイッチング回路へ伝送し、前記スイッチング回路により信号スペクトルを有する、増幅されたパルスシーケンスに変換され、
前記増幅されたパルスシーケンスは、前記フィルタ回路においてフィルタリングされ出力され、
前記積分回路は前記スイッチング回路の出力端子でサンプリングし、パルス面積の平均の指示を提供するためのフィードバック比較信号を取得し、
前記フィードバック信号は、前記ダブルリミット遅延比較回路に入力される、
パルス面積変調を用いたディジタル電力処理装置。
前記ダブルリミット遅延比較回路は、パルス振幅が第一の所定値より以上である場合、ローレベル信号を出力し、前記第一の所定値と異なる第二の所定値より以下である場合、ハイレベル信号を出力する、
請求項６に記載のパルス面積変調を用いたディジタル電力処理装置。
フィードバック回路をさらに有し、
前記フィードバック回路の入力端子は、前記スイッチング回路の出力端子と接続され、
前記フィードバック回路の出力端子は、前記フロントエンド回路の入力端子と接続され、
前記フィードバック回路は、前記スイッチング回路の出力端子でサンプリングし、前記サンプリングされた信号を前記フロントエンド回路の入力端子にフィードバックする、
請求項６に記載のパルス面積変調を用いたディジタル電力処理装置。
フィードバック回路をさらに有し、
前記フィードバック回路の入力端子は、前記フィルタ回路の出力端子と接続され、前記フィードバック回路の出力端子は、前記フロントエンド回路の入力端子と接続され、
前記フィードバック回路は、前記フィルタ回路の出力端子でサンプリングし、前記サンプリングされた信号を前記フロントエンド回路の入力端子にフィードバックする、
請求項６に記載のパルス面積変調を用いたディジタル電力処理装置。