JP4260777B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、より特定的には、SOI(Silicon On Insulator )基板に高耐圧横型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)が形成された半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device in which a high breakdown voltage lateral MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is formed on an SOI (Silicon On Insulator) substrate and a manufacturing method thereof.
近年、IC回路と高耐圧素子とが複合化された半導体装置が、各種の用途に利用されている。特に、プラズマディスプレイの駆動回路に利用される半導体装置では、高耐圧横型MOSFETが採用されている。以下に、従来の高耐圧横型MOSFETの構造について図面を参照しながら詳細に説明する。 In recent years, a semiconductor device in which an IC circuit and a high breakdown voltage element are combined is used for various applications. In particular, a high breakdown voltage lateral MOSFET is employed in a semiconductor device used for a plasma display drive circuit. The structure of a conventional high breakdown voltage lateral MOSFET will be described in detail below with reference to the drawings.
図5は、SOI基板に形成された従来の高耐圧横型MOSFETの構成を示す断面図である。図5において、支持基板101は、横型MOSFETを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜102が形成されている。埋め込み酸化膜102の上には、SOI層103が形成されている。支持基板101およびSOI層103は、元々は個別のシリコン単結晶基板であるが、埋め込み酸化膜102を介して接合されることにより、1つの基板を構成する。以下、このような構成を有する基板を、SOI基板と称す。
FIG. 5 is a cross-sectional view showing a configuration of a conventional high breakdown voltage lateral MOSFET formed on an SOI substrate. In FIG. 5, a
ドレイン領域104は、比較的低濃度のN型不純物をSOI層103に注入することによって形成される。ボディ領域105は、P型不純物をSOI層103に注入することによって形成される。ソース領域106は、ボディ領域105に高濃度のN型不純物を注入することによって形成される。LOCOS(Local Oxidation of Silicon )酸化膜107は、SOI層103の主面に形成された素子分離膜であり、熱酸化法により形成された酸化膜である。ゲート酸化膜108は、ソース領域106とLOCOS酸化膜107との間におけるドレイン領域104およびボディ領域105上に形成された絶縁膜であり、LOCOS酸化膜107と接するように形成される。
The
ゲート電極109は、多結晶シリコン製の電極であり、ゲート酸化膜108上に形成される。層間絶縁膜110a、110bおよび110cは、ゲート電極109やLOCOS酸化膜107などを覆うようにSOI基板の主面に形成される。ソース電極111は、層間絶縁膜110aおよび110b上に形成された金属製の電極であり、その一部はソース領域106に接続される。ドレイン電極112は、層間絶縁膜110aおよび110c上に形成された金属製の電極であり、その一部はドレイン領域104に接続される。分離溝113は、隣接する素子を電気的に分離するための溝である。充填絶縁膜114は、分離溝113内を充填する絶縁膜である。
The
上記のように構成された高耐圧横型MOSFETでは、ソース電極111およびゲート電極109が接地された状態でドレイン電極112に高電圧が印加されると、ボディ領域105とドレイン領域104とのPN接合における電界が増加し、ボディ領域105よりも不純物濃度の低いドレイン領域104側に空乏層が広がる。このとき、ドレイン領域104に存在する固定電荷や、ドレイン領域104とLOCOS酸化膜107との界面に存在する界面電荷などの影響により、ドレイン領域104の主面では空乏層の広がりが抑制されるため、PN接合部に電界が集中してPN接合耐圧が劣化しやすくなる。
In the high breakdown voltage lateral MOSFET configured as described above, when a high voltage is applied to the
そこで、PN接合耐圧の向上を図るために、ゲート電極109およびソース電極111には、フィールドプレート構造が適用されている。フィールドプレート構造とは、ゲート電極109であれば、ドレイン領域104側の一端をLOCOS酸化膜107上まで延設してフィールドプレート部109aを設けた構造であり、ゲート電極109とフィールドプレート部109aとは、一体的に形成されている。また、ソース電極111であれば、ドレイン領域104側の一端をLOCOS酸化膜107上まで延設して、フィールドプレート部111aを設けた構造をフィールドプレート構造といい、ソース電極111とフィールドプレート部111aとは一体的に形成されている。
Therefore, a field plate structure is applied to the
このように、ゲート電極109およびソース電極111に対してフィールドプレート構造を適用することで、ドレイン領域104の主面における空乏層の広がりを助長して、PN接合部における電界の集中を緩和することができ、これにより、ボディ領域105とドレイン領域104とのPN接合耐圧を向上させることができる。このような効果を、以下、フィールドプレート効果と称す。
In this way, by applying the field plate structure to the
また、ソース電極111のフィールドプレート部111aを、ゲート電極109のフィールドプレート部109aよりもさらにドレイン領域方向(図5に示す矢印方向)に延設すれば、ゲート電極109のみでフィールドプレート部109を形成した場合、もしくは、支持基板101の主面方向から見たときに、フィールドプレート部109aをフィールドプレート部111aよりもドレイン領域方向に延設した場合に比べて、フィールドプレート効果を高めることができる。
Further, if the
図5において、破線a5は、ソース電極111のフィールドプレート部111a端下にある点Aを中心としたドレイン領域104中の等電位線を示し、破線b5は、ゲート電極109のフィールドプレート部109a端下にある点Bを中心としたドレイン領域104中の等電位線を示す。ソース電極111のフィールドプレート部111aを、ゲート電極109のフィールドプレート部109aよりもさらにドレイン領域方向に延設すれば、フィールドプレート部111a端下にある絶縁膜の膜厚、すなわち、LOCOS酸化膜107と層間絶縁膜110aとを合わせた膜厚は、ゲート電極109のフィールドプレート部109aの端下にある絶縁膜の膜厚、すなわち、LOCOS酸化膜107の膜厚よりも厚くなる。したがって、等電位線(破線b5)は、フィールドプレート部111aの側に引き寄せられ、曲率低下が防止される。これにより、ゲート電極109のフィールドプレート部109a端下にある点Bでの電界増加を抑制して、フィールドプレート効果をより向上させることができる。
In FIG. 5, a broken line a <b> 5 indicates an equipotential line in the
ただし、ドレイン電極112にさらなる高電圧が印加されると、ソース電極111のフィールドプレート部111a端下にある点Aの電界が急増する。このような場合には、図6に示すように、フィールドプレート部111aの端下における絶縁膜の膜厚、特に、層間絶縁膜110aの膜厚d1を厚くすることで、点Aでの電界増加を抑制できる(例えば、特許文献1参照)。
However, when a further high voltage is applied to the
これは、層間絶縁膜110aの膜厚d1を厚くすることで、ドレイン領域104中の空乏層境界からソース電極111までの間隔が大きくなり、点Aを中心としたドレイン領域中の等電位線(破線a6)の曲率が増加して、電界集中の緩和効果が得られるためである。また、電界は、層間絶縁膜110a、LOCOS酸化膜107、およびドレイン領域104で負担されることから、ソース電極111のフィールドプレート111aの端下にある、シリコンよりも比誘電率の低い酸化膜などで構成された層間絶縁膜110aおよびLOCOS酸化膜107の膜厚を厚くすることにより、ドレイン領域104中での電界の負担を少なくすることができるためでもある。
This is because by increasing the thickness d1 of the
また、図6において、等電位線(破線b6)は、ソース電極111のフィールドプレート効果によりソース電極111のフィールドプレート部111a側に引き寄せられるため、ゲート電極109のみでフィールドプレート部109aを形成した場合よりも、点Bを中心としたドレイン領域中の等電位線(破線b6)の曲率低下を防止する効果が得られ、点Bで示されるゲート電極109端部下における電界の増加を抑制することができる。さらに、層間絶縁膜110aの膜厚d1を厚くすると、ゲート電極109とソース電極111との間の容量が低減するため、スイッチング速度の向上を図る効果も得られる。
In FIG. 6, the equipotential line (broken line b <b> 6) is drawn to the
また、特許文献1には、ボディ領域105とドレイン領域104とのPN接合耐圧をさらに向上させるために、図6に示す半導体装置の構成に加えて、ソース電極111のフィールドプレート部111aの端下に部分的に絶縁体プレート(図示せず)を設けて、PN接合耐圧の向上を図る手法も提案されている。
しかしながら、図6に示すように、フィールドプレート部111aの端下における層間絶縁膜110aの厚みd1を厚くする方法では、必然的に、ゲート電極109のフィールドプレート部109a端上方に形成された層間絶縁膜110aの厚みd2も厚くなる。これにより、ソース電極111によるフィールドプレート効果は少なくなり、破線b6で示される等電位線は、ゲート電極109によるフィールドプレート効果に大きく依存するようになる。また、ゲート電極109のフィールドプレート部109a端下にある絶縁膜、すなわちLOCOS酸化膜107の膜厚は薄いため、点Bでの電界が急増する。
However, as shown in FIG. 6, in the method of increasing the thickness d1 of the
図7は、図5および図6に示す高耐圧横型MOSFETの電界分布を、2次元シミュレーションにて解析した結果を示す。図7において、グラフの縦軸は電界(V/cm)を示し、横軸は電界の測定位置を示すものであり、横軸のAおよびBは、図5および図6における点Aおよび点Bをそれぞれ示す。また、図7において、破線は、図5に示す高耐圧横型MOSFETにおいて、層間絶縁膜110aの膜厚が1.0μmであるときの解析結果を示し、実線は、図6に示す高耐圧横型MOSFETにおいて、層間絶縁膜110aの膜厚が2.0μmであるときの解析結果を示す。
FIG. 7 shows the result of analyzing the electric field distribution of the high breakdown voltage lateral MOSFET shown in FIGS. 5 and 6 by a two-dimensional simulation. In FIG. 7, the vertical axis of the graph represents the electric field (V / cm), the horizontal axis represents the measurement position of the electric field, and A and B on the horizontal axis represent points A and B in FIGS. 5 and 6. Respectively. In FIG. 7, the broken line indicates the analysis result when the film thickness of the
図7に示す解析結果から、層間絶縁膜110aの膜厚を厚くすると、ソース電極111のフィールドプレート部111a端下における点Aでの電界増加を抑制できるものの、ゲート電極109のフィールドプレート部109a端下における点Bでの電界が増加することが明らかである。このことから、層間絶縁膜110aの膜厚が、ある一定の膜厚以下においては、層間絶縁膜110aの膜厚を厚くすることでPN接合耐圧の向上を図ることができるが、層間絶縁膜110aの膜厚がある一定の膜厚以上になると、PN接合耐圧は劣化する傾向にあることがわかる。したがって、層間絶縁膜110aの膜厚を調整するだけでは、さらなるPN接合耐圧の向上を図ることはできないという問題がある。
From the analysis result shown in FIG. 7, if the interlayer
また、特許文献1に記載のように、ソース電極111のフィールドプレート111aの端下に絶縁体プレートを形成する場合には、新たに絶縁膜を堆積する工程が必要になるため、加工費が増加するという問題を有する。さらに、このような絶縁体プレートを設けても、ゲート電極109とソース電極111と間の絶縁膜の膜厚は変わらないため、ゲート電極109とソース電極111と間の容量低減によるスイッチング速度の向上効果は得られない。
Further, as described in
それ故に、本発明は、PN接合耐圧の向上が図れるとともに、スイッチング速度を高めることができる半導体装置およびその製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a semiconductor device that can improve the PN junction breakdown voltage and increase the switching speed, and a method for manufacturing the same.
上記課題を解決する発明は、半導体装置に向けられており、この半導体装置は、支持基板上に埋め込み酸化膜を介して形成されたSOI層、SOI層の主面に選択的に形成された第1導電型のボディ領域、ボディ領域の主面に形成された第2導電型のソース領域、ボディ領域と隣接するようにSOI層の主面に形成された第2導電型のドレイン領域、ドレイン領域上に形成された素子分離膜、ソース領域と素子分離膜との間におけるSOI層の主面に形成されたゲート酸化膜、ゲート酸化膜上に形成され、一端が素子分離膜の上まで延設されたゲート電極、ゲート電極および素子分離膜を覆う絶縁膜、絶縁膜上に形成され、ソース領域と接続されるとともに、一端がゲート電極よりもさらにドレイン領域の方向に延設されたソース電極、および、ドレイン領域と接続されたドレイン電極を備える。ここで、絶縁膜は、支持基板の主面方向から見たときに、素子分離膜上に延設されたゲート電極上であって、ゲート電極のドレイン領域側端部からボディ領域側へかけての端部領域における膜厚が、ソース電極のドレイン領域側端部下における絶縁膜の膜厚およびゲート電極のボディ領域側端部上における膜厚よりも薄くなるように形成されている。 An invention for solving the above-described problems is directed to a semiconductor device, and the semiconductor device is an SOI layer formed on a supporting substrate through a buried oxide film, and is selectively formed on a main surface of the SOI layer. A first conductivity type body region; a second conductivity type source region formed on the main surface of the body region; a second conductivity type drain region formed on the main surface of the SOI layer so as to be adjacent to the body region; and a drain region The device isolation film formed above, the gate oxide film formed on the main surface of the SOI layer between the source region and the device isolation film, formed on the gate oxide film, one end extending over the device isolation film A gate electrode, an insulating film covering the gate electrode and the element isolation film, a source electrode formed on the insulating film, connected to the source region and having one end extending further in the direction of the drain region than the gate electrode, And Comprises a drain electrode connected to the drain region. Here, the insulating film is on the gate electrode extended on the element isolation film when viewed from the main surface direction of the support substrate, from the drain region side end of the gate electrode to the body region side. Is formed so that the film thickness in the end region is thinner than the film thickness of the insulating film under the drain region side end of the source electrode and the film thickness on the body region side end of the gate electrode.
このように、ゲート電極の端部領域上に形成される絶縁膜の厚みを他の部分よりも薄くすることで、素子分離膜上に延設されたソース電極端部下での耐圧を高めながら、素子分離膜上に延設されたゲート電極端部下での耐圧も高めることができる。また、ゲート電極とソース電極との間の容量を低減して、スイッチング速度を高めることができる。 In this way, by making the thickness of the insulating film formed on the end region of the gate electrode thinner than other portions, while increasing the breakdown voltage under the end portion of the source electrode extended on the element isolation film, The breakdown voltage under the end of the gate electrode extending on the element isolation film can also be increased. In addition, the switching speed can be increased by reducing the capacitance between the gate electrode and the source electrode.
上記のような厚みを有する絶縁膜とするためには、絶縁膜を、ゲート電極上および素子分離膜上に形成される第1の絶縁膜と、第1の絶縁膜を覆う第2の絶縁膜とで構成し、ゲート電極上に形成された第1の絶縁膜のドレイン領域側端部は、支持基板の主面方向から見たときに、ゲート電極のドレイン領域側端部とは重ならない位置にあるようにすることが好ましい。これにより、ゲート電極の端部領域上における絶縁膜の膜厚のみを薄くしつつ、PN接合耐圧およびスイッチング速度に関与する絶縁膜の膜厚を厚くすることができる。 In order to obtain the insulating film having the thickness as described above, the insulating film includes a first insulating film formed on the gate electrode and the element isolation film, and a second insulating film covering the first insulating film. The drain region side end of the first insulating film formed on the gate electrode does not overlap with the drain region side end of the gate electrode when viewed from the main surface direction of the support substrate. It is preferable to be in the state. Thereby, it is possible to increase the thickness of the insulating film related to the PN junction breakdown voltage and the switching speed while reducing only the thickness of the insulating film on the end region of the gate electrode.
また、支持基板の主面方向から見たときに、ゲート電極のドレイン領域側端部と、素子分離膜上に形成された第1の絶縁膜のボディ領域側端部との離間距離は、第2の絶縁膜が有する膜厚の2倍よりも大きいと、より一層、PN接合耐圧を高められるとともに、スイッチング速度を高めることができる。また、SOI層には、埋め込み酸化膜に達する分離溝がさらに形成されていても良く、この分離溝は、第1の充填膜によって充填されることが好ましい。
When viewed from the main surface direction of the support substrate, the separation distance between the drain region side end of the gate electrode and the body region side end of the first insulating film formed on the element isolation film is When it is larger than twice the film thickness of the insulating
また、本発明は、以下の工程からなる半導体装置の製造方法にも向けられている。すなわち、まず、支持基板上に埋め込み酸化膜を介して形成されたSOI層の主面に、選択的に第1導電型のボディ領域を形成する。次に、ボディ領域の主面に第2導電型のソース領域を形成する。次に、SOI層の主面にボディ領域と隣接する第2導電型のドレイン領域を形成する。次に、ドレイン領域上に素子分離膜を形成する。次に、ソース領域と素子分離膜との間におけるSOI層の主面にゲート酸化膜を形成する。次に、ゲート酸化膜上に、一端が素子分離膜上まで延設されたゲート電極を形成する。次に、ゲート電極および素子分離膜を覆う絶縁膜を形成する。次に、絶縁膜上に、ソース領域と接続するとともに、一端がゲート電極よりもさらにドレイン領域の方向に延設されたソース電極を形成する。次に、ドレイン領域と接続されたドレイン電極を形成する。そして、絶縁膜を形成する工程では、支持基板の主面方向から見たときに、素子分離膜上に延設されたゲート電極上であって、このゲート電極のドレイン領域側端部からボディ領域側へかけての端部領域における絶縁膜の膜厚が、ソース電極のドレイン領域側端部下における膜厚およびゲート電極のボディ領域側端部上における膜厚よりも薄くなるように形成する。 The present invention is also directed to a method for manufacturing a semiconductor device comprising the following steps. That is, first, a first conductivity type body region is selectively formed on the main surface of the SOI layer formed on the support substrate via the buried oxide film. Next, a second conductivity type source region is formed on the main surface of the body region. Next, a drain region of the second conductivity type adjacent to the body region is formed on the main surface of the SOI layer. Next, an element isolation film is formed on the drain region. Next, a gate oxide film is formed on the main surface of the SOI layer between the source region and the element isolation film. Next, a gate electrode having one end extending to the element isolation film is formed on the gate oxide film. Next, an insulating film that covers the gate electrode and the element isolation film is formed. Next, a source electrode connected to the source region and having one end extending further in the direction of the drain region than the gate electrode is formed on the insulating film. Next, a drain electrode connected to the drain region is formed. Then, in the step of forming the insulating film, when viewed from the main surface direction of the support substrate, on the gate electrode extending on the element isolation film, the body region extends from the drain region side end of the gate electrode. The insulating film is formed so that the thickness of the insulating film in the end region toward the side is smaller than the thickness of the source electrode below the end of the drain region and the thickness of the gate electrode on the end of the body region.
具体的には、絶縁膜を形成する工程では、まず、ゲート電極および素子分離膜を覆う第1の絶縁膜を形成する。次に、端部領域を覆う第1の絶縁膜を選択的にエッチング処理することにより、支持基板の主面方向から見たときに、ゲート電極上に形成された第1の絶縁膜のドレイン領域側端部と、このゲート電極のドレイン領域側端部とが重ならない位置にあるようにする。次に、第1の絶縁膜および素子分離膜を覆う第2の絶縁膜を形成する。 Specifically, in the step of forming the insulating film, first, a first insulating film that covers the gate electrode and the element isolation film is formed. Next, by selectively etching the first insulating film covering the end region, the drain region of the first insulating film formed on the gate electrode when viewed from the main surface direction of the support substrate The side end and the drain region side end of the gate electrode are positioned so as not to overlap. Next, a second insulating film that covers the first insulating film and the element isolation film is formed.
また、エッチング処理する工程では、端部領域に加えて、この端部領域に隣接する素子分離膜上に形成された第1の絶縁膜の少なくとも一部をエッチング処理することにより、支持基板の主面方向から見たときに、ゲート電極のドレイン領域側端部と、素子分離膜上に形成された第1の絶縁膜のボディ領域側端部とを、第2の絶縁膜が有する膜厚の2倍よりも大きく離間させることが好ましい。 In addition, in the etching process, in addition to the end region, at least a part of the first insulating film formed on the element isolation film adjacent to the end region is etched, so that the main substrate of the support substrate is etched. When viewed from the surface direction, the second insulating film has a thickness that the drain region side end portion of the gate electrode and the body region side end portion of the first insulating film formed on the element isolation film have. It is preferable that the distance is larger than twice.
また、絶縁膜を形成するに先立って、SOI層の主面から埋め込み酸化膜まで達する分離溝を形成しても良い。そして、第1の絶縁膜を形成するときに、この第1の絶縁膜を、分離溝内を充填するとともに、ゲート電極および素子分離膜を覆うように形成する。このように、分離溝を充填する絶縁膜として第1の絶縁膜を利用することで、上記従来例のように工程数を増やす必要がなくなるため、工程の追加による加工費の増加を防ぐことができる。 Prior to forming the insulating film, an isolation groove extending from the main surface of the SOI layer to the buried oxide film may be formed. Then, when forming the first insulating film, the first insulating film is formed so as to fill the inside of the isolation trench and cover the gate electrode and the element isolation film. In this way, by using the first insulating film as the insulating film filling the isolation trench, it is not necessary to increase the number of processes as in the above-described conventional example, so that it is possible to prevent an increase in processing costs due to the addition of processes. it can.
以上のように本発明によれば、ゲート電極の端部領域上にある絶縁膜の厚みを厚くすることなく、ソース電極のフィールドプレート部端下およびゲート電極のボディ領域側端部上の絶縁膜の厚みを厚くできるため、ボディ領域とドレイン領域とのPN接合耐圧の向上が図れる。また、端部領域を除く、ゲート電極とソース電極との間の絶縁膜の膜厚を厚くできるため、ゲート電極とソース電極との間の容量を低減して、スイッチング速度を高めることもできる。 As described above, according to the present invention, without increasing the thickness of the insulating film on the end region of the gate electrode, the insulating film on the lower end of the field plate portion of the source electrode and on the end portion on the body region side of the gate electrode. Therefore, the PN junction breakdown voltage between the body region and the drain region can be improved. In addition, since the thickness of the insulating film between the gate electrode and the source electrode excluding the end region can be increased, the capacitance between the gate electrode and the source electrode can be reduced and the switching speed can be increased.
以下に、本実施形態に係る半導体装置およびその製造方法について、Nチャンネル高耐圧横型MOSFETを例に挙げ、具体的に説明する。図1は、本実施形態に係る半導体装置の構成を示す断面図である。図1に示す半導体装置は、支持基板101、埋め込み酸化膜102、SOI層103、ドレイン領域104、ボディ領域105、ソース領域106、LOCOS酸化膜107、ゲート酸化膜108、ゲート電極109、層間絶縁膜110a、110bおよび11c、ソース電極111、ドレイン電極112、分離溝113、並びに充填絶縁膜114a、114b、114c、および114dを備える。
Hereinafter, the semiconductor device and the manufacturing method thereof according to the present embodiment will be specifically described by taking an N-channel high breakdown voltage lateral MOSFET as an example. FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the present embodiment. 1 includes a
図1に示す半導体装置は、SOI基板の上に形成されている。SOI基板は、上述のように、元々は個別のシリコン単結晶基板であった支持基板101およびSOI層103を、1〜2μm程度の厚みを有する埋め込み酸化膜102を介して接合することにより構成される。このようなSOI基板では、SOI層103は、主面から3〜5μm程度の厚みが研磨され、平坦化処理が施されている。
The semiconductor device shown in FIG. 1 is formed on an SOI substrate. As described above, the SOI substrate is formed by bonding the
SOI層103には、ドレイン領域104、ボディ領域105、およびソース領域106が形成されている。ドレイン領域104は、比較的低濃度のN型不純物によって形成された不純物領域であり、ボディ領域105は、P型不純物によって形成された不純物領域であり、ドレイン領域104とボディ領域105とは、隣接するように形成されている。ソース領域106は、高濃度のN型不純物をボディ領域105に注入することによって形成された不純物領域である。
In the
素子分離膜としてのLOCOS酸化膜107は、隣接する素子間を分離するための酸化膜であり、熱酸化法によってSOI層103の主面に形成される。LOCOS酸化膜107の膜厚は、200〜600nmである。ゲート酸化膜108は、チャンネルとなるべき領域に形成された絶縁膜であり、熱酸化法によりLOCOS酸化膜107と接するように形成される。分離溝113は、隣接する素子を電気的に分離するための溝であり、ボディ領域105の一部に、SOI層103の主面から埋め込み酸化膜102に達するように形成される。ドレイン電極112は、金属製の電極であり、その一部はドレイン領域104に接続される。
The
ゲート電極109は、ドレイン領域104およびボディ領域105上にゲート酸化膜108を介して形成された多結晶シリコン製の電極であり、ソース電極111は、その一部がソース領域106に接続されるように形成された金属製の電極である。本実施形態においては、PN接合耐圧の向上を図るために、ゲート電極109およびソース電極111にフィールドプレート構造が適用されている。すなわち、ゲート電極109には、ドレイン領域104側の一端をLOCOS酸化膜107の上まで延設したフィールドプレート部109aが設けられており、ゲート電極109とフィールドプレート部109aとは、一体的に形成されている。また、ソース電極111には、ドレイン領域104側の一端をLOCOS酸化膜107の上まで延設したフィールドプレート部111aが設けられており、ソース電極111とフィールドプレート部111aとは一体的に形成されている。また、ソース電極111のフィールドプレート部111aは、PN接合耐圧をさらに高めるために、ゲート電極109のフィールドプレート部109aよりも、ドレイン領域方向(図1に示す矢印方向であって、ドレイン電極112に近づく方向)に延設されている。
The
ここで、本実施形態の特徴部分である、絶縁膜、特に、ゲート電極109とソース電極111との間に形成される絶縁膜について詳細に説明する。ゲート電極109およびソース電極111の間に形成される絶縁膜として、本実施形態では、第1の絶縁膜と第2の絶縁膜とからなる絶縁膜を例に挙げて説明する。第1の絶縁膜は、ゲート電極109上およびLOCOS酸化膜107上に形成されるものであるが、本実施形態においては、上記した分離溝113内を充填するための充填絶縁膜114a、114b、114c、および114dを第1の絶縁膜として利用する。すなわち、充填絶縁膜114a、114b、114c、および114dは、分離溝113を充填するとともに、SOI層103、ゲート電極109、およびLOCOS酸化膜107の各部を選択的に覆うように形成され、例えば、TEOS(Tetra Ethyl Ortho Silicate )膜により、300nm〜1000nm程度の膜厚となるように形成される。
Here, an insulating film, which is a characteristic part of the present embodiment, in particular, an insulating film formed between the
第2の絶縁膜は、第1の絶縁膜を覆うものであり、ここでは、層間絶縁膜110a、110b、および110cを例に挙げて説明する。層間絶縁膜110a、110b、および110cは、充填絶縁膜114a、114b、114c、および114dを覆うとともに、SOI層103、ゲート電極109、およびLOCOS酸化膜107の各部を選択的に覆うように形成される。層間絶縁膜110a、110b、および110cの膜厚は、ゲート電極109とソース電極111との間での絶縁耐圧を確保する膜厚であれば良く、例えば、300nm〜1000nm程度に形成される。
The second insulating film covers the first insulating film. Here, the
上記した第1および第2の絶縁膜は、支持基板101の主面方向から見たときに、LOCOS酸化膜107に延設されたゲート電極109上であって、ゲート電極109のドレイン領域側端部からボディ領域105側へかけての領域(以下、端部領域Tと称す)における膜厚D1が、ソース電極111のフィールドプレート部111a端下における絶縁膜の膜厚D2並びにゲート電極109のボディ領域105側端部上における絶縁膜の膜厚D3よりも薄くなるように形成される。換言すれば、端部領域Tとは、ゲート電極109のフィールドプレート部109a上であって、このフィールドプレート部109の端部からボディ領域105側へかけての少なくとも一部の領域である。
The first and second insulating films described above are on the
上記のように、ゲート電極109の端部領域Tにおいては、絶縁膜として層間絶縁膜110aのみを設けることで、ゲート電極109のフィールドプレート部109a端下(点B)における電界緩和を図っている。また、ソース電極111のフィールドプレート部111a端下には、絶縁膜として充填絶縁膜114aと層間絶縁膜110aとを設けて、膜厚D2を膜厚D1よりも厚くして、点Aにおける電界緩和を図っている。このような構成により、フィールドプレート効果に加えて、さらなるPN接合耐圧の向上が図れる。
As described above, in the end region T of the
さらに、ゲート電極109のボディ領域105側端部上には、絶縁膜として充填絶縁膜114aと層間絶縁膜110aとを設けて絶縁膜の膜厚D3を厚くすることで、ゲート電極109とソース電極111との間の容量が低減でき、スイッチング速度を高めることができる。
Further, a filling insulating
また、本実施形態に係る半導体装置においては、支持基板101の主面方向から見たときに、LOCOS酸化膜107上に形成された充填絶縁膜114cのゲート電極109側端部と、ゲート電極109のフィールドプレート部109a端部との離間距離Pは、できるだけ大きいことが好ましく、具体的には、層間絶縁膜110aの膜厚の2倍よりも大きいことが好ましい。このような離間距離Pを設けることで、ソース電極111と充填絶縁膜114cとの間に膜厚を厚くすることなく層間絶縁膜110aを形成でき、フィールドプレート部109a端下方(点B)における電界緩和効果が得られ、PN接合耐圧のさらなる向上が図れる。
Further, in the semiconductor device according to the present embodiment, when viewed from the main surface direction of the
以上のような構成を有する横型MOSFETの製造方法について、図2(a)〜(d)を用いて説明する。図2(a)〜(d)は、図1に示す横型MOSFETを製造する過程における各段階での半導体基板およびその上面の断面図である。図2(a)は、SOI基板の主面に、ゲート絶縁膜108、ゲート電極109、およびLOCOS酸化膜107を形成した状態を示す。このような状態のSOI基板を得るためには、まず、SOI層103の主面に、ボロンなどのP型不純物をイオン注入法にて選択的に導入し、1000℃〜1200℃程度の高温にて加熱する。これにより、注入された不純物が拡散して、SOI層103にはボディ領域105が形成される。
A method for manufacturing a lateral MOSFET having the above-described configuration will be described with reference to FIGS. 2A to 2D are cross-sectional views of the semiconductor substrate and its upper surface at each stage in the process of manufacturing the lateral MOSFET shown in FIG. FIG. 2A shows a state in which the
次に、ボディ領域105の主面に、N型不純物であるリンおよび砒素をイオン注入法にて選択的に導入し、900℃程度の高温でアニール処理する。これにより、ボディ領域105には、高濃度のN型不純物領域であるソース領域106が形成される。また、SOI層103の主面に、N型不純物であるリンをイオン注入法により選択的に導入し、1000℃〜1200℃の高温に加熱して、注入された不純物をボディ領域105に隣接するように拡散させることにより、SOI層103にはドレイン領域104が形成される。
Next, phosphorus and arsenic, which are N-type impurities, are selectively introduced into the main surface of the
次に、ドレイン領域104の主面に、熱酸化法によりLOCOS酸化膜107を形成する。また、ドレイン領域104およびボディ領域105におけるチャンネル領域となる領域上に、熱酸化法によりゲート酸化膜108を形成する。ゲート酸化膜108の上には、多結晶シリコンにて形成されたゲート電極109を形成する。ここで、ゲート電極109は、ドレイン領域104側の一端をLOCOS酸化膜107上まで延設して、フィールドプレート部109aを同時に形成する。
Next, a
図2(b)は、SOI基板の主面を充填絶縁膜114で覆った様子を示す。このような状態のSOI基板を得るためには、まず、隣接する素子間を分離するように、素子の周辺部において、SOI層103主面から埋め込み酸化膜102に達するまでRIE(Reactive Ion Etching )を施し、分離溝113を形成する。次に、CVD(Chemical Vapor Deposition)法により、TEOS膜などの充填絶縁膜114を、分離溝113を充填するとともに、SOI基板の全面を覆うように形成する。充填絶縁膜114の厚みは、分離溝113内では1000nm程度であり、それ以外の場所では300nm程度である。
FIG. 2B shows a state where the main surface of the SOI substrate is covered with the filling insulating
図2(c)は、充填絶縁膜114を所望の形状にパターン形成した様子を示す。このような状態のSOI基板を得るためには、まず、充填絶縁膜114の上にレジストを塗布してレジスト膜(図示せず)を形成する。このレジスト膜に露光・現像を行って、所望の形状にパターニングされたレジストパターンを形成する。そして、このレジストパターンをマスクとして、充填絶縁膜114をRIEまたはフッ化水素溶液を用いたエッチング処理によりエッチングすることにより、所望の形状にパターン形成された充填絶縁膜114a、114b、114c、および114dが形成される。なお、レジストパターンは、アッシング処理などにより除去される。
FIG. 2C shows a state in which the filling insulating
ここで、充填絶縁膜114をパターン形成するときには、充填絶縁膜114cのゲート電極109側端部と、ゲート電極109のフィールドプレート部109aとの離間距離Pを、できるだけ大きく、具体的には、後述する層間絶縁膜110aの膜厚の2倍よりも大きく形成することが好ましい。これは、以下の理由による。離間距離Pが設けられた部分のLOCOS酸化膜107上には、ゲート電極109のフィールドプレート部109a端と、充填絶縁膜114cのゲート電極109側端部との両方から膜材料が堆積されて層間絶縁膜110aが形成される。したがって、離間距離Pがあまりに小さい場合には、ゲート電極109と充填絶縁膜114cの両側から堆積された膜材料同士が接触して、LOCOS酸化膜107上には膜厚の厚い層間絶縁膜110aが形成される。これにより、フィールドプレート部109aの端下(点B)における電界緩和効果が低減されるため、離間距離Pは、できるだけ大きくとることが好ましい。
Here, when patterning the filling insulating
図2(d)は、本実施形態に係る横型MOSFETが形成された様子を示す。このような状態の半導体装置を得るためには、まず、CVD法により、基板の全面にBPSG(Boron Phosphorous Silicate Glass )膜を成膜する。次に、BPSG膜に高温でアニール処理を行うことにより層間絶縁膜110a、110b、および110cを形成する。ここで、充填絶縁膜114a、114b、114c、および114dの上に形成される層間絶縁膜110a、110b、および110c端部は、カバレージを確保するためにテーパ形状とすることが好ましい。
FIG. 2D shows a state in which the lateral MOSFET according to this embodiment is formed. In order to obtain the semiconductor device in such a state, first, a BPSG (Boron Phosphorous Silicate Glass) film is formed on the entire surface of the substrate by the CVD method. Next, the
次に、層間絶縁膜110a、110b、および110cの上に、ソース電極111およびドレイン電極112を形成する。ソース電極111は、ソース領域106の一部と接続されるとともに、LOCOS酸化膜107上においてゲート電極109よりもさらにドレイン領域方向に延設される。ドレイン電極112は、ドレイン領域104と接続するように形成される。
Next, the
以上のように、本実施形態に係る半導体装置の製造方法によると、ゲート電極109とソース電極111との間における絶縁膜の厚みを調整するために、第1の絶縁膜として、分離溝113を充填する充填絶縁膜114を用いることで、上記従来例で説明した特許文献1に記載のように、絶縁膜を新たに堆積によって形成する必要がなくなり、製造コストの低減が図れる。また、第1の絶縁膜をエッチング処理により所望の形状にパターニングするという簡易な工程で、ゲート電極109とソース電極111との間における絶縁膜の厚みを、容易に所望の厚みとすることができる。
As described above, according to the method for manufacturing a semiconductor device according to the present embodiment, in order to adjust the thickness of the insulating film between the
上記のように構成された本実施形態に係る高耐圧横型MOSFETと、図6に示す従来の高耐圧横型MOSFETとを用いて、層間絶縁膜110a、110b、および110cの膜厚が2.0μmであるときの電界分布を、2次元シミュレーションにより解析した。得られた解析結果を図3に示す。図3において、縦軸は電界(V/cm)を示し、横軸は電界の測定位置を示す。また、横軸のAおよびBは、図1および図6における点Aおよび点Bをそれぞれ示す。また、図3において、破線は、図1に示す本実施形態の高耐圧横型MOSFETの電界分布を示し、実線は、図6に示す高耐圧横型MOSFETの電界分布を示す。
Using the high breakdown voltage lateral MOSFET according to the present embodiment configured as described above and the conventional high breakdown voltage lateral MOSFET shown in FIG. 6, the
図3に示す解析結果から明らかなように、本実施形態に係る高耐圧横型MOSFETは、従来構造のものと比べて、ゲート電極109のフィールドプレート部109aの端下(点B)における電界緩和効果が得られる。
As is clear from the analysis results shown in FIG. 3, the high breakdown voltage lateral MOSFET according to the present embodiment has an electric field relaxation effect below the end of the
また、上記のように構成された本実施形態に係る高耐圧横型MOSFETと、図5および図6に示す従来の高耐圧横型MOSFETとを用いて、層間絶縁膜110a、110b、および110cの膜厚を0.5μmから2.0μmまで変化させたときのPN接合耐圧について調べた。なお、従来の高耐圧横型MOSFETとしては、層間絶縁膜110a、110b、および110cの膜厚が0.5μmから1.5μmまでのものについては図5に示す高耐圧横型MOSFETを用い、層間絶縁膜110a、110b、および110cの膜厚が2.0μmのものについては図6に示す高耐圧横型MOSFETを用いた。得られた測定結果を図4に示す。
Further, using the high breakdown voltage lateral MOSFET according to the present embodiment configured as described above and the conventional high breakdown voltage lateral MOSFET shown in FIGS. 5 and 6, the film thickness of the interlayer insulating
図4において、グラフの縦軸はPN接合耐圧(V)を示し、横軸は層間絶縁膜110a、110b、および110cの膜厚(μm)を示す。また、図4において、黒丸は、図1に示す本実施形態の高耐圧横型MOSFETのPN接合耐圧を示し、白丸は、図5および図6に示す高耐圧横型MOSFETのPN接合耐圧を示す。図4に示す測定結果から、本実施形態に係る高耐圧横型MOSFETは、従来構造のものと比べて、PN接合耐圧の向上効果が得られることが明らかであり、特に、層間絶縁膜110a、110b、および110cの膜厚が厚くなったときにその傾向が顕著であることが分かる。
In FIG. 4, the vertical axis of the graph indicates the PN junction breakdown voltage (V), and the horizontal axis indicates the film thickness (μm) of the interlayer insulating
なお、上記説明では、ゲート電極109とソース電極111との間に形成される絶縁膜として、第1の絶縁膜としての充填絶縁膜114aと、第2の絶縁膜としての層間絶縁膜110aとを例に挙げて説明したが、本発明はこれに限定されるものではなく、ゲート電極109の端部領域T上における膜厚が、ソース電極111のフィールドプレート部111a端下における膜厚およびゲート電極109のボディ領域側端部上における膜厚よりも薄くなるように構成されていれば、絶縁膜は単層構造であっても良く、あるいは3層以上の積層構造であっても良い。また、上記説明では、絶縁膜としてLOCOS酸化膜107は含まれていないが、LOCOS酸化膜107の膜厚を厚くすることによっても、上記従来例と同様に、PN接合耐圧のさらなる向上を図ることができる。
In the above description, as the insulating film formed between the
また、上記説明では、分離溝113が形成された半導体装置を例に挙げて説明したが、分離溝113の形成されていない半導体装置についても適用可能である。ただし、分離溝113が形成される半導体装置について、分離溝113内を充填する充填絶縁膜を第1の絶縁膜として利用すれば、工程数を増やすことなく容易に所望の厚みの絶縁膜を形成できるため好ましい。
In the above description, the semiconductor device in which the
さらに、上記説明では、Nチャンネル横型MOSFETを例に挙げて説明したが、本発明はこれに限定されるものではなく、Pチャンネル横型MOSFETにも適用でき、さらに、横型ダイオードや横型IGBT(Insulated Gate Bipolar Transistor)などの高耐圧素子とTC回路とを複合化した半導体装置にも適用できる。 Furthermore, in the above description, an N-channel lateral MOSFET has been described as an example. However, the present invention is not limited to this, and can be applied to a P-channel lateral MOSFET. Further, a lateral diode or a lateral IGBT (Insulated Gate) is applicable. The present invention can also be applied to a semiconductor device in which a high voltage element such as a bipolar transistor) and a TC circuit are combined.
本発明にかかる半導体装置および半導体装置の製造方法は、IC回路と高耐圧素子の複合化された半導体装置などに有用である。 The semiconductor device and the method of manufacturing the semiconductor device according to the present invention are useful for a semiconductor device in which an IC circuit and a high voltage element are combined.
101 支持基板
102 埋め込み酸化膜
103 SOI層
104 ドレイン領域
105 ボディ領域
106 ソース領域
107 LOCOS酸化膜
108 ゲート酸化膜
109 ゲート電極
109a フィールドプレート部
110a、110b、110c 層間絶縁膜
111 ソース電極
111a フィールドプレート部
112 ドレイン電極
113 分離溝
114、114a、114b、114c、114d 充填絶縁膜
Claims (8)
前記SOI層の主面に選択的に形成された第1導電型のボディ領域と、
前記ボディ領域の主面に形成された第2導電型のソース領域と、
前記ボディ領域と隣接するように前記SOI層の主面に形成された第2導電型のドレイン領域と、
前記ドレイン領域上に形成された素子分離膜と、
前記ソース領域と前記素子分離膜との間における前記SOI層の主面に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成され、一端が前記素子分離膜の上まで延設されたゲート電極と、
前記ゲート電極および前記素子分離膜を覆う絶縁膜と、
前記絶縁膜上に形成され、前記ソース領域と接続されるとともに、一端が前記ゲート電極よりもさらに前記ドレイン領域の方向に延設されたソース電極と、
前記ドレイン領域と接続されたドレイン電極とを備え、
前記絶縁膜は、前記支持基板の主面方向から見たときに、前記素子分離膜上に延設された前記ゲート電極上であって、当該ゲート電極のドレイン領域側端部からボディ領域側へかけての端部領域における膜厚が、前記ソース電極のドレイン領域側端部下における膜厚および当該ゲート電極のボディ領域側端部上における膜厚よりも薄いことを特徴とする、半導体装置。 An SOI layer formed on the support substrate through a buried oxide film;
A first conductivity type body region selectively formed on a main surface of the SOI layer;
A source region of a second conductivity type formed on the main surface of the body region;
A drain region of a second conductivity type formed on the main surface of the SOI layer so as to be adjacent to the body region;
An element isolation film formed on the drain region;
A gate oxide film formed on the main surface of the SOI layer between the source region and the element isolation film;
A gate electrode formed on the gate oxide film and having one end extending to the element isolation film;
An insulating film covering the gate electrode and the element isolation film;
A source electrode formed on the insulating film, connected to the source region, and having one end extending further in the direction of the drain region than the gate electrode;
A drain electrode connected to the drain region,
When viewed from the main surface direction of the support substrate, the insulating film is on the gate electrode extending on the element isolation film, from the drain region side end of the gate electrode to the body region side. The semiconductor device is characterized in that the film thickness in the end region is smaller than the film thickness under the drain region side end of the source electrode and the film thickness over the body region side end of the gate electrode.
前記ゲート電極上に形成された前記第1の絶縁膜のドレイン領域側端部は、前記支持基板の主面方向から見たときに、当該ゲート電極のドレイン領域側端部とは重ならない位置にあることを特徴とする、請求項1に記載の半導体装置。 The insulating film includes a first insulating film formed on the gate electrode and the element isolation film, and a second insulating film that covers the first insulating film,
The drain region side end portion of the first insulating film formed on the gate electrode is positioned so as not to overlap the drain region side end portion of the gate electrode when viewed from the main surface direction of the support substrate. The semiconductor device according to claim 1, wherein the semiconductor device is provided.
前記ボディ領域の主面に第2導電型のソース領域を形成する工程と、
前記SOI層の主面に前記ボディ領域と隣接する第2導電型のドレイン領域を形成する工程と、
前記ドレイン領域上に素子分離膜を形成する工程と、
前記ソース領域と前記素子分離膜との間における前記SOI層の主面にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に、一端が前記素子分離膜上まで延設されたゲート電極を形成する工程と、
前記ゲート電極および前記素子分離膜を覆う絶縁膜を形成する工程と、
前記絶縁膜上に、前記ソース領域と接続するとともに、一端が前記ゲート電極よりもさらに前記ドレイン領域の方向に延設されたソース電極を形成する工程と、
前記ドレイン領域と接続されたドレイン電極を形成する工程とを備え、
前記絶縁膜を形成する工程は、前記支持基板の主面方向から見たときに、前記素子分離膜上に延設された前記ゲート電極上であって、当該ゲート電極のドレイン領域側端部からボディ領域側へかけての端部領域における当該絶縁膜の膜厚が、前記ソース電極のドレイン領域側端部下における膜厚および前記ゲート電極のボディ領域側端部上における膜厚よりも薄くなるように形成することを特徴とする、半導体装置の製造方法。 Selectively forming a body region of the first conductivity type on the main surface of the SOI layer formed on the support substrate via the buried oxide film;
Forming a second conductivity type source region on the main surface of the body region;
Forming a drain region of a second conductivity type adjacent to the body region on the main surface of the SOI layer;
Forming an element isolation film on the drain region;
Forming a gate oxide film on a main surface of the SOI layer between the source region and the element isolation film;
Forming a gate electrode having one end extended to the element isolation film on the gate oxide film;
Forming an insulating film covering the gate electrode and the element isolation film;
Forming a source electrode connected to the source region and having one end extending further in the direction of the drain region than the gate electrode on the insulating film;
Forming a drain electrode connected to the drain region,
The step of forming the insulating film is performed on the gate electrode extending on the element isolation film when viewed from the main surface direction of the support substrate, from the drain region side end of the gate electrode. The film thickness of the insulating film in the end region toward the body region side is smaller than the film thickness under the drain region side end of the source electrode and the film thickness on the body region side end of the gate electrode. A method for manufacturing a semiconductor device, comprising: forming a semiconductor device.
前記ゲート電極および前記素子分離膜を覆う第1の絶縁膜を形成する工程と、
前記端部領域を覆う前記第1の絶縁膜を選択的にエッチング処理することにより、前記支持基板の主面方向から見たときに、前記ゲート電極上に形成された当該第1の絶縁膜のドレイン領域側端部と、当該ゲート電極のドレイン領域側端部とが重ならない位置にあるようにする工程と、
前記第1の絶縁膜および前記素子分離膜を覆う第2の絶縁膜を形成する工程とを含むことを特徴とする、請求項5に記載の半導体装置の製造方法。 The step of forming the insulating film includes
Forming a first insulating film covering the gate electrode and the element isolation film;
By selectively etching the first insulating film covering the end region, the first insulating film formed on the gate electrode when viewed from the main surface direction of the support substrate. A step of making the drain region side end and the drain region side end of the gate electrode not overlap each other;
The method of manufacturing a semiconductor device according to claim 5, further comprising: forming a second insulating film that covers the first insulating film and the element isolation film.
前記SOI層の主面から前記埋め込み酸化膜まで達する分離溝を形成する工程をさらに含み、
前記第1の絶縁膜を形成する工程では、当該第1の絶縁膜を、前記分離溝内を充填するとともに、前記ゲート電極および前記素子分離膜を覆うように形成することを特徴とする、請求項6に記載の半導体装置の製造方法。
Prior to the step of forming the insulating film,
Forming a separation groove extending from the main surface of the SOI layer to the buried oxide film;
The step of forming the first insulating film is characterized in that the first insulating film is formed so as to fill the inside of the isolation trench and cover the gate electrode and the element isolation film. Item 7. A method for manufacturing a semiconductor device according to Item 6.
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