JP4249526B2 - 全域チャージ・ポンプ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般的に、フェーズ・ロック・ループのチャージ・ポンプ回路に関し、更に特定すれば、双方向電流源として動作し、ループバック自己検査回路と共に用いられるフェーズ・ロック・ループにおいて電圧制御発振器に印加する電圧を制御する全域チャージ・ポンプ回路(rail-to-rail charge pump circuit)に関する。
【0002】
【従来の技術】
セルラ電話基地局は、数台のRF送信及び受信回路を用いてセルラ電話信号を処理している。移動ユニットから送信されるセルラ電話信号は、基地局内の受信回路によって受信され、その中で復調及び処理され、信号がデコードされる。次に、デコードされた信号は、陸線又は基地局内の送信回路に転送される。送信回路は、送信する情報を送信用搬送波上に変調する。通常、送信及び受信信号の周波数は、800〜2000MHzの範囲にあり、所与の周波数帯域内で送信信号及び受信信号は異なる周波数であり、これらの信号の間には一定のオフセットがある。
【0003】
各受信回路は2つのチャネル、即ち、主チャネル及びダイバシティ・チャネルを用いるのが通例であり、各々別個のチャネルを有し、受信回路は2つの受信信号の内の強い方を選択して、後続の処理を行うことができるようになっている。中には、主チャネル信号及びダイバシティ・チャネル信号を結合し、性能向上を図った受信回路もある。これによって、受信機は、セルラ通話(cellular call)が途絶えてしまう機会を減らすことによって、信頼性を高めることができる。しかしながら、この種の受信機は、高周波において信号の忠実度を維持しつつ、回路構成部品を削減するには限界があった。
【0004】
先に論じた種類のセルラ電話システムにおける主要な機能の1つは、送信回路が適正に動作し、システム要件に合った信号を生成していることを検査できることである。通常、これを行うには、送信信号をシステム内の受信回路に「ループバック」して、送信機及び受信機が適正に動作していることを検証する。送信信号及び受信信号の周波数が異なるので、送信信号を受信信号に変換し、実行中の送受信機の動作を妨害することなくループバック検査を行うことができるようにするには、特殊なRFループバック自己検査回路が必要である。
【0005】
【発明が解決しようとする課題】
通常、公知のRFループバック自己検査回路は、局部発振(LO)信号を発生する別個のフェーズ・ロック・ループ(PLL)回路を設け、この局部発振信号が送信信号周波数と受信信号周波数との間のオフセットを与えるようにしなければならない。PLL回路は、システム要件を満たす種々の増幅器及びその他のシステム構成部品を含む。更に、公知の自己検査回路は、ミキサ回路を備え、信号を中間周波数(IF)に又はIFをRFに変換しなけらばならない。公知のループバック自己検査回路は、多くの集積回路及びディスクリート部品、即ち、別個のミキサ、バッファ増幅器、スイッチ、電圧制御発振器、PLLを備えてLO信号を発生し切換を行わなければならず、高コスト化及び大型化を招いている。更に、公知の自己検査回路の設計は、通例では、個別設計(point design)であり、多くの異なる基地局における送信信号及び受信信号間の異なる周波数オフセットに応じて、ソフトウエア制御によって分周比や動作モードを変更し、LO周波数を調整するといった柔軟性に欠けている。
【0006】
【課題を解決するための手段】
本発明の教示によれば、電流発生及び電流吸収を行う全域チャージ・ポンプ回路を開示する。このチャージ・ポンプ回路は、例えば、送受信機と共に用いられるループバック自己検査回路において用いられるフェーズ・ロック・ループ内のVCOに印加される電流を制御する、コンデンサ上の電荷の印加(充電)及び除去(放電)に適用するのに特に適している。チャージ・ポンプ回路は、分周して周波数が低くなったVCO信号及び基準信号の位相を比較する位相比較器からの2つの差動論理信号に応答する。位相比較器からの2つの信号の一方によって、チャージ・ポンプ回路はソース電流を供給し、コンデンサ上の電荷を増大させる。他方の信号によって、チャージ・ポンプ回路はシンク電流を供給し、コンデンサ上の電荷を減少させる。
【0007】
チャージ・ポンプ回路は、PNP及びNPNバイポーラ・トランジスタの相補対を採用しているので、比較的低い電圧を用いる。位相比較器からの入力信号の一方は、バイポーラ・トランジスタのベース端子に印加され、これを導通させて、他方のバイポーラ・トランジスタにミラー電流を発生させることにより、ソース電流を供給する。位相比較器からの他方の入力信号は、バイポーラ・トランジスタのベース端子に印加され、これを導通させて、他方のバイポーラ・トランジスタにミラー電流を発生させることにより、シンク電流を供給する。したがって、一方のバイポーラ・トランジスタをオンにすることによって、チャージ・ポンプ回路から電流を流出させ、他方のバイポーラ・トランジスタをオンにすることによって、チャージ・ポンプ回路に電流を流入させる。バイポーラ・トランジスタの一方のベース端子にブリード抵抗を結合し、ソース電流又はシンク電流の一方がかろうじて流れる程度とすることによって、生ずる位相誤差を少量、例えば、3度に抑える。その結果、この少量の位相誤差が、「不感帯」から、位相比較器の電圧及び位相特性を引き離すことになる。
【0008】
本発明のその他の目的、利点及び特徴は、添付図面と関連付けた、以下の説明及び添付した特許請求の範囲から明らかとなるであろう。
【0009】
【発明の実施の形態】
以下の本発明の実施形態に関する論述は、ループバック自己検査回路及びそれに関連する構成部品を対象とするが、その性質上、該対象は一例に過ぎず、本発明あるいはその用途又は使用を限定することは全く意図していない。特に、以下の論述は、セルラ電話基地局の自己検査回路に関して行う。しかしながら、当業者には認められようが、本発明の自己検査回路は、別のシステムにも適用可能である。
【0010】
図1は、本発明の一実施形態による、セルラ基地局において用いるためのループバック自己検査回路10の概略ブロック図である。自己検査回路10は、送信信号の周波数を、当該システムの受信信号の周波数に変換し、これにより、受信機において送信信号の検査を可能とする。セルラ電話システムにおける送信及び受信信号の周波数帯域は、通例では、800〜2000MHzであり、送信周波数及び受信周波数の間に95、90、80、45又は40MHzのオフセットがあるのが通例である。
【0011】
セルラ基地局が送信するセルラ電話信号が、送信線12上に供給され、電力増幅器14によって所望の電力レベルに増幅され、アンテナ(図示せず)によって送信される。送信回路は、所望の周波数の送信信号を発生し、変調してコード化する。送信回路は、この種のシステムに適した回路であればいずれでもよく、したがって、本発明の適正な理解のために送信回路の構成を図示する必要はない。検査の間、線12上の送信信号の一部を、カプラによって結合し、該カプラから自己検査回路10に向かわせる。送信信号の電力は比較的高いので、信号の結合部分の電力を減衰器18によって低減し、回路10内の構成部品を損傷しないようにする。
【0012】
減衰器18からの減衰信号は、集積回路チップ20上に実装されている差動増幅器22に印加され、この信号を増幅する。差動信号とは、互いに位相が180゜ずれた2つの部分に分割された信号であり、結合すると完全な信号を形成する。当技術分野では公知であるが、この種の通信システムでは、ノイズ耐性を高めるために、差動信号を発生する場合がある。次に、増幅器22からの差動信号は、ギルバート・ミキサ(Gilbert mixer)、スター・ミキサ(star mixer)、リング・ミキサ(ring mixer)等のようなミキサ28に印加される。ミキサ28は、続いて受信機において復調及び分析を行うために、ダウン・コンバージョンの目的で送信信号を局部発振(LO)信号と混合し、高周波送信信号を、受信信号の低周波数に変換する。LO信号は、シンセサイザ又はフェーズ・ロック・ループ(PLL)26によって発生するが、これについては以下で詳しく論ずる。
【0013】
ミキサ28からのダウン・コンバートされた信号は、既に受信周波数と同一になっており、差動増幅器30に印加される。差動増幅器30は、受信線32上に差動信号を発生する。線32上の受信信号は、減衰器36に印加され、信号の電力レベルを、受信機の感度に合うレベルまで低下させる。減衰器36からの減衰信号は、カプラ40に印加され、カプラ40はこの信号を受信チャネル42上に結合する。その後、信号の復調及び分析を行い、送信しようとしている信号が診断目的に望ましいものであると判定する。
【0014】
LO信号を発生するには、クロック基準周波数信号を、チップ20上に形成されている分周回路50に印加する。一実施形態では、基準周波数は52MHzであり、分周回路50はそれを52に分周し、1MHz信号を発生する。しかしながら、これは用途特定的であり、設計が異なれば、別の基準周波数及び分周値を採用する。分周器50からの分周信号は、PLL26内のディジタル位相比較器52に印加される。位相比較器52は、チップ20上のLO分周回路54からの入力信号も受け取る。分周回路54は、電圧制御発振器(VCO)56からの周波数信号を分周する。VCO56は、LO信号を発生し、LO信号は所望の周波数に変換され、PLL26によって所望の位相に固定される。一実施形態では、VCO56は80〜95MHzの周波数の信号を発生し、分周回路54はVCO信号を80、90、及び95の内の1つで分周し、1MHzの周波数信号を発生する。しかしながら、当業者には理解されようが、これらの値は、非限定的な一例に過ぎず、他のシステムでは他の周波数が必要となる場合もあり、これも本発明の範囲に含まれる。
【0015】
位相比較器52は、分周回路50及び54からの2つの周波数信号の間の位相差を表す位相誤差を示す2つの差動信号を発生する。各位相誤差信号は、時間可変パルスであり、パルスの幅が位相差の度合いとなっている。位相比較器52からの一方の位相誤差信号は、「ポンプアップ」信号であり、他方の位相誤差信号は、「ポンプダウン」信号であり、分周回路54からの分周されたLO周波数信号が、分周回路50からの分周された基準周波数信号よりも遅れているか又は進んでいるかを示す。位相比較器52は、ここに論ずる目的に適した位相比較器又は位相検出器であれば、任意のものを適用可能である。
【0016】
ポンプアップ誤差信号及びポンプダウン誤差信号は、チャージ・ポンプ回路60に印加される。チャージ・ポンプ回路60が供給する出力信号がVCO56に印加される電圧電位を設定し、VCO周波数信号の位相が基準周波数信号と一致するように、これを変化させる。本発明の一実施形態によれば、チャージ・ポンプ回路60は、シンク電流又はソース電流を発生し、VCO56に供給される電圧を制御する。本発明によれば、チャージ・ポンプ回路60は、チャージ・ポンプ回路60をチップ20上に集積可能とし、当技術分野において公知の従来からのチャージ・ポンプ回路よりも低コスト化及び小型化がもたらされる設計となっている。更に、チャージ・ポンプ回路60は、当技術分野において公知のチャージ・ポンプ回路よりも、用いる電圧が少なくて済む。チャージ・ポンプ回路60は、ここに記載する目的に適したチャージ・ポンプ素子であれば、いずれでも可能である。適したチャージ・ポンプ回路の一例について、図2を参照しながら以下で論ずる。
【0017】
チャージ・ポンプ回路60からの信号は、ループ・フィルタ62に印加され、ノイズ抑制の目的のために、信号をフィルタリングして所望の周波数範囲内とする。ループ・フィルタ62は、積分器として作用し、チャージ・ポンプ出力電流を電圧信号に変換する。ループ・フィルタ62からのフィルタリングされた信号は、タンク回路66に供給される。タンク回路66は、バラクタ・ダイオード68及びインダクタ70を含み、ダイオード68は可変コンデンサとして作用する。タンク回路66は、ループ・フィルタ62からの電圧に応じて、特定の周波数で共振する。ダイオード68内のコンデンサは、電圧電位を発生し、これをVCO56に印加する。したがって、チャージ・ポンプ回路60に印加される誤差信号が、バラクタ・ダイオード68上の電圧を決定し、更にこの電圧がVCO56の出力周波数を設定する。ループ・フィルタ62は、フィルタの自由度を高めるために、チップ20上には設けられておらず、バラクタ・ダイオード68及びインダクタ70もチップ20上には設けられていない。何故なら、これらは該当する周波数では、かさばり過ぎるからである。本発明の範囲内において、タンク回路の代わりに、別の種類の同調可能な回路を用いることができる。
【0018】
VCO56からの周波数信号は、切換分周回路74に印加され、切換分周回路74はVCO信号を所望のLO周波数に分周する。切換分周回路74は、VCO56の周波数に基づいて、送信周波数及び受信周波数の間の所望のオフセットを設け、大抵の場合、1分周器又は1/2分周器である。切換分周回路74からのLO信号は、差動増幅器76に印加され、差動増幅器76はこれを増幅し、差動信号に変換して、LO信号としてミキサ28に印加する。切換分周回路74は、ここに記載する目的に適した分周回路であれば、いずれでも利用可能である。
【0019】
自己検査回路10は、システム・プロセッサ(図示せず)によって制御される。プロセッサは、イネーブル信号及び選択信号を低電圧トランジスタ−トランジスタ・ロジック(LVTLL)回路80に供給し、回路10の動作を制御する。プロセッサは、受信機が受信呼を処理していないときに、診断チェックを行うための時間枠を待つ。このような適した時間枠が存在する場合、プロセッサは、ループバック・イネーブル電力信号及びPLLイネーブル電力信号を回路80に供給し、チップ20上の構成部品に給電する。更に、オフセット選択信号A、B及びCを回路80に供給し、分周回路54及び切換分周回路74の分周比を決定し、送信周波数及び受信周波数の間に必要なオフセットを設ける。したがって、回路10は、異なる周波数で動作するセルラ電話基地局においても用いられるように適応可能である。
【0020】
先に論じたように、位相比較器52は、2つの差動誤差信号をチャージ・ポンプ回路60に出力し、チャージ・ポンプ回路60は、分周VCO信号と分周基準信号との間の位相差を示す。一実施形態では、これらの信号によって、ソース電流(ポンプアップ)をチャージ・ポンプ回路60からループ・フィルタ62に供給させるか、又は、シンク電流(ポンプダウン)をループ・フィルタ62からチャージ・ポンプ回路60に供給させる。図2は、チャージ・ポンプ回路60の概略図であり、どのようにしてポンプアップ(P−U)信号用のソース電流及びポンプダウン(P−D)信号用のシンク電流を発生するかを示している。P−D入力信号が論理1の場合、電流はチャージ・ポンプ回路60に流入(シンク)し、P−U入力信号が論理1の場合、電流はチャージ・ポンプ回路60から流出(ソース)する。位相比較器52からのP−D及びP−U入力信号双方が論理0の場合、チャージ・ポンプ回路60の出力電流は0となる。位相比較器52は、P−D及びP−U双方が共に論理1となることを禁止する。チャージ・ポンプ回路60の状態図を以下の表1に示す。
【表1】
【0021】
チャージ・ポンプ回路60は、双方向定電流源として機能し、500μAまでの電流ソース及び電流シンクの動作を実行する。チャージ・ポンプ回路60は、全幅チャージ・ポンプ装置 (rail-to-rail charge pump device)である。何故なら、これは電源電圧から接地までの電圧範囲の全域にわたって動作するからである。一実施形態では、チャージ・ポンプ回路60は、100MHzのループ周波数範囲で動作する。チャージ・ポンプ回路60は、単一の集積回路上のセルとして実現することができ、その場合でもなお、ループ・フィルタ62の高容量負荷を駆動することができる。以下の論述から明白となろうが、チャージ・ポンプ回路60がこれらの特徴を備えることができるのは、相補バイポーラ・トランジスタ対を基本としているからである。
【0022】
回路60がポンプダウン状態にある場合、P−Dは論理1、P−Uは論理0であり、電流は出力線90からチャージ・ポンプ回路60に流れ込み、ダイオード68によるコンデンサから電荷を放出する。回路60がポンプアップ状態にある場合、P−Uは論理1、P−Dは論理0であり、電流は出力線90から流出し、ダイオード68によるコンデンサに電荷を充電する。P−D及びP−Uが双方共論理0である場合、チャージ・ポンプ回路60に流入する電流も、ここから流出する電流もない。I+方向への電流の流れは、出力線90から流出する電流の流れを表し、I−方向への電流の流れは、出力線90に流入する電流の流れを表す。
【0023】
一実施形態では、4.2ボルトの電圧電位VDCが供給され、分圧抵抗R1、R2及びR3によって設定される電流が発生し、回路60を通過する。P−D信号を反転器92に印加すると、反転器92はこの信号を反転させ、固定の低電圧信号を設定する。この低電圧信号は、PNPバイポーラ・トランジスタ94のベース端子に印加される。したがって、トランジスタ94が導通し、抵抗R1、R2及びR3を介してそのエミッタ端子に電流を引き込み、電流はそのコレクタ端子から流出する。トランジスタ94のコレクタ端子は、NPNバイポーラ・トランジスタ96のベース端子及びコレクタ端子に結合されているので、トランジスタ94を電流が流れると、トランジスタ96をオンにする。電流は、トランジスタ96のコレクタ端子に流入し、そのエミッタ端子から流出して接地に至る。トランジスタ96のベース端子は、NPNバイポーラ・トランジスタ98のベース端子に結合されているので、トランジスタ96が導通すると、トランジスタ98も導通し、トランジスタ96を流れる電流が、そのままトランジスタ98にも流れる。このように、電流がトランジスタ98のコレクタ端子からエミッタ端子を介して流れることにより、シンク電流が線90から回路60に流入する。
【0024】
P−U信号が反転器102に印加されると、反転器102はこの信号を反転させ、固定の低電圧信号を設定する。低電圧信号は、PNPバイポーラ・トランジスタ104のベース端子に印加される。この状態では、P−Dは低論理であるので、反転器92の出力は高論理となり、トランジスタ94はオフとなる。トランジスタ104が導通すると、抵抗R1、R2及びR3からの電流が、トランジスタ104のエミッタ端子に流入し、そのコレクタ端子から流出する。トランジスタ104のコレクタ端子は、NPNバイポーラ・トランジスタ106のコレクタ端子及びベース端子に結合されているので、これを導通させると、電流はトランジスタ106のコレクタ端子に流入し、エミッタ端子から流出する。トランジスタ106のベース端子は、NPNバイポーラ・トランジスタ108のベース端子に結合されているので、トランジスタ106を流れる電流は、トランジスタ108を流れる電流として、全く同様に生ずる。
【0025】
トランジスタ108のコレクタ端子は、PNPバイポーラ・トランジスタ110のコレクタ端子に結合されているので、トランジスタ108が導通すると、同じ量の電流がトランジスタ110を流れる。トランジスタ110のベース端子は、PNPバイポーラ・トランジスタ112のベース端子に結合されているので、トランジスタ110を流れる電流は、トランジスタ112を流れる電流として、全く同様に生ずる。このように、トランジスタ112のエミッタ端子からコレクタ端子を流れる電流によって、出力線90にソース電流が供給される。トランジスタ98又は112の一方のみが導通することによって、ソース電流又はシンク電流を供給する。
【0026】
PLL26が適正に動作するためには、常に一定の位相比較利得KΦがなければならない。2つの信号間の位相差が非常に近く、P−D又はP−U誤差パルスが非常に狭い場合、チャージ・ポンプ回路60の電子回路は、ループ・フィルタ62に一定のソース電流又はシンク電流を供給できる程速く反応することはできない。しかしながら、これは、チャージ・ポンプ回路60が得ようとしている状態である。したがって、PLLの一定ループ利得を維持するには、チャージ・ポンプ回路60はソース電流又はシンク電流の一方又は他方を常に供給していなければならない。
【0027】
この機能を設けるために、外部ブリード抵抗(bleed resistor)114をトランジスタ104のベース端子に結合する。したがって、分周したVCO信号と基準信号との間の位相が非常に近くなる状態が起こった場合には、反転器92又は102のいずれかから、パルス幅が過度に狭い小位相誤差信号が出力される。抵抗114によって電流が引き出されるため、トランジスタ104は辛うじて導通し、チャージ・ポンプ回路60はポンプアップ状態となる。このため、分周したVCO信号と基準信号との間の位相差が増大し、更にチャージ・ポンプ回路60はループ・フィルタ62から電流を引き出すことになる。別の実施形態では、ブリード抵抗114をトランジスタ94のベース端子に結合しても、同じ機能を得ることができる。
【0028】
前述のように、自己検査回路10は、チップ20上の構成部品を採用しているので、低コストでしかも小型である。これを更に促進するには、本発明の一実施形態によれば、分周回路50及び54の各々、ならびに切換分周回路74において、カスケード接続可能な同期型の1/2分周カウンタ回路120を構成ブロックとして用いる。図3は、カウンタ回路120の概略図である。以下で詳しく論ずるが、回路120は、論理1又は論理0を出力する1つの2進ユニットである。回路120を他のカウンタ回路と組み合わせると、完全なカウンタ又は分周器が得られる。回路120は、Pi及びQi入力を含み、Qiは直前の回路の出力であり、Piは前段の回路全ての状態である。一連のカスケード接続の内、最初の回路に対して、Pi及びQiは高、即ち、論理1となる。
【0029】
回路120の中核は、D型フリップ・フロップ122である。フリップ・フロップ122は、カスケード接続中における次の回路に対するQiである、Qoutを出力する。フリップ・フロップ122へのクロック入力が遷移すると、フリップ・フロップ122はクロック・サイクル毎に入力Dにディジタル・ビットを出力する。先に論じた実施形態では、クロック信号は52MHzである。Pi及びQi信号は、ANDゲート124に印加される。ANDゲート124の出力は、回路120に対するPoutであり、入力Pi及びQiが高論理であるときだけ、高論理となる。Piが高論理となるのは、カスケードにおける前段の回路全てに対するPoutが高のときだけである。
【0030】
ANDゲート124の出力、及びフリップ・フロップ122からのQout信号は、排他的ORゲート126に供給される。排他的ORゲート126の出力が高論理になるのは、入力が同じでないとき、即ち、一方が論理1で、他方が論理0のときだけである。排他的ORゲート126の出力は、別のANDゲート128への一方の入力となる。ANDゲート128の他方の入力は、所望のカウント値に達する毎にカスケード全体を0にリセットするリセット・ビットである。リセット・ビットが高となるのは、回路120がカウントしているときであり、0に切り換えられると、フリップ・フロップ122の出力を0にリセットする。ANDゲート124の出力が高論理のとき、フリップ・フロップ122は交互に変化し(トグル変化し)、次のクロック・サイクルではNotQoutに切り換えられる。つまり、回路120は2進カウンタとして作用する。回路120の状態図を以下の表2に示す。
【表2】
【0031】
図4は、3つの連続するカウンタ・ユニット136、138及び140で構成されたカスケード接続のカウンタ134の概略ブロック図である。各ユニット136〜140は、先に論じたカウンタ回路122の構成と同様である。各ユニット136〜140は、Pi及びQiを入力し、Pi及びQiを出力する。クロック信号が各ユニット136〜140に供給され、カウンタ・クロックを与える。ユニット136〜140は、デコーダ142によって制御され、デコーダ142は、カウンタ134が所望の状態に達する毎にリセットするようにプログラムされている。カウンタ134が所望の状態に達すると、デコーダ142はユニット136〜140の各々に共通リセット信号を供給し、次のカウントのためにこれらを0にリセットする。各ユニット136〜140は2進カウンタであるので、カスケード状のカウンタ134の全カウントは2nとなる。ここで、nはユニットの数である。3つのユニットから成るカウンタの場合、最高のカウントは23、即ち、8である。先に論じた分周回路50では、52のカウントを得るには、6つのカスケード状ユニットが必要となる。
【0032】
ANDゲート124及び128、排他的ORゲート126、ならびにフリップ・フロップ122は、ここに記載する目的に適した設計であれば、いずれでも使用可能である。当業者であれば、それぞれの設計にばらつきがあっても、2進の1/2分周カウンタ回路120が得られることに変わりがないことは、容易に認めるであろう。本発明は、ここに論ずる設計上の利点を得るために、これら種々の構成部品においてヘテロ接合バイポーラ・トランジスタを採用することを提案する。即ち、これらの構成部品にバイポーラ・トランジスタ設計を採用し、アナログ及びディジタル信号を組み合わせる単一チップ混成信号設計、小型化、低コスト、低消費電力、広い帯域幅等を実現するのである。
【0033】
図5は、この明細書中の論述と一致するANDゲート124及び128に用いることができる、二入力ANDゲート回路150の概略図である。ANDゲート回路150は、1つの差動入力信号を受ける1対のバイポーラ・トランジスタ152と、別の差動入力信号を受ける1対のバイポーラ・トランジスタ154とを含む。バイポーラ・トランジスタ146及び抵抗148を用いた電流源156が、ANDゲート回路150の電流源となっている。ANDゲート回路150の出力が、差動出力線158上に与えられる。
【0034】
図6は、先に論じたフリップ・フロップ122に用いることができるD型フリップ・フロップ160の概略図である。図示のように、フリップ・フロップ160は、差動入力信号に応答し、差動出力信号を出力するラッチ回路162及び164を用いている。
【0035】
図7は、先に論じたラッチ162及び164に用いるのに適したラッチ回路170の概略図である。ラッチ回路170は、本発明の論述に一致する設計思想を有するバイポーラ・トランジスタを採用する。第1差動入力信号が1対のバイポーラ・トランジスタ172に印加され、第2差動入力信号が1対のバイポーラ・トランジスタ174に印加される。ラッチ回路170は、バイポーラ・トランジスタ180及び抵抗182を有する電流源178を含む。第1制御信号がバイポーラ・トランジスタ176のベース端子に印加され、第2制御信号がバイポーラ・トランジスタ184のベース端子に印加され、電流源178からの電流を制御する。制御信号に基づいて、選択された入力信号が差動出力線186に印加される。
【0036】
図8は、先に論じたラッチ回路170と同様の設計を有する排他的OR回路190の概略図である。排他的OR回路190は、先に論じた排他的OR回路126として用いることができる。回路190は、第1差動入力信号を受け、第1差動入力信号は、1対のバイポーラ・トランジスタ192及び1対のバイポーラ・トランジスタ194のベース端子に印加される。第2差動入力信号が、1対のバイポーラ・トランジスタ196に印加される。電流源198は、バイポーラ・トランジスタ200及び抵抗202を含み、回路190の電流源となる。回路190の差動出力が、差動出力線204上に供給される。
【0037】
図9は、先に論じた分周回路50に用いることができる、1/2分周カウンタ回路120を基にしたカウンタ210の概略ブロック図である。カウンタ210は、複数のユニット212を含み、その各々が差動P及びQ入力信号を受け、差動P及びQ出力信号を出力する。各ユニット212は、単一のカウンタ回路120を表すことを意図している。
【0038】
以上の論述は、本発明の実施形態例について開示し説明したに過ぎない。これら論述並びに添付図面及び特許請求の範囲から、特許請求の範囲に既定した本発明の精神及び範囲から逸脱することなく、種々の変更、修正及び変形も可能であることは、当業者には容易に認めらるであろう。
【図面の簡単な説明】
【図1】本発明の一実施形態によるセルラ基地局のループバック自己検査回路の概略ブロック図である。
【図2】本発明の一実施形態による、図1に示した自己検査回路に伴うPLLのチャージ・ポンプ回路の概略図である。
【図3】本発明の一実施形態による、図1に示した自己検査回路において用いることができる同期型1/2分周回路の概略図である。
【図4】本発明の一実施形態による、図3に示した1/2分周回路をカスケード状に連続して接続した回路のブロック図である。
【図5】図3に示した1/2分周回路に用いられる二入力ANDゲートの概略図である。
【図6】図3に示した1/2分周回路に用いられるD型フリップ・フロップの概略図である。
【図7】図6に示したD型フリップ・フロップに用いられるラッチの概略図である。
【図8】図3に示した1/2分周回路に用いられる排他的ORゲートの概略図である。
【図9】本発明の一実施形態による、図1に示した自己検査回路のカスケード状の1/52分周カウンタの概略ブロック図である。
【符号の説明】
10 ループバック自己検査回路 20 集積回路チップ
22 差動増幅器 26 フェーズ・ロック・ループ(PLL)
30 差動増幅器 50、54 分周回路 52 位相比較器
56 電圧制御発振器(VCO) 60 チャージ・ポンプ回路
62 ループ・フィルタ 66 タンク回路 76 差動増幅器
80 低電圧トランジスタ−トランジスタ・ロジック(LVTLL)回路
120 同期型1/2分周カウンタ回路 122 D型フリップ・フロップ
134 カウンタ 150 2入力ANDゲート回路
160 D型フリップ・フロップ
162、164、170 ラッチ回路 190 排他的OR回路
210 カウンタ
Claims (10)
- ソース電流及びシンク電流を供給するチャージ・ポンプ回路であって、
第1入力信号に応答する第1バイポーラ・トランジスタであって、第1〜3抵抗を有する抵抗回路網であって、第1抵抗が第2抵抗と第3抵抗との間に接続された抵抗回路網の第1及び第2抵抗の接続点に接続されたエミッタ端子を有し、第1入力信号によって導通する第1バイポーラ・トランジスタと、
第2入力信号に応答する第2バイポーラ・トランジスタであって、抵抗回路網の第1及び第3抵抗の接続点に接続されたエミッタ端子を有し、第2入力信号によって導通する第2バイポーラ・トランジスタと、
複数のソース電流バイポーラ・トランジスタであって、第1入力信号に応答して第1バイポーラ・トランジスタに電気的に結合されて、ソース電流を供給する複数のソース電流バイポーラ・トランジスタと、
複数のシンク電流バイポーラ・トランジスタであって、第2入力信号に応答して第2バイポーラ・トランジスタに電気的に結合され、シンク電流を供給する複数のシンク電流バイポーラ・トランジスタと
を備えていることを特徴とするチャージ・ポンプ回路。 - 請求項1記載の回路において、複数のソース電流バイポーラ・トランジスタは、第3バイポーラ・トランジスタと、第4バイポーラ・トランジスタと、第5バイポーラ・トランジスタと、第6バイポーラ・トランジスタとを含むことを特徴とする回路。
- 請求項2記載の回路において、第1バイポーラ・トランジスタのコレクタ端子が第3バイポーラ・トランジスタのコレクタ端子及びベース端子に結合され、第3バイポーラ・トランジスタのベース端子が第4バイポーラ・トランジスタのベース端子に結合され、第4バイポーラ・トランジスタのコレクタ端子が第5バイポーラ・トランジスタのコレクタ端子に結合され、第5バイポーラ・トランジスタのベース端子が第6バイポーラ・トランジスタのベース端子に結合されていることを特徴とする回路。
- 請求項3記載の回路において、第3バイポーラ・トランジスタにおけるソース電流により、第4バイポーラ・トランジスタにおいてミラー電流を発生し、第5バイポーラ・トランジスタにおけるソース電流により、第6バイポーラ・トランジスタにおいてミラー電流を発生することを特徴とする回路。
- 請求項1記載の回路において、複数のシンク電流バイポーラ・トランジスタは、第3バイポーラ・トランジスタと、第4バイポーラ・トランジスタとを含むことを特徴とする回路。
- 請求項5記載の回路において、第2バイポーラ・トランジスタのコレクタ端子が第3バイポーラ・トランジスタのコレクタ端子及びベース端子に結合され、第3バイポーラ・トランジスタのベース端子が第4バイポーラ・トランジスタのベース端子に結合されていることを特徴とする回路。
- 請求項6記載の回路において、第3バイポーラ・トランジスタにおけるシンク電流により、第4バイポーラ・トランジスタにおいてミラー電流を発生することを特徴とする回路。
- 請求項1記載の回路において、第1及び第2バイポーラ・トランジスタがPNPバイポーラ・トランジスタであることを特徴とする回路。
- 請求項1記載の回路において、該回路は更に、第1バイポーラ・トランジスタ及び第2バイポーラ・トランジスタの一方のベース端子と接地との間に接続されたブリード抵抗を備えていることを特徴とする回路。
- 請求項1記載の回路において、第1及び第2入力信号は、ディジタル位相比較器からの位相誤差信号であることを特徴とする回路。
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