JP2638831B2 - 周波数シンセサイザ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、二重PLL方式周波数シンセサイザにおい
て、イメージ周波数による誤ったロック状態に陥るのを
防止する回路方式に関するものである。

従来の技術 近年、衛星通信や自動車電話・パーソナル無線などの
無線通信をはじめとして、多方面の通信やあるいは放送
の分野において、その送信・受信のチャンネルを選局す
るために、位相同期ループ（Phase Locked Loop:以下PL
Lと称する）回路を使った周波数シンセサイザが不可欠
となっている。今後さらに、電波需要の増大に対処する
ためには、一つは１チャンネルあたりに割当てられる周
波数帯域をせまく、一つはより高い周波数への移行とい
うことが必要であり、周波数シンセサイザにも高周波化
かつ高分解能化が要求される。

以下、従来の技術について説明する。第４図は従来の
周波数シンセサイザのブロック図である。図中１はVCO1
（VCOはVoltage Controled Oscillator:電圧制御発振器
である）２はVCO1・１の出力周波数信号すなわちこの周
波数シンセサイザの出力周波数信号である_OUTであ
る。３は局部発振器に相当する第２のPLL回路（動作は
後に述べる）で、局部発振周波数信号_LOCAL・４を出
力している。５は周波数混合器（以下ミキサと称する）
で、_OUT・２と_LOCAL・４を周波数ミキシングして差
の周波数であるミキシングされた周波数信号_IF（_IF
＝｜_OUT−_LOCAL|）６を作りだしている。７は分周
器１で、_IF・６をN₁分周して分周された周波数信号
_V1・８を作り出している。ここでN₁は正の整数で外部よ
りの制御データにより可変される。９は基準発振器１
で、必要に応じて内部に分周器を有している。10はその
出力で基準周波数信号の_re１である。11は位相比較
器１であり、入力される２つの信号_V1・８と_re１
・10の位相を比較して誤差信号e_r1・12を出力する。13
はローパスフィルタ１で、誤差信号e_r1・12を低域波
して直流信号である制御信号V_T1・14を得、それをVCO1
・１に帰還することによって閉回路を形成する。このよ
うな周波数シンセサイザにおいては、_V1＝_re１な
るようにVCO1・１が制御されるので、_IF＝N₁×
_re１となり、よって_OUT＝_LOCAL＋N₁×_re１と
なる。以上によって第１のPLL回路15が形成されてい
る。

次に第２のPLL回路３について説明する。VCO2・21の
出力である局部発振周波数信号_LOCAL・４を分周器２
・22でN₂分周して（N₂やはり正の整数で、外部よりの制
御データにより可変される）、N₂分周された周波数信号
_V2・23を得、それを位相比較器２・24の一端に入力す
る。他端には基準発振器２・25（必要により内部に分周
器を有している）の出力である基準周波数信号２
_re２・26を入力し、誤差信号2e_r2・27を出力する。そ
れをローパスフィルタ２・28で低域波して制御信号２
であるV_T2・29とし、VCO2・21に帰還することによって
閉回路を形成する。やはり_re２＝_V2となるように
制御されるので、_LOCAL＝N₂×_re２となる。

よって、_OUT ＝_LOCAL＋N₁×_re１ ＝N₁×_re１＋N₂×_re２ 従って、外部よりN₁あるいはN₂を変えてやれば、
_re１あるいは_re２をステップとして_OUTを可変
できる。なお一般には、基準発振器１・９と同じく２・
25は、つまり_re１・10と_re２・26は同じものを
使う。その時は_OUT ＝（N₁＋N₂）_re１ となる。

このような周波数シンセサイザを２重PLL方式周波数
シンセサイザと称する。このように２重の構成をとるの
は以下のような理由による。第２のPLL回路３にては、
分周器２・22はVCO2・21の比較的高い周波数である
_LOCAL・４を扱わねばならないので、前段に固定分周
の、たとえば1/8とか1/64とかいったプリスケーラを設
けてから可変分周するのが普通であるので、N₂はステッ
プが大きくなってしまう。一方、第１のPLL回路15にて
は、分周器１・７はミキサ５にて周波数変換された低い
周波数の_IF・６を扱うのでそのまま直接可変分周が可
能であり、よってN₁は通常１ステップ毎に可変すること
ができる。つまり、N₂で粗い設定を、N₁で細かい設定を
行えば、高い周波数出力を得ながらも、細かいステップ
で周波数を可変できる周波数シンセサイザを実現でき
る。第２のPLL回路はコース（COARSE:粗い）シンセサイ
ザ、第１のPLL回路はファイン（FINE:細かい）シンセサ
イザとして動作するわけである。

今、一例をあげる。N₁を８〜15でステップ１、N₂を28
8〜384でステップ８、_re１＝_re２＝５〔MHz〕
とすると、_OUT(min) ＝５×（288＋８）＝1480〔MHz〕_OUT(max) ＝５×（384＋15）＝1995〔MHz〕 で、ステップ５〔MHz〕、ステップ数104なる周波数シン
セサイザとなる。

発明が解決しようとする問題点 ところがこのような２重PLL方式周波数シンセサイザ
においては、その組合せによってはイメージ周波数によ
る誤った周波数でのロックの発生という問題点がある。

前記した例を引用して具体的に説明する。先ず、第２
のPLL回路３にてはN₂＝288にするとする。_re２はや
はり５〔MHz〕なので、_LOCAL＝1440〔MHz〕となる。
次に、N₁＝８とするとする。_re１はやはり５〔MH
z〕なので、_V1＝５〔MHz〕、_IF＝40〔MHz〕になる
ように制御される。しかし、ミキサの性質として入力さ
れる２つの周波数信号_OUTと_LOCALの差と和の周波数
信号を出力するということがある。この時、和について
は_LOCAL＝1440〔MHz〕、_IF＝40〔MHz〕となる_OUT
は存在しないが、差については_OUT＝1480〔MHz〕と
_OUT＝1400〔MHz〕という２つの場合がありうる。この周
波数シンセサイザでは1480〔MHz〕が正規の周波数であ
るので、1400〔MHz〕はイメージ周波数である。したが
って、VCO1が何等かの原因で1400〔MHz〕になってしま
うと、ロックがかかってしまって、この周波数シンセサ
イザは誤った周波数を出力し続けることになり、受信シ
ステムとしては本来でないチャンネルを選局してしまう
ことになる。このようなことは、各N₂及びN₁の設定ごと
に発生する可能性がある。たとえば、前記したN₂＝288
の場合はN₁＝９ならば1395〔MHz〕、N₁＝10ならば1390
〔MHz〕……といったように、またN₂＝296の場合はN₁＝
８ならば1440〔MHz〕、N₁＝９ならば1435〔MHz〕……と
いったように各チャンネル毎に誤ってロックしてしまう
周波数が存在する。

問題点を解決するための手段 本発明では、VCOの出力周波数が本来希望する周波数
かイメージ周波数かを、その制御電圧を見ることによっ
て判断し、その制御電圧がV_T1なる第１の電圧制御発振
器と周波数混合器を含む第１の位相同期ループと、その
制御電圧がV_T2であり、前記周波数混合器に局部発振周
波数信号を与えるための第２の電圧制御発振器を含む第
２の位相同期ループを有し、通常時には前記V_T2よりも
高い電圧となっている前記V_T1が前記V_T2と比較して所定
の電圧幅以上に低下した時、前記第１の電圧制御発振器
の制御電圧端が、その電圧V_BBが前記V_T2と比較して十分
高い電圧である直流電圧源に接続されるように構成した
ものである。

作用 このような手段により、イメージ周波数において誤っ
てロックしてしまうことがない２重PLL方式周波数シン
セサイザを提供できる。

実施例 第１図は本発明の一実施例による２重PLL方式の周波
数シンセサイザのブロック図である。図中１はVCO1、２
は出力周波数信号（_OUT）、３は第２のPLL回路、４は
局部発振周波数信号（_LOCAL）、５はミキサ、６はミ
キシングされた周波数信号（_IF）、７は分周器１、８
はN₁分周された周波数信号（_V1）、９は基準発振器
１、10は基準周波数信号１（_re１）、11は位相比較
器１、12は誤差信号１（e_r1）、13はローパスフィルタ
１、14は制御信号１（V_T1）、15は第１のPLL回路、21は
VCO2、22は分周器２、23はN₂分周された周波数信号（
_V2）、24は位相比較器２、25は基準発振器２、26は基準
周波数信号２（_re２）、27は誤差信号２（e_r2）、2
8はローパスフィルタ２、29は制御信号２（V_T2）で以上
は従来例と同じものである。31はコンパレータで、その
入力端子にV_T1が入力端子にV_T2が接続されているの
で、コンパレータ出力電圧V_COMP32はV_T1＞V_T2ならばV
_COMP＝“Low"、V_T1＜V_T2ならばV_COMP＝“High"となる。
33はアナログスイッチで、そのゲート（Ｇ）が“High"
ならば入力（Ｉ）と（Ｏ）間が“ON"し、ゲートが“Lo
w"ならば“OFF"する機能を有している。34は直流電圧源
で、その電圧V_BBはVCO2・21が最も高い周波数（つまりN
₂が最大）である時の制御電圧２・29の電圧V_T2よりも十
分高い値になっている。

以上のような構成とした２重PLL方式周波数シンセサ
イザについて、具体例をあげて説明する。今、N₁＝８、
N₂＝288、_re１＝_re２＝５〔MHz〕になっている
とする。_LOCAL＝N₂×_re２＝1440〔MHz〕なので
_OUT＝_LOCAL＋N₁×_re１＝1480〔MHz〕にてロック
する。なお、第２図は本発明の一実施例に使っているVC
Oの制御電圧対周波数特性図である。図からわかるよう
に、VCO2・21の制御電圧であるV_T2・29は3.8〔Ｖ〕に、
VCO1・１の制御電圧であるV_T1・14は4.0〔Ｖ〕になって
いる。V_T1＞V_T2なのでコンパレータ出力電圧32はV_COMP
＝“Low"でアナログスイッチ33は“OFF"になっている。
次いで、チャンネルを切換えて_OUT＝1650〔MHz〕とす
るべく、N₁＝10、N₂＝320に変更されたとする。第２のP
LL回路３は、いったんロックが外れたのち_V2＝
_re２なるように、VCO2・21に制御がかかるので制御電
圧V_T2・29が上昇して_LOCAL＝1600〔MHz〕にて、また
第２図よりV_T2＝5.6〔Ｖ〕にてロックする。一方、VCO1
・１の制御電圧V_T1・14も追随して上昇するが、その途
中でたとえばV_T1・14の信号線に加わったノイズなどに
より追随が遅れ、V_T1＜V_T2となるようなことがあると、
従来の周波数シンセサイザでは_LOCAL・４が先に1600
〔MHz〕となっているにもかかわらず、遅れて_OUT・２
が上昇し、1550〔MHz〕を横切ることがありうる。そう
すると、この時でも_IF・６＝50〔MHz〕となるので
_IF＝N₁×_re１の条件が成立してロックがかかってし
まう。ところが本発明ではV_T1・14＜V_T2・29となるとコ
ンパレータ出力電圧32がV_COMP＝“High"になり、アナロ
グスイッチ33が“ON"するので、内部の静電容量やアナ
ログスイッチ33のオン抵抗などによる遅れの後にV_T1＝V
_BBとなる。前記したように、V_BBはV_T2の最大値（この例
では第２図より11.0〔Ｖ〕である）よりも高い電圧、た
とえば15〔Ｖ〕に設定してあるので、_OUT・２は十分
高い周波数（第２図には示していないが、この例では
_OUT＝2060〔MHz〕）に引き上げられる。と共に、V_T1・1
4＞V_T2・29になるので、アナログスイッチ33は“OFF"に
転じる。すると、第１のPLL回路15は_V1・８と
_re１・10が一致するように制御がかかるので、若干の
遅れの後に_OUT・２が下がり正規の周波数である1650
〔MHz〕になった時に、条件が成立してロックして安定
する。

以上の説明からわかるように、もし何等かの原因で第
１のPLL回路15がイメージ周波数（_LOCAL−_OUT＝N₁
×_re１）でロックしようとしても、V_T1＞V_T2の条件
が成立せず、V_T1≒V_BBつまり_OUT≫_LOCALに強制的に
引き上げらえた後_OUTが下降するので、必ず正規の周
波数（_OUT−_LOCAL＝N₁×_re１）にてロックする
ようになる。

第３図は本発明の第２の実施例によるスイッチ回路の
回路図で、第１図におけるアナログスイッチ33に代わる
別の実施例を説明するものである。図中41はNPNトラン
ジスタ（Q1）、42はPNPトランジスタ（Q2）である。ロ
ーパスフィルタ13、制御信号１（V_T1）14、制御信号２
（V_T2）29、コンパレータ31、コンパレータ出力電圧（V
_COMP）32、直流電圧源（V_BB）34は第１図にて説明した
ものと同じである。この回路においても、やはりV_T1＜V
_T2になるとV_COMP＝“High"となり、Q1が“ON"するのでQ
2も“ON"し、V_T1≒V_BBとなる。よって第１図を用いて説
明したのと同様の働きのすることがわかる。

なお、以上の説明においては_OUT＞_LOCALで_IF＝
_OUT−_LOCALが正規の周波数の場合（この場合が一般
的である）について説明した。もし_LOCAL＞_OUTで
_IF＝_LOCAL−_OUTが正規の周波数の場合は、前記した
ような考え方で、コンパレータへのV_T1・V_T2の接続を逆
にする等その論理を反転すれば同様に行えるのは容易に
理解できる。

また、VCOとして第２図に示したように制御電圧の増
加に対して出力周数が増加する通常のタイプを用いた
が、もし逆のタイプのものであれば、制御電圧検知手段
の論理と基準電圧の設定を反転して考えればよいことも
わかる。

また制御電圧検知手段も、もっとも汎用的な方法とし
てコンパレータを用いたが、他の検知手段でもよいこと
は当然である。

さらに本実施例ではVCOの周波数を判断する手段とし
てその制御電圧を検知する方法を用いた。これはVCOの
制御電圧対周波数特性が必ず単調増加（あるいは単調減
少）であり、両者の相関が一義的に決まるので、周波数
を判断する手段としてもっとも適しているからである。
また、２つのVCOはその必要とする周波数帯域がほぼ同
じなので、普通には同じタイプのものを使う。よって制
御電圧対周波数特性及びその温度特性が近似しており、
コンパレータで両者の差のみを検知すれば、温度等によ
る変動要素分は相殺される。しかし、勿論別の方式を用
いてもよく、要するに両者の周波数の差・大小が判断で
きる手段ならば何でもよい。

発明の効果 以上のような簡単な構成により、２重PLL方式周波数
シンセサイザにおいて、ループ内にミキサを有する側の
VCOがイメージ周波数で発振したとしても、それによっ
て誤ってロックしてしまうことを防ぐことができる。ま
た、V_T1＜V_T2なる時はいったんV_T2をV_BBつまり十分高い
電圧に引き上げて、ループ内にミキサを有する側のVCO
を強制的にイメージ周波数はもちろんのこと本来希望の
周波数よりも高い周波数に引き上げてから、ループの制
御作用により本来希望の周波数に低下して安定するよう
に構成してあるので、VCOの制御電圧を掃引するための
スイープオシレータなど、特別な手段を用いる必要はな
い。

さらに、イメージ周波数と本来希望する周波数が接近
してもよいので、ミキサにてミキシングされた周波数
（_IF）が低くなるように設定することが可能で、分周
器の設計や選択が容易となり低価格のものが使用でき
る。

加うるに、本発明では第１のPLL回路の制御電圧の応
答遅れがあってもよいので、ローパスフィルタや制御電
圧信号線に大容量の静電容量を付加することが可能とな
る。よって、ローパスフィルタの高周波除去特性・制御
信号線の安定性を良くすることができ、スプリアス除去
性能・耐ノイズ性能を向上することができるという波及
効果も得られる。

以上述べたように、簡単な回路の付加で、優れた効果
を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による周波数シンセサイザの
ブロック図、第２図は本発明の一実施例に使用している
VCOの制御電圧対周波数特性図、第３図は本発明の第２
の実施例によるスイッチ回路の回路図、第４図は従来の
周波数シンセサイザのブロック図である。 １……VCO1、２……出力周波数信号（_OUT）、３……
第２のPLL回路、４……局部発振周波数信号
（_LOCAL）、５……ミキサ、６……ミキシングされた
周波数信号（_IF）、７……分周器１、８……N₁分周さ
れた周波数信号（_V1）、９……基準発振器１、10……
基準周波数信号１（_re１）、11……位相比較器１、
12……誤差信号１（e_r1）、13……ローパスフィルタ
１、14……制御信号１（V_T1）、15……第１のPLL回路、
21……VCO2、22……分周器２、23……N₂分周された周波
数信号（_V2）、24……位相比較器２、25……基準発振
器２、26……基準周波数信号（_re２）、27……誤差
信号２（e_r2）、28……ローパスフィルタ２、29……制
御信号２（V_T2）、31……コンパレータ、32……コンパ
レータ出力電圧（V_COMP）、33……アナログスイッチ、3
4……直流電圧源（V_BB）、41……NPNトランジスタ（Q
1）、42……PNPトランジスタ（Q2）。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】その制御電圧がV_T1なる第１の電圧制御発
   振器および周波数混合器を含む第１の位相同期ループ
   と、その制御電圧がV_T2であり、前記周波数混合器に局
   部発振周波数信号を与えるための第２の電圧制御発振器
   を含む第２の位相同期ループとを有し、通常時には前記
   V_T2よりも高い電圧となっている前記V_T1が前記V_T2と比
   較して、所定の電圧幅以上に低下した時に前記第１の電
   圧制御発振器の制御電圧端に、その電圧が前記第２の電
   圧制御発振器の制御電圧のとりうる最大値よりも大きな
   直流電圧源を接続するように構成した周波数シンセサイ
   ザ。