JP4245033B2

JP4245033B2 - Wiring board

Info

Publication number: JP4245033B2
Application number: JP2006274093A
Authority: JP
Inventors: 長坂　　崇
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-10-05
Filing date: 2006-10-05
Publication date: 2009-03-25
Anticipated expiration: 2017-08-25
Also published as: JP2007013213A

Description

本発明は、外部サージ電圧に対する回路保護機能を備えて成る配線基板に関する。 The present invention relates to a wiring board having a circuit protection function against an external surge voltage.

この種の配線基板の一例として、特公昭６１−３９７４２号公報に記載された構成がある。この構成では、図１２及び図１３に示すように、基板１上に外部入力端子２用の導体パターン３とグランドパターン４を設けると共に、これら導体パターン３とグランドパターン４との間に所定距離のギャップを設けている。そして、１００ｋΩ以上の高抵抗膜５を、上記ギャップを埋めるようにして導体パターン３とグランドパターン４に設けている。 As an example of this type of wiring board, there is a configuration described in Japanese Patent Publication No. 61-39742. In this configuration, as shown in FIGS. 12 and 13, the conductor pattern 3 for the external input terminal 2 and the ground pattern 4 are provided on the substrate 1, and a predetermined distance is provided between the conductor pattern 3 and the ground pattern 4. There is a gap. A high resistance film 5 of 100 kΩ or more is provided on the conductor pattern 3 and the ground pattern 4 so as to fill the gap.

この構成の場合、外部サージ電圧が外部入力端子２から導体パターン３に印加された場合、該外部サージは高抵抗膜５を通ってグランドパターン４へ速やかに放電されるようになる。これにより、基板１上に設けられた回路素子等（図示しない）を上記外部サージから保護することができる。 In the case of this configuration, when an external surge voltage is applied to the conductor pattern 3 from the external input terminal 2, the external surge is quickly discharged to the ground pattern 4 through the high resistance film 5. Thereby, circuit elements (not shown) provided on the substrate 1 can be protected from the external surge.

しかしながら、上記従来構成では、水分や湿気等が高抵抗膜５の表面に付着すると、導体パターン３とグランドパターン４との間の抵抗値が下がってしまう。この場合、水分等の付着量によって導体パターン３とグランドパターン４との間の抵抗値が変動し、外部サージの放電のし易さが変化してばらつき、信頼性が低下するというおそれがあった。そこで、上記公報記載の構成では、図１３に示すように、基板１上に導体パターン３、グランドパターン４及び高抵抗膜５を形成した後、その上を防湿用樹脂６により覆うように構成している。しかし、この構成では、基板１の表面を防湿用樹脂６により覆う工程が必要であるので、製造工程数が増えるという欠点があった。 However, in the above conventional configuration, when moisture, moisture, or the like adheres to the surface of the high resistance film 5, the resistance value between the conductor pattern 3 and the ground pattern 4 decreases. In this case, the resistance value between the conductor pattern 3 and the ground pattern 4 fluctuates depending on the amount of adhesion of moisture, etc., and the ease of discharging an external surge changes and varies, which may reduce reliability. . Therefore, in the configuration described in the above publication, as shown in FIG. 13, the conductor pattern 3, the ground pattern 4, and the high resistance film 5 are formed on the substrate 1, and then the moisture-proof resin 6 is covered thereon. ing. However, this configuration requires a step of covering the surface of the substrate 1 with the moisture-proof resin 6, and thus has the disadvantage of increasing the number of manufacturing steps.

また、上記公報記載の構成では、外部サージに対する保護用回路構成を形成するに当たって、図１２に示すように、基板１の上面に導体パターン３とグランドパターン４とを所定距離のギャップを隔てて設けなければならない。このため、上記保護用回路構成を配設するための一定のスペース（面積）を基板１の上面において確保しなければならず、その分だけ基板１の面積が大きくなり、ひいては基板１が大型化するという欠点もあった。 In the configuration described in the above publication, when forming a circuit configuration for protecting against external surges, the conductor pattern 3 and the ground pattern 4 are provided on the upper surface of the substrate 1 with a gap of a predetermined distance as shown in FIG. There must be. For this reason, a certain space (area) for disposing the protective circuit configuration must be secured on the upper surface of the substrate 1, and the area of the substrate 1 increases accordingly, and the substrate 1 becomes larger. There was also the fault of doing.

そこで、本発明の目的は、特別な防湿対策を施すことを不要にしながら、外部サージの放電のし易さが変動することを防止でき、また、基板を小型化することができる配線基板を提供するにある。 Accordingly, an object of the present invention is to provide a wiring board capable of preventing fluctuations in the ease of discharge of an external surge and eliminating the need for taking special measures against moisture, and reducing the size of the board. There is.

請求項１の発明によれば、外部サージが外部入力端子用導体に印加すると、該外部サージは、基板のホール部に充填された抵抗体を通してグランド用導体へ放電されるから、基板上に設けられた回路素子等が上記外部サージから保護される。この構成の場合、抵抗体は、基板内に設けられたホール部の内部に充填されているので、抵抗体の表面に水分や湿気が付着することがない。これにより、外部サージの放電のし易さの変動を防止することができ、しかも、特別な防湿対策を施すことが不要である。また、上記構成では、抵抗体を配設するために基板の上面において必要な面積としては、ホール部の断面積よりも若干大きい程度の面積（即ち、ランドの面積程度）で済むから、それだけ基板を小形化できる。 According to the first aspect of the present invention, when an external surge is applied to the external input terminal conductor, the external surge is discharged to the ground conductor through the resistor filled in the hole portion of the substrate. The circuit elements and the like are protected from the external surge. In the case of this configuration, since the resistor is filled in the hole provided in the substrate, moisture and moisture do not adhere to the surface of the resistor. As a result, fluctuations in the ease of discharge of the external surge can be prevented, and it is not necessary to take special measures against moisture. In the above configuration, the area required on the upper surface of the substrate for disposing the resistors is slightly larger than the cross-sectional area of the hole portion (that is, the land area). Can be miniaturized.

さらに、請求項１の発明によれば、基板を接着する金属製のベースを備え、グランドパターンを基板の接着面に設けると共に、このグランドパターンにベース側へ突出するように凸部を設けた。この構成によれば、外部サージは、外部入力端子用パターンから抵抗体を通ってグランドパターンへ放電され、更に、グランドパターンの凸部から接着剤層を通って金属製のベースへ放電されるようになり、外部サージがより一層速やかに放電される。 According to the first aspect of the present invention, the metal base for bonding the substrate is provided, the ground pattern is provided on the bonding surface of the substrate, and the protrusion is provided on the ground pattern so as to protrude toward the base. According to this configuration, the external surge is discharged from the external input terminal pattern to the ground pattern through the resistor, and further discharged from the convex portion of the ground pattern to the metal base through the adhesive layer. The external surge is discharged more quickly.

請求項２の発明においては、基板をアルミナ、窒化アルミなどのセラミックや、或いはガラスセラミックから構成すると共に、抵抗体を基板材料と導体とを主として混合した混合材料から構成した。この構成によれば、アルミナ基板及び抵抗体若しくはガラスセラミック基板及び抵抗体を同時焼成により形成することが可能である。また、請求項３の発明のように、配線基板を、内部に１層以上の内部配線層を設けて成る多層基板から構成することが好ましい。更に、請求項４の発明のように、ホール部を基板内において任意に設定された所定領域を有する孔としても良いし、請求項５の発明のように、基板を貫通するようにホール部を設けても良い。 In the invention of claim 2, the substrate is made of a ceramic such as alumina or aluminum nitride, or a glass ceramic, and the resistor is made of a mixed material in which a substrate material and a conductor are mainly mixed. According to this configuration, the alumina substrate and the resistor or the glass ceramic substrate and the resistor can be formed by simultaneous firing. Further, as in the invention of claim 3, it is preferable that the wiring board is composed of a multilayer board in which one or more internal wiring layers are provided. Further, as in the invention of claim 4, the hole portion may be a hole having a predetermined region arbitrarily set in the substrate, or the hole portion may be penetrated through the substrate as in the invention of claim 5. It may be provided.

また、請求項６の発明においては、ホール部を、基板の内部で横方向に位置がずれるように設けられた複数の部分ホールから構成し、これら複数の部分ホールに充填された複数の抵抗体を、内部配線層に設けられた導体パターン若しくは抵抗体パターンにより接続するように構成した。この構成によれば、ホールを形成する位置を設定し易くなり、それだけ設計の自由度が高くなる。 According to a sixth aspect of the present invention, the hole portion is composed of a plurality of partial holes provided so as to be displaced in the lateral direction inside the substrate, and the plurality of resistors filled in the plurality of partial holes. Are connected by a conductor pattern or a resistor pattern provided in the internal wiring layer. According to this configuration, it is easy to set the position where the hole is formed, and the degree of freedom in design is increased accordingly.

請求項７の発明では、基板をアルミナから構成すると共に導体をＷまたはＭｏから構成し、抵抗体を基板材料と導体とを混合した混合材料から構成した。また、請求項８の発明においては、基板をガラスセラミックから構成すると共に導体をＡｇとＡｇ／ＰｄとＣｕとＡｕのいずれかで構成し、抵抗体を基板材料と導体とを混合した混合材料から構成した。この構成によれば、アルミナ基板及び抵抗体若しくはガラスセラミック基板及び抵抗体を同時焼成により形成することが可能である。 In the invention of claim 7, the substrate is made of alumina, the conductor is made of W or Mo, and the resistor is made of a mixed material obtained by mixing the substrate material and the conductor. In the invention of claim 8, the substrate is made of glass ceramic, the conductor is made of any one of Ag, Ag / Pd, Cu, and Au, and the resistor is made of a mixed material obtained by mixing the substrate material and the conductor. Configured. According to this configuration, the alumina substrate and the resistor or the glass ceramic substrate and the resistor can be formed by simultaneous firing.

（第１実施例）
以下、本発明をアルミナ多層基板に適用した第１実施例について、図１ないし図４を参照しながら説明する。まず、図１はアルミナ多層基板１の拡大縦断面図である。この図１に示すように、アルミナ多層基板１１は、例えば４枚のアルミナ基板１２、１３、１４、１５を重ねて構成されている。上記アルミナ多層基板１１には、その上面（アルミナ基板１２の上面）に配線層１６が設けられ、内部に４枚のアルミナ基板１２、１３、１４、１５の各間に位置して３層の配線層１７、１８、１９が設けられ、下面（アルミナ基板１５の下面）に配線層２０が設けられている。 (First embodiment)
A first embodiment in which the present invention is applied to an alumina multilayer substrate will be described below with reference to FIGS. First, FIG. 1 is an enlarged longitudinal sectional view of an alumina multilayer substrate 1. As shown in FIG. 1, the alumina multilayer substrate 11 is configured by, for example, stacking four alumina substrates 12, 13, 14, and 15. The alumina multilayer substrate 11 is provided with a wiring layer 16 on its upper surface (the upper surface of the alumina substrate 12), and three layers of wiring are located inside each of the four alumina substrates 12, 13, 14, and 15. Layers 17, 18 and 19 are provided, and a wiring layer 20 is provided on the lower surface (the lower surface of the alumina substrate 15).

上記各配線層１６〜２０は、所要の形状の導体パターン（配線パターン）から構成されている。また、上記導体パターンは、例えばＷやＭｏ等の導体で構成されている。ここで、アルミナ多層基板１１の上面の配線層１６における図１中右端部には、外部入力端子用導体として例えば外部入力端子用パターン２１が設けられている。この外部入力端子用パターン２１には、外部入力端子（図示しない）が形成されている。また、アルミナ多層基板１１の下面の配線層２０における図１中右端部には、グランド用導体として例えばグランドパターン２２が設けられている。 Each of the wiring layers 16 to 20 is composed of a conductor pattern (wiring pattern) having a required shape. Moreover, the said conductor pattern is comprised, for example with conductors, such as W and Mo. Here, at the right end portion in FIG. 1 of the wiring layer 16 on the upper surface of the alumina multilayer substrate 11, for example, an external input terminal pattern 21 is provided as an external input terminal conductor. An external input terminal (not shown) is formed on the external input terminal pattern 21. Further, for example, a ground pattern 22 is provided as a ground conductor at the right end in FIG. 1 of the wiring layer 20 on the lower surface of the alumina multilayer substrate 11.

また、アルミナ多層基板１１における外部入力端子用パターン２１とグランドパターン２２とが対向する部位には、ホール部として例えばビアホール２３がアルミナ多層基板１１の板面に対して垂直方向に設けられている。上記ビアホール２３の内径寸法は、例えば直径０．１〜０．４ｍｍ程度である。そして、このビアホール２３内には、例えば１００ｋΩ以上の抵抗値の抵抗体２４が充填されている。この抵抗体２４の両端部（上下端部）は、外部入力端子用パターン２１とグランドパターン２２とに接続されている。また、上記抵抗体２４は、基板材料であるアルミナと、導体である例えばＷやＭｏ等とを混合した混合材料から構成されており、抵抗値が大きく且つ外部サージを逃がし易い材料である。 Further, for example, via holes 23 are provided in the vertical direction with respect to the plate surface of the alumina multilayer substrate 11 as a hole portion at a portion of the alumina multilayer substrate 11 where the external input terminal pattern 21 and the ground pattern 22 face each other. The inner diameter of the via hole 23 is, for example, about 0.1 to 0.4 mm in diameter. The via hole 23 is filled with a resistor 24 having a resistance value of, for example, 100 kΩ or more. Both ends (upper and lower ends) of the resistor 24 are connected to the external input terminal pattern 21 and the ground pattern 22. The resistor 24 is made of a mixed material obtained by mixing alumina, which is a substrate material, and a conductor, such as W or Mo, and has a large resistance value and easily releases an external surge.

尚、アルミナ多層基板１１における各配線層１６〜２０の導体パターンの対向する部位には、上記ビアホール２３の他に多数のビアホール２５が適宜設けられていると共に、これらビアホール２５内には導体２６が充填されている。これら多数の導体２６により各配線層１６〜２０の導体パターンが接続されている。そして、上記導体２６は、例えばＷやＭｏ等の導体で構成されている。 In the alumina multilayer substrate 11, a number of via holes 25 are appropriately provided in addition to the via holes 23 at portions of the wiring layers 16 to 20 facing each other, and conductors 26 are provided in the via holes 25. Filled. The conductor patterns of the wiring layers 16 to 20 are connected by the large number of conductors 26. The conductor 26 is made of a conductor such as W or Mo.

一方、上記グランドパターン２２の下面には、図２にも示すように、凸部２２ａが下方へ向けて突設されている。この凸部２２ａの突出寸法Ａは、例えば１５〜６５μｍ程度である。尚、グランドパターン２２（即ち、配線層１６〜２０の導体パターン）の厚み寸法Ｂは、例えば１５μｍ程度である。 On the other hand, on the lower surface of the ground pattern 22, as shown in FIG. 2, a convex portion 22a projects downward. The protruding dimension A of the convex portion 22a is, for example, about 15 to 65 μm. The thickness dimension B of the ground pattern 22 (that is, the conductor pattern of the wiring layers 16 to 20) is, for example, about 15 μm.

また、このような構成のアルミナ多層基板１１の上面には、図１に示すように、抵抗体膜２７が例えば印刷及び焼き付けすることにより設けられている。また、アルミナ多層基板１１の上面には、ＩＣやベアチップ等の電子部品２８が例えば半田付け或いは導電性接着剤により取り付けられている。尚、図１において、符号「２９」は半田或いは導電性接着剤を示している。 Further, as shown in FIG. 1, a resistor film 27 is provided on the upper surface of the alumina multilayer substrate 11 having such a configuration by, for example, printing and baking. An electronic component 28 such as an IC or a bare chip is attached to the upper surface of the alumina multilayer substrate 11 by, for example, soldering or a conductive adhesive. In FIG. 1, reference numeral “29” indicates solder or conductive adhesive.

更に、上記アルミナ多層基板１１は、その下面を金属製のベース３０の上に載せるようにして該ベース３０に例えば接着により固定されている。上記ベース３０は、例えばアルミナ多層基板１１を収容固定するためのケースである。この場合、アルミナ多層基板１１の下面とベース３０の上面との間には、絶縁接着剤３１が充填されており、この接着剤３１の層の厚み寸法は、例えば１００μｍ程度である。従って、グランドパターン２２の凸部２２ａの先端部とベース３０の上面との間の隙間は、２０〜７０μｍ程度となっている。 Further, the alumina multilayer substrate 11 is fixed to the base 30 by, for example, adhesion so that the lower surface thereof is placed on the metal base 30. The base 30 is a case for accommodating and fixing the alumina multilayer substrate 11, for example. In this case, an insulating adhesive 31 is filled between the lower surface of the alumina multilayer substrate 11 and the upper surface of the base 30, and the thickness dimension of the layer of the adhesive 31 is, for example, about 100 μm. Accordingly, the gap between the tip of the convex portion 22a of the ground pattern 22 and the upper surface of the base 30 is about 20 to 70 μm.

次に、上記構成のアルミナ多層基板１１を製造する工程について簡単に説明する。まず、４枚のアルミナ基板１２〜１５に対応する４枚のアルミナのグリーンシート（グリーンシート１枚の厚みは、０．１〜０．４ｍｍ程度）を用意し、これら４枚のグリーンシートの所定の位置にビアホール２３、２５を形成する。続いて、ＷやＭｏ等からなる導体ペースト２６をグリーンシートのビアホール２５内に、周知の方法（例えばスクリーン印刷）により充填する。次いで、アルミナとＷやＭｏ等とを混合した混合材料からなる抵抗体ペースト２４をグリーンシートのビアホール２３内に、周知の方法（例えばスクリーン印刷）により充填する。上記混合材料の具体的混合割合等については、後述する。 Next, a process of manufacturing the alumina multilayer substrate 11 having the above configuration will be briefly described. First, four alumina green sheets (the thickness of one green sheet is about 0.1 to 0.4 mm) corresponding to the four alumina substrates 12 to 15 are prepared. Via holes 23 and 25 are formed at the positions. Subsequently, a conductor paste 26 made of W, Mo or the like is filled into the via hole 25 of the green sheet by a known method (for example, screen printing). Next, a resistor paste 24 made of a mixed material in which alumina and W, Mo, or the like are mixed is filled into the via hole 23 of the green sheet by a known method (for example, screen printing). Specific mixing ratios of the mixed materials will be described later.

そして、各グリーンシートの表面に、ＷやＭｏ等からなる導体ペーストをスクリーン印刷することにより配線層１６〜２０の導体パターンに対応する印刷パターンを形成する。この後、４枚のグリーンシートを重ねると共に、重ねた状態で加圧し圧着する。続いて、この圧着したものを例えば１６００℃程度の温度で焼成する。これにより、図１に示すようなアルミナ多層基板１１が製造される。この構成の場合、抵抗体２４、導体２６及び基板１１は同時焼成されるように構成されている。 And the printing pattern corresponding to the conductor pattern of the wiring layers 16-20 is formed by screen-printing the conductor paste which consists of W, Mo, etc. on the surface of each green sheet. Thereafter, the four green sheets are stacked and pressed and pressed in a stacked state. Subsequently, the pressure-bonded product is fired at a temperature of about 1600 ° C., for example. Thereby, the alumina multilayer substrate 11 as shown in FIG. 1 is manufactured. In the case of this configuration, the resistor 24, the conductor 26, and the substrate 11 are configured to be fired simultaneously.

このような構成の本実施例によれば、外部サージ電圧がアルミナ多層基板１１の外部入力端子用パターン２１に印加すると、該外部サージは、アルミナ多層基板１１のビアホール２３に充填された抵抗体２４を通してグランドパターン２２へ速やかに放電される。このため、アルミナ多層基板１１上に設けられた回路素子（例えば電子部品２８）等が上記外部サージから保護される。そして、本実施例の場合、抵抗体２４は、アルミナ多層基板１１にその板面に対して垂直方向に設けられたビアホール２３の内部に充填されているので、抵抗体２４の表面に水分や湿気が付着することがない。これにより、外部サージの放電のし易さの変動を防止することができ、しかも、特別な防湿対策を施すことが不要である。 According to this embodiment having such a configuration, when an external surge voltage is applied to the external input terminal pattern 21 of the alumina multilayer substrate 11, the external surge is filled in the via hole 23 of the alumina multilayer substrate 11. Then, the ground pattern 22 is quickly discharged. For this reason, the circuit element (for example, electronic component 28) etc. which were provided on the alumina multilayer substrate 11 are protected from the said external surge. In the present embodiment, the resistor 24 is filled in the via hole 23 provided in the alumina multilayer substrate 11 in a direction perpendicular to the plate surface. Will not adhere. As a result, fluctuations in the ease of discharge of the external surge can be prevented, and it is not necessary to take special measures against moisture.

また、上記実施例の構成では、抵抗体２４を配設するためにアルミナ多層基板１１の上面において確保しなければならない必要最小面積は、ビアホール２３の断面積よりも若干大きい面積程度で済むから、それだけアルミナ多層基板１１を小形化することができる。 Further, in the configuration of the above embodiment, the necessary minimum area that must be ensured on the upper surface of the alumina multilayer substrate 11 in order to dispose the resistor 24 is about an area slightly larger than the cross-sectional area of the via hole 23. Accordingly, the alumina multilayer substrate 11 can be reduced in size.

ここで、上記実施例の抵抗体２４を構成する混合材料について、図３及び図４を参照して説明する。まず、本発明者は、導電成分であるＷ（タングステン）またはＭｏ（モリブデン）と、アルミナとを混合した混合材料の焼成後の抵抗値が混合割合によってどのように変化するかを実測してみた。一例として、Ｗとアルミナとの混合材料の混合割合（例えばアルミナの重量比）を変えながら抵抗値を測定した測定結果を図３に示す。この図３から、アルミナの混合割合を所定値以上にすると、混合材料の焼成後の抵抗値は急激に増大して無限大（オープン）になることがわかった。 Here, the mixed material which comprises the resistor 24 of the said Example is demonstrated with reference to FIG.3 and FIG.4. First, the present inventor actually measured how the resistance value after firing of a mixed material in which W (tungsten) or Mo (molybdenum), which is a conductive component, and alumina are mixed varies depending on the mixing ratio. . As an example, FIG. 3 shows the measurement results of measuring the resistance value while changing the mixing ratio of the mixed material of W and alumina (for example, the weight ratio of alumina). From FIG. 3, it was found that when the mixing ratio of alumina is set to a predetermined value or more, the resistance value after firing of the mixed material increases rapidly and becomes infinite (open).

上記抵抗値がこのようになる理由は、アルミナの混合割合が少ない図４（ａ）と、アルミナの混合割合が多い図４（ｂ）とからわかるように、アルミナの混合割合が一定以上になると、抵抗体（混合材料）の導電経路において、導電粒子（Ｗの粒子）同士の電気的接合がなくなる部位が生じるためであると考えられる。尚、上記図４（ａ）及び（ｂ）に示すガラス質の部分は、焼成時にグリーンシートから流れ込んできて形成されるものである。そして、上記アルミナの混合割合が多い図４（ｂ）の構成の場合、電気的絶縁は粒径が１〜３μｍ程度のアルミナ粒子並びにガラス質によって確保されているため、絶縁距離が極めて小さい。このため、外部サージ電圧のような高電圧が印加されると、容易に絶縁破壊し、外部サージが抵抗体（混合材料）を通過することが確認された。 The reason why the resistance value becomes like this is that when the mixing ratio of alumina becomes a certain level or more, as shown in FIG. 4A where the mixing ratio of alumina is small and FIG. 4B where the mixing ratio of alumina is large. It is considered that this is because there is a portion where the electrical connection between the conductive particles (W particles) is lost in the conductive path of the resistor (mixed material). The vitreous portions shown in FIGS. 4A and 4B are formed by flowing from the green sheet during firing. And in the case of the structure of FIG.4 (b) with many mixing ratios of the said alumina, since the electrical insulation is ensured by the alumina particle and glassy substance with a particle size of about 1-3 micrometers, the insulation distance is very short. For this reason, it was confirmed that when a high voltage such as an external surge voltage is applied, dielectric breakdown easily occurs and the external surge passes through the resistor (mixed material).

また、本発明者の実験によれば、外部サージの印加時には、サージが抵抗体（混合材料）を通過し、通過後は絶縁性が再び確保されることを確認した。即ち、上記した混合材料からなる抵抗体は、外部サージの放電抵抗として好ましい特性、具体的には、抵抗値が大きく且つ外部サージを逃がし易い特性を有していることがわかった。 Further, according to the experiment by the present inventor, it was confirmed that when an external surge is applied, the surge passes through the resistor (mixed material), and after the passage, insulation is ensured again. That is, it has been found that the resistor made of the above-mentioned mixed material has characteristics preferable as a discharge resistance of an external surge, specifically, a resistance value is large and an external surge is easily released.

そして、Ｗとアルミナの混合割合としては、抵抗値が急激に無限大になるところ、図３のグラフの場合、重量比が約５０％前後の領域に設定すれば良いことがわかった。ここで、導体の種類や粒径や形状並びにアルミナの粒径や形状によって、混合割合と抵抗値との関係（図３のグラフ）が変化するため、実際に使用する導体とアルミナを用いて図３のグラフを測定してから、最適な混合割合を設定することが好ましい。 As a mixing ratio of W and alumina, it was found that the resistance value suddenly becomes infinite, and in the case of the graph of FIG. 3, the weight ratio may be set in the region of about 50%. Here, the relationship between the mixing ratio and the resistance value (graph in FIG. 3) varies depending on the type, particle size and shape of the conductor and the particle size and shape of the alumina. It is preferable to set the optimum mixing ratio after measuring the graph of 3.

また、上記実施例では、基板材料（アルミナ）と導体とを混合した混合材料から抵抗体２４を構成したが、これに限られるものではなく、他の材料を添加して抵抗体を構成しても良い。他の材料を添加して抵抗体を構成した例として、第２実施例（図５）並びに第３実施例（図６）を示す。 Moreover, in the said Example, although the resistor 24 was comprised from the mixed material which mixed board | substrate material (alumina) and the conductor, it is not restricted to this, A resistor is comprised by adding another material. Also good. A second embodiment (FIG. 5) and a third embodiment (FIG. 6) are shown as examples in which the resistor is configured by adding other materials.

（第２実施例）
図５に示すように、第２実施例では、導電性粒子であるＷ粒子３２の間に、導電性材料として金属酸化物３２ａを基板の焼成時に介在させるように構成することにより、所望の抵抗値を得ている。上記金属酸化物としては、例えばＬａ，Ｙ，Ｎｂ，Ｓｃ等の金属からなる金属酸化物がある。 (Second embodiment)
As shown in FIG. 5, in the second embodiment, a desired resistance is obtained by interposing a metal oxide 32a as a conductive material between the W particles 32, which are conductive particles, at the time of firing the substrate. I am getting the value. Examples of the metal oxide include metal oxides made of metals such as La, Y, Nb, and Sc.

（第３実施例）
また、図６に示すように、第３実施例においては、基板の焼成時の高温（１６００℃）でアルミナに固溶する金属酸化物を添加するように構成した。この構成の場合、Ｗ粒子３２間に多くのアルミナ粒子３３が介在していても、所望の抵抗値を得ることが可能である。 (Third embodiment)
Further, as shown in FIG. 6, in the third embodiment, a metal oxide that is solid-solved in alumina is added at a high temperature (1600 ° C.) during firing of the substrate. In the case of this configuration, a desired resistance value can be obtained even if many alumina particles 33 are interposed between the W particles 32.

尚、前記第１の実施例では、アルミナ製の多層基板１１に適用したが、これに限られるものではなく、例えばガラスセラミック製の多層基板に適用しても良い。この構成の場合、ガラスセラミック多層基板を８５０〜９００℃程度で同時焼成することにより製造することができる。そして、この構成において、外部サージ放電用の抵抗体を構成する材料として、基板材料であるガラスセラミックと、導体である例えばＡｇ、Ａｇ／Ｐｄ、Ｃｕ、Ａｕ等とを混合した混合材料を用いることが好ましい。尚、上記ガラスセラミック多層基板では、配線層用の導体及びビアホール充填用の導体として、上記Ａｇ、Ａｇ／Ｐｄ、Ｃｕ、Ａｕ等を用いている。 In the first embodiment, the present invention is applied to the multilayer substrate 11 made of alumina. However, the present invention is not limited to this. For example, the present invention may be applied to a multilayer substrate made of glass ceramic. In the case of this configuration, the glass ceramic multilayer substrate can be manufactured by simultaneous firing at about 850 to 900 ° C. In this configuration, as a material constituting the resistor for external surge discharge, a mixed material in which glass ceramic as a substrate material and conductors such as Ag, Ag / Pd, Cu, Au, etc. are mixed is used. Is preferred. In the glass ceramic multilayer substrate, Ag, Ag / Pd, Cu, Au, or the like is used as a wiring layer conductor and a via hole filling conductor.

また、前記第１の実施例では、アルミナ製の多層基板１１を貫通するように形成されたビアホール２３内（のすべて）に抵抗体２４を充填するように構成したが、これに限られるものではなく、ビアホール２３内のうちの一部分（例えば２層のアルミナ基板１２及び１３に対応する部分）だけに抵抗体を充填し、残りの部分には導体を充填するように構成しても良い。 In the first embodiment, the resistor 24 is filled in (all of) the via hole 23 formed so as to penetrate the alumina multilayer substrate 11. However, the present invention is not limited to this. Alternatively, only a part of the via hole 23 (for example, a part corresponding to the two-layer alumina substrates 12 and 13) may be filled, and the remaining part may be filled with a conductor.

（第４実施例）
図７は、本発明の第４実施例を示す図である。尚、図１に示す第１実施例と同一部分には同一符号を付している。上記第４実施例では、本発明をスルーホール基板３４に適用した。このスルーホール基板３４は、アルミナ製の基板３５と、この基板３５の上面及び下面に設けられた配線層３６及び３７とから構成されている。上記各配線層３６、３７は、所定の形状の導体パターン（配線パターン）から構成されている。また、上記導体パターンは、例えばＡｇ、Ａｇ／Ｐｄ、Ｃｕ、Ａｕ等の導体で構成されている。 (Fourth embodiment)
FIG. 7 is a diagram showing a fourth embodiment of the present invention. The same parts as those in the first embodiment shown in FIG. In the fourth embodiment, the present invention is applied to the through-hole substrate 34. The through-hole substrate 34 includes an alumina substrate 35 and wiring layers 36 and 37 provided on the upper and lower surfaces of the substrate 35. Each of the wiring layers 36 and 37 is composed of a conductor pattern (wiring pattern) having a predetermined shape. Moreover, the said conductor pattern is comprised, for example with conductors, such as Ag, Ag / Pd, Cu, Au.

そして、上面の配線層３６における図７（ａ）中右端部には、外部入力端子用導体として例えば外部入力端子用パターン３８が設けられている。この外部入力端子用パターン３８には、外部入力端子（図示しない）が形成されている。また、下面の配線層３７における図７（ａ）中右端部には、グランド用導体として例えばグランドパターン３９が設けられている。 Then, for example, an external input terminal pattern 38 is provided as an external input terminal conductor at the right end in FIG. 7A of the upper wiring layer 36. An external input terminal (not shown) is formed on the external input terminal pattern 38. Further, for example, a ground pattern 39 is provided as a ground conductor at the right end in FIG. 7A of the wiring layer 37 on the lower surface.

また、基板３５における外部入力端子用パターン３８とグランドパターン３９とが対向する部位には、ホール部として例えばスルーホール４０が基板３５の板面に対して垂直方向に設けられている。そして、このスルーホール４０内には、例えば１００ｋΩ以上の抵抗値の抵抗体４１が充填されている。この抵抗体４１の両端部（上下端部）は、外部入力端子用パターン３８とグランドパターン３９とに接続されている。また、上記抵抗体４１は、一般的な厚膜抵抗体の材料である例えばＲｕ系材料、ＬａＢ₆系材料、ＳｎＯ₂系材料等から構成されており、抵抗値が大きく且つ外部サージを逃がし易い材料である。尚、上記抵抗体４１を、導体と、抵抗体或いはガラスとを混合した混合材料から構成しても良い。 Further, for example, a through hole 40 is provided as a hole portion in a direction perpendicular to the plate surface of the substrate 35 at a portion of the substrate 35 where the external input terminal pattern 38 and the ground pattern 39 face each other. The through hole 40 is filled with a resistor 41 having a resistance value of, for example, 100 kΩ or more. Both ends (upper and lower ends) of the resistor 41 are connected to the external input terminal pattern 38 and the ground pattern 39. The resistor 41 is made of a general thick film resistor material such as a Ru-based material, a LaB ₆ -based material, a SnO ₂ -based material, etc., and has a large resistance value and easily releases an external surge. Material. In addition, you may comprise the said resistor 41 from the mixed material which mixed the conductor and the resistor or glass.

そして、基板３５における配線層３６、３７の導体パターンの対向する部位には、上記スルーホール４０の他に多数のスルーホール４２が適宜設けられていると共に、これらスルーホール４２内には導体４３が充填されている。これら多数の導体４３により各配線層３６、３７の導体パターンが接続されている。そして、上記導体４３は、例えばＡｇ、Ａｇ／Ｐｄ、Ｃｕ、Ａｕ等の導体で構成されている。 A number of through holes 42 are appropriately provided in addition to the through holes 40 at portions of the substrate 35 facing the conductor patterns of the wiring layers 36 and 37, and conductors 43 are provided in the through holes 42. Filled. The conductor patterns of the wiring layers 36 and 37 are connected by the large number of conductors 43. The conductor 43 is made of a conductor such as Ag, Ag / Pd, Cu, or Au.

また、このような構成のスルーホール基板３４の上面及び下面には、図７（ａ）に示すように、抵抗体膜２７が印刷及び焼き付けすることにより設けられている。また、スルーホール基板３４の上面には、ＩＣやベアチップ等の電子部品２８が半田付け或いは導電性接着剤により取り付けられている。更に、上記スルーホール基板３４は、その下面を金属製のベース３０の上に載せるようにして該ベース３０に例えば接着により固定されている。 Further, as shown in FIG. 7A, the resistor film 27 is provided on the upper surface and the lower surface of the through-hole substrate 34 having such a configuration by printing and baking. Further, an electronic component 28 such as an IC or a bare chip is attached to the upper surface of the through-hole substrate 34 by soldering or a conductive adhesive. Further, the through-hole substrate 34 is fixed to the base 30 by, for example, adhesion so that the lower surface thereof is placed on the metal base 30.

ここで、上記構成のスルーホール基板３４を製造する工程について簡単に説明する。まず、生のシート状のアルミナを焼成して基板３５を形成する。この場合、焼成前に、基板３５にスルーホール４０、４２を形成しておくことが好ましい。尚、基板３５の焼成後に、スルーホール４０、４２を形成しても良い。 Here, a process of manufacturing the through-hole substrate 34 having the above configuration will be briefly described. First, the raw sheet-like alumina is fired to form the substrate 35. In this case, it is preferable to form the through holes 40 and 42 in the substrate 35 before firing. The through holes 40 and 42 may be formed after the substrate 35 is baked.

続いて、上記基板３５のスルーホール４２内に、Ａｇ、Ａｇ／Ｐｄ、Ｃｕ、Ａｕ等からなる導体ペーストを周知の方法（例えばスクリーン印刷）により充填する。この場合、図７（ｂ）に示すように、スルーホール４２の内周面及び上下の開口縁部にだけ導体ペーストを印刷して導体ペーストの層を形成するように構成しても良い。次いで、基板３５の抵抗体４１充填用のスルーホール４０内に、一般的な厚膜抵抗体の材料等からなる抵抗体ペーストを周知の方法（例えばスクリーン印刷）により充填する。尚、この場合も、図７（ｂ）に示すように、スルーホール４０の内周面及び上下の開口縁部にだけ抵抗体ペーストを印刷して抵抗体ペーストの層を形成するように構成しても良い。 Subsequently, a conductive paste made of Ag, Ag / Pd, Cu, Au or the like is filled in the through hole 42 of the substrate 35 by a known method (for example, screen printing). In this case, as shown in FIG. 7B, the conductive paste may be printed only on the inner peripheral surface of the through hole 42 and the upper and lower opening edges to form a layer of the conductive paste. Next, a resistor paste made of a general thick film resistor material or the like is filled in the through hole 40 for filling the resistor 41 of the substrate 35 by a known method (for example, screen printing). In this case as well, as shown in FIG. 7B, the resistor paste is printed only on the inner peripheral surface of the through hole 40 and the upper and lower opening edges to form the resistor paste layer. May be.

そして、基板３５の上下面に、Ａｇ、Ａｇ／Ｐｄ、Ｃｕ、Ａｕ等からなる導体ペーストをスクリーン印刷することにより配線層３６、３７の導体パターンに対応する印刷パターンを形成する。この後、基板３５を例えば８５０℃程度の温度で焼成する。これにより、図７（ａ）に示すようなスルーホール基板３４が製造される。 A printed pattern corresponding to the conductor pattern of the wiring layers 36 and 37 is formed on the upper and lower surfaces of the substrate 35 by screen printing a conductor paste made of Ag, Ag / Pd, Cu, Au, or the like. Thereafter, the substrate 35 is baked at a temperature of about 850 ° C., for example. Thereby, the through-hole substrate 34 as shown in FIG. 7A is manufactured.

尚、上述した以外の第４実施例の構成は、第１実施例の構成と同じ構成となっている。従って、この第４実施例においても、第１実施例とほぼ同じ作用効果を得ることができる。また、第４実施例のグランドパターン３９に、第１実施例のグランドパターン２２に突設した凸部２２ａと同じ形状の凸部を突設するように構成しても良い。 The configuration of the fourth embodiment other than that described above is the same as that of the first embodiment. Therefore, in the fourth embodiment, substantially the same operational effects as in the first embodiment can be obtained. Further, the ground pattern 39 of the fourth embodiment may be configured to project a convex portion having the same shape as the convex portion 22a projecting from the ground pattern 22 of the first embodiment.

（第５実施例）
図８は、本発明の第５実施例を示す図である。尚、図１に示す第１実施例と同一部分には同一符号を付している。上記第５実施例では、本発明を厚膜多層基板４４に適用した。この厚膜多層基板４４は、アルミナ等からなるセラミック基板４５の上面に配線層４６、４７及び絶縁層４８を印刷・焼成することにより形成されている。 (5th Example)
FIG. 8 is a diagram showing a fifth embodiment of the present invention. The same parts as those in the first embodiment shown in FIG. In the fifth embodiment, the present invention is applied to the thick film multilayer substrate 44. The thick film multilayer substrate 44 is formed by printing and firing wiring layers 46 and 47 and an insulating layer 48 on the upper surface of a ceramic substrate 45 made of alumina or the like.

具体的には、まず、セラミック基板４５の上面に、導体ペーストを印刷して配線層４６の導体パターンに対応する印刷パターンを形成した後、この印刷パターンを焼成する。このとき、配線層４６の導体パターンの一部分として、グランドパターン４６ａが形成される。続いて、その上に例えばガラス等からなる絶縁体ペーストを印刷して絶縁層４８を形成した後、これを焼成する。このとき、絶縁層４８に、抵抗体４９充填用のビアホール５０及び導体５１充填用のビアホール５２が形成される。 Specifically, first, a conductive paste is printed on the upper surface of the ceramic substrate 45 to form a printed pattern corresponding to the conductive pattern of the wiring layer 46, and then the printed pattern is baked. At this time, the ground pattern 46 a is formed as a part of the conductor pattern of the wiring layer 46. Subsequently, an insulating paste 48 made of glass or the like is printed thereon to form the insulating layer 48, which is then fired. At this time, a via hole 50 for filling the resistor 49 and a via hole 52 for filling the conductor 51 are formed in the insulating layer 48.

次に、ビアホール５２内に、導体ペーストを印刷等により充填すると共に、ビアホール５０内に抵抗体ペーストを印刷等により充填した後、これら充填した導体ペースト及び抵抗体ペーストを焼成する。この場合、導体ペーストを充填した後、該導体ペーストを焼成し、その後、抵抗体ペーストを充填・焼成するように構成しても良い。また、抵抗体ペーストを先に充填・焼成した後、導体ペーストを充填・焼成するように構成しても良い。 Next, a conductor paste is filled into the via hole 52 by printing or the like, and a resistor paste is filled into the via hole 50 by printing or the like, and then the filled conductor paste and resistor paste are fired. In this case, after filling the conductive paste, the conductive paste may be fired, and then the resistor paste may be filled and fired. Alternatively, the conductive paste may be filled and fired after the resistor paste is filled and fired first.

続いて、上記絶縁層４８の上面に、導体ペーストを印刷して配線層４７の導体パターンに対応する印刷パターンを形成した後、この印刷パターンを焼成する。このとき、配線層４７の導体パターンの一部分として、外部入力端子用パターン４７ａが形成される。これにより、厚膜多層基板４４が製造される。そして、このように製造された厚膜多層基板４４の上面に、抵抗体膜２７を印刷及び焼き付けている。また、厚膜多層基板４４の上面に、ＩＣやベアチップ等の電子部品２８を半田付け或いは導電性接着剤により取り付けている。 Subsequently, a conductive paste is printed on the upper surface of the insulating layer 48 to form a printed pattern corresponding to the conductive pattern of the wiring layer 47, and then the printed pattern is baked. At this time, the external input terminal pattern 47 a is formed as a part of the conductor pattern of the wiring layer 47. Thereby, the thick film multilayer substrate 44 is manufactured. The resistor film 27 is printed and baked on the upper surface of the thick film multilayer substrate 44 manufactured in this way. Further, an electronic component 28 such as an IC or a bare chip is attached to the upper surface of the thick film multilayer substrate 44 by soldering or a conductive adhesive.

尚、上述した以外の第５実施例の構成は、第１実施例の構成と同じ構成となっている。従って、この第５実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。また、上記第５実施例の場合、絶縁体ペーストを印刷・焼成する作業を１回実行することにより絶縁層４８を形成するように構成したが、これに代えて、絶縁体ペーストを印刷・焼成する作業を複数回実行することにより絶縁層４８を形成するように構成しても良い。更に、第５実施例においては、セラミック基板４５の上に２層の配線層４６、４７及び１層の絶縁層４８を設けたが、これに限られるものではなく、３層以上の配線層及び２層以上の絶縁層を設けるように構成しても良い。 The configuration of the fifth embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the fifth embodiment, substantially the same operational effects as in the first embodiment can be obtained. In the case of the fifth embodiment, the insulating layer 48 is formed by performing the operation of printing and baking the insulator paste once. Instead, the insulator paste is printed and baked. The insulating layer 48 may be formed by performing the operation to perform a plurality of times. Furthermore, in the fifth embodiment, the two wiring layers 46 and 47 and the one insulating layer 48 are provided on the ceramic substrate 45. However, the present invention is not limited to this, and three or more wiring layers and Two or more insulating layers may be provided.

（第６実施例）
図９は本発明の第６実施例を示す図である。尚、図１に示す第１の実施例と同一部分には同一符号を付している。上記第６実施例では、アルミナ多層基板１１に抵抗体充填用のホールを形成するに当たって、複数例えば４個のビアホール５３、５４、５５、５６をアルミナ多層基板１１の内部で横方向に位置がずれるように設けた。そして、これら４個のビアホール５３、５４、５５、５６内にそれぞれ抵抗体５７、５８、５９、６０を充填すると共に、これら４個の抵抗体５７、５８、５９、６０を内部配線層１７、１８、１９に設けられた導体パターン６１、６２、６３により接続した。また、最上位の抵抗体５７の上端部を外部入力端子用パターン２１に接続し、最下位の抵抗体６０の下端部をグランドパターン２２に接続した。 (Sixth embodiment)
FIG. 9 is a diagram showing a sixth embodiment of the present invention. The same parts as those in the first embodiment shown in FIG. In the sixth embodiment, when a hole for filling a resistor is formed in the alumina multilayer substrate 11, a plurality of, for example, four via holes 53, 54, 55, 56 are shifted in the lateral direction inside the alumina multilayer substrate 11. Provided. The four via holes 53, 54, 55, 56 are filled with resistors 57, 58, 59, 60, respectively, and the four resistors 57, 58, 59, 60 are connected to the internal wiring layer 17, The conductor patterns 61, 62, 63 provided on 18, 19 were connected. Further, the upper end of the uppermost resistor 57 was connected to the external input terminal pattern 21, and the lower end of the lowermost resistor 60 was connected to the ground pattern 22.

この構成の場合、４個のビアホール５３、５４、５５、５６が部分ホールを構成している。そして、これらビアホール５３、５４、５５、５６から抵抗体充填用のホール６４が構成されている。尚、抵抗体５７〜６０の構成材料は、第１の実施例の抵抗体２４と同じ材料である。 In the case of this configuration, the four via holes 53, 54, 55, and 56 constitute partial holes. These via holes 53, 54, 55, 56 constitute a resistor filling hole 64. The constituent material of the resistors 57 to 60 is the same material as that of the resistor 24 of the first embodiment.

また、上述した以外の第６実施例の構成は、第１実施例の構成と同じ構成となっている。従って、この第６実施例においても、第１実施例とほぼ同じ作用効果を得ることができる。特に、上記第６実施例によれば、セラミック多層基板１１において抵抗体充填用のホール６４を形成する位置を設定し易くなり、それだけ設計の自由度を高くすることができる。 The configuration of the sixth embodiment other than that described above is the same as that of the first embodiment. Accordingly, in the sixth embodiment, substantially the same operational effects as in the first embodiment can be obtained. In particular, according to the sixth embodiment, it is easy to set the position where the resistor filling hole 64 is formed in the ceramic multilayer substrate 11, and the degree of design freedom can be increased accordingly.

尚、上記第６実施例においては、４個のビアホール５３〜５６のすべてに抵抗体５７〜６０を充填するように構成したが、これに限られるものではなく、４個のビアホール５３〜５６のうちの少なくとも１つの内部に抵抗体を充填し、残りのビアホール内には導体を充填するように構成しても良い。この構成の場合も、上記第６実施例とほぼ同じ作用効果を得ることができる。 In the sixth embodiment, all the four via holes 53 to 56 are filled with the resistors 57 to 60. However, the present invention is not limited to this, and the four via holes 53 to 56 are not limited thereto. At least one of them may be filled with a resistor, and the remaining via holes may be filled with a conductor. Also in this configuration, substantially the same operational effects as the sixth embodiment can be obtained.

（第７実施例）
図１０は本発明の第７実施例を示す図である。尚、図９に示す第６実施例と同一部分には同一符号を付している。上記第７実施例では、複数の部分ホールである４個のビアホール５３〜５６に充填された４個の抵抗体５７〜６０を、内部配線層１７、１８、１９に設けられた抵抗体パターン６５、６６、６７により接続するように構成した。上記抵抗体パターン６５、６６、６７は、内部配線層１７、１８、１９の導体パターンを印刷する工程において、同様な印刷方法により形成すれば良い。尚、これ以外の第７実施例の構成は、第６実施例の構成と同じ構成となっている。従って、この第７実施例においても、第６実施例とほぼ同じ作用効果を得ることができる。 (Seventh embodiment)
FIG. 10 is a diagram showing a seventh embodiment of the present invention. The same parts as those in the sixth embodiment shown in FIG. In the seventh embodiment, the resistor patterns 65 provided in the internal wiring layers 17, 18, and 19 are replaced by the four resistors 57 to 60 filled in the four via holes 53 to 56 as a plurality of partial holes. , 66, 67. The resistor patterns 65, 66, and 67 may be formed by the same printing method in the process of printing the conductor patterns of the internal wiring layers 17, 18, and 19. The remaining configuration of the seventh embodiment is the same as that of the sixth embodiment. Therefore, in the seventh embodiment, substantially the same operational effects as in the sixth embodiment can be obtained.

また、上記第７実施例においては、４個のビアホール５３〜５６のすべてに抵抗体５７〜６０を充填するように構成したが、これに限られるものではなく、４個のビアホール５３〜５６のうちの少なくとも１つの内部に抵抗体を充填し、残りのビアホール内には導体を充填するように構成しても良い。この構成の場合も、上記第７実施例とほぼ同じ作用効果を得ることができる。 In the seventh embodiment, the four via holes 53 to 56 are filled with the resistors 57 to 60. However, the present invention is not limited to this, and the four via holes 53 to 56 are not limited thereto. At least one of them may be filled with a resistor, and the remaining via holes may be filled with a conductor. Also in this configuration, substantially the same operational effects as the seventh embodiment can be obtained.

（第８実施例）
図１１は本発明の第８実施例を示す図である。この第８実施例では、３つの絶縁層６８、６９、７０を重ねて絶縁層７１を構成し、上側の絶縁層６８の上面に外部入力端子用パターン７２を設け、下側の絶縁層７０の下面にグランドパターン７３を設けている。上記３層の絶縁層６８、６９、７０のうちの真中の絶縁層６９は、厚さが例えば１０〜５０μｍ程度の誘電体の層から構成されており、絶縁層７１の内部の他の部位（図示しない）に例えばコンデンサを作成するための誘電体層である。 (Eighth embodiment)
FIG. 11 is a diagram showing an eighth embodiment of the present invention. In the eighth embodiment, three insulating layers 68, 69, 70 are stacked to form an insulating layer 71, an external input terminal pattern 72 is provided on the upper surface of the upper insulating layer 68, and the lower insulating layer 70 A ground pattern 73 is provided on the lower surface. The middle insulating layer 69 among the three insulating layers 68, 69, and 70 is composed of a dielectric layer having a thickness of, for example, about 10 to 50 μm, and other portions (inside the insulating layer 71 ( For example, a dielectric layer for forming a capacitor (not shown).

そして、上側の絶縁層６８及び下側の絶縁層７０のうちの外部入力端子用パターン７２とグランドパターン７３が対向する部位に、ホールとして例えばビアホール７４、７５が設けられている。更に、これらビアホール７４、７５内に抵抗体７６、７７が充填されている。上側の抵抗体７６の上端部は外部入力端子用パターン７２に接続され、下側の抵抗体７７の下端部はグランドパターン７３に接続されている。上側の抵抗体７６の下端部と、下側の抵抗体７７の上端部は絶縁層６９を挟んで対向している。 For example, via holes 74 and 75 are provided as holes in portions of the upper insulating layer 68 and the lower insulating layer 70 where the external input terminal pattern 72 and the ground pattern 73 face each other. Further, the vias 74 and 75 are filled with resistors 76 and 77. The upper end portion of the upper resistor 76 is connected to the external input terminal pattern 72, and the lower end portion of the lower resistor 77 is connected to the ground pattern 73. The lower end portion of the upper resistor 76 and the upper end portion of the lower resistor 77 are opposed to each other with the insulating layer 69 interposed therebetween.

上記構成の場合、絶縁層５６の厚みが十分薄いから、外部サージ電圧が外部入力端子用パターン７２に印加されると、該外部サージ電圧は抵抗体７６、７７及び絶縁層６９を通ってグランドパターン７３に放電される。尚、上述した以外の第８実施例の構成は、第１実施例の構成と同じ構成となっている。従って、この第８実施例においても、第１実施例とほぼ同じ作用効果を得ることができる。 In the case of the above configuration, since the insulating layer 56 is sufficiently thin, when an external surge voltage is applied to the external input terminal pattern 72, the external surge voltage passes through the resistors 76 and 77 and the insulating layer 69 and is connected to the ground pattern. 73 is discharged. The configuration of the eighth embodiment other than that described above is the same as that of the first embodiment. Therefore, in the eighth embodiment, substantially the same operational effects as in the first embodiment can be obtained.

尚、上記各実施例においては、本発明をいわゆる厚膜回路から構成された配線基板に適用したが、これに代えて、いわゆる薄膜回路から構成された配線基板やプリント配線基板に適用しても良い。 In each of the above embodiments, the present invention is applied to a wiring board composed of a so-called thick film circuit. Alternatively, the present invention may be applied to a wiring board composed of a so-called thin film circuit or a printed wiring board. good.

又、上記各実施例で説明した基板の構成材料をアルミナやガラスセラミック以外に窒化アルミとしてもよい。この場合の導体材料もＷやＭｏを用いることができる。そして、ホール内に充填する低抗体として、基板材料である窒化アルミと導体であるＷやＭｏとを混合した混合材料から構成することで抵抗値を大きくし且つ外部サージを逃し易い材料とすることができる。 The constituent material of the substrate described in each of the above embodiments may be aluminum nitride other than alumina or glass ceramic. In this case, W or Mo can also be used as the conductor material. And, as a low antibody filled in the hole, it is made of a mixed material in which aluminum nitride as a substrate material and W or Mo as a conductor are mixed to increase the resistance value and make it easy to escape an external surge. Can do.

本発明の第１実施例を示すアルミナ多層基板の拡大縦断側面図1 is an enlarged vertical side view of an alumina multilayer substrate showing a first embodiment of the present invention. グランドパターン周辺の部分拡大縦断側面図Partially enlarged vertical side view around the ground pattern 抵抗体の混合割合（アルミナの重量比）と抵抗値との関係を示すグラフA graph showing the relationship between the resistor mixing ratio (alumina weight ratio) and the resistance value （ａ）はアルミナが少ない場合の混合材料を示す図、（ｂ）はアルミナが多い場合の混合材料を示す図(A) is a figure which shows a mixed material when there is little alumina, (b) is a figure which shows a mixed material when there is much alumina. 本発明の第２実施例を示す混合材料を示す図The figure which shows the mixed material which shows 2nd Example of this invention 本発明の第３実施例を示す混合材料を示す図The figure which shows the mixed material which shows 3rd Example of this invention 本発明の第４実施例を示すもので、（ａ）は図１相当図、（ｂ）は第４実施例の変形例の縦断側面図FIG. 4 shows a fourth embodiment of the present invention, where (a) is a view corresponding to FIG. 1, and (b) is a vertical side view of a modification of the fourth embodiment. 本発明の第５実施例を示す図１相当図FIG. 1 equivalent view showing a fifth embodiment of the present invention. 本発明の第６実施例を示す図１相当図FIG. 1 equivalent view showing a sixth embodiment of the present invention. 本発明の第７実施例を示す図９相当図FIG. 9 equivalent diagram showing a seventh embodiment of the present invention. 本発明の第８実施例を示す図１相当図FIG. 1 equivalent view showing an eighth embodiment of the present invention. 従来構成を示す配線基板の部分上面図Partial top view of wiring board showing conventional configuration 配線基板の部分縦断側面図Partial vertical side view of wiring board

Explanation of symbols

１１はアルミナ多層基板、１２、１３、１４、１５はアルミナ基板、１６、１７、１８、１９、２０は配線層、２１は外部入力端子用パターン（外部入力端子用導体）、２２はグランドパターン（グランド導体）、２２ａは凸部、２３はビアホール（ホール部）、２４は抵抗体、２５はビアホール、２８は電子部品、３０はベース、３１は絶縁接着剤、３４はスルーホール基板、３５は基板、３６、３７は配線層、３８は外部入力端子用パターン、３９はグランドパターン、４０はスルーホール、４１は抵抗体、４２はスルーホール、４４は厚膜多層基板、４５はセラミック基板、４６、４７は配線層、４８は絶縁層、４９は抵抗体、５０はビアホール、５１は導体、５２はビアホール、５３〜５６はビアホール（部分ホール）、５７〜６０は抵抗体、６１〜６３は抵抗体パターン、６４はホール、６５〜６７は抵抗体パターン、６８〜７１は絶縁層、７２は外部入力端子用パターン、７３はグランドパターン、７４、７５はビアホール（ホール部）、７６、７７は抵抗体を示す。 11 is an alumina multilayer substrate, 12, 13, 14, and 15 are alumina substrates, 16, 17, 18, 19, and 20 are wiring layers, 21 is an external input terminal pattern (external input terminal conductor), and 22 is a ground pattern ( (Ground conductor), 22a is a convex portion, 23 is a via hole (hole portion), 24 is a resistor, 25 is a via hole, 28 is an electronic component, 30 is a base, 31 is an insulating adhesive, 34 is a through-hole substrate, and 35 is a substrate , 36 and 37 are wiring layers, 38 is a pattern for external input terminals, 39 is a ground pattern, 40 is a through hole, 41 is a resistor, 42 is a through hole, 44 is a thick multilayer board, 45 is a ceramic substrate, 46, 47 is a wiring layer, 48 is an insulating layer, 49 is a resistor, 50 is a via hole, 51 is a conductor, 52 is a via hole, 53 to 56 are via holes (partial holes), 57 to 60 Resistors, 61 to 63 are resistor patterns, 64 are holes, 65 to 67 are resistor patterns, 68 to 71 are insulating layers, 72 is an external input terminal pattern, 73 is a ground pattern, and 74 and 75 are via holes (holes). Part), 76 and 77 indicate resistors.

Claims

In a wiring board formed by providing at least two wiring layers on a board,
An external input terminal conductor provided on one of the wiring layers;
A ground conductor provided in the other wiring layer;
A hole provided in the substrate;
With a resistor filled in this hole part,
The external input terminal conductor is connected to the ground conductor via the resistor,
A metal base for bonding the substrate;
The wiring board according to claim 1, wherein the ground conductor is provided on an adhesive surface of the substrate, and a protrusion is provided on the ground conductor so as to protrude toward the base.

2. The wiring board according to claim 1, wherein the substrate is made of ceramic or glass ceramic, and the resistor is made of a mixed material in which a substrate material and a conductor are mainly mixed.

3. The wiring board according to claim 2, wherein the wiring board is constituted by a multilayer board in which one or more internal wiring layers are provided.

4. The wiring board according to claim 1, wherein the hole portion is a hole having a predetermined region arbitrarily set in the substrate.

The wiring substrate according to claim 1, wherein the hole portion is provided so as to penetrate the substrate.

The hole portion is composed of a plurality of partial holes provided so as to be displaced laterally within the substrate, and a resistor appropriately filled in the plurality of partial holes is provided in an internal wiring layer. The wiring board according to claim 1, wherein the wiring board is connected by a conductor pattern or a resistor pattern.

7. The substrate according to claim 1, wherein the substrate is made of alumina, the conductor is made of W or Mo, and the resistor is made of a mixed material obtained by mixing a substrate material and a conductor. Wiring board.

The substrate is made of glass ceramic, the conductor is made of any one of Ag, Ag / Pd, Cu and Au, and the resistor is made of a mixed material obtained by mixing a substrate material and a conductor. The wiring board according to claim 1.