JP4244905B2 - メモリデータ制御装置 - Google Patents

Description

本発明は、筐体ドアの開放を検出すると内部のメモリデータを使用不能なデータに書き換えるメモリデータ制御装置に関する。

一般に、内部に重要データが記憶されている装置では、例えば保守者により内部点検が可能なように筐体にドアが設けられ、保守者が鍵を用いてドアを開け装置内部の点検が可能になっている。しかし、第三者により故意にドアが開けられ（鍵を用いずにドアが開けられた場合）、内部のＲＡＭに記憶されている機密性の高い重要データが取り出される恐れがあるため、ドアの開閉に連動するメカニカルスイッチを設け、第三者によりドアが開けられると、メカニカルスイッチによりこれを検出して内部のＲＡＭに記憶されている重要データを破壊するようにしている。

即ち、装置の通電時に第三者によりドアが開けられ、これがメカニカルスイッチにより検知されると、装置のＣＰＵはＲＡＭにランダムなデータを書き込みＲＡＭデータを破壊する。また、装置の非通電時に第三者によりドアが開けられると、メカニカルスイッチの出力に基づいて起動されるコンデンサ及び抵抗からなる時定数回路の時間分、ＲＡＭのバックアップ電源を短絡してＲＡＭへの電源供給を断つことによりＲＡＭデータを破壊する。

このように内部に重要なデータが記憶されている装置では、ドアを閉じたまま第三者により筐体が壊されると、上記のメカニカルスイッチが動作しないためにＲＡＭのデータが破壊されなくなり、したがってＲＡＭの機密性の高いデータが第三者により取り出されて解読されてしまうという問題があった。
したがって本発明は、第三者により故意に装置の筐体が壊された場合でも的確に装置内部のＲＡＭのデータを破壊することを目的とする。

このような課題を解決するために本発明は、バッテリ電源により格納データがバックアップされるメモリ（ＲＡＭ）を有するとともにバッテリ電源とは異なる電源の通電により動作する端末と、端末の筐体に設けられたドアと、ドアの開閉に連動するメカニカルスイッチとを備え、バッテリ電源により動作するとともに、ドアの開放を検知するとメモリのデータを使用不可能な状態に制御するメモリデータ制御装置において、筐体の内部に設けられかつ筐体外からの光信号を入力して電気信号として出力する光センサと、端末の通電の有無を検出する検出手段と、検出手段により端末の非通電が検出されているときに、メカニカルスイッチ及び光センサの一方の出力を検出するとメモリのデータを消去する制御手段と、制御手段によるメモリのデータ消去の時間を計数する計数回路と、計数回路の出力を監視する監視回路と、端末の通電開始時に監視回路の出力がメモリの不完全消去を示している場合はメモリのデータを消去する消去手段とを備えたものである。

本発明によれば、内部電源により格納データがバックアップされるメモリを有する端末と、端末の筐体に設けられたドアと、ドアの開閉に連動するメカニカルスイッチとを備え、ドアの開放を検知するとメモリのデータを使用不可能な状態に制御するメモリデータ制御装置において、筐体の内部に設けられ筐体外からの光信号を入力して電気信号として出力する光センサを設け、制御手段は、メカニカルスイッチ及び光センサの一方の出力を検出するとメモリのデータを使用不可能な状態に制御するようにしたので、第三者により故意に筐体が壊された場合でも的確にＲＡＭ（メモリ）のデータを使用不可能な状態に破壊でき、従って第三者によるデータの解読を防止できる。
また、制御手段は、メカニカルスイッチ及び光センサの一方の出力に基づく一連の制御動作を行い該制御動作が終了すると、電源投入によりリセットされない限りは再動作を行わないようにしたので、ドアの開放時或いは筐体破壊時には制御手段によるメモリデータの消去動作は１回のみに限定され、従ってデータ消去動作に伴う内部電源（バッテリ）の電力消費を最低限に抑えることができる。

以下、本発明について図面を参照して説明する。
図１は本発明を適用した端末装置の構成を示すブロック図である。図１において、１は端末装置の筐体に設けられたドア、２はドア１の開放を検出するドア開放検出回路、３はＣＰＵ、４は機密性の高いデータが記憶されるＲＡＭである。

図２はドア開放検出回路２の具体的な構成を示すブロック図である。同図において、２１はクロック生成部、２２はクロック生成部２１の出力クロックをカウントしてカウント値に応じた出力を各出力端子Ｑx-n 〜Ｑx から順に出力するカウンタ、２３はカウンタ２２の最下位出力端子Ｑx-n からの出力に基づきＣＰＵ３へドア開放を報知するフリップフロップ（以下、Ｆ／Ｆ）回路である。

また、２４は装置の電源を監視する電源監視ＩＣ、２５はＲＡＭ４へバックアップ電源を供給するためのバッテリ、２６は本検出回路２が動作したときにＲＡＭ４のバックアップ電源と本検出回路２とを分離するための電界効果トランジスタ、２７はＲＡＭ４のバックアップ電源を短絡するためのトランジスタである。なお、２８，２９はアンドゲート、３０，３１はオアゲート、３２，３３はインバータ、ＳＲは筐体内部に配置され壊された筐体の外部から入り込む光信号を入力して電気信号に変換する光センサ、ＳＷはドア１の開閉に連動して接点の閉開を行うマイクロスイッチなどのメカニカルスイッチである。

ドア開放検出回路２を構成する各部には、バッテリ２５からの電源ＶＢＡＴが常時供給されている。
ここで、本装置に電源が供給されていないときにドア１が開放されることによりメカニカルスイッチＳＷの接点が閉じられ「Ｌ」レベルとなると、カウンタ２２の最上位出力端子Ｑx が無出力状態の「Ｌ」レベルの場合は、アンドゲート２８の入力側は「Ｌ」から「Ｈ」となるため、アンドゲート２８の出力は「Ｌ」から「Ｈ」状態となり、これがクロック生成部２１のＥＮ（イネーブル）端子に出力される。

これにより、クロック生成部２１が起動されＣＫＯＵＴ端子からクロック信号がカウンタ２２へ出力される。一方、カウンタ２２は、電源監視ＩＣ２４の電源未通電検出時（即ち、装置の電源５Ｖがオフされているとき）で、かつメカニカルスイッチＳＷの接点が閉じられた時または最下位出力端子Ｑx-n が「Ｈ」レベルの条件でリセットが解除されて全出力が「Ｌ」レベルとなる。そして、出力端子Ｑx-1 の「Ｌ」レベルによるインバータ３３の反転出力により「Ｈ」レベル信号がＩＮ（入力）端子に供給されるため、クロック生成部２１からのクロックのカウントを開始し、出力端子Ｑx-n から出力端子Ｑx の方向に順次カウント値を出力する。

カウンタ２２の最下位出力端子Ｑx-n の出力が「Ｈ」レベルになると、電界効果トランジスタ２６がオフしてバッテリ２５とＲＡＭ４間が分離されるとともに、トランジスタ２７によりＲＡＭ４の図示しないバックアップ電源端子間が短絡され、ＲＡＭ４に記憶されている機密データの消去が開始される。
また、Ｆ／Ｆ回路２３は、カウンタ２２の最下位出力端子Ｑx-n の出力が「Ｈ」レベルとなった時点で出力端子Ｑを介してＣＰＵ３へ「Ｈ」レベルのドア開放報知信号ａを出力するが、このときＣＰＵ３には通電されていないため、ＣＰＵ３による処理は行われない。

こうしたトランジスタ２７によるＲＡＭ４のバックアップ電源端子間の短絡に基づくＲＡＭ４のデータ消去は、一般に１〜２秒程度の時間が必要である。このため、Ｆ／Ｆ回路２３により消去時間を監視する。
即ち、ＲＡＭ４のデータ消去中は、カウンタ２２がさらにカウントを続行してそのカウント値が出力端子Ｑx-1 に該当する値となり該端子が「Ｈ」レベルになると、この信号がインバータ３３を介しカウンタ２２のＩＮ端子に入力され該ＩＮ端子が「Ｌ」となるため、カウンタ２２はカウント動作を停止する。また、カウンタ２２の出力端子Ｑx-1 から「Ｈ」レベルが出力された時点でこの信号がオアゲート３１を介してＦ／Ｆ回路２３のＣＬＲ（クリア）端子に「Ｌ」として入力されるため、Ｆ／Ｆ回路２３の出力端子Ｑから出力されている「Ｈ」レベルのドア開放報知信号ａも「Ｌ」レベルとなる。

このようにして、Ｆ／Ｆ回路２３によりＲＡＭ４のデータ消去時間が、カウンタ２２が最初に出力端子Ｑx-n へ出力してから最後に出力端子Ｑx-1 へ出力するまでの時間として監視され、この間、ＲＡＭ４のバックアップ電源端子間が短絡される。
ここで、ＲＡＭ４のデータ消去中にカウンタ２２の出力端子Ｑx-1 から「Ｈ」レベルの信号が出力されない場合は、ＲＡＭ４のデータ消去時間が所定時間に満たないため、ＲＡＭ４の機密データがそのまま記憶されている可能性がある。こうした場合は、Ｆ／Ｆ回路２３はクリアされないため、出力端子Ｑから「Ｈ」レベルのドア開放報知信号ａの出力が継続し、不完全消去ステータスとして出力されている。

このため、装置に電源が投入されＣＰＵ３が起動されたときに、ＣＰＵ３はまずＦ／Ｆ回路２３の出力端子Ｑのレベルを検出し、Ｆ／Ｆ回路２３から不完全消去ステータスが出力されている場合は、ドア１が開放されかつＲＡＭ４の機密データの消去が終了してないと判断する。そして、この場合ＣＰＵ３はＲＡＭ４にランダムデータを書き込みＲＡＭ４の機密データを破壊する。こうした書き込み動作が終了すると、ＣＰＵ３は、「Ｈ」レベルの消去完了信号ｂを出力する。この消去完了信号ｂはオアゲート３１を介してＦ／Ｆ回路２３のＣＬＲ（クリア）端子に「Ｌ」として入力されるため、Ｆ／Ｆ回路２３がクリアされ出力端子Ｑから出力されている「Ｈ」レベルのドア開放報知信号ａが「Ｌ」レベルとなり、この結果、不完全消去ステータスはクリアされる。

このようにして、ドア１が開放されると、これに連動するメカニカルスイッチＳＷの接点の閉結を検出しＲＡＭ４の機密データを消去するようにしたものである。
また、ドア開放を検出するとクロック生成部２１のクロックを計数して出力するカウンタ２２の出力時間に基づきＲＡＭ４のデータを消去するようにしたので、従来のようにコンデンサ及び抵抗からなる時定数回路によるばらつきの大きい消去時間よりも正確なデータ消去時間を定めることができ、したがってデータを確実に消去できる。
また、ドア開放検出回路２によるデータ消去が不十分な場合は、装置に電源が投入されたときにＣＰＵ３によりデータ消去を行うようにしたものである。

以上の動作は、ドア１の開放をメカニカルスイッチＳＷの接点閉結により検知しＲＡＭ４のデータ消去を行う例であるが、次に、装置の非通電時に第三者により故意に筐体が壊され、第三者が内部のＲＡＭ４の機密データを解読しようとした場合の動作を説明する。
装置の筐体が破壊された場合は、その破壊により光信号が筐体内部に入り、これが図２の光センサＳＲにより検出される。
この場合、光センサＳＲがオンしてその出力トランジスタの出力レベルが「Ｌ」レベルとなることにより、上記したメカニカルスイッチＳＷの接点閉結時と同様、アンドゲート２８の出力が「Ｌ」から「Ｈ」状態となり、これがクロック生成部２１のＥＮ端子に出力され、クロック生成部２１からクロック信号が出力される。

この場合、カウンタ２２もそのクロックを入力してカウントを開始する。このカウンタ２２のカウントにより、メカニカルスイッチＳＷの接点閉結時と同様に電界効果トランジスタ２６によるバッテリ２５とＲＡＭ４との間の分離及びトランジスタ２７によるＲＡＭ４のバックアップ電源端子の短絡が行われ、ＲＡＭ４のデータが消去される。
また、ＲＡＭ４のデータ消去時間が所定時間に満たなくデータ消去が不十分な場合は、装置電源投入後のＣＰＵ３のＦ／Ｆ回路２３の出力端子Ｑから出力される不完全消去ステータスに応じたＲＡＭ４へのランダムデータの書き込み処理、及びランダムデータ書き込み終了後のＦ／Ｆ回路２３のクリア処理が同様に行われる。

ここで、カウンタ２２がカウント続行中にカウント値が出力端子Ｑx-1 に該当する値となると、上述したようにＩＮ端子を「Ｌ」としカウント動作を停止させるように構成しているため、ドア１の開放時或いは筐体破壊時にはトランジスタ２７のＲＡＭ４のバックアップ電源端子間の短絡によるデータの消去動作は、１回のみに限定され、したがってデータ消去動作に伴うバッテリ２５の電力の消費を最低限に抑えることができる。

また、ＲＡＭ４のバックアップ電源端子間の短絡によるデータの消去動作は、装置に電源が投入され電源監視ＩＣ２４によりカウンタ２２のＣＬＲ（クリア）端子にリセット信号を与えてカウンタ２２をリセットするまでは、カウンタ２２のカウント動作は停止したままとなる。従って、上記データ消去動作はドア開放毎には行われないため、工場における装置の組立時や装置の故障により工場への戻し入れ時にドア開放が行われても、その都度ＲＡＭ４のバックアップ電源端子間の短絡が行われることはなく、この結果、バッテリ２５の無用な電力消費を抑制できる。

また、カウンタ２２がカウント続行中に、上述したように出力端子Ｑx-1 から「Ｈ」レベル信号を出力すると、その出力がインバータ３３により反転されて「Ｌ」レベルとなり、その「Ｌ」レベル出力が抵抗Ｒ１を介してメカニカルスイッチＳＷ及び光センサＳＲの出力トランジスタに与えられるような構成となっている。このため、ドア１の開放時或いは筐体破壊時にはその検出時のみメカニカルスイッチＳＷ、或いは光センサＳＲの出力トランジスタに電流が流れＲＡＭ４のデータ消去後にはその電流は遮断される。したがって、バッテリ２５の無用な電力消費を抑えることができる。

以上の説明は、ドア開放検出回路２を、クロック生成部２１，カウンタ２２及びＦ／Ｆ回路２３などのハードウェアにより構成した例についての説明であるが、ＣＰＵ３のソフトウェア処理によっても実現することができる。
即ち、ＣＰＵ３は電源が供給され起動されると、メカニカルスイッチＳＷの接点閉結または光センサＳＲのオンを検出し、これらの少なくとも一方が検出されると、ＲＡＭ４にデータ「００」を書き込みＲＡＭ４の全ての機密データを消去する。

その後、ＲＡＭ４の各エリア（所定の１エリアであっても良い）のデータを読み出す。そして、読み出したデータが「００」ではない場合は上記した不完全消去ステータスが出力されているものとして、今度はＲＡＭ４の全てのエリアにデータ「ＦＦ」Ｈ（１６進）を書き込み、全てのエリアを「ＦＦ」に設定する。このようにして、ＣＰＵ３のソフトウェア実行によってもＲＡＭ４の機密データを破壊することができる。

本発明を適用した端末装置の構成を示すブロック図である。 端末装置内に設けられ端末の筐体ドアの開放を検知するドア開放検出回路の構成を示すブロック図である。

符号の説明

１…ドア、２…ドア開放検出回路、３…ＣＰＵ、４…ＲＡＭ、２１…クロック生成部、２２…カウンタ、２３…Ｆ／Ｆ回路、２４…電源監視ＩＣ、２５…バッテリ、２６…電界効果トランジスタ、２７…トランジスタ、２８，２９…アンドゲート、３０，３１…オアゲート、３２，３３…インバータ、ＳＷ…メカニカルスイッチ、ＳＲ…光センサ。

Claims (1)

1. バッテリ電源により格納データがバックアップされるメモリを有するとともに前記バッテリ電源とは異なる電源の通電により動作する端末と、前記端末の筐体に設けられたドアと、前記ドアの開閉に連動するメカニカルスイッチとを備え、前記バッテリ電源により動作するとともに、前記ドアの開放を検知すると前記メモリのデータを使用不可能な状態に制御するメモリデータ制御装置において、
   前記筐体の内部に設けられかつ筐体外からの光信号を入力して電気信号として出力する光センサと、
   前記端末の前記通電の有無を検出する検出手段と、
   前記検出手段により前記端末の非通電が検出されているときに、前記メカニカルスイッチ及び光センサの一方の出力を検出すると前記メモリのデータを消去する制御手段と、
   前記制御手段による前記メモリのデータ消去の時間を計数する計数回路と、
   前記計数回路の出力を監視する監視回路と、
   前記端末の通電開始時に前記監視回路の出力が前記メモリの不完全消去を示している場合は前記メモリのデータを消去する消去手段と
   を備えたことを特徴とするメモリデータ制御装置。

Images