JP4241324B2 - Semiconductor device and manufacturing method thereof - Google Patents

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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Description

本発明は、半導体素子を回路基板に実装した半導体装置及びその製造方法に関するものである。   The present invention relates to a semiconductor device in which a semiconductor element is mounted on a circuit board and a manufacturing method thereof.

近年、半導体素子のさらなる高速化に伴い、その信号素線が増加している。このため、半導体素子の端子の狭ピッチ化が進み、回路基板上の配線パターンとの接続時に、高精度なアライメントが必要となっている。
このため、半導体素子に、アライメント用の溝あるいは突起を形成するとともに、回路基板上にアライメント用のバンプあるいは窪みを形成し、これらを互いに嵌合させ、半導体素子の端子と回路基板の配線パターンとの位置決めを行うことが知られている（例えば、特許文献１、２参照）。
特開平９−２８３５６４号公報 特開２００２−３７３９１４号公報 In recent years, the number of signal wires has increased as the speed of semiconductor devices has further increased. For this reason, the pitch of the terminals of the semiconductor element has been reduced, and high-precision alignment is required when connecting to the wiring pattern on the circuit board.
Therefore, an alignment groove or protrusion is formed on the semiconductor element, and an alignment bump or depression is formed on the circuit board, and these are fitted to each other. It is known to perform positioning (see, for example, Patent Documents 1 and 2).
JP-A-9-283564 JP 2002-373914 A

しかしながら、上記の技術では、半導体素子及び回路基板に、アライメント専用の溝や突起などを形成しなければならず、コストアップを招くとともに生産性が低下してしまう。   However, in the above technique, grooves and protrusions dedicated for alignment must be formed on the semiconductor element and the circuit board, leading to an increase in cost and a decrease in productivity.

この発明は、コストアップや生産性の低下を招くことなく、端子と配線パターンとを高精度に位置決めして信頼性の高い接続状態を確保することが可能な半導体装置及びその製造方法を提供することを目的としている。   The present invention provides a semiconductor device that can position a terminal and a wiring pattern with high accuracy and ensure a highly reliable connection state without incurring an increase in cost or a reduction in productivity, and a method for manufacturing the same. The purpose is that.

上記目的を達成するために、本発明の半導体装置は、複数の配線パターンを有する回路基板上に複数の端子を有する半導体素子を、前記配線パターンと前記端子とを接続させて実装してなる半導体装置であって、前記配線パターン及び前記端子は、その一部が、前記配線パターンが延びる方向において前記配線パターンと前記端子とが接続する接続方向と交差する方向へ相対的に位置がずらされ、これら位置がずらされた前記配線パターン及び前記端子が、互いに係合して前記半導体素子の位置決めをする位置決め部とされていることを特徴とする。 In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device in which a semiconductor element having a plurality of terminals is mounted on a circuit board having a plurality of wiring patterns by connecting the wiring patterns and the terminals. In the apparatus, a part of the wiring pattern and the terminal are relatively shifted in a direction intersecting a connection direction in which the wiring pattern and the terminal are connected in a direction in which the wiring pattern extends , The wiring patterns and the terminals that are shifted in position are engaged with each other to form a positioning portion that positions the semiconductor element.

このように、半導体素子の端子と回路基板の配線パターンとが、半導体素子を位置決めする位置決め部とされているので、位置決めのために別個の突起や溝などの位置決め手段を設ける必要がなくされる。
これにより、コストアップ及び生産性の低下を招くことなく、端子と配線パターンとが高精度に位置決めされて信頼性の高い接続状態が確保された半導体装置とすることができる。 In this way, since the terminals of the semiconductor element and the wiring pattern of the circuit board serve as a positioning portion for positioning the semiconductor element, it is not necessary to provide positioning means such as a separate protrusion or groove for positioning. .
Thereby, it is possible to obtain a semiconductor device in which a terminal and a wiring pattern are positioned with high accuracy and a highly reliable connection state is ensured without causing an increase in cost and a decrease in productivity.

また、本発明は、前記位置決め部の前記配線パターンが、前記端子に対して前記配線パターンと前記端子との接続方向と交差する方向へずらされ、この位置がずらされた前記配線パターンが位置決めを行う位置決めパターンとされていることが好ましい。
このように、配線パターンの位置をずらして位置決めパターンとするだけで、極めて容易にかつ低コストにて高精度な位置決めを可能とすることができる。 In the present invention, the wiring pattern of the positioning portion is shifted with respect to the terminal in a direction intersecting the connection direction of the wiring pattern and the terminal, and the wiring pattern shifted in position is positioned. The positioning pattern to be performed is preferably used.
Thus, by simply shifting the position of the wiring pattern to form a positioning pattern, it is possible to perform positioning with high accuracy at an extremely easy and low cost.

さらに、前記半導体素子は、前記端子が前記位置決めパターンの側面に当接することにより位置決めされることが好ましい。
このように、端子を位置決めパターンの側面に当接させるだけで、半導体素子を容易に位置決めすることができる。 Furthermore, it is preferable that the semiconductor element is positioned by contacting the terminal with a side surface of the positioning pattern.
In this way, the semiconductor element can be easily positioned simply by bringing the terminal into contact with the side surface of the positioning pattern.

また、前記半導体素子は、前記端子が、一対の前記位置決めパターン間に配設されることにより位置決めされることが好ましい。
このように、端子を一対の位置決めパターン間に配設させるだけで、半導体素子を容易に位置決めすることができる。 Moreover, it is preferable that the said semiconductor element is positioned by arrange | positioning the said terminal between a pair of said positioning pattern.
In this way, the semiconductor element can be easily positioned simply by arranging the terminals between the pair of positioning patterns.

また、前記半導体素子は、前記端子が配列された複数列の端子列を有し、少なくとも一種の端子列が他の一種の端子列よりも端子間のピッチが狭くされていることが好ましい。
特に、ピッチの狭い端子列を有していても、端子と配線パターンとを確実に位置決めして接合させることができる。 The semiconductor element preferably has a plurality of terminal rows in which the terminals are arranged, and at least one type of terminal row has a pitch between terminals narrower than that of another type of terminal row.
In particular, even if the terminal row has a narrow pitch, the terminal and the wiring pattern can be reliably positioned and joined.

さらに、それぞれの前記端子列あるいは少なくとも一つの端子列の両端が前記位置決め部とされていることが好ましい。そして、前記端子列の対角位置における一端が前記位置決め部とされていることが好ましい。また、前記端子列の両端を除く一部が前記位置決め部とされていることが好ましい。
このように、それぞれの端子列あるいは少なくとも一つの端子列の両端、端子列の対角位置における一端、もしくは端子列の両端を除く一部にて端子と配線パターンとが係合されることにより、半導体素子の位置決めが容易にかつ高精度に行われる。 Furthermore, it is preferable that both ends of each terminal row or at least one terminal row are the positioning portions. And it is preferable that the one end in the diagonal position of the said terminal row | line | column is made into the said positioning part. Moreover, it is preferable that a part except for both ends of the terminal row is the positioning portion.
In this way, by engaging the terminal and the wiring pattern at each terminal row or both ends of at least one terminal row, one end at the diagonal position of the terminal row, or a part other than both ends of the terminal row, The positioning of the semiconductor element is performed easily and with high accuracy.

しかも、前記配線パターンは、前記端子よりも接続部分における幅寸法が小さくされていることが好ましい。
このように、端子よりも配線パターンの幅寸法が小さく、配線パターンから端子がずれおちそうな場合でも、半導体素子を高精度に位置決めして端子と配線パターンとを確実に接合させることができる。 Moreover, it is preferable that the wiring pattern has a width dimension at the connection portion smaller than that of the terminal.
Thus, even when the width dimension of the wiring pattern is smaller than the terminal and the terminal is likely to be shifted from the wiring pattern, the semiconductor element can be positioned with high accuracy and the terminal and the wiring pattern can be reliably bonded.

また、前記端子の端面にろう材であるはんだが設けられていることが好ましい。
このように、端子の端面がはんだを設けることにより球面状となり、配線パターンからずれおちそうな場合でも、半導体素子を高精度に位置決めして端子と配線パターンとを確実に接合させることができる。 Moreover, it is preferable that the solder which is a brazing material is provided in the end surface of the said terminal.
Thus, even if the end surface of the terminal becomes spherical by providing solder and is likely to be displaced from the wiring pattern, the semiconductor element can be positioned with high accuracy and the terminal and the wiring pattern can be reliably bonded.

本発明の半導体装置の製造方法は、複数の配線パターンを有する回路基板上に複数の端子を有する半導体素子を、前記配線パターンと前記端子とを接続させて実装する半導体装置の製造方法であって、互いに接続される前記端子及び前記配線パターンの一部を、互いの相対位置が予め前記配線パターンの延びる方向において前記配線パターンと前記端子とが接続する接続方向と交差する方向にずらした位置決め部としておき、前記半導体素子を前記回路基板に配置させた際に、前記位置決め部にて前記端子と前記配線パターンとを係合させて前記半導体素子の位置決めを行い、前記配線パターンと前記端子との接続箇所を加熱加圧し、これら配線パターンと端子とを接合させることを特徴とする。

A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which a semiconductor element having a plurality of terminals is mounted on a circuit board having a plurality of wiring patterns by connecting the wiring patterns and the terminals. A positioning part in which the terminals connected to each other and a part of the wiring pattern are shifted in a direction crossing the connecting direction in which the wiring pattern and the terminal are connected in advance in the direction in which the wiring pattern extends. When the semiconductor element is arranged on the circuit board, the positioning of the semiconductor element is performed by engaging the terminal and the wiring pattern in the positioning portion, and the wiring pattern and the terminal The connection portion is heated and pressed to join these wiring patterns and terminals.

このように、位置決め部とした端子と回路基板の配線パターンとによって半導体素子を確実かつ高精度に位置決めして回路基板上へ実装することができる。
つまり、位置決めのために別個の突起や溝などの位置決め手段を設けることによるコストアップ及び生産性の低下を招くことなく、端子と配線パターンとが高精度に位置決めされて信頼性の高い接続状態が確保された半導体装置を製造することができる。 In this way, the semiconductor element can be reliably and accurately positioned and mounted on the circuit board by the terminal serving as the positioning portion and the wiring pattern of the circuit board.
In other words, the terminal and the wiring pattern are positioned with high accuracy and a highly reliable connection state without incurring an increase in cost and a decrease in productivity due to the provision of positioning means such as separate protrusions and grooves for positioning. A secured semiconductor device can be manufactured.

以下、本発明を実施するための最良の形態について図面を参照して説明する。
（第１実施形態）
まず、第１実施形態に係る半導体装置及びその製造方法について説明する。
図１は、半導体装置を備えた液晶表示装置を示す液晶表示装置の斜視図、図２は、半導体素子と回路基板との接続箇所を示す半導体装置の断面図、図３は、半導体素子の端子と回路基板の配線パターンとの位置関係を示す平面図である。 The best mode for carrying out the present invention will be described below with reference to the drawings.
(First embodiment)
First, the semiconductor device and the manufacturing method thereof according to the first embodiment will be described.
FIG. 1 is a perspective view of a liquid crystal display device showing a liquid crystal display device including the semiconductor device, FIG. 2 is a cross-sectional view of the semiconductor device showing a connection portion between the semiconductor element and the circuit board, and FIG. It is a top view which shows the positional relationship of a circuit board and the wiring pattern of a circuit board.

図１に示すように、半導体装置１０は、ＣＯＦ（Chip on Film）式の回路基板１１と、この回路基板１１に表面実装された半導体素子１２とから構成されている。
この回路基板１１と半導体素子１２とからなる半導体装置１０は、液晶パネル１３に接続されており、液晶パネル１３は、半導体装置１０によって駆動され、画像信号に基づいて液晶パネル１３に画像等を表示させる。 As shown in FIG. 1, the semiconductor device 10 includes a COF (Chip on Film) type circuit board 11 and a semiconductor element 12 surface-mounted on the circuit board 11.
The semiconductor device 10 composed of the circuit board 11 and the semiconductor element 12 is connected to a liquid crystal panel 13, and the liquid crystal panel 13 is driven by the semiconductor device 10 to display an image or the like on the liquid crystal panel 13 based on an image signal. Let

図２及び図３に示すように、半導体素子１２は、素子本体１２ａの下面に、複数の端子１５が配列されている。
この半導体素子１２は、入力側の端子列と出力側の端子列とを有しており、入力側の端子列側に図示しないマザーボードから画像信号などの入力信号が入力され、出力側の端子列側から液晶パネル１３へ駆動信号が出力される。
なお、出力側の端子列は、入力側の端子列よりも端子１５同士のピッチが狭くされている。 As shown in FIGS. 2 and 3, the semiconductor element 12 has a plurality of terminals 15 arranged on the lower surface of the element body 12a.
The semiconductor element 12 has an input side terminal row and an output side terminal row, and an input signal such as an image signal is input to the input side terminal row from a mother board (not shown), and an output side terminal row is provided. A drive signal is output from the side to the liquid crystal panel 13.
In the output side terminal row, the pitch between the terminals 15 is narrower than that of the input side terminal row.

これら端子１５は、ニッケルからなる金属層１５ａの端面に、ろう材であるはんだ１５ｂが設けられている。なお、このはんだ１５ｂとしては、鉛を含まない、いわゆる鉛フリーはんだが用いられている。
そして、このように、はんだ１５ｂを設けることにより、バンプとなる端子１５は、その端面が球面形状とされている。 These terminals 15 are provided with solder 15b, which is a brazing material, on the end face of a metal layer 15a made of nickel. In addition, as this solder 15b, what is called lead free solder which does not contain lead is used.
In this way, by providing the solder 15b, the terminal 15 serving as a bump has a spherical end surface.

なお、この半導体素子１２の端子１５を形成する方法としては、電解メッキあるいは無電解メッキのいずれでも良いが、端子１５の幅寸法を小さくして、端子間ピッチを狭くすることができる点で、無電解メッキによる形成方法が好ましい。   In addition, as a method of forming the terminal 15 of the semiconductor element 12, either electrolytic plating or electroless plating may be used. However, the width of the terminal 15 can be reduced, and the pitch between terminals can be reduced. A formation method by electroless plating is preferred.

ここで、無電解メッキによる端子１５の形成方法について説明する。
まず、半導体素子１２の端子１５が形成されるパッド（図示略）を覆うように絶縁膜を形成し、さらに絶縁膜上にレジスト層を形成する。レジスト層には例えば、フォトリソグラフィ、スクリーン印刷あるいはインクジェット方式などにより、パッド外周を超えない形状で開口部が形成される。レジスト層をマスクとして絶縁膜に開口部を形成後、この貫通孔内に金属層１５ａを無電解メッキにより形成する。その後、レジスト層を除去し、金属層１５ａの表面に、金等からなる表面層を介してはんだ１５ｂを付着させる。 Here, a method of forming the terminal 15 by electroless plating will be described.
First, an insulating film is formed so as to cover a pad (not shown) on which the terminal 15 of the semiconductor element 12 is formed, and a resist layer is further formed on the insulating film. An opening is formed in the resist layer in a shape that does not exceed the outer periphery of the pad by, for example, photolithography, screen printing, or an inkjet method. After forming an opening in the insulating film using the resist layer as a mask, a metal layer 15a is formed in the through hole by electroless plating. Thereafter, the resist layer is removed, and solder 15b is attached to the surface of the metal layer 15a via a surface layer made of gold or the like.

回路基板１１には、その表面のレジストを除去した素子実装領域２１を有し、この素子実装領域２１に、上記構造の半導体素子１２が実装される。
また、この回路基板１１の素子実装領域２１には、配線パターン２２が延ばされ、半導体素子１２の端子１５に接続される端部が端子列に沿って配列されている。
これら配線パターン２２のうち、それぞれの両端を除くものは、半導体素子１２の端子１５と同一ピッチに形成されている。 The circuit board 11 has an element mounting area 21 from which the resist on the surface is removed, and the semiconductor element 12 having the above structure is mounted in the element mounting area 21.
Further, a wiring pattern 22 is extended in the element mounting region 21 of the circuit board 11, and end portions connected to the terminals 15 of the semiconductor elements 12 are arranged along the terminal rows.
Of these wiring patterns 22, those other than both ends are formed at the same pitch as the terminals 15 of the semiconductor element 12.

また、配線パターン２２のうち、それぞれの端子列における両端のものは、半導体素子１２を素子実装領域２１に配設する際に、対向する端子１５よりも配線パターン２２と端子１５との接続方向と交差する方向へ相対的に外側にずれた位置に設けられ、このように位置が外側にずらされた配線パターン２２が、位置決めパターン２２ａとされている。
つまり、この位置決めパターン２２ａ及びこの位置決めパターン２２ａに対応する端子１５が、半導体素子１２の位置決めを行う位置決め部とされている。 Further, among the wiring patterns 22, those at both ends in each terminal row are connected to the connection direction between the wiring pattern 22 and the terminal 15 rather than the opposing terminal 15 when the semiconductor element 12 is disposed in the element mounting region 21. The wiring pattern 22 that is provided at a position that is relatively shifted outward in the intersecting direction and is thus shifted to the outside is used as a positioning pattern 22a.
That is, the positioning pattern 22a and the terminal 15 corresponding to the positioning pattern 22a are used as a positioning unit for positioning the semiconductor element 12.

次に、上記半導体装置１０を製造する場合について説明する。
回路基板１１に半導体素子１２を実装する際には、図示しない実装装置の把持機構によって半導体素子１２を把持し、ステージに保持された回路基板１１の素子実装領域２１へ配設する。
なお、このとき、回路基板１１に対する半導体素子１２の位置を、ＣＣＤカメラ等の撮像装置によって監視し、半導体素子１２を回路基板１１の素子実装領域２１へ位置決めしながら配設する。 Next, a case where the semiconductor device 10 is manufactured will be described.
When the semiconductor element 12 is mounted on the circuit board 11, the semiconductor element 12 is gripped by a gripping mechanism of a mounting apparatus (not shown) and disposed in the element mounting region 21 of the circuit board 11 held on the stage.
At this time, the position of the semiconductor element 12 with respect to the circuit board 11 is monitored by an imaging device such as a CCD camera, and the semiconductor element 12 is disposed while being positioned in the element mounting region 21 of the circuit board 11.

そして、このように、半導体素子１２を回路基板１１の素子実装領域２１へ配設すると、半導体素子１２の各端子１５が、回路基板１１の配線パターン２２上に当接される。
次いで、この半導体素子１２と回路基板１１との接続部分を加熱加圧することにより、端子１５の端面のはんだ１５ｂを溶融させ、配線パターン２２に端子１５を接続させる。 When the semiconductor element 12 is thus arranged in the element mounting region 21 of the circuit board 11, each terminal 15 of the semiconductor element 12 is brought into contact with the wiring pattern 22 of the circuit board 11.
Next, the connecting portion between the semiconductor element 12 and the circuit board 11 is heated and pressurized to melt the solder 15 b on the end face of the terminal 15 and connect the terminal 15 to the wiring pattern 22.

ここで、この半導体素子１２の端子１５は、その端面にはんだ１５ｂが設けられて球面状のバンプとされ、しかも、回路基板１１がＣＯＦ式であることで配線パターン２２が細くされているので、半導体素子１２の端子１５が配線パターン２２からずれおちる恐れがある。   Here, since the terminal 15 of the semiconductor element 12 is provided with solder 15b on its end face to form a spherical bump, and the circuit board 11 is of the COF type, the wiring pattern 22 is thinned. There is a possibility that the terminal 15 of the semiconductor element 12 is displaced from the wiring pattern 22.

しかしながら、回路基板１１の配線パターン２２のうち、それぞれの両端のものが、半導体素子１２を素子実装領域２１に配設した際に、対向する端子１５よりも外側にずれた位置に設けられた位置決めパターン２２ａとされているので、半導体素子１２のそれぞれ両端の端子１５が、位置決めパターン２２ａの側面に当接して係合し、半導体素子１２の位置決めが行われ、他の端子１５の配線パターン２２からのずれおちが確実に防止される。
その後、回路基板１１と半導体素子１２との接続箇所に樹脂を充填する。なお、接続箇所に充填する樹脂を半導体素子１２の接続前に先塗りしておいても良い。 However, among the wiring patterns 22 on the circuit board 11, the ones at both ends are positioned at positions shifted outward from the opposing terminals 15 when the semiconductor element 12 is disposed in the element mounting region 21. Since the pattern 22a is formed, the terminals 15 at both ends of the semiconductor element 12 are brought into contact with and engaged with the side surfaces of the positioning pattern 22a, so that the positioning of the semiconductor element 12 is performed. The slippage is surely prevented.
Thereafter, the connecting portion between the circuit board 11 and the semiconductor element 12 is filled with resin. Note that a resin to be filled in the connection portion may be pre-coated before the semiconductor element 12 is connected.

このように、上記実施形態に係る半導体装置及びその製造方法によれば、端子１５に対して配線パターン２２を、配線パターン２２と端子１５との接続方向と交差する方向へずらした位置決めパターン２２ａとし、実装時に、端子１５を位置決めパターン２２ａの側面に当接させて係合させるだけで位置決めを行わせるので、位置決めのために別個の突起や溝などの位置決め手段を設ける必要がなくされる。   Thus, according to the semiconductor device and the manufacturing method thereof according to the above-described embodiment, the wiring pattern 22 is shifted from the terminal 15 in the direction intersecting with the connection direction between the wiring pattern 22 and the terminal 15. Since the positioning is performed by simply bringing the terminal 15 into contact with and engaging with the side surface of the positioning pattern 22a at the time of mounting, it is not necessary to provide positioning means such as a separate protrusion or groove for positioning.

これにより、コストアップ及び生産性の低下を招くことなく、端子１５と配線パターン２２とが高精度に位置決めされて信頼性の高い接続状態が確保された半導体装置１０とすることができる。
特に、出力側の端子列のように、ピッチの狭い端子列を有していても、端子１５と配線パターン２２とを確実に位置決めして接合させることができる。 Thus, the semiconductor device 10 in which the terminal 15 and the wiring pattern 22 are positioned with high accuracy and a highly reliable connection state is ensured without causing an increase in cost and a reduction in productivity.
In particular, the terminal 15 and the wiring pattern 22 can be reliably positioned and bonded even if the terminal row has a narrow pitch, such as the output side terminal row.

しかも、ＣＯＦ式の回路基板１１に半導体素子１２を実装させる構造のために、端子１５よりも配線パターン２２の幅寸法が小さく、配線パターン２２から端子１５がずれおちそうな場合でも、半導体素子１２を高精度に位置決めして端子１５と配線パターン２２とを確実に接合させることができる。   In addition, because of the structure in which the semiconductor element 12 is mounted on the COF circuit board 11, the width of the wiring pattern 22 is smaller than that of the terminal 15, and even if the terminal 15 is likely to be shifted from the wiring pattern 22, the semiconductor element 12. The terminal 15 and the wiring pattern 22 can be reliably bonded by positioning with high accuracy.

また、端子１５の端面がはんだ１５ｂを設けることにより球面状にされ、配線パターン２２からずれおちそうな場合でも、半導体素子１２を高精度に位置決めして端子１５と配線パターン２２とを確実に接合させることができる。   Further, even when the end surface of the terminal 15 is made spherical by providing the solder 15b and is likely to be displaced from the wiring pattern 22, the semiconductor element 12 is positioned with high accuracy and the terminal 15 and the wiring pattern 22 are securely bonded. Can be made.

（第２実施形態）
次に、第２実施形態に係る半導体装置及びその製造方法について説明する。
図４は、半導体素子と回路基板との接続箇所を示す半導体装置の断面図、図５は、半導体素子の端子と回路基板の配線パターンとの位置関係を示す平面図である。
図４及び図５に示すように、この第２実施形態に係る半導体装置１０を構成する回路基板１１は、その配線パターン２２のうち、それぞれの両端のものが、半導体素子１２を素子実装領域２１に配設した際に、対向する端子１５よりも内側にずれた位置に設けられ、この内側にずらされた配線パターン２２が、位置決めパターン２２ａとされ、この部分が位置決め部とされている。 (Second Embodiment)
Next, a semiconductor device and a manufacturing method thereof according to the second embodiment will be described.
FIG. 4 is a cross-sectional view of the semiconductor device showing the connection location between the semiconductor element and the circuit board, and FIG. 5 is a plan view showing the positional relationship between the terminals of the semiconductor element and the wiring pattern of the circuit board.
As shown in FIGS. 4 and 5, the circuit board 11 constituting the semiconductor device 10 according to the second embodiment has a wiring pattern 22 in which both ends of each of the wiring patterns 22 have the semiconductor element 12 in the element mounting region 21. When the wiring pattern 22 is disposed at a position shifted inward from the opposing terminal 15, the wiring pattern 22 shifted inward is used as a positioning pattern 22 a, and this portion is used as a positioning portion.

そして、このような位置決めパターン２２ａを有する回路基板１１に半導体素子１２を実装した場合は、回路基板１１の配線パターン２２のうち、それぞれの両端のものが、対向する端子１５よりも内側にずれた位置に設けられた位置決めパターン２２ａとされているので、半導体素子１２のそれぞれ両端の端子１５が、位置決めパターン２２ａの側面に当接し、他の端子１５の配線パターン２２からのずれおちが確実に防止される。   When the semiconductor element 12 is mounted on the circuit board 11 having such a positioning pattern 22 a, the wiring patterns 22 on the circuit board 11 are shifted inward from the opposing terminals 15. Since the positioning pattern 22a is provided at the position, the terminals 15 at both ends of the semiconductor element 12 are in contact with the side surfaces of the positioning pattern 22a, and the misalignment of the other terminals 15 from the wiring pattern 22 is surely prevented. Is done.

（第３実施形態）
次に、第３実施形態に係る半導体装置及びその製造方法について説明する。
図６は、半導体素子と回路基板との接続箇所を示す半導体装置の断面図、図７は、半導体素子の端子と回路基板の配線パターンとの位置関係を示す平面図である。
図６及び図７に示すように、この第３実施形態に係る半導体装置１０を構成する回路基板１１は、その配線パターン２２のうち、半導体装置１２のそれぞれ両端の端子１５に対向する部分に、一対の配線パターン２２からなる位置決めパターン２２ａが設けられ、この部分が位置決め部とされている。
これら位置決めパターン２２ａは、半導体素子１２を素子実装領域２１に配設した際に、対向する端子１５の外側及び内側にずれた位置に設けられている。 (Third embodiment)
Next, a semiconductor device and a manufacturing method thereof according to the third embodiment will be described.
FIG. 6 is a cross-sectional view of the semiconductor device showing the connection location between the semiconductor element and the circuit board, and FIG. 7 is a plan view showing the positional relationship between the terminals of the semiconductor element and the wiring pattern of the circuit board.
As shown in FIGS. 6 and 7, the circuit board 11 constituting the semiconductor device 10 according to the third embodiment has a portion of the wiring pattern 22 facing the terminals 15 at both ends of the semiconductor device 12. A positioning pattern 22a composed of a pair of wiring patterns 22 is provided, and this portion serves as a positioning portion.
These positioning patterns 22 a are provided at positions shifted to the outside and the inside of the opposing terminals 15 when the semiconductor element 12 is disposed in the element mounting region 21.

そして、このような位置決めパターン２２ａを有する回路基板１１に半導体素子１２を実装した場合は、一対の位置決めパターン２２ａの間に、対向する端子１５が入り込むことにより、他の端子１５がそれぞれ対向する配線パターン２２に高精度に位置決めされ、他の端子１５の配線パターン２２からのずれおちが確実に防止される。
そして、このように、一対の位置決めパターン２２ａを配設した場合、端子１５を位置決めパターン２２ａの間に入り込ませることにより、半導体素子１２をより効果的に位置決めすることができる。 When the semiconductor element 12 is mounted on the circuit board 11 having such a positioning pattern 22a, the opposing terminals 15 enter between the pair of positioning patterns 22a, so that the other terminals 15 face each other. The pattern 22 is positioned with high accuracy, and the misalignment of the other terminals 15 from the wiring pattern 22 is reliably prevented.
In this manner, when the pair of positioning patterns 22a are provided, the semiconductor element 12 can be positioned more effectively by inserting the terminals 15 between the positioning patterns 22a.

なお、上記第１から第３実施形態では、いずれも位置決めパターン２２ａを有する位置決め部を、入力側及び出力側のそれぞれの端子列における両端に配設したが、位置決め部の位置としては、それぞれの端子列における両端に限定されない。   In each of the first to third embodiments, the positioning portion having the positioning pattern 22a is disposed at both ends of each terminal row on the input side and the output side. It is not limited to both ends in the terminal row.

ここで、第３実施形態を例にとって、位置決め部の配設位置について他の例を説明する。
図８に示すものは、位置決めパターン２２ａを、半導体素子１２の対角位置における各端子列の一端に設けて位置決め部としたものである。
また、図９に示すものは、位置決めパターン２２ａを、入力側の端子列の両端位置に設けて位置決め部としたものである。さらに、図１０に示すものは、位置決めパターン２２ａを、それぞれの端子列の内側の一部に設けて位置決め部としたものである。 Here, another example of the arrangement position of the positioning portion will be described by taking the third embodiment as an example.
In FIG. 8, the positioning pattern 22 a is provided at one end of each terminal row at the diagonal position of the semiconductor element 12 to form a positioning portion.
Further, in FIG. 9, the positioning pattern 22a is provided at both end positions of the terminal row on the input side to form a positioning portion. Further, in FIG. 10, the positioning pattern 22a is provided on a part of the inside of each terminal row to form a positioning portion.

そして、これら図８から図１０に示すように位置決め部を配設した場合にも、端子１５と配線パターン２２との高精度な位置決めを行うことができる。
なお、図９では、入力側の端子列の両端位置に位置決めパターン２２ａを設けたが、これら位置決めパターン２２ａを、出力側の端子列の両端位置に設けても良い。
また、図１０に示したように端子列の内側、つまり両端を除いた位置に位置決めパターン２２ａを設ける場合には、半導体素子１２の端子１５のうち、電気的な配線として使わないものを選択するのが好ましい。 Even when the positioning portions are disposed as shown in FIGS. 8 to 10, the terminal 15 and the wiring pattern 22 can be positioned with high accuracy.
In FIG. 9, the positioning patterns 22a are provided at both end positions of the input side terminal row. However, these positioning patterns 22a may be provided at both end positions of the output side terminal row.
Further, as shown in FIG. 10, when the positioning pattern 22a is provided inside the terminal row, that is, at a position excluding both ends, the terminal 15 of the semiconductor element 12 that is not used as an electrical wiring is selected. Is preferred.

また、上記の例では、ニッケルからなる金属層１５ａに、ろう材としてはんだ１５ｂを設けたが、必ずしもはんだ１５ｂを設ける必要はない。
つまり、本実施形態の半導体装置及びその製造方法は、配線パターン２２の表面を金として、金属層１５ａの端面に金からなる金属層を設け、配線パターン２２に端子１５を当接した状態にて超音波振動を付与し、端子１５と配線パターン２２を接続する超音波振動による接続にも適応可能である。
また、金属層１５ａとしては、ニッケルに限らず、例えば、ニッケルと銅を積層させたものでも、あるいはニッケル、銅、錫を積層させたものでも良い。 In the above example, the solder 15b is provided as the brazing material on the metal layer 15a made of nickel. However, the solder 15b is not necessarily provided.
That is, in the semiconductor device and the manufacturing method thereof according to the present embodiment, the surface of the wiring pattern 22 is gold, a metal layer made of gold is provided on the end surface of the metal layer 15a, and the terminal 15 is in contact with the wiring pattern 22. It is also applicable to connection by ultrasonic vibration that applies ultrasonic vibration and connects the terminal 15 and the wiring pattern 22.
Further, the metal layer 15a is not limited to nickel, and may be, for example, a laminate of nickel and copper, or a laminate of nickel, copper, and tin.

なお、位置決めパターン２２ａとなる配線パターン２２及び位置決めパターン２２ａととともに位置決めをする端子１５は、配線として使用しないものに限らず、配線として使用するものでも良い。また、位置決めパターン２２ａとする配線に使用しない配線パターン２２及び位置決めに使用する端子１５を余分に形成しても良く、この場合でも、単に、同一構造、同一形状の配線パターン２２及び端子１５を余分に設けるだけなので、コストアップを招くようなことがない。   Note that the wiring pattern 22 to be the positioning pattern 22a and the terminal 15 for positioning together with the positioning pattern 22a are not limited to being used as wiring, but may be used as wiring. Further, the wiring pattern 22 that is not used for the wiring to be the positioning pattern 22a and the terminal 15 that is used for positioning may be formed in excess, and even in this case, the wiring pattern 22 and the terminal 15 having the same structure and the same shape are simply redundant. Since it is only provided in the case, there is no such thing as increasing the cost.

半導体装置を備えた液晶表示装置の斜視図である。It is a perspective view of the liquid crystal display device provided with the semiconductor device. 半導体素子と回路基板との接続箇所を示す断面図である。It is sectional drawing which shows the connection location of a semiconductor element and a circuit board. 端子と配線パターンとの位置関係を示す平面図である。It is a top view which shows the positional relationship of a terminal and a wiring pattern. 半導体素子と回路基板との接続箇所を示す断面図である。It is sectional drawing which shows the connection location of a semiconductor element and a circuit board. 端子と配線パターンとの位置関係を示す平面図である。It is a top view which shows the positional relationship of a terminal and a wiring pattern. 半導体素子と回路基板との接続箇所を示す断面図である。It is sectional drawing which shows the connection location of a semiconductor element and a circuit board. 端子と配線パターンとの位置関係を示す平面図である。It is a top view which shows the positional relationship of a terminal and a wiring pattern. 端子と配線パターンとの位置関係を示す平面図である。It is a top view which shows the positional relationship of a terminal and a wiring pattern. 端子と配線パターンとの位置関係を示す平面図である。It is a top view which shows the positional relationship of a terminal and a wiring pattern. 端子と配線パターンとの位置関係を示す平面図である。It is a top view which shows the positional relationship of a terminal and a wiring pattern.

符号の説明Explanation of symbols

１０…半導体装置、１１…回路基板、１２…半導体素子、１５…端子、１５ｂ…はんだ、２２…配線パターン、２２ａ…位置決めパターン。

DESCRIPTION OF SYMBOLS 10 ... Semiconductor device, 11 ... Circuit board, 12 ... Semiconductor element, 15 ... Terminal, 15b ... Solder, 22 ... Wiring pattern, 22a ... Positioning pattern.

Claims (11)

複数の配線パターンを有する回路基板上に複数の端子を有する半導体素子を、前記配線パターンと前記端子とを接続させて実装してなる半導体装置であって、
前記配線パターン及び前記端子は、その一部が、前記配線パターンが延びる方向において前記配線パターンと前記端子とが接続する接続方向と交差する方向へ相対的に位置がずらされ、これら位置がずらされた前記配線パターン及び前記端子が、互いに係合して前記半導体素子の位置決めをする位置決め部とされていることを特徴とする半導体装置。 A semiconductor device formed by mounting a semiconductor element having a plurality of terminals on a circuit board having a plurality of wiring patterns by connecting the wiring patterns and the terminals,
A part of the wiring pattern and the terminal are relatively shifted in a direction intersecting a connection direction in which the wiring pattern and the terminal are connected in a direction in which the wiring pattern extends , and these positions are shifted. The semiconductor device is characterized in that the wiring pattern and the terminal are engaged with each other to form a positioning portion for positioning the semiconductor element. 前記位置決め部の前記配線パターンは、前記端子に対して前記配線パターンと前記端子との前記接続方向と交差する方向へずらされ、この位置がずらされた前記配線パターンが位置決めを行う位置決めパターンとされていることを特徴とする請求項１に記載の半導体装置。 The wiring pattern of the positioning portion is displaced in a direction intersecting the connecting direction between the terminal and the wiring pattern with respect to the terminal, the wiring patterns this position is shifted is a positioning pattern for positioning The semiconductor device according to claim 1, wherein: 前記半導体素子は、前記端子が、前記位置決めパターンの側面に当接することにより位置決めされることを特徴とする請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the semiconductor element is positioned by contacting the terminal with a side surface of the positioning pattern. 前記半導体素子は、前記端子が、一対の前記位置決めパターン間に配設されることにより位置決めされることを特徴とする請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the semiconductor element is positioned by arranging the terminal between the pair of positioning patterns. 前記半導体素子は、前記端子が配列された複数列の端子列を有し、少なくとも一種の端子列が他の一種の端子列よりも端子間のピッチが狭くされていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。   The semiconductor device has a plurality of terminal rows in which the terminals are arranged, and at least one kind of terminal row has a pitch between terminals narrower than that of another kind of terminal row. 5. The semiconductor device according to any one of 1 to 4. それぞれの前記端子列あるいは少なくとも一つの端子列の両端が前記位置決め部とされていることを特徴とする請求項５項に記載の半導体装置。   6. The semiconductor device according to claim 5, wherein both ends of each terminal row or at least one terminal row serve as the positioning portions. 前記端子列の対角位置における一端が前記位置決め部とされていることを特徴とする請求項５項に記載の半導体装置。   6. The semiconductor device according to claim 5, wherein one end of the terminal row at a diagonal position is the positioning portion. 前記端子列の両端を除く一部が前記位置決め部とされていることを特徴とする請求項５項に記載の半導体装置。   6. The semiconductor device according to claim 5, wherein a part of the terminal row excluding both ends is used as the positioning portion. 前記配線パターンは、前記端子よりも接続部分における幅寸法が小さくされていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。   9. The semiconductor device according to claim 1, wherein the wiring pattern has a width dimension at a connection portion smaller than that of the terminal. 前記端子には、その端面にろう材であるはんだが設けられていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。   10. The semiconductor device according to claim 1, wherein the terminal is provided with solder, which is a brazing material, on an end surface thereof. 11. 複数の配線パターンを有する回路基板上に複数の端子を有する半導体素子を、前記配線パターンと前記端子とを接続させて実装する半導体装置の製造方法であって、
互いに接続される前記端子及び前記配線パターンの一部を、互いの相対位置が予め前記配線パターンの延びる方向において前記配線パターンと前記端子とが接続する接続方向と交差する方向にずらした位置決め部としておき、
前記半導体素子を前記回路基板に配置させた際に、前記位置決め部にて前記端子と前記配線パターンとを係合させて前記半導体素子の位置決めを行い、
前記配線パターンと前記端子との接続箇所を加熱加圧し、これら配線パターンと端子とを接合させることを特徴とする半導体装置の製造方法。 A semiconductor device manufacturing method for mounting a semiconductor element having a plurality of terminals on a circuit board having a plurality of wiring patterns by connecting the wiring patterns and the terminals,
Positioning portions in which the terminals connected to each other and a part of the wiring pattern are shifted in a direction crossing the connecting direction in which the wiring pattern and the terminal are connected in advance in the direction in which the wiring pattern extends. Every
When the semiconductor element is disposed on the circuit board, the positioning of the semiconductor element is performed by engaging the terminal and the wiring pattern at the positioning portion,
A method for manufacturing a semiconductor device, comprising: heating and pressurizing a connection portion between the wiring pattern and the terminal, and bonding the wiring pattern and the terminal.
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