JP4233709B2 - Ｉｃチップおよびｉｃカード - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣチップおよびＩＣカードに関する。
【０００２】
【従来の技術】
ノイマン型コンピュータは、メモリに命令を予め記憶し、中央処理装置（ＣＰＵ：Central Processing Unit ）は、メモリから命令を読み込んでこの命令に従ってＣＰＵで演算を行ったり、周辺回路に演算を行わせたり、ＣＰＵと周辺回路と間の信号伝達を行ったりする。
【０００３】
図６は、従来のＩＣカードの一例を説明する概略的なブロック構成図である。
このＩＣカード１１は、カードリーダライタ等のカード処理装置１５との通信を行う。
また、ＩＣカード１１は、１チップマイクロコンピュータ（１チップマイコン）を構成するＩＣチップ１０を有し、このＩＣチップ１０上にＣＰＵ２と、メモリ３と、バス４とが形成されている。
【０００４】
ＣＰＵ２は、ＩＣカード１１全体の制御を司るコントローラであり、メモリ３のアクセス制御およびバス４の伝送制御を行う。
ＣＰＵ２とメモリ３は、バス４を介して種々の信号の送受を行い、バス４は、信号線Ｂ１Ｐ〜Ｂ８Ｐを有する。
【０００５】
【発明が解決しようとする課題】
ＩＣカード１１では、バス４の状態、例えばバス４により伝送される信号の値「０」，「１」の個数により、ＩＣチップ１０の消費電流または消費電力に微少な差異が生じ、また、バス４の周囲に形成される磁界の強さに微少な差異が生じる。
このため、ＩＣチップ１０では、前記差異によってバス４の伝送情報が外部から検出可能であり、伝送情報が外部に漏洩するおそれがあり、高セキュリティ性を維持することが困難である。
【０００６】
本発明の第１の目的は、バスの伝送情報が外部に漏洩することを防止可能なＩＣチップを提供することにある。
本発明の第２の目的は、バスの伝送情報が外部に漏洩することを防止可能なＩＣカードを提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係るＩＣチップは、中央処理装置と、前記中央処理装置により制御されるメモリ及び周辺回路、またはいずれか一方と、バスとを有するＩＣチップであって、前記中央処理装置と前記メモリ及び周辺回路、またはいずれか一方は、前記バスを介して信号の送受を行い、前記バスは、前記信号を伝送する第１の信号線と、前記第１の信号線と近接して隣り合うようにして配置され、前記信号の反転信号を伝送する第２の信号線とを有し、
前記第１の信号線の一端及び前記第２の信号線の一端と前記中央処理装置の間には、第１のバスドライバが設けられ、前記第１の信号線の他端及び前記第２の信号線の他端と前記メモリ及び周辺回路、またはいずれか一方の間には、第２のバスドライバが設けられ、前記第１のバスドライバと前記第２のバスドライバは、前記中央処理装置からの制御信号に基づいて、前記信号及び前記反転信号を同時に前記第１の信号線及び第２の信号線に供給する。
【０００９】
本発明に係るＩＣチップでは、例えば、前記中央処理装置は、暗号鍵を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、前記周辺回路は、前記暗号鍵を用いて信号処理を行う暗号処理回路を有する構成としてもよい。
【００１０】
本発明に係るＩＣチップでは、例えば、前記中央処理装置は、カード利用者の識別情報を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、前記周辺回路は、前記識別情報の照合を行う照合回路を有する構成としてもよい。
【００１１】
本発明に係るＩＣカードは、中央処理装置と、前記中央処理装置により制御されるメモリ及び周辺回路、またはいずれか一方と、バスとを有するＩＣカードであって、前記中央処理装置と前記メモリ及び周辺回路、またはいずれか一方は、前記バスを介して信号の送受を行い、前記バスは、前記信号を伝送する第１の信号線と、前記第１の信号線と近接して隣り合うようにして配置され、前記信号の反転信号を伝送する第２の信号線とを有し、前記第１の信号線の一端及び前記第２の信号線の一端と前記中央処理装置の間には、第１のバスドライバが設けられ、前記第１の信号線の他端及び前記第２の信号線の他端と前記メモリ及び周辺回路、またはいずれか一方の間には、第２のバスドライバが設けられ、前記第１のバスドライバと前記第２のバスドライバは、前記中央処理装置からの制御信号に基づいて、前記信号及び前記反転信号を同時に前記第１の信号線及び第２の信号線に供給する。
【００１２】
本発明に係るＩＣカードでは、好適には、前記中央処理装置、前記周辺回路および前記バスが形成されたＩＣチップを有する。
【００１３】
本発明に係るＩＣカードでは、例えば、前記中央処理装置は、暗号鍵を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、前記周辺回路は、前記暗号鍵を用いて信号処理を行う暗号処理回路を有する構成としてもよい。
【００１４】
本発明に係るＩＣカードでは、例えば、前記中央処理装置は、カード利用者の識別情報を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、前記周辺回路は、前記識別情報の照合を行う照合回路を有する構成としてもよい。
【００１５】
メモリおよび／または周辺回路（メモリと周辺回路の何れか一方または双方）と中央処理装置は、バスを介して信号の送受を行い、前記バスは、前記信号を伝送する第１の信号線と、前記信号の反転信号を伝送する第２の信号線とを有する。
したがって、前記信号の値が「１」の場合は前記反転信号の値は「０」となり、前記信号の値が「０」の場合は前記反転信号の値は「１」となり、第１および第２の信号線により伝送される信号値「０」，「１」の各個数を同じにすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００１７】
第１の実施の形態
図１は、本発明に係るＩＣカードおよびＩＣチップの第１の実施の形態を示す概略的なブロック構成図である。
このＩＣカード１１０は、カードリーダライタ等のカード処理装置１５との通信を行う。
また、ＩＣカード１１０は、１チップマイコンを構成するＩＣチップ１００を有し、このＩＣチップ１００上にＣＰＵ２０と、メモリ３０と、バス４０とが形成されている。
【００１８】
ＣＰＵ２０は、ＩＣカード１１０全体の制御を司るコントローラであり、メモリ３０のアクセス制御およびバス４０の伝送制御を行う。
ＣＰＵ２０とメモリ３０は、バス４０を介して種々の信号の送受を行い、バス４０は、信号線Ｂ１Ｐ〜Ｂ８Ｐ，Ｂ１Ｎ〜Ｂ８Ｎを有する。
【００１９】
信号線Ｂ１Ｐ〜Ｂ８Ｐは、ＣＰＵ２０からメモリ３０へ信号Ｄｉ１〜Ｄｉ８を伝送する。
信号線Ｂ１Ｎ〜Ｂ８Ｎは、ＣＰＵ２０からメモリ３０へ信号Ｄｉ１〜Ｄｉ８の反転信号／Ｄｉ１〜／Ｄｉ８を伝送する。
信号線Ｂ１Ｐ，Ｂ１Ｎは、近接して隣り合うように配置されており、信号線Ｂ２Ｐ，Ｂ２Ｎ〜信号線Ｂ８Ｐ，Ｂ８Ｎについても同様である。
信号線Ｂ１Ｐ〜Ｂ８Ｐ，Ｂ１Ｎ〜Ｂ８Ｎにより伝送される信号値「０」，「１」の各個数は８である。
【００２０】
このようにして、バス４０により伝送される信号値「０」，「１」の各個数を同じにすることができる。
したがって、バス４０により伝送される信号の値「０」，「１」の個数に依存して、ＩＣチップ１００の消費電流または消費電力に微少な差異が生じたり、バス４０の周囲に形成される磁界の強さに微少な差異が生じたりすることを防止することができる。
また、バス４０の伝送情報がＩＣチップ１００外部から検出されることを防ぐことができ、伝送情報を隠蔽して外部に漏洩することを防止可能であり、セキュリティ性を向上することが可能である。
【００２１】
第２の実施の形態
次に、本発明に係るＩＣチップの第２の実施の形態を説明する。
図２は、本発明に係るＩＣチップの第２の実施の形態を示す回路図である。
【００２２】
このＩＣチップ１５０は、ＣＰＵ２１と、バスドライバ６０，７０と、メモリ３１と、バス４１とを有する。
ＣＰＵ２１は、バスドライバ６０，７０の駆動制御、メモリ３１のアクセス制御およびバス４１の伝送制御を行う。
ＣＰＵ２１とメモリ３１は、バスドライバ６０，７０およびバス４１を介して種々の信号の送受を行い、バス４１は、信号線Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎを有する。
【００２３】
信号線Ｃ１Ｐ〜Ｃ８Ｐは、ＣＰＵ２１からメモリ３１へ信号Ｄｉ１〜Ｄｉ８（を反転した信号）を伝送し、メモリ３１からＣＰＵ２１へ信号Ｄｏ１〜Ｄｏ８（を反転した信号）を伝送する。
信号線Ｃ１Ｎ〜Ｃ８Ｎは、ＣＰＵ２１からメモリ３１へ反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）を伝送し、メモリ３１からＣＰＵ２１へ反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）を伝送する。
信号線Ｃ１Ｐ，Ｃ１Ｎは、近接して隣り合うように配置されており、信号線Ｃ２Ｐ，Ｃ２Ｎ〜信号線Ｃ８Ｐ，Ｃ８Ｎについても同様である。
信号線Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎにより伝送される信号値「０」，「１」の各個数は８であり、一定である。
【００２４】
バスドライバ６０，７０は、双方向のバス４１を駆動する双方向バスドライバである。
バスドライバ６０は、３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉ，６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏと、３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉの３値制御信号Ｓ６９ｉを生成する生成回路６９ｉと、３値論理回路６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏの３値制御信号Ｓ６９ｏを生成する生成回路６９ｏとを有する。
【００２５】
バスドライバ７０は、３値論理回路７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉ，７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏと、３値論理回路７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉの３値制御信号Ｓ７９ｉを生成する生成回路７９ｉと、３値論理回路７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏの３値制御信号Ｓ７９ｏを生成する生成回路７９ｏとを有する。
【００２６】
３値論理回路６１Ｐｉ〜６８Ｐｉは、ＣＰＵ２１から信号Ｄｉ１〜Ｄｉ８が供給され、３値制御信号Ｓ６９ｉに基づいて信号線Ｃ１Ｐ〜Ｃ８Ｐに信号Ｄｉ１〜Ｄｉ８（を反転した信号）を出力する。
３値論理回路６１Ｎｉ〜６８Ｎｉは、ＣＰＵ２１から反転信号／Ｄｉ１〜／Ｄｉ８が供給され、３値制御信号Ｓ６９ｉに基づいて信号線Ｃ１Ｎ〜Ｃ８Ｎに反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）を出力する。
【００２７】
３値論理回路６１Ｐｏ〜６８Ｐｏは、信号線Ｃ１Ｐ〜Ｃ８Ｐから信号Ｄｏ１〜Ｄｏ８（を反転した信号）が供給され、３値制御信号Ｓ６９ｏに基づいてＣＰＵ２１に信号Ｄｏ１〜Ｄｏ８を出力する。
３値論理回路６１Ｎｏ〜６８Ｎｏは、信号線Ｃ１Ｎ〜Ｃ８Ｎから反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）が供給され、３値制御信号Ｓ６９ｏに基づいてＣＰＵ２１に反転信号／Ｄｏ１〜／Ｄｏ８を出力する。
【００２８】
３値論理回路７１Ｐｉ〜７８Ｐｉは、信号線Ｃ１Ｐ〜Ｃ８Ｐから信号Ｄｉ１〜Ｄｉ８（を反転した信号）が供給され、３値制御信号Ｓ７９ｉに基づいてメモリ３１に信号Ｄｉ１〜Ｄｉ８を出力する。
３値論理回路７１Ｎｉ〜７８Ｎｉは、信号線Ｃ１Ｎ〜Ｃ８Ｎから反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）が供給され、３値制御信号Ｓ７９ｉに基づいてメモリ３１に反転信号／Ｄｉ１〜／Ｄｉ８を出力する。
【００２９】
３値論理回路７１Ｐｏ〜７８Ｐｏは、メモリ３１から信号Ｄｏ１〜Ｄｏ８が供給され、３値制御信号Ｓ７９ｏに基づいて信号線Ｃ１Ｐ〜Ｃ８Ｐに信号Ｄｏ１〜Ｄｏ８（を反転した信号）を出力する。
３値論理回路７１Ｎｏ〜７８Ｎｏは、メモリ３１から反転信号／Ｄｏ１〜／Ｄｏ８が供給され、３値制御信号Ｓ７９ｏに基づいて信号線Ｃ１Ｎ〜Ｃ８Ｎに反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）を出力する。
【００３０】
また、ＣＰＵ２１は、制御信号ＣＳと方向信号ＤｉＥＮとを、バスドライバ６０，７０に供給する。
生成手段６９ｉは、方向信号ＤｉＥＮと制御信号ＣＳとの論理積を演算して３値制御信号Ｓ６９ｉを生成する。
生成手段６９ｏは、方向信号ＤｉＥＮの反転信号と制御信号ＣＳとの論理積を演算して３値制御信号Ｓ６９ｏを生成する。
【００３１】
生成手段７９ｉは、方向信号ＤｉＥＮと制御信号ＣＳとの論理積を演算して３値制御信号Ｓ７９ｉを生成する。
生成手段７９ｏは、方向信号ＤｉＥＮの反転信号と制御信号ＣＳとの論理積を演算して３値制御信号Ｓ７９ｏを生成する。
【００３２】
３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉを３値制御信号Ｓ６９ｉにより制御することで、信号Ｄｉ１〜Ｄｉ８および反転信号／Ｄｉ１〜／Ｄｉ８を同時に信号線Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎに供給することができ、信号の値の変化に伴うバス４１の周囲の磁界の変化を小さく抑えることができる。
【００３３】
同様に、３値論理回路７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏを３値制御信号Ｓ７９ｏにより制御することで、信号Ｄｏ１〜Ｄｏ８および反転信号／Ｄｏ１〜／Ｄｏ８を同時に信号線Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎに供給することができ、信号の値の変化に伴うバス４１の周囲の磁界の変化を小さく抑えることができる。
【００３４】
第３の実施の形態
次に、本発明に係るＩＣチップの第３の実施の形態を説明する。
図３は、本発明に係るＩＣチップの第３の実施の形態を示す回路図である。
なお、図２のＩＣチップ１５０と同一の構成部分については同一符号を付しており、同一構成部分の説明を適宜省略する。
【００３５】
このＩＣチップ１５９は、ＣＰＵ２９と、バスドライバ６９，７９と、メモリ３９と、バス４１とを有する。
ＣＰＵ２９は、バスドライバ６９，７９の駆動制御、メモリ３９のアクセス制御およびバス４１の伝送制御を行う。
ＣＰＵ２９とメモリ３９は、バスドライバ６９，７９およびバス４１を介して種々の信号の送受を行う。
また、ＣＰＵ２９は、制御信号ＣＳと方向信号ＤｉＥＮとを、バスドライバ６９，７９に供給する。
【００３６】
信号線Ｃ１Ｐ〜Ｃ８Ｐは、ＣＰＵ２９からメモリ３９へ信号Ｄｉ１〜Ｄｉ８（を反転した信号）を伝送し、メモリ３９からＣＰＵ２９へ信号Ｄｏ１〜Ｄｏ８（を反転した信号）を伝送する。
信号線Ｃ１Ｎ〜Ｃ８Ｎは、ＣＰＵ２９からメモリ３９へ反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）を伝送し、メモリ３９からＣＰＵ２９へ反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）を伝送する。
信号線Ｃ１Ｐ，Ｃ１Ｎは、近接して隣り合うように配置されており、信号線Ｃ２Ｐ，Ｃ２Ｎ〜信号線Ｃ８Ｐ，Ｃ８Ｎについても同様である。
【００３７】
バスドライバ６９，７９は、双方向のバス４１を駆動する双方向バスドライバである。
バスドライバ６９は、３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉ，６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏと、３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉの３値制御信号Ｓ６９ｉを生成する生成回路６９ｉと、３値論理回路６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏの３値制御信号Ｓ６９ｏを生成する生成回路６９ｏと、反転回路６１〜６８とを有する。
【００３８】
バスドライバ７９は、３値論理回路７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉ，７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏと、３値論理回路７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉの３値制御信号Ｓ７９ｉを生成する生成回路７９ｉと、３値論理回路７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏの３値制御信号Ｓ７９ｏを生成する生成回路７９ｏと、反転回路７１〜７８とを有する。
【００３９】
３値論理回路６１Ｐｉ〜６８Ｐｉは、ＣＰＵ２９から信号Ｄｉ１〜Ｄｉ８が供給され、３値制御信号Ｓ６９ｉに基づいて信号線Ｃ１Ｐ〜Ｃ８Ｐに信号Ｄｉ１〜Ｄｉ８（を反転した信号）を出力する。
３値論理回路６１Ｎｉ〜６８Ｎｉは、反転回路６１〜６８から反転信号／Ｄｉ１〜／Ｄｉ８が供給され、３値制御信号Ｓ６９ｉに基づいて信号線Ｃ１Ｎ〜Ｃ８Ｎに反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）を出力する。
【００４０】
３値論理回路６１Ｐｏ〜６８Ｐｏは、信号線Ｃ１Ｐ〜Ｃ８Ｐから信号Ｄｏ１〜Ｄｏ８（を反転した信号）が供給され、３値制御信号Ｓ６９ｏに基づいてＣＰＵ２９に信号Ｄｏ１〜Ｄｏ８を出力する。
３値論理回路６１Ｎｏ〜６８Ｎｏは、信号線Ｃ１Ｎ〜Ｃ８Ｎから反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）が供給され、３値制御信号Ｓ６９ｏに基づいてＣＰＵ２９に反転信号／Ｄｏ１〜／Ｄｏ８を出力する。
【００４１】
３値論理回路７１Ｐｉ〜７８Ｐｉは、信号線Ｃ１Ｐ〜Ｃ８Ｐから信号Ｄｉ１〜Ｄｉ８（を反転した信号）が供給され、３値制御信号Ｓ７９ｉに基づいてメモリ３９に信号Ｄｉ１〜Ｄｉ８を出力する。
３値論理回路７１Ｎｉ〜７８Ｎｉは、信号線Ｃ１Ｎ〜Ｃ８Ｎから反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）が供給され、３値制御信号Ｓ７９ｉに基づいてメモリ３９に反転信号／Ｄｉ１〜／Ｄｉ８を出力する。
【００４２】
３値論理回路７１Ｐｏ〜７８Ｐｏは、メモリ３９から信号Ｄｏ１〜Ｄｏ８が供給され、３値制御信号Ｓ７９ｏに基づいて信号線Ｃ１Ｐ〜Ｃ８Ｐに信号Ｄｏ１〜Ｄｏ８（を反転した信号）を出力する。
３値論理回路７１Ｎｏ〜７８Ｎｏは、反転回路７１〜７８から反転信号／Ｄｏ１〜／Ｄｏ８が供給され、３値制御信号Ｓ７９ｏに基づいて信号線Ｃ１Ｎ〜Ｃ８Ｎに反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）を出力する。
【００４３】
ＩＣチップ１５９では、ＣＰＵ２９が信号Ｄｉ１〜Ｄｉ８を生成し、信号Ｄｉ１〜Ｄｉ８と反転信号／Ｄｉ１〜／Ｄｉ８とをメモリ３９に供給することができる。
また、メモリ３９が信号Ｄｏ１〜Ｄｏ８を生成し、信号Ｄｏ１〜Ｄｏ８と反転信号／Ｄｏ１〜／Ｄｏ８とをＣＰＵ２９に供給することができる。
【００４４】
反転回路
次に、反転回路を説明する。
図４は、反転回路の一例を示す説明図であり、図４（Ａ）は、反転回路のシンボル図を示し、図４（Ｂ）は、反転回路の回路図を示している。なお、図中の符号ＧＮＤは、接地電位を表す。
図４（Ａ），（Ｂ）では、入力端子７Ｔｉに入力信号Ｓｉが供給され、出力端子７Ｔｏに出力信号Ｓｏが出力され、入力信号Ｓｉの反転信号Ｓｏ（＝／Ｓｉ）を得ることができる。
【００４５】
反転回路７は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）インバータであり、ｐチャネル型電界効果トランジスタ（ｐチャネル型ＦＥＴ）７Ｐと、ｎチャネル型電界効果トランジスタ（ｎチャネル型ＦＥＴ）７Ｎとを有する。ｐチャネル型ＦＥＴ７Ｐとｎチャネル型ＦＥＴ７Ｎは、相補的に接続されている。
ｐチャネル型ＦＥＴ７Ｐにおいて、ソースは電源電圧Ｖccが供給され、ゲートは入力端子７Ｔｉに接続され、ドレインは出力端子７Ｔｏに接続されている。
ｎチャネル型ＦＥＴ７Ｎにおいて、ソースは接地され、ゲートは入力端子７Ｔｉに接続され、ドレインは出力端子７Ｔｏに接続されている。
この反転回路７を、ＩＣチップ１５９内の反転回路６１〜６８，７１〜７８に用いてもよい。
【００４６】
３値論理回路
次に、３値論理回路を説明する。
図５は、３値論理回路の一例を示す説明図であり、図５（Ａ）は３値論理回路のシンボル図を示し、図５（Ｂ）は３値論理回路の回路図を示している。
図５（Ａ），（Ｂ）では、入力端子８Ｔｉに入力信号ＩＮが供給され、出力端子８Ｔｏに出力信号ＯＵＴが出力され、制御端子８Ｔｃに供給される３値制御信号ＤＩＳにより３値論理回路８の出力を制御することができる。
【００４７】
３値制御信号ＤＩＳがハイレベル（Ｈレベル）の場合は、入力信号ＩＮを反転した信号（／ＩＮ）が出力信号ＯＵＴとして出力端子８Ｔｏに出力される。
一方、３値制御信号ＤＩＳがローレベル（Ｌレベル）の場合は、出力端子８Ｔｏは高インピーダンス状態となり、出力端子８Ｔｏは３値論理回路８の論理ゲートから電気的に切り離された状態となる。
【００４８】
図５（Ｂ）の回路図に示すように、一例として、ｐチャネル型ＦＥＴ８Ｂ，８Ｐを直列接続し、ｎチャネル型ＦＥＴ８Ｎ，８Ｃを直列接続し、ｐチャネル型ＦＥＴ８Ｐとｎチャネル型ＦＥＴ８Ｎとを相補的に接続し、３値制御信号ＤＩＳをｎチャネル型ＦＥＴ８Ｃのゲートに供給し、反転回路８Ａを用いて３値制御信号ＤＩＳの反転信号をｐチャネル型ＦＥＴ８Ｂのゲートに供給することで、３値論理回路を得ることができる。
上記３値論理回路８を、ＩＣチップ１５０，１５９内の３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉ，６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏ，７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉ，７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏに用いてもよい。
【００４９】
なお、ＩＣチップ１００，１５０，１５９において、メモリ３０，３１，３９に代えて又はメモリ３０，３１，３９と共に、暗号鍵を用いて信号処理を行う暗号処理回路を有する周辺回路を設け、ＣＰＵ２０，２１，２９は、暗号鍵を示す信号および当該信号の反転信号を、バスを介して周辺回路内の前記暗号処理回路に供給してもよく、更には当該信号の信号線と反転信号の信号線とを近接して隣り合うように配置してもよい。
このようにすることで、バスの周囲の磁界の強さの変化から暗号鍵が検出されることを防止可能であり、また、ＩＣチップの消費電流または消費電力から暗号鍵が検出されることを防止可能である。
【００５０】
また、ＩＣチップ１００，１５０，１５９において、メモリ３０，３１，３９に代えて又はメモリ３０，３１，３９と共に、識別情報の照合を行う照合回路を有する周辺回路を設け、ＣＰＵ２０，２１，２９は、カード利用者の識別情報を示す信号および当該信号の反転信号を、バスを介して周辺回路内の前記照合回路に供給してもよく、更には当該信号の信号線と反転信号の信号線とを近接して隣り合うように配置してもよい。
このようにすることで、バスの周囲の磁界の強さの変化から識別情報が検出されることを防止可能であり、また、ＩＣチップの消費電流または消費電力から識別情報が検出されることを防止可能である。
【００５１】
なお、上記実施の形態は本発明の例示であり、本発明は上記実施の形態に限定されない。一例として、前記反転信号をダミー用の信号として用いてもよい。
【００５２】
【発明の効果】
本発明に係るＩＣチップおよびＩＣカードによれば、信号と反転信号とをバスにより伝送することで、バスの伝送情報を外部から検出することを困難にすることができ、伝送情報が外部に漏洩することを防止可能であり、セキュリティ性を向上することが可能である。
【図面の簡単な説明】
【図１】本発明に係るＩＣカードおよびＩＣチップの第１の実施の形態を示す概略的なブロック構成図である。
【図２】本発明に係るＩＣチップの第２の実施の形態を示す回路図である。
【図３】本発明に係るＩＣチップの第３の実施の形態を示す回路図である。
【図４】反転回路の一例を示す説明図である。
【図５】３値論理回路の一例を示す説明図である。
【図６】従来のＩＣカードの一例を説明する概略的なブロック構成図である。
【符号の説明】
２，２０，２１，２９…中央処理装置（ＣＰＵ）、３，３０，３９…メモリ、４，４０，４１…バス、７，８Ａ，６１〜６８，７１〜７９…反転回路、７Ｐ，８Ｂ，８Ｐ…ｐチャネル型電界効果トランジスタ、７Ｎ，８Ｃ，８Ｎ…ｎチャネル型電界効果トランジスタ、８，６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉ，７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏ…３値論理回路、１０，１００，１５０，１５９…ＩＣチップ、１１，１１０…ＩＣカード、１５…カード処理装置、６０，６９，７０，７９…バスドライバ、６９ｉ，６９ｏ，７９ｉ，７９ｏ…生成回路、Ｂ１Ｐ〜Ｂ８Ｐ，Ｂ１Ｎ〜Ｂ８Ｎ，Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎ…信号線、Ｄｉ１〜Ｄｉ８，Ｄｏ１〜Ｄｏ８…信号、ＧＮＤ…接地電位（グランドレベル）、Ｖcc…電源電圧。
【発明の属する技術分野】
本発明は、ＩＣチップおよびＩＣカードに関する。
【０００２】
【従来の技術】
ノイマン型コンピュータは、メモリに命令を予め記憶し、中央処理装置（ＣＰＵ：Central Processing Unit ）は、メモリから命令を読み込んでこの命令に従ってＣＰＵで演算を行ったり、周辺回路に演算を行わせたり、ＣＰＵと周辺回路と間の信号伝達を行ったりする。
【０００３】
図６は、従来のＩＣカードの一例を説明する概略的なブロック構成図である。
このＩＣカード１１は、カードリーダライタ等のカード処理装置１５との通信を行う。
また、ＩＣカード１１は、１チップマイクロコンピュータ（１チップマイコン）を構成するＩＣチップ１０を有し、このＩＣチップ１０上にＣＰＵ２と、メモリ３と、バス４とが形成されている。
【０００４】
ＣＰＵ２は、ＩＣカード１１全体の制御を司るコントローラであり、メモリ３のアクセス制御およびバス４の伝送制御を行う。
ＣＰＵ２とメモリ３は、バス４を介して種々の信号の送受を行い、バス４は、信号線Ｂ１Ｐ〜Ｂ８Ｐを有する。
【０００５】
【発明が解決しようとする課題】
ＩＣカード１１では、バス４の状態、例えばバス４により伝送される信号の値「０」，「１」の個数により、ＩＣチップ１０の消費電流または消費電力に微少な差異が生じ、また、バス４の周囲に形成される磁界の強さに微少な差異が生じる。
このため、ＩＣチップ１０では、前記差異によってバス４の伝送情報が外部から検出可能であり、伝送情報が外部に漏洩するおそれがあり、高セキュリティ性を維持することが困難である。
【０００６】
本発明の第１の目的は、バスの伝送情報が外部に漏洩することを防止可能なＩＣチップを提供することにある。
本発明の第２の目的は、バスの伝送情報が外部に漏洩することを防止可能なＩＣカードを提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係るＩＣチップは、中央処理装置と、前記中央処理装置により制御されるメモリ及び周辺回路、またはいずれか一方と、バスとを有するＩＣチップであって、前記中央処理装置と前記メモリ及び周辺回路、またはいずれか一方は、前記バスを介して信号の送受を行い、前記バスは、前記信号を伝送する第１の信号線と、前記第１の信号線と近接して隣り合うようにして配置され、前記信号の反転信号を伝送する第２の信号線とを有し、
前記第１の信号線の一端及び前記第２の信号線の一端と前記中央処理装置の間には、第１のバスドライバが設けられ、前記第１の信号線の他端及び前記第２の信号線の他端と前記メモリ及び周辺回路、またはいずれか一方の間には、第２のバスドライバが設けられ、前記第１のバスドライバと前記第２のバスドライバは、前記中央処理装置からの制御信号に基づいて、前記信号及び前記反転信号を同時に前記第１の信号線及び第２の信号線に供給する。
【０００９】
本発明に係るＩＣチップでは、例えば、前記中央処理装置は、暗号鍵を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、前記周辺回路は、前記暗号鍵を用いて信号処理を行う暗号処理回路を有する構成としてもよい。
【００１０】
本発明に係るＩＣチップでは、例えば、前記中央処理装置は、カード利用者の識別情報を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、前記周辺回路は、前記識別情報の照合を行う照合回路を有する構成としてもよい。
【００１１】
本発明に係るＩＣカードは、中央処理装置と、前記中央処理装置により制御されるメモリ及び周辺回路、またはいずれか一方と、バスとを有するＩＣカードであって、前記中央処理装置と前記メモリ及び周辺回路、またはいずれか一方は、前記バスを介して信号の送受を行い、前記バスは、前記信号を伝送する第１の信号線と、前記第１の信号線と近接して隣り合うようにして配置され、前記信号の反転信号を伝送する第２の信号線とを有し、前記第１の信号線の一端及び前記第２の信号線の一端と前記中央処理装置の間には、第１のバスドライバが設けられ、前記第１の信号線の他端及び前記第２の信号線の他端と前記メモリ及び周辺回路、またはいずれか一方の間には、第２のバスドライバが設けられ、前記第１のバスドライバと前記第２のバスドライバは、前記中央処理装置からの制御信号に基づいて、前記信号及び前記反転信号を同時に前記第１の信号線及び第２の信号線に供給する。
【００１２】
本発明に係るＩＣカードでは、好適には、前記中央処理装置、前記周辺回路および前記バスが形成されたＩＣチップを有する。
【００１３】
本発明に係るＩＣカードでは、例えば、前記中央処理装置は、暗号鍵を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、前記周辺回路は、前記暗号鍵を用いて信号処理を行う暗号処理回路を有する構成としてもよい。
【００１４】
本発明に係るＩＣカードでは、例えば、前記中央処理装置は、カード利用者の識別情報を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、前記周辺回路は、前記識別情報の照合を行う照合回路を有する構成としてもよい。
【００１５】
メモリおよび／または周辺回路（メモリと周辺回路の何れか一方または双方）と中央処理装置は、バスを介して信号の送受を行い、前記バスは、前記信号を伝送する第１の信号線と、前記信号の反転信号を伝送する第２の信号線とを有する。
したがって、前記信号の値が「１」の場合は前記反転信号の値は「０」となり、前記信号の値が「０」の場合は前記反転信号の値は「１」となり、第１および第２の信号線により伝送される信号値「０」，「１」の各個数を同じにすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００１７】
第１の実施の形態
図１は、本発明に係るＩＣカードおよびＩＣチップの第１の実施の形態を示す概略的なブロック構成図である。
このＩＣカード１１０は、カードリーダライタ等のカード処理装置１５との通信を行う。
また、ＩＣカード１１０は、１チップマイコンを構成するＩＣチップ１００を有し、このＩＣチップ１００上にＣＰＵ２０と、メモリ３０と、バス４０とが形成されている。
【００１８】
ＣＰＵ２０は、ＩＣカード１１０全体の制御を司るコントローラであり、メモリ３０のアクセス制御およびバス４０の伝送制御を行う。
ＣＰＵ２０とメモリ３０は、バス４０を介して種々の信号の送受を行い、バス４０は、信号線Ｂ１Ｐ〜Ｂ８Ｐ，Ｂ１Ｎ〜Ｂ８Ｎを有する。
【００１９】
信号線Ｂ１Ｐ〜Ｂ８Ｐは、ＣＰＵ２０からメモリ３０へ信号Ｄｉ１〜Ｄｉ８を伝送する。
信号線Ｂ１Ｎ〜Ｂ８Ｎは、ＣＰＵ２０からメモリ３０へ信号Ｄｉ１〜Ｄｉ８の反転信号／Ｄｉ１〜／Ｄｉ８を伝送する。
信号線Ｂ１Ｐ，Ｂ１Ｎは、近接して隣り合うように配置されており、信号線Ｂ２Ｐ，Ｂ２Ｎ〜信号線Ｂ８Ｐ，Ｂ８Ｎについても同様である。
信号線Ｂ１Ｐ〜Ｂ８Ｐ，Ｂ１Ｎ〜Ｂ８Ｎにより伝送される信号値「０」，「１」の各個数は８である。
【００２０】
このようにして、バス４０により伝送される信号値「０」，「１」の各個数を同じにすることができる。
したがって、バス４０により伝送される信号の値「０」，「１」の個数に依存して、ＩＣチップ１００の消費電流または消費電力に微少な差異が生じたり、バス４０の周囲に形成される磁界の強さに微少な差異が生じたりすることを防止することができる。
また、バス４０の伝送情報がＩＣチップ１００外部から検出されることを防ぐことができ、伝送情報を隠蔽して外部に漏洩することを防止可能であり、セキュリティ性を向上することが可能である。
【００２１】
第２の実施の形態
次に、本発明に係るＩＣチップの第２の実施の形態を説明する。
図２は、本発明に係るＩＣチップの第２の実施の形態を示す回路図である。
【００２２】
このＩＣチップ１５０は、ＣＰＵ２１と、バスドライバ６０，７０と、メモリ３１と、バス４１とを有する。
ＣＰＵ２１は、バスドライバ６０，７０の駆動制御、メモリ３１のアクセス制御およびバス４１の伝送制御を行う。
ＣＰＵ２１とメモリ３１は、バスドライバ６０，７０およびバス４１を介して種々の信号の送受を行い、バス４１は、信号線Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎを有する。
【００２３】
信号線Ｃ１Ｐ〜Ｃ８Ｐは、ＣＰＵ２１からメモリ３１へ信号Ｄｉ１〜Ｄｉ８（を反転した信号）を伝送し、メモリ３１からＣＰＵ２１へ信号Ｄｏ１〜Ｄｏ８（を反転した信号）を伝送する。
信号線Ｃ１Ｎ〜Ｃ８Ｎは、ＣＰＵ２１からメモリ３１へ反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）を伝送し、メモリ３１からＣＰＵ２１へ反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）を伝送する。
信号線Ｃ１Ｐ，Ｃ１Ｎは、近接して隣り合うように配置されており、信号線Ｃ２Ｐ，Ｃ２Ｎ〜信号線Ｃ８Ｐ，Ｃ８Ｎについても同様である。
信号線Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎにより伝送される信号値「０」，「１」の各個数は８であり、一定である。
【００２４】
バスドライバ６０，７０は、双方向のバス４１を駆動する双方向バスドライバである。
バスドライバ６０は、３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉ，６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏと、３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉの３値制御信号Ｓ６９ｉを生成する生成回路６９ｉと、３値論理回路６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏの３値制御信号Ｓ６９ｏを生成する生成回路６９ｏとを有する。
【００２５】
バスドライバ７０は、３値論理回路７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉ，７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏと、３値論理回路７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉの３値制御信号Ｓ７９ｉを生成する生成回路７９ｉと、３値論理回路７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏの３値制御信号Ｓ７９ｏを生成する生成回路７９ｏとを有する。
【００２６】
３値論理回路６１Ｐｉ〜６８Ｐｉは、ＣＰＵ２１から信号Ｄｉ１〜Ｄｉ８が供給され、３値制御信号Ｓ６９ｉに基づいて信号線Ｃ１Ｐ〜Ｃ８Ｐに信号Ｄｉ１〜Ｄｉ８（を反転した信号）を出力する。
３値論理回路６１Ｎｉ〜６８Ｎｉは、ＣＰＵ２１から反転信号／Ｄｉ１〜／Ｄｉ８が供給され、３値制御信号Ｓ６９ｉに基づいて信号線Ｃ１Ｎ〜Ｃ８Ｎに反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）を出力する。
【００２７】
３値論理回路６１Ｐｏ〜６８Ｐｏは、信号線Ｃ１Ｐ〜Ｃ８Ｐから信号Ｄｏ１〜Ｄｏ８（を反転した信号）が供給され、３値制御信号Ｓ６９ｏに基づいてＣＰＵ２１に信号Ｄｏ１〜Ｄｏ８を出力する。
３値論理回路６１Ｎｏ〜６８Ｎｏは、信号線Ｃ１Ｎ〜Ｃ８Ｎから反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）が供給され、３値制御信号Ｓ６９ｏに基づいてＣＰＵ２１に反転信号／Ｄｏ１〜／Ｄｏ８を出力する。
【００２８】
３値論理回路７１Ｐｉ〜７８Ｐｉは、信号線Ｃ１Ｐ〜Ｃ８Ｐから信号Ｄｉ１〜Ｄｉ８（を反転した信号）が供給され、３値制御信号Ｓ７９ｉに基づいてメモリ３１に信号Ｄｉ１〜Ｄｉ８を出力する。
３値論理回路７１Ｎｉ〜７８Ｎｉは、信号線Ｃ１Ｎ〜Ｃ８Ｎから反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）が供給され、３値制御信号Ｓ７９ｉに基づいてメモリ３１に反転信号／Ｄｉ１〜／Ｄｉ８を出力する。
【００２９】
３値論理回路７１Ｐｏ〜７８Ｐｏは、メモリ３１から信号Ｄｏ１〜Ｄｏ８が供給され、３値制御信号Ｓ７９ｏに基づいて信号線Ｃ１Ｐ〜Ｃ８Ｐに信号Ｄｏ１〜Ｄｏ８（を反転した信号）を出力する。
３値論理回路７１Ｎｏ〜７８Ｎｏは、メモリ３１から反転信号／Ｄｏ１〜／Ｄｏ８が供給され、３値制御信号Ｓ７９ｏに基づいて信号線Ｃ１Ｎ〜Ｃ８Ｎに反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）を出力する。
【００３０】
また、ＣＰＵ２１は、制御信号ＣＳと方向信号ＤｉＥＮとを、バスドライバ６０，７０に供給する。
生成手段６９ｉは、方向信号ＤｉＥＮと制御信号ＣＳとの論理積を演算して３値制御信号Ｓ６９ｉを生成する。
生成手段６９ｏは、方向信号ＤｉＥＮの反転信号と制御信号ＣＳとの論理積を演算して３値制御信号Ｓ６９ｏを生成する。
【００３１】
生成手段７９ｉは、方向信号ＤｉＥＮと制御信号ＣＳとの論理積を演算して３値制御信号Ｓ７９ｉを生成する。
生成手段７９ｏは、方向信号ＤｉＥＮの反転信号と制御信号ＣＳとの論理積を演算して３値制御信号Ｓ７９ｏを生成する。
【００３２】
３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉを３値制御信号Ｓ６９ｉにより制御することで、信号Ｄｉ１〜Ｄｉ８および反転信号／Ｄｉ１〜／Ｄｉ８を同時に信号線Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎに供給することができ、信号の値の変化に伴うバス４１の周囲の磁界の変化を小さく抑えることができる。
【００３３】
同様に、３値論理回路７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏを３値制御信号Ｓ７９ｏにより制御することで、信号Ｄｏ１〜Ｄｏ８および反転信号／Ｄｏ１〜／Ｄｏ８を同時に信号線Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎに供給することができ、信号の値の変化に伴うバス４１の周囲の磁界の変化を小さく抑えることができる。
【００３４】
第３の実施の形態
次に、本発明に係るＩＣチップの第３の実施の形態を説明する。
図３は、本発明に係るＩＣチップの第３の実施の形態を示す回路図である。
なお、図２のＩＣチップ１５０と同一の構成部分については同一符号を付しており、同一構成部分の説明を適宜省略する。
【００３５】
このＩＣチップ１５９は、ＣＰＵ２９と、バスドライバ６９，７９と、メモリ３９と、バス４１とを有する。
ＣＰＵ２９は、バスドライバ６９，７９の駆動制御、メモリ３９のアクセス制御およびバス４１の伝送制御を行う。
ＣＰＵ２９とメモリ３９は、バスドライバ６９，７９およびバス４１を介して種々の信号の送受を行う。
また、ＣＰＵ２９は、制御信号ＣＳと方向信号ＤｉＥＮとを、バスドライバ６９，７９に供給する。
【００３６】
信号線Ｃ１Ｐ〜Ｃ８Ｐは、ＣＰＵ２９からメモリ３９へ信号Ｄｉ１〜Ｄｉ８（を反転した信号）を伝送し、メモリ３９からＣＰＵ２９へ信号Ｄｏ１〜Ｄｏ８（を反転した信号）を伝送する。
信号線Ｃ１Ｎ〜Ｃ８Ｎは、ＣＰＵ２９からメモリ３９へ反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）を伝送し、メモリ３９からＣＰＵ２９へ反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）を伝送する。
信号線Ｃ１Ｐ，Ｃ１Ｎは、近接して隣り合うように配置されており、信号線Ｃ２Ｐ，Ｃ２Ｎ〜信号線Ｃ８Ｐ，Ｃ８Ｎについても同様である。
【００３７】
バスドライバ６９，７９は、双方向のバス４１を駆動する双方向バスドライバである。
バスドライバ６９は、３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉ，６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏと、３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉの３値制御信号Ｓ６９ｉを生成する生成回路６９ｉと、３値論理回路６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏの３値制御信号Ｓ６９ｏを生成する生成回路６９ｏと、反転回路６１〜６８とを有する。
【００３８】
バスドライバ７９は、３値論理回路７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉ，７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏと、３値論理回路７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉの３値制御信号Ｓ７９ｉを生成する生成回路７９ｉと、３値論理回路７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏの３値制御信号Ｓ７９ｏを生成する生成回路７９ｏと、反転回路７１〜７８とを有する。
【００３９】
３値論理回路６１Ｐｉ〜６８Ｐｉは、ＣＰＵ２９から信号Ｄｉ１〜Ｄｉ８が供給され、３値制御信号Ｓ６９ｉに基づいて信号線Ｃ１Ｐ〜Ｃ８Ｐに信号Ｄｉ１〜Ｄｉ８（を反転した信号）を出力する。
３値論理回路６１Ｎｉ〜６８Ｎｉは、反転回路６１〜６８から反転信号／Ｄｉ１〜／Ｄｉ８が供給され、３値制御信号Ｓ６９ｉに基づいて信号線Ｃ１Ｎ〜Ｃ８Ｎに反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）を出力する。
【００４０】
３値論理回路６１Ｐｏ〜６８Ｐｏは、信号線Ｃ１Ｐ〜Ｃ８Ｐから信号Ｄｏ１〜Ｄｏ８（を反転した信号）が供給され、３値制御信号Ｓ６９ｏに基づいてＣＰＵ２９に信号Ｄｏ１〜Ｄｏ８を出力する。
３値論理回路６１Ｎｏ〜６８Ｎｏは、信号線Ｃ１Ｎ〜Ｃ８Ｎから反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）が供給され、３値制御信号Ｓ６９ｏに基づいてＣＰＵ２９に反転信号／Ｄｏ１〜／Ｄｏ８を出力する。
【００４１】
３値論理回路７１Ｐｉ〜７８Ｐｉは、信号線Ｃ１Ｐ〜Ｃ８Ｐから信号Ｄｉ１〜Ｄｉ８（を反転した信号）が供給され、３値制御信号Ｓ７９ｉに基づいてメモリ３９に信号Ｄｉ１〜Ｄｉ８を出力する。
３値論理回路７１Ｎｉ〜７８Ｎｉは、信号線Ｃ１Ｎ〜Ｃ８Ｎから反転信号／Ｄｉ１〜／Ｄｉ８（を反転した信号）が供給され、３値制御信号Ｓ７９ｉに基づいてメモリ３９に反転信号／Ｄｉ１〜／Ｄｉ８を出力する。
【００４２】
３値論理回路７１Ｐｏ〜７８Ｐｏは、メモリ３９から信号Ｄｏ１〜Ｄｏ８が供給され、３値制御信号Ｓ７９ｏに基づいて信号線Ｃ１Ｐ〜Ｃ８Ｐに信号Ｄｏ１〜Ｄｏ８（を反転した信号）を出力する。
３値論理回路７１Ｎｏ〜７８Ｎｏは、反転回路７１〜７８から反転信号／Ｄｏ１〜／Ｄｏ８が供給され、３値制御信号Ｓ７９ｏに基づいて信号線Ｃ１Ｎ〜Ｃ８Ｎに反転信号／Ｄｏ１〜／Ｄｏ８（を反転した信号）を出力する。
【００４３】
ＩＣチップ１５９では、ＣＰＵ２９が信号Ｄｉ１〜Ｄｉ８を生成し、信号Ｄｉ１〜Ｄｉ８と反転信号／Ｄｉ１〜／Ｄｉ８とをメモリ３９に供給することができる。
また、メモリ３９が信号Ｄｏ１〜Ｄｏ８を生成し、信号Ｄｏ１〜Ｄｏ８と反転信号／Ｄｏ１〜／Ｄｏ８とをＣＰＵ２９に供給することができる。
【００４４】
反転回路
次に、反転回路を説明する。
図４は、反転回路の一例を示す説明図であり、図４（Ａ）は、反転回路のシンボル図を示し、図４（Ｂ）は、反転回路の回路図を示している。なお、図中の符号ＧＮＤは、接地電位を表す。
図４（Ａ），（Ｂ）では、入力端子７Ｔｉに入力信号Ｓｉが供給され、出力端子７Ｔｏに出力信号Ｓｏが出力され、入力信号Ｓｉの反転信号Ｓｏ（＝／Ｓｉ）を得ることができる。
【００４５】
反転回路７は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）インバータであり、ｐチャネル型電界効果トランジスタ（ｐチャネル型ＦＥＴ）７Ｐと、ｎチャネル型電界効果トランジスタ（ｎチャネル型ＦＥＴ）７Ｎとを有する。ｐチャネル型ＦＥＴ７Ｐとｎチャネル型ＦＥＴ７Ｎは、相補的に接続されている。
ｐチャネル型ＦＥＴ７Ｐにおいて、ソースは電源電圧Ｖccが供給され、ゲートは入力端子７Ｔｉに接続され、ドレインは出力端子７Ｔｏに接続されている。
ｎチャネル型ＦＥＴ７Ｎにおいて、ソースは接地され、ゲートは入力端子７Ｔｉに接続され、ドレインは出力端子７Ｔｏに接続されている。
この反転回路７を、ＩＣチップ１５９内の反転回路６１〜６８，７１〜７８に用いてもよい。
【００４６】
３値論理回路
次に、３値論理回路を説明する。
図５は、３値論理回路の一例を示す説明図であり、図５（Ａ）は３値論理回路のシンボル図を示し、図５（Ｂ）は３値論理回路の回路図を示している。
図５（Ａ），（Ｂ）では、入力端子８Ｔｉに入力信号ＩＮが供給され、出力端子８Ｔｏに出力信号ＯＵＴが出力され、制御端子８Ｔｃに供給される３値制御信号ＤＩＳにより３値論理回路８の出力を制御することができる。
【００４７】
３値制御信号ＤＩＳがハイレベル（Ｈレベル）の場合は、入力信号ＩＮを反転した信号（／ＩＮ）が出力信号ＯＵＴとして出力端子８Ｔｏに出力される。
一方、３値制御信号ＤＩＳがローレベル（Ｌレベル）の場合は、出力端子８Ｔｏは高インピーダンス状態となり、出力端子８Ｔｏは３値論理回路８の論理ゲートから電気的に切り離された状態となる。
【００４８】
図５（Ｂ）の回路図に示すように、一例として、ｐチャネル型ＦＥＴ８Ｂ，８Ｐを直列接続し、ｎチャネル型ＦＥＴ８Ｎ，８Ｃを直列接続し、ｐチャネル型ＦＥＴ８Ｐとｎチャネル型ＦＥＴ８Ｎとを相補的に接続し、３値制御信号ＤＩＳをｎチャネル型ＦＥＴ８Ｃのゲートに供給し、反転回路８Ａを用いて３値制御信号ＤＩＳの反転信号をｐチャネル型ＦＥＴ８Ｂのゲートに供給することで、３値論理回路を得ることができる。
上記３値論理回路８を、ＩＣチップ１５０，１５９内の３値論理回路６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉ，６１Ｐｏ〜６８Ｐｏ，６１Ｎｏ〜６８Ｎｏ，７１Ｐｉ〜７８Ｐｉ，７１Ｎｉ〜７８Ｎｉ，７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏに用いてもよい。
【００４９】
なお、ＩＣチップ１００，１５０，１５９において、メモリ３０，３１，３９に代えて又はメモリ３０，３１，３９と共に、暗号鍵を用いて信号処理を行う暗号処理回路を有する周辺回路を設け、ＣＰＵ２０，２１，２９は、暗号鍵を示す信号および当該信号の反転信号を、バスを介して周辺回路内の前記暗号処理回路に供給してもよく、更には当該信号の信号線と反転信号の信号線とを近接して隣り合うように配置してもよい。
このようにすることで、バスの周囲の磁界の強さの変化から暗号鍵が検出されることを防止可能であり、また、ＩＣチップの消費電流または消費電力から暗号鍵が検出されることを防止可能である。
【００５０】
また、ＩＣチップ１００，１５０，１５９において、メモリ３０，３１，３９に代えて又はメモリ３０，３１，３９と共に、識別情報の照合を行う照合回路を有する周辺回路を設け、ＣＰＵ２０，２１，２９は、カード利用者の識別情報を示す信号および当該信号の反転信号を、バスを介して周辺回路内の前記照合回路に供給してもよく、更には当該信号の信号線と反転信号の信号線とを近接して隣り合うように配置してもよい。
このようにすることで、バスの周囲の磁界の強さの変化から識別情報が検出されることを防止可能であり、また、ＩＣチップの消費電流または消費電力から識別情報が検出されることを防止可能である。
【００５１】
なお、上記実施の形態は本発明の例示であり、本発明は上記実施の形態に限定されない。一例として、前記反転信号をダミー用の信号として用いてもよい。
【００５２】
【発明の効果】
本発明に係るＩＣチップおよびＩＣカードによれば、信号と反転信号とをバスにより伝送することで、バスの伝送情報を外部から検出することを困難にすることができ、伝送情報が外部に漏洩することを防止可能であり、セキュリティ性を向上することが可能である。
【図面の簡単な説明】
【図１】本発明に係るＩＣカードおよびＩＣチップの第１の実施の形態を示す概略的なブロック構成図である。
【図２】本発明に係るＩＣチップの第２の実施の形態を示す回路図である。
【図３】本発明に係るＩＣチップの第３の実施の形態を示す回路図である。
【図４】反転回路の一例を示す説明図である。
【図５】３値論理回路の一例を示す説明図である。
【図６】従来のＩＣカードの一例を説明する概略的なブロック構成図である。
【符号の説明】
２，２０，２１，２９…中央処理装置（ＣＰＵ）、３，３０，３９…メモリ、４，４０，４１…バス、７，８Ａ，６１〜６８，７１〜７９…反転回路、７Ｐ，８Ｂ，８Ｐ…ｐチャネル型電界効果トランジスタ、７Ｎ，８Ｃ，８Ｎ…ｎチャネル型電界効果トランジスタ、８，６１Ｐｉ〜６８Ｐｉ，６１Ｎｉ〜６８Ｎｉ，７１Ｐｏ〜７８Ｐｏ，７１Ｎｏ〜７８Ｎｏ…３値論理回路、１０，１００，１５０，１５９…ＩＣチップ、１１，１１０…ＩＣカード、１５…カード処理装置、６０，６９，７０，７９…バスドライバ、６９ｉ，６９ｏ，７９ｉ，７９ｏ…生成回路、Ｂ１Ｐ〜Ｂ８Ｐ，Ｂ１Ｎ〜Ｂ８Ｎ，Ｃ１Ｐ〜Ｃ８Ｐ，Ｃ１Ｎ〜Ｃ８Ｎ…信号線、Ｄｉ１〜Ｄｉ８，Ｄｏ１〜Ｄｏ８…信号、ＧＮＤ…接地電位（グランドレベル）、Ｖcc…電源電圧。
Claims (7)
- 中央処理装置と、前記中央処理装置により制御されるメモリ及び周辺回路、またはいずれか一方と、バスとを有するＩＣチップであって、
前記中央処理装置と前記メモリ及び周辺回路、またはいずれか一方は、前記バスを介して信号の送受を行い、
前記バスは、前記信号を伝送する第１の信号線と、前記第１の信号線と近接して隣り合うようにして配置され、前記信号の反転信号を伝送する第２の信号線とを有し、
前記第１の信号線の一端及び前記第２の信号線の一端と前記中央処理装置の間には、第１のバスドライバが設けられ、
前記第１の信号線の他端及び前記第２の信号線の他端と前記メモリ及び周辺回路、またはいずれか一方の間には、第２のバスドライバが設けられ、
前記第１のバスドライバと前記第２のバスドライバは、前記中央処理装置からの制御信号に基づいて、前記信号及び前記反転信号を同時に前記第１の信号線及び第２の信号線に供給する、
ＩＣチップ。 - 前記中央処理装置は、暗号鍵を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、
前記周辺回路は、前記暗号鍵を用いて信号処理を行う暗号処理回路を有する
請求項１記載のＩＣチップ。 - 前記中央処理装置は、カード利用者の識別情報を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、
前記周辺回路は、前記識別情報の照合を行う照合回路を有する
請求項１記載のＩＣチップ。 - 中央処理装置と、前記中央処理装置により制御されるメモリ及び周辺回路、またはいずれか一方と、バスとを有するＩＣカードであって、
前記中央処理装置と前記メモリ及び周辺回路、またはいずれか一方は、前記バスを介して信号の送受を行い、
前記バスは、前記信号を伝送する第１の信号線と、前記第１の信号線と近接して隣り合うようにして配置され、前記信号の反転信号を伝送する第２の信号線とを有し、
前記第１の信号線の一端及び前記第２の信号線の一端と前記中央処理装置の間には、第１のバスドライバが設けられ、
前記第１の信号線の他端及び前記第２の信号線の他端と前記メモリ及び周辺回路、またはいずれか一方の間には、第２のバスドライバが設けられ、
前記第１のバスドライバと前記第２のバスドライバは、前記中央処理装置からの制御信号に基づいて、前記信号及び前記反転信号を同時に前記第１の信号線及び第２の信号線に供給する、
ＩＣカード。 - 前記中央処理装置、前記周辺回路および前記バスが形成されたＩＣチップを有する
請求項４記載のＩＣカード。 - 前記中央処理装置は、暗号鍵を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、
前記周辺回路は、前記暗号鍵を用いて信号処理を行う暗号処理回路を有する
請求項４または５の何れかに記載のＩＣカード。 - 前記中央処理装置は、カード利用者の識別情報を示す信号および当該信号の反転信号を前記バスを介して前記周辺回路に供給し、
前記周辺回路は、前記識別情報の照合を行う照合回路を有する
請求項４または５の何れかに記載のＩＣカード。
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