JP4232599B2

JP4232599B2 - Level conversion circuit and display device

Info

Publication number: JP4232599B2
Application number: JP2003356320A
Authority: JP
Inventors: 誠一郎甚田; 大亮伊藤; 益充猪野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-10-16
Filing date: 2003-10-16
Publication date: 2009-03-04
Anticipated expiration: 2023-10-16
Also published as: JP2005123864A

Description

本発明は、レベル変換回路（レベルシフタ）および表示装置に関し、特に絶縁性基板上に単一チャネル（同じ導電型）のトランジスタによって構成されてなるレベル変換回路および当該レベル変換回路を駆動回路の一部に用いた表示装置に関する。 The present invention relates to a level conversion circuit (level shifter) and a display device, and more particularly, to a level conversion circuit constituted by a single channel (same conductivity type) transistor on an insulating substrate and the level conversion circuit as a part of a drive circuit. The present invention relates to a display device used in the above.

レベル変換回路として、カレントミラー回路を用いて構成されたカレントミラー型レベル変換回路が知られている（例えば、特許文献１参照）。このカレントミラー型レベル変換回路を、単一チャネルのＭＯＳトランジスタ、即ちＰチャネルのＭＯＳトランジスタのみあるいはＮチャネルのＭＯＳトランジスタのみを用いて構成すると、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとを１チップ内で組み合わせて構成する場合に比べて、プロセス数が少なくて済むため、生産性や歩留まりの向上を図る上で有利である。 As a level conversion circuit, a current mirror type level conversion circuit configured using a current mirror circuit is known (for example, see Patent Document 1). When this current mirror type level conversion circuit is configured by using only a single channel MOS transistor, that is, only a P channel MOS transistor or only an N channel MOS transistor, a P channel MOS transistor and an N channel MOS transistor are combined into one. Since the number of processes can be reduced as compared with the case where they are combined in a chip, it is advantageous in improving productivity and yield.

また、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとを比較すると、ＮチャネルのＭＯＳトランジスタは、ＬＤＤ(Lightly Doped Drain)構造によってホットエレクトロン効果を低減するように構成されているため、性能の面では、ＰチャネルのＭＯＳトランジスタよりも優れている。しかし、逆に、ＮチャネルのＭＯＳトランジスタの場合、ＬＤＤ構造を採る分だけプロセス数が増えるため、生産性や歩留まりの面では、ＰチャネルのＭＯＳトランジスタの方がＮチャネルのＭＯＳトランジスタよりも優れている。 Further, when comparing a P-channel MOS transistor and an N-channel MOS transistor, the N-channel MOS transistor is configured to reduce the hot electron effect by an LDD (Lightly Doped Drain) structure. Then, it is superior to a P-channel MOS transistor. On the other hand, in the case of an N-channel MOS transistor, the number of processes increases by adopting the LDD structure. Therefore, in terms of productivity and yield, the P-channel MOS transistor is superior to the N-channel MOS transistor. Yes.

図１０は、ＰチャネルのＭＯＳトランジスタのみによって構成されたカレントミラー型レベル変換回路の従来例を示す回路図である。本例に係るレベル変換回路は、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)からなる４つのＰチャネルＭＯＳトランジスタＱｐ１０１〜Ｑｐ１０４によって構成されている。ＭＯＳトランジスタＱｐ１０１，Ｑｐ１０２は、各ソースが正側電源ＶＤＤ（例えば、１０［Ｖ］）に接続され、各ゲートが共通に接続されている。ＭＯＳトランジスタＱｐ１０１は、ゲートとドレインが共通に接続されたダイオード接続構成となっている。 FIG. 10 is a circuit diagram showing a conventional example of a current mirror type level conversion circuit composed of only P-channel MOS transistors. The level conversion circuit according to this example includes four P-channel MOS transistors Qp101 to Qp104 made of TFTs (Thin Film Transistors). In the MOS transistors Qp101 and Qp102, each source is connected to the positive power supply VDD (for example, 10 [V]), and each gate is connected in common. The MOS transistor Qp101 has a diode connection configuration in which a gate and a drain are connected in common.

ＭＯＳトランジスタＱｐ１０３は、ソースがＭＯＳトランジスタＱｐ１０１のドレイン・ゲートに接続されている。このＭＯＳトランジスタＱｐ１０３のドレインには、電圧振幅が例えば０［Ｖ］〜３［Ｖ］のクロックパルスＣＫが与えられる。また、ＭＯＳトランジスタＱｐ１０３のゲートには、クロックパルスＣＫと逆相のクロックパルスｘＣＫが与えられる。ＭＯＳトランジスタＱｐ１０４は、ソースがＭＯＳトランジスタＱｐ１０２のドレインに接続されている。このＭＯＳトランジスタＱｐ１０４のゲートにはクロックパルスＣＫが与えられ、ドレインにはクロックパルスｘＣＫが与えられる。 The source of the MOS transistor Qp103 is connected to the drain / gate of the MOS transistor Qp101. A clock pulse CK having a voltage amplitude of, for example, 0 [V] to 3 [V] is applied to the drain of the MOS transistor Qp103. Further, a clock pulse xCK having a phase opposite to that of the clock pulse CK is applied to the gate of the MOS transistor Qp103. The source of the MOS transistor Qp104 is connected to the drain of the MOS transistor Qp102. A clock pulse CK is applied to the gate of the MOS transistor Qp104, and a clock pulse xCK is applied to the drain.

特許第３１４４１６６号明細書Japanese Patent No. 3144166

上記構成の従来例に係るカレントミラー型レベル変換回路では、図１１に示すように、ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４をオフさせるときに、それぞれのゲート電圧をＶＤＤ電位まで上昇させることができないため、当該ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４が完全にオフ状態にならない。したがって、ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４に常に貫通電流が流れることになるため、この貫通電流による電圧降下によって出力信号ＯＵＴのレベルが引き下げられ、最大振幅の出力信号ＯＵＴを取り出すことができない。 In the current mirror type level conversion circuit according to the conventional example having the above configuration, as shown in FIG. 11, when the MOS transistors Qp102 and Qp104 are turned off, the respective gate voltages cannot be raised to the VDD potential. Transistors Qp102 and Qp104 are not completely turned off. Accordingly, since a through current always flows through the MOS transistors Qp102 and Qp104, the level of the output signal OUT is lowered due to a voltage drop due to the through current, and the output signal OUT having the maximum amplitude cannot be extracted.

一方、貫通電流を抑えるために、出力用のＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４のチャネル長を大きく設定すると、出力性能が悪化してしまう。したがって、出力性能を重視すると、ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０４のチャネル長を大きく設定することができず、貫通電流による出力信号ＯＵＴのレベル低下を容認せざるを得なく、その結果、閾値電圧Ｖｔｈや移動度μのトランジスタ特性のバラツキに弱く、また最大振幅の出力信号ＯＵＴを取り出すことができないという課題がある。 On the other hand, if the channel lengths of the output MOS transistors Qp102 and Qp104 are set large in order to suppress the through current, the output performance deteriorates. Therefore, if the output performance is regarded as important, the channel lengths of the MOS transistors Qp102 and Qp104 cannot be set large, and the decrease in the level of the output signal OUT due to the through current must be allowed. As a result, the threshold voltage Vth and the movement There is a problem that the output signal OUT having the maximum amplitude cannot be taken out, and is not easily affected by variations in transistor characteristics of μ.

特に、絶縁性基板上に形成されるＴＦＴのポリシリコンプロセスまたはアモルファスシリコンプロセスでは、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキが単結晶プロセスに比べて大きく、加えてＭＯＳトランジスタのオフ電流Ｉｏｆｆも無視できないため、回路設計時にこれらを考慮する必要がある。因みに、ポリシリコンプロセスまたはアモルファスシリコンプロセスによって作成されたＰチャネルＴＦＴでは、閾値電圧Ｖｔｈが−１［Ｖ］〜−３［Ｖ］程度、移動度μが１０〜１００［ｃｍ² ／Ｖ・ｓｅｃ］程度、またオフ電流Ｉｏｆｆが１［ｐＡ］〜１００［ｎＡ］程度ばらつく。したがって、回路設計時には、これらトランジスタ特性のバラツキを考慮する必要がある。 In particular, in a polysilicon process or an amorphous silicon process for TFTs formed on an insulating substrate, variations in transistor characteristics such as threshold voltage Vth and mobility μ are larger than in a single crystal process. Since Ioff cannot be ignored, it is necessary to consider these when designing the circuit. Incidentally, in a P-channel TFT produced by a polysilicon process or an amorphous silicon process, the threshold voltage Vth is about −1 [V] to −3 [V], and the mobility μ is 10 to 100 [cm ² / V · sec]. The off-state current Ioff varies by about 1 [pA] to 100 [nA]. Therefore, it is necessary to consider variations in transistor characteristics when designing a circuit.

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、閾値電圧Ｖｔｈや移動度μのトランジスタ特性のバラツキに強く、しかも最大振幅の出力信号を取り出すことが可能なレベル変換回路および当該レベル変換回路を用いた表示装置を提供することにある。 The present invention has been made in view of the above problems, and its object is to withstand variations in transistor characteristics such as the threshold voltage Vth and mobility μ, and to extract an output signal having the maximum amplitude. A level conversion circuit and a display device using the level conversion circuit are provided.

本発明によるレベル変換回路は、絶縁性基板上に単一チャネルのトランジスタによって構成され、互いに逆相の第１，第２のパルス信号のレベル変換を行うレベル変換回路であって、ソースが第１電源に接続され、ゲートに前記第１のパルス信号が与えられる第１のトランジスタと、ソースが前記第１のトランジスタのドレインに、ドレインが第２の電源にそれぞれ接続され、ゲートに前記第２のパルス信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタのゲートとソースの間に接続されたキャパシタによって前記第２のトランジスタのゲート電位を前記第１の電源の電位よりも上げるまたは下げるブートストラップ動作を行う出力手段と、前記第２のパルス信号に同期して前記第１のトランジスタのゲートに前記第１の電源の電位を供給する第１の電源供給手段と、前記第１のパルス信号に同期して前記第２のトランジスタのゲートに前記第１の電源の電位を供給する第２の電源供給手段とを備えた構成となっている。このレベル変換回路は、表示エレメントを含む画素が透明な絶縁性基板上に行列状に配置されてなる画素アレイ部と、前記絶縁性基板上に前記画素アレイ部と共に集積され、互いに逆相の第１，第２のパルス信号のレベル変換を行うレベル変換回路を回路の一部に含んで前記画素アレイ部の駆動を行う駆動回路とを具備した表示装置において、当該レベル変換回路として用いられる。 A level conversion circuit according to the present invention is a level conversion circuit configured by a single-channel transistor on an insulating substrate, and performs level conversion of first and second pulse signals having opposite phases to each other. A first transistor connected to a power source and having the gate supplied with the first pulse signal; a source connected to a drain of the first transistor; a drain connected to a second power source; and a gate connected to the second transistor A second transistor to which a pulse signal is supplied, and a capacitor connected between the gate and the source of the second transistor raises the gate potential of the second transistor higher than the potential of the first power supply. or an output unit for performing bootstrap operation of lowering, the first gate of the first transistor in synchronism with the second pulse signal First power supply means for supplying a potential of a power supply; and second power supply means for supplying a potential of the first power supply to the gate of the second transistor in synchronization with the first pulse signal. It has a configuration with. The level conversion circuit includes a pixel array unit in which pixels including display elements are arranged in a matrix on a transparent insulating substrate, and a pixel array unit integrated with the pixel array unit on the insulating substrate. The display device includes a level conversion circuit that performs level conversion of the first and second pulse signals as a part of the circuit and a drive circuit that drives the pixel array unit, and is used as the level conversion circuit.

上記構成のレベル変換回路または当該レベル変換回路を駆動回路の一部に用いた表示装置において、第１のトランジスタのゲートに第１のパルス信号が与えられると、当該第１のトランジスタはオン状態となって第１電源の電位を出力する。このとき、第２のトランジスタのゲートには、第２の電源供給手段によって第１電源の電位が与えられるため、第２のトランジスタは完全にオフ状態となり、当該第２のトランジスタに貫通電流は流れない。また、第２のトランジスタのゲートに第２のパルス信号が与えられると、当該第２のトランジスタのゲート電位は、ブートストラップ動作によって引き下げられる／引き上げられる。これにより、第２のトランジスタは完全にオン状態となって第２電源の電位を出力する。その結果、最大振幅（第１電源の電位−第２電源の電位）の出力信号を取り出せる。また、第２のトランジスタがオン状態のとき、第１のトランジスタのゲートには、第１の電源供給手段によって第１電源の電位が与えられるため、第１のトランジスタは完全にオフ状態となり、当該第１のトランジスタに貫通電流は流れない。 In the level conversion circuit having the above structure or the display device using the level conversion circuit as part of a driver circuit, when the first pulse signal is applied to the gate of the first transistor, the first transistor is turned on. Thus, the potential of the first power supply is output. At this time, since the potential of the first power supply is applied to the gate of the second transistor by the second power supply means, the second transistor is completely turned off, and a through current flows through the second transistor. Absent. When the second pulse signal is supplied to the gate of the second transistor, the gate potential of the second transistor is lowered / raised by the bootstrap operation. As a result, the second transistor is completely turned on and outputs the potential of the second power supply. As a result, an output signal having the maximum amplitude (the potential of the first power source−the potential of the second power source) can be extracted. Further, when the second transistor is in the on state, the potential of the first power supply is applied to the gate of the first transistor by the first power supply means, so that the first transistor is completely turned off, No through current flows through the first transistor.

本発明によれば、第１，第２電源の各電位の出力を担う第１，第２のトランジスタの一方がオン状態のときは必ず他方がオフ状態になり、第１，第２のトランジスタに貫通電流が流れることがないため、閾値電圧Ｖｔｈや移動度μのトランジスタ特性のバラツキに強く、しかも最大振幅の出力信号を取り出すことが可能な回路構成を実現できる。 According to the present invention, when one of the first and second transistors responsible for the output of each potential of the first and second power supplies is on, the other is always off, and the first and second transistors Since no through current flows, it is possible to realize a circuit configuration that is resistant to variations in transistor characteristics such as the threshold voltage Vth and mobility μ and that can output an output signal having the maximum amplitude.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

［第１実施形態］
本発明の第１実施形態に係るレベル変換回路は、ポリシリコンプロセスまたはアモルファスシリコンプロセスにより、絶縁性基板上に単一チャネル（同じ導電型）のトランジスタによって構成されてなるレベル変換回路であって、ソースが第１電源に接続され、ゲートに第１のパルス信号が与えられる第１のトランジスタと、ソースが第１のトランジスタのドレインに、ドレインが第２の電源にそれぞれ接続され、ゲートに第２のパルス信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、第２のパルス信号に同期して第１のトランジスタのゲートに第１の電源の電位を供給する第１の電源供給手段と、第１のパルス信号に同期して第２のトランジスタのゲートに第１の電源の電位を供給する第２の電源供給手段とを備えた構成となっている。 [First Embodiment]
The level conversion circuit according to the first embodiment of the present invention is a level conversion circuit configured by a single channel (same conductivity type) transistor on an insulating substrate by a polysilicon process or an amorphous silicon process, A first transistor having a source connected to a first power supply and a gate provided with a first pulse signal; a source connected to the drain of the first transistor; a drain connected to a second power supply; Output means for performing a bootstrap operation, and a first power supply at the gate of the first transistor in synchronization with the second pulse signal. And a first power supply means for supplying a first potential to the gate of the second transistor in synchronization with the first pulse signal. Position has a configuration in which a second power supply means for supplying.

（実施例１）
図１は、第１実施形態の実施例１に係るレベル変換回路の構成を示す回路図である。本実施例に係るレベル変換回路は、ガラス基板等の絶縁性基板上にＰチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型レベル変換回路であり、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第１電源とし、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第２電源としている。 Example 1
FIG. 1 is a circuit diagram showing a configuration of a level conversion circuit according to Example 1 of the first embodiment. The level conversion circuit according to the present embodiment is a bootstrap type level conversion circuit composed of only a P-channel MOS transistor on an insulating substrate such as a glass substrate, and is a positive power supply VDD (hereinafter referred to as VDD power supply). Is a first power source, and a negative power source VSS (hereinafter referred to as VSS power source) is a second power source.

ここでは、数値の一例として、ＶＤＤ電源の電源電圧を１０［Ｖ］、ＶＳＳ電源の電源電圧を−５［Ｖ］とする。また、互いに逆相のクロックパルスＣＫ，ｘＣＫは、０［Ｖ］〜３［Ｖ］の振幅のパルス信号とする。 Here, as an example of numerical values, the power supply voltage of the VDD power supply is 10 [V], and the power supply voltage of the VSS power supply is −5 [V]. The clock pulses CK and xCK having opposite phases are pulse signals having an amplitude of 0 [V] to 3 [V].

図１に示すように、本実施例に係るレベル変換回路１０は、パルス入力部１１，１２、第１，第２の電源供給回路１３，１４および出力回路１５を備えるとともに、２つのクロック入力端子１６，１７およびパルス出力端子１８を有する構成となっている。パルス入力端子１６にはクロックパルスｘＣＫが第１のパルス信号として、パルス入力端子１７にはクロックパルスＣＫが第２のパルス信号としてそれぞれ入力される。 As shown in FIG. 1, the level conversion circuit 10 according to the present embodiment includes pulse input units 11 and 12, first and second power supply circuits 13 and 14, and an output circuit 15, and two clock input terminals. 16 and 17 and a pulse output terminal 18. The clock pulse xCK is input to the pulse input terminal 16 as a first pulse signal, and the clock pulse CK is input to the pulse input terminal 17 as a second pulse signal.

パルス入力部１１は、ドレインとゲートがパルス入力端子１６に共通に接続されたダイオード接続構成のＰチャネルＭＯＳトランジスタＱｐ１１によって構成されている。パルス入力部１２は、ドレインとゲートがパルス入力端子１７に共通に接続されたダイオード接続構成のＰチャネルＭＯＳトランジスタＱｐ１２によって構成されている。第１の電源供給回路１３は、ソースがＶＤＤ電源に、ドレインがＭＯＳトランジスタＱｐ１１のソースに、ゲートがＭＯＳトランジスタＱｐ１２のゲート・ドレインにそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１３によって構成されている。 The pulse input unit 11 includes a diode-connected P-channel MOS transistor Qp11 having a drain and a gate connected to the pulse input terminal 16 in common. The pulse input unit 12 is configured by a P-channel MOS transistor Qp12 having a diode connection configuration in which a drain and a gate are connected to a pulse input terminal 17 in common. The first power supply circuit 13 includes a P-channel MOS transistor Qp13 having a source connected to the VDD power supply, a drain connected to the source of the MOS transistor Qp11, and a gate connected to the gate and drain of the MOS transistor Qp12.

第２の電源供給回路１４は、４つのＰチャネルＭＯＳトランジスタＱｐ１４〜Ｑｐ１７によって構成されている。ＭＯＳトランジスタＱｐ１４は、ソースがＶＤＤ電源に、ゲートがＭＯＳトランジスタＱｐ１２のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｐ１５は、ソースがＭＯＳトランジスタＱｐ１４のドレインに、ドレインがＶＳＳ電源に、ゲートがＭＯＳトランジスタＱｐ１１のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｐ１６は、ソースがＶＤＤ電源に接続され、ゲートとドレインが共通に接続されたダイオード接続構成となっている。ＭＯＳトランジスタＱｐ１７は、ソースがＭＯＳトランジスタＱｐ１６のゲート・ドレインに、ドレインがＭＯＳトランジスタＱｐ１２のソースに、ゲートがＭＯＳトランジスタＱｐ１４，Ｑｐ１５の共通接続ノードにそれぞれ接続されている。 The second power supply circuit 14 includes four P channel MOS transistors Qp14 to Qp17. The MOS transistor Qp14 has a source connected to the VDD power supply and a gate connected to the gate and drain of the MOS transistor Qp12. The MOS transistor Qp15 has a source connected to the drain of the MOS transistor Qp14, a drain connected to the VSS power supply, and a gate connected to the gate and drain of the MOS transistor Qp11. The MOS transistor Qp16 has a diode connection configuration in which the source is connected to the VDD power source and the gate and the drain are connected in common. In the MOS transistor Qp17, the source is connected to the gate and drain of the MOS transistor Qp16, the drain is connected to the source of the MOS transistor Qp12, and the gate is connected to the common connection node of the MOS transistors Qp14 and Qp15.

出力回路１５は、ソースがＶＤＤ電源に、ドレインがパルス出力端子１８に、ゲートがＭＯＳトランジスタＱｐ１１のソースにそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１８と、ソースがパルス出力端子１８に、ドレインがＶＳＳ電源に、ゲートがＭＯＳトランジスタＱｐ１２のソースにそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１９とによって構成されている。ＭＯＳトランジスタＱｐ１９は、ゲートとソースの間に接続されたキャパシタＣａｐと共に、ゲート電位をＶＳＳ電源の電位よりも引き下げるブートストラップ回路１９を構成している。 The output circuit 15 has a source connected to the VDD power source, a drain connected to the pulse output terminal 18, a gate connected to the source of the MOS transistor Qp11, a source connected to the pulse output terminal 18, and a drain connected to the VSS power source. In addition, the P channel MOS transistor Qp19 is connected to the source of the MOS transistor Qp12. The MOS transistor Qp19 and the capacitor Cap connected between the gate and the source constitute a bootstrap circuit 19 that lowers the gate potential below the potential of the VSS power supply.

上記構成の実施例１に係るレベルシフト回路１０において、ＰチャネルＭＯＳトランジスタＱｐ１１〜Ｑｐ１９は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴ（薄膜トランジスタ）である。ＰチャネルＴＦＴには、ゲート電極がゲート絶縁膜（酸化膜）の下に配置されるボトムゲート構造のものと、ゲート電極がゲート絶縁膜の上に配置されるトップゲート構造のものなどがある。 In the level shift circuit 10 according to the first embodiment having the above-described configuration, the P-channel MOS transistors Qp11 to Qp19 are TFTs (thin film transistors) formed by a polysilicon process or an amorphous silicon process. The P-channel TFT includes a bottom gate structure in which a gate electrode is disposed under a gate insulating film (oxide film) and a top gate structure in which a gate electrode is disposed on a gate insulating film.

図２は、ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図２に示すように、ボトムゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板２１の上にゲート電極（Ｍｏゲート）２２が形成され、その上にゲート絶縁膜２３を介してポリシリコン層（または、アモルファスシリコン層）２４が形成され、さらにその上に層間絶縁膜２５，２６が形成されている。また、ゲート電極２２の側方のゲート絶縁膜２３上には、Ｐ⁺拡散層からなるソース領域２７およびドレイン領域２８が形成され、これら領域２７，２８にはＡｌ（アルミニウム）電極２９，３０が接続されている。 FIG. 2 is a cross-sectional view showing an example of the structure of a bottom gate type P-channel TFT. As shown in FIG. 2, in a TFT having a bottom gate structure, a gate electrode (Mo gate) 22 is formed on an insulating substrate 21 such as a glass substrate, and a polysilicon layer (with a gate insulating film 23 interposed therebetween) Alternatively, an amorphous silicon layer) 24 is formed, and interlayer insulating films 25 and 26 are further formed thereon. A source region 27 and a drain region 28 made of a P ⁺ diffusion layer are formed on the gate insulating film 23 on the side of the gate electrode 22, and Al (aluminum) electrodes 29 and 30 are formed in these regions 27 and 28. It is connected.

図３は、トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図３に示すように、トップゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板３１の上にポリシリコン層（または、アモルファスシリコン層）３２が形成され、その上にゲート絶縁膜３３を介してゲート電極（Ｍｏゲート）３４が形成され、さらにその上に層間絶縁膜３５が形成されている。また、ポリシリコン層３２の側方の絶縁性基板３１上には、Ｐ⁺拡散層からなるソース領域３６およびドレイン領域３７が形成され、これら領域３６，３７にはＡｌ電極３８，３９が接続されている。 FIG. 3 is a cross-sectional view showing an example of the structure of the top gate type P-channel TFT. As shown in FIG. 3, in a TFT having a top gate structure, a polysilicon layer (or amorphous silicon layer) 32 is formed on an insulating substrate 31 such as a glass substrate, and a gate insulating film 33 is interposed therebetween. A gate electrode (Mo gate) 34 is formed, and an interlayer insulating film 35 is further formed thereon. A source region 36 and a drain region 37 made of a P ⁺ diffusion layer are formed on the insulating substrate 31 on the side of the polysilicon layer 32, and Al electrodes 38 and 39 are connected to these regions 36 and 37. ing.

続いて、上記構成の実施例１に係るレベル変換回路１０の回路動作について、図４のタイミングチャートを用いて説明する。 Next, the circuit operation of the level conversion circuit 10 according to the first embodiment having the above configuration will be described with reference to the timing chart of FIG.

図４には、互いに逆相のクロックパルスＣＫ，ｘＣＫ、ＭＯＳトランジスタＱｐ１８のゲート電位Ａ、ＭＯＳトランジスタＱｐ１７のゲート電位Ｂ、ＭＯＳトランジスタＱｐ１９のゲート電位Ｃおよび出力信号ＯＵＴの各波形およびタイミング関係を示している。 FIG. 4 shows waveforms and timing relationships of clock pulses CK and xCK having opposite phases, the gate potential A of the MOS transistor Qp18, the gate potential B of the MOS transistor Qp17, the gate potential C of the MOS transistor Qp19, and the output signal OUT. ing.

先ず、クロックパルスｘＣＫが０［Ｖ］（以下、“Ｌ”レベルと記す）、クロックパルスＣＫが３［Ｖ］（以下、“Ｈ”レベルと記す）のときの回路動作について説明する。クロックパルスｘＣＫが“Ｌ”レベルであることで、ＭＯＳトランジスタＱｐ１１がオン状態になる。すると、クロックパルスｘＣＫがＭＯＳトランジスタＱｐ１１によってダイオードの順方向電圧分だけレベルシフトされてＭＯＳトランジスタＱｐ１８のゲートに与えられる。このとき、ＭＯＳトランジスタＱｐ１８のゲート電位Ａが約５［Ｖ］程度まで上昇する。これにより、ＭＯＳトランジスタＱｐ１８がオン状態となるため、当該ＭＯＳトランジスタＱｐ１８を介してＶＤＤ電源の電位（以下、ＶＤＤ電位と記す）が出力信号ＯＵＴの高レベルとして取り出される。 First, the circuit operation when the clock pulse xCK is 0 [V] (hereinafter referred to as “L” level) and the clock pulse CK is 3 [V] (hereinafter referred to as “H” level) will be described. When the clock pulse xCK is at the “L” level, the MOS transistor Qp11 is turned on. Then, the clock pulse xCK is level-shifted by the forward voltage of the diode by the MOS transistor Qp11 and applied to the gate of the MOS transistor Qp18. At this time, the gate potential A of the MOS transistor Qp18 rises to about 5 [V]. As a result, the MOS transistor Qp18 is turned on, so that the potential of the VDD power source (hereinafter referred to as VDD potential) is taken out through the MOS transistor Qp18 as the high level of the output signal OUT.

また、クロックパルスＣＫが“Ｈ”レベルであることでＭＯＳトランジスタＱｐ１２，Ｑｐ１３，Ｑｐ１４がオフ状態になり、クロックパルスｘＣＫが“Ｌ”レベルであることでＭＯＳトランジスタＱｐ１５がオン状態になる。ＭＯＳトランジスタＱｐ１５がオン状態になることで、当該ＭＯＳトランジスタＱｐ１５を介してＶＳＳ電源の電位（以下、ＶＳＳ電位と記す）がＭＯＳトランジスタＱｐ１７のゲートに与えられる。これにより、ＭＯＳトランジスタＱｐ１７およびＭＯＳトランジスタＱｐ１６がオン状態となるため、ＶＤＤ電位がＭＯＳトランジスタＱｐ１６，Ｑｐ１７を介してＭＯＳトランジスタＱｐ１９のゲートに与えられる。 Further, when the clock pulse CK is at “H” level, the MOS transistors Qp12, Qp13, Qp14 are turned off, and when the clock pulse xCK is at “L” level, the MOS transistor Qp15 is turned on. When the MOS transistor Qp15 is turned on, the potential of the VSS power supply (hereinafter referred to as VSS potential) is applied to the gate of the MOS transistor Qp17 via the MOS transistor Qp15. Thus, MOS transistor Qp17 and MOS transistor Qp16 are turned on, so that the VDD potential is applied to the gate of MOS transistor Qp19 via MOS transistors Qp16 and Qp17.

このとき、ＶＤＤ電位はＭＯＳトランジスタＱｐ１６によってダイオードの順方向電圧分だけレベルシフト（電圧降下）されてＭＯＳトランジスタＱｐ１９のゲートに与えられることになるため、ＭＯＳトランジスタＱｐ１９のゲート電位Ｃが約７［Ｖ］程度まで引き下げられるが、ＭＯＳトランジスタＱｐ１９の閾値電圧Ｖｔｈを割り込まない電位であるため、ＭＯＳトランジスタＱｐ１９は完全にオフ状態になる。したがって、ＭＯＳトランジスタＱｐ１９に貫通電流が流れることはなく、また出力信号ＯＵＴの高レベル（１０［Ｖ］）の貫通電流に起因する電位の引き下げも発生しない。 At this time, the VDD potential is level-shifted (voltage drop) by the forward voltage of the diode by the MOS transistor Qp16 and applied to the gate of the MOS transistor Qp19, so that the gate potential C of the MOS transistor Qp19 is about 7 [V However, since the potential does not interrupt the threshold voltage Vth of the MOS transistor Qp19, the MOS transistor Qp19 is completely turned off. Therefore, the through current does not flow through the MOS transistor Qp19, and the potential is not lowered due to the high level (10 [V]) through current of the output signal OUT.

次に、クロックパルスｘＣＫが“Ｈ”レベル、クロックパルスＣＫが“Ｌ”レベルのときの回路動作について説明する。クロックパルスｘＣＫが“Ｈ”レベルであることで、ＭＯＳトランジスタＱｐ１１がオフ状態となる。このとき、クロックパルスＣＫが“Ｌ”レベルであることによって、ＭＯＳトランジスタＱｐ１３がオン状態となるため、当該ＭＯＳトランジスタＱｐ１３を介してＭＯＳトランジスタＱｐ１８のゲートにＶＤＤ電位が供給される。これにより、ＭＯＳトランジスタＱｐ１８のゲート電位ＡがＶＤＤ電位近くの電位、例えば約９［Ｖ］程度まで上昇するため、ＭＯＳトランジスタＱｐ１８はオフ状態となる。したがって、ＭＯＳトランジスタＱｐ１８に貫通電流が流れることはない。 Next, circuit operation when the clock pulse xCK is at “H” level and the clock pulse CK is at “L” level will be described. When the clock pulse xCK is at “H” level, the MOS transistor Qp11 is turned off. At this time, since the clock pulse CK is at the “L” level, the MOS transistor Qp13 is turned on, so that the VDD potential is supplied to the gate of the MOS transistor Qp18 via the MOS transistor Qp13. As a result, the gate potential A of the MOS transistor Qp18 rises to a potential close to the VDD potential, for example, about 9 [V], so that the MOS transistor Qp18 is turned off. Accordingly, no through current flows through the MOS transistor Qp18.

このとき、クロックパルスＣＫが“Ｌ”レベルであることで、ＭＯＳトランジスタＱｐ１４がオン状態となるため、ＭＯＳトランジスタＱｐ１７およびＭＯＳトランジスタＱｐ１６がオフ状態になる。また、クロックパルスＣＫが“Ｌ”レベルであることで、ＭＯＳトランジスタＱｐ１２がオン状態となる。すると、クロックパルスＣＫがＭＯＳトランジスタＱｐ１２によってダイオードの順方向電圧分だけレベルシフトされてＭＯＳトランジスタＱｐ１９のゲートに与えられる。このとき、ＭＯＳトランジスタＱｐ１９のゲート電位Ｃは、ＭＯＳトランジスタＱｐ１６によってＶＤＤ電位よりも下げられた状態にある。 At this time, since the clock pulse CK is at "L" level, the MOS transistor Qp14 is turned on, so that the MOS transistor Qp17 and the MOS transistor Qp16 are turned off. Further, when the clock pulse CK is at “L” level, the MOS transistor Qp12 is turned on. Then, the clock pulse CK is level-shifted by the forward voltage of the diode by the MOS transistor Qp12 and applied to the gate of the MOS transistor Qp19. At this time, the gate potential C of the MOS transistor Qp19 is in a state lower than the VDD potential by the MOS transistor Qp16.

したがって、ブートストラップ回路１９のブートストラップ動作により、ＭＯＳトランジスタＱｐ１９のゲート電位Ｃは、当該ＭＯＳトランジスタＱｐ１９が完全にオン状態になる電位、具体的にはＶＳＳ電位よりも低い約−８［Ｖ］程度まで引き下げられる。これにより、ＭＯＳトランジスタＱｐ１９は完全にオン状態になるため、当該ＭＯＳトランジスタＱｐ１９を介してＶＳＳ電位が出力信号ＯＵＴの低レベルとして取り出される。その結果、０［Ｖ］〜３［Ｖ］のクロックパルスＣＫ，ｘＣＫを、最大振幅（ＶＳＳ電位−ＶＤＤ電位）のクロックパルスにレベル変換（レベルシフト）することができる。 Therefore, by the bootstrap operation of the bootstrap circuit 19, the gate potential C of the MOS transistor Qp19 is about −8 [V] lower than the potential at which the MOS transistor Qp19 is completely turned on, specifically, the VSS potential. Pulled down. As a result, the MOS transistor Qp19 is completely turned on, so that the VSS potential is extracted as a low level of the output signal OUT through the MOS transistor Qp19. As a result, the clock pulses CK and xCK of 0 [V] to 3 [V] can be level-converted (level shift) to clock pulses having the maximum amplitude (VSS potential−VDD potential).

（実施例２）
図５は、第１実施形態の実施例２に係るレベル変換回路の構成を示す回路図である。本実施例に係るレベル変換回路は、ガラス基板等の絶縁性基板上にＮチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型レベル変換回路であり、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第１電源とし、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第２電源としている。 (Example 2)
FIG. 5 is a circuit diagram showing a configuration of a level conversion circuit according to Example 2 of the first embodiment. The level conversion circuit according to the present embodiment is a bootstrap type level conversion circuit composed of only an N-channel MOS transistor on an insulating substrate such as a glass substrate, and is a negative power supply VSS (hereinafter referred to as VSS power supply). Is the first power supply, and the positive power supply VDD (hereinafter referred to as VDD power supply) is the second power supply.

ここでも、実施例１の場合と同様に、数値の一例として、ＶＤＤ電源の電源電圧を１０［Ｖ］、ＶＳＳ電源の電源電圧を−５［Ｖ］とする。また、互いに逆相のクロックパルスＣＫ，ｘＣＫは、０［Ｖ］〜３［Ｖ］の振幅のパルス信号とする。 Here, as in the case of the first embodiment, as an example of numerical values, the power supply voltage of the VDD power supply is 10 [V] and the power supply voltage of the VSS power supply is −5 [V]. The clock pulses CK and xCK having opposite phases are pulse signals having an amplitude of 0 [V] to 3 [V].

図５に示すように、本実施例に係るブートストラップ型インバータ回路４０は、パルス入力部４１，４２、第１，第２の電源供給回路４３，４４および出力回路４５を備えるとともに、２つのパルス入力端子４６，４７およびパルス出力端子４８を有する構成となっている。パルス入力端子４６にはクロックパルスｘＣＫが第１のパルス信号として、パルス入力端子４７にはクロックパルスＣＫが第２のパルス信号としてそれぞれ入力される。 As shown in FIG. 5, the bootstrap type inverter circuit 40 according to this embodiment includes pulse input units 41 and 42, first and second power supply circuits 43 and 44, and an output circuit 45, and two pulses. The configuration has input terminals 46 and 47 and a pulse output terminal 48. The clock pulse xCK is input to the pulse input terminal 46 as a first pulse signal, and the clock pulse CK is input to the pulse input terminal 47 as a second pulse signal.

パルス入力部４１は、ドレインとゲートがパルス入力端子４６に共通に接続されたダイオード接続構成のＮチャネルＭＯＳトランジスタＱｎ１１によって構成されている。パルス入力部４２は、ドレインとゲートがパルス入力端子４７に共通に接続されたダイオード接続構成のＮチャネルＭＯＳトランジスタＱｎ１２によって構成されている。第１の電源供給回路４３は、ソースがＶＳＳ電源に、ドレインがＭＯＳトランジスタＱｎ１１のソースに、ゲートがＭＯＳトランジスタＱｎ１２のゲート・ドレインにそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１３によって構成されている。 The pulse input unit 41 is configured by an N-channel MOS transistor Qn11 having a diode connection configuration in which a drain and a gate are connected to a pulse input terminal 46 in common. The pulse input unit 42 is configured by an N-channel MOS transistor Qn12 having a diode connection configuration in which a drain and a gate are commonly connected to a pulse input terminal 47. The first power supply circuit 43 includes an N-channel MOS transistor Qn13 having a source connected to the VSS power supply, a drain connected to the source of the MOS transistor Qn11, and a gate connected to the gate and drain of the MOS transistor Qn12.

第２の電源供給回路４４は、４つのＮチャネルＭＯＳトランジスタＱｎ１４〜Ｑｎ１７によって構成されている。ＭＯＳトランジスタＱｎ１４は、ソースがＶＳＳ電源に、ゲートがＭＯＳトランジスタＱｎ１２のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｎ１５は、ソースがＭＯＳトランジスタＱｎ１４のドレインに、ドレインがＶＤＤ電源に、ゲートがＭＯＳトランジスタＱｎ１１のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｎ１６は、ソースがＶＳＳ電源に接続され、ゲートとドレインが共通に接続されたダイオード接続構成となっている。ＭＯＳトランジスタＱｎ１７は、ソースがＭＯＳトランジスタＱｎ１６のゲート・ドレインに、ドレインがＭＯＳトランジスタＱｎ１２のソースに、ゲートがＭＯＳトランジスタＱｎ１４，Ｑｎ１５の共通接続ノードにそれぞれ接続されている。 The second power supply circuit 44 includes four N channel MOS transistors Qn14 to Qn17. The MOS transistor Qn14 has a source connected to the VSS power supply and a gate connected to the gate and drain of the MOS transistor Qn12. The MOS transistor Qn15 has a source connected to the drain of the MOS transistor Qn14, a drain connected to the VDD power supply, and a gate connected to the gate and drain of the MOS transistor Qn11. The MOS transistor Qn16 has a diode connection configuration in which the source is connected to the VSS power supply and the gate and the drain are connected in common. The source of the MOS transistor Qn17 is connected to the gate / drain of the MOS transistor Qn16, the drain is connected to the source of the MOS transistor Qn12, and the gate is connected to the common connection node of the MOS transistors Qn14 and Qn15.

出力回路４５は、ソースがＶＳＳ電源に、ドレインがパルス出力端子４８に、ゲートがＭＯＳトランジスタＱｎ１１のソースにそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１８と、ソースがパルス出力端子４８に、ドレインがＶＤＤ電源に、ゲートがＭＯＳトランジスタＱｎ１２のソースにそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１９とによって構成されている。ＭＯＳトランジスタＱｎ１９は、ゲートとソースの間に接続されたキャパシタＣａｐと共に、ゲート電位をＶＤＤ電源の電位よりも引き上げるブートストラップ回路４９を構成している。 The output circuit 45 has an N-channel MOS transistor Qn18 whose source is connected to the VSS power supply, its drain connected to the pulse output terminal 48, its gate connected to the source of the MOS transistor Qn11, its source connected to the pulse output terminal 48, and its drain connected to the VDD power supply. In addition, an N channel MOS transistor Qn19 having a gate connected to the source of the MOS transistor Qn12, respectively. The MOS transistor Qn19, together with the capacitor Cap connected between the gate and the source, constitutes a bootstrap circuit 49 that raises the gate potential above the potential of the VDD power supply.

上記構成のブートストラップ型レベル変換回路４０において、ＮチャネルＭＯＳトランジスタＱｎ１１〜Ｑｎ１９は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴである。ＮチャネルＴＦＴにもＰチャネルＴＦＴと同様に、ボトムゲート構造のものとトップゲート構造のものなどがあり、基本的に同じ構造となっている。すなわち、ＰチャネルＴＦＴの構造を示す図２および図３において、ソース領域２７，３６およびドレイン領域２８，３７のＰ⁺ 拡散層をＮ⁺ 拡散層にしたものがＮチャネルＴＦＴの構造となる。 In the bootstrap type level conversion circuit 40 configured as described above, the N-channel MOS transistors Qn11 to Qn19 are TFTs formed by a polysilicon process or an amorphous silicon process. Similar to the P-channel TFT, the N-channel TFT includes a bottom-gate structure and a top-gate structure, and basically has the same structure. That is, in FIGS. 2 and 3 showing the structure of the P-channel TFT, the structure of the N-channel TFT is the one in which the P ⁺ diffusion layers of the source regions 27 and 36 and the drain regions 28 and 37 are N ⁺ diffusion layers.

実施例２に係るブートストラップ型レベル変換回路４０は、実施例１に係るブートストラップ型レベル変換回路１０とは、図５と図１の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。 The bootstrap type level conversion circuit 40 according to the second embodiment is different from the bootstrap type level conversion circuit 10 according to the first embodiment as apparent from the comparison between FIG. 5 and FIG. , The polarity of the second power supply is reversed, basically the same configuration, and the circuit operation and effects are basically the same.

上述したように、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８，Ｑｐ１９／Ｑｎ１９が互いに逆相のクロックパルスｘＣＫ，ＣＫにそれぞれ同期して相補的な動作を行うとともに、ＭＯＳトランジスタＱｐ１９／Ｑｎ１９がブートストラップ動作を行う出力回路１５／４５を備えたブートストラップ型レベル変換回路１０／４０において、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８がオン状態のときは、第２の電源供給回路１４／４４によってＭＯＳトランジスタＱｐ１９／Ｑｎ１９のゲートに第１電源（ＶＤＤ／ＶＳＳ）の電位を与えることで、当該ゲートの電位を第１電源（ＶＤＤ／ＶＳＳ）の電位近くまで、即ちＭＯＳトランジスタＱｐ１９／Ｑｎ１９の閾値電圧Ｖｔｈを割り込まない電位まで昇圧／降圧でき、またＭＯＳトランジスタＱｐ１９／Ｑｎ１９がオン状態のときは、第１の電源供給回路１３／４３によってＭＯＳトランジスタＱｐ１８／Ｑｎ１８のゲートに第１電源（ＶＤＤ／ＶＳＳ）の電位を与えることで、当該ゲートの電位を第１電源（ＶＤＤ／ＶＳＳ）の電位近くまで、即ちＭＯＳトランジスタＱｐ１８／Ｑｎ１８の閾値電圧Ｖｔｈを割り込まない電位まで昇圧／降圧できる。 As described above, the MOS transistors Qp18 / Qn18 and Qp19 / Qn19 perform complementary operations in synchronization with the clock pulses xCK and CK having opposite phases, respectively, and the MOS transistors Qp19 / Qn19 perform the bootstrap operation. In the bootstrap type level conversion circuit 10/40 having 15/45, when the MOS transistor Qp18 / Qn18 is in the ON state, the first power supply is connected to the gate of the MOS transistor Qp19 / Qn19 by the second power supply circuit 14/44. By applying a potential of (VDD / VSS), the potential of the gate can be boosted / decreased to near the potential of the first power supply (VDD / VSS), that is, a potential that does not interrupt the threshold voltage Vth of the MOS transistors Qp19 / Qn19. MOS transistor Qp When 9 / Qn19 is on, the first power supply circuit 13/43 applies the potential of the first power supply (VDD / VSS) to the gate of the MOS transistor Qp18 / Qn18, so that the potential of the gate is changed to the first. The voltage can be stepped up / down to near the potential of the power supply (VDD / VSS), that is, to a potential not interrupting the threshold voltage Vth of the MOS transistors Qp18 / Qn18.

これにより、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８がオン状態のときは、ＭＯＳトランジスタＱｐ１９／Ｑｎ１９を完全にオフ状態にさせることができ、またＭＯＳトランジスタＱｐ１９／Ｑｎ１９がオン状態のときは、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８を完全にオフ状態にさせることができるため、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８，Ｑｐ１９／Ｑｎ１９に貫通電流が流れることはない。 As a result, when MOS transistor Qp18 / Qn18 is on, MOS transistor Qp19 / Qn19 can be completely turned off. When MOS transistor Qp19 / Qn19 is on, MOS transistor Qp18 / Qn18 is turned on. Since the transistor can be completely turned off, no through current flows through the MOS transistors Qp18 / Qn18 and Qp19 / Qn19.

ただし、ＭＯＳトランジスタＱｐ１３／Ｑｎ１３，Ｑｐ１４／Ｑｎ１４，Ｑｐ１５／Ｑｎ１５において貫通電流が流れる。しかし、ＭＯＳトランジスタＱｐ１３／Ｑｎ１３，Ｑｐ１４／Ｑｎ１４，Ｑｐ１５／Ｑｎ１５は出力信号ＯＵＴに直接関係しないトランジスタであるため、チャネル長を大きくしても出力性能が悪化することはない。したがって、これらＭＯＳトランジスタＱｐ１３／Ｑｎ１３，Ｑｐ１４／Ｑｎ１４，Ｑｐ１５／Ｑｎ１５に対しては、チャネル長を大きく設定することで貫通電流に対する対策を施すことができる。その結果、回路に流れる貫通電流を最小限に抑えた回路構成を実現できる。 However, a through current flows in the MOS transistors Qp13 / Qn13, Qp14 / Qn14, and Qp15 / Qn15. However, since the MOS transistors Qp13 / Qn13, Qp14 / Qn14, and Qp15 / Qn15 are transistors that are not directly related to the output signal OUT, the output performance is not deteriorated even if the channel length is increased. Therefore, for these MOS transistors Qp13 / Qn13, Qp14 / Qn14, Qp15 / Qn15, a countermeasure against the through current can be taken by setting the channel length large. As a result, a circuit configuration in which the through current flowing in the circuit is minimized can be realized.

このように、ブートストラップ型レベル変換回路１０／４０において、回路に流れる貫通電流を最小限に抑えた回路構成を採ることにより、貫通電流による電圧降下によって出力信号ＯＵＴのレベルが引き下げられるようなことがないため、最大振幅（本例では、−５［Ｖ］〜１０［Ｖ］）の出力信号ＯＵＴを取り出すことができる。また、出力回路１５／４５を構成するＭＯＳトランジスタＱｐ１８／Ｑｎ１８，Ｑｐ１９／Ｑｎ１９のチャネル幅を大きく設定することができるため、ＴＦＴの閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキに強く、最大振幅の出力信号ＯＵＴを取り出すことができる。 As described above, in the bootstrap type level conversion circuit 10/40, the level of the output signal OUT is lowered by the voltage drop due to the through current by adopting the circuit configuration in which the through current flowing in the circuit is minimized. Therefore, the output signal OUT having the maximum amplitude (in this example, −5 [V] to 10 [V]) can be taken out. Further, since the channel widths of the MOS transistors Qp18 / Qn18 and Qp19 / Qn19 constituting the output circuit 15/45 can be set large, it is strong against variations in transistor characteristics such as the threshold voltage Vth and mobility μ of the TFT. An output signal OUT having an amplitude can be taken out.

［第２実施形態］
本発明の第２実施形態に係るレベル変換回路は、第１実施形態に係るレベル変換回路の構成要素、即ち出力手段および第１，第２の電源供給手段に加えて、出力手段のブートストラップ動作の安定化を図るために、当該出力手段のブートストラップ動作時に、第２のトランジスタのゲート側を第２のパルス信号を伝送する信号経路（信号線）から切り離すスイッチ手段を備えた構成となっている。このスイッチ手段は、第２のトランジスタのゲートと第２のパルス信号を伝送する信号経路との間に接続され、ゲートに第２の電源の電位と異なる電位が与えられるトランジスタによって構成される。 [Second Embodiment]
The level conversion circuit according to the second embodiment of the present invention includes a bootstrap operation of the output means in addition to the components of the level conversion circuit according to the first embodiment, that is, the output means and the first and second power supply means. In order to stabilize the output means, a switch means for separating the gate side of the second transistor from the signal path (signal line) for transmitting the second pulse signal during the bootstrap operation of the output means is provided. Yes. This switch means is constituted by a transistor which is connected between the gate of the second transistor and a signal path for transmitting the second pulse signal and to which a potential different from the potential of the second power supply is applied to the gate.

（実施例１）
図６は、第２実施形態の実施例１に係るレベル変換回路の構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。 Example 1
FIG. 6 is a circuit diagram showing the configuration of the level conversion circuit according to Example 1 of the second embodiment. In FIG. 6, the same parts as those in FIG.

図６に示すように、本実施例に係るレベル変換回路５０は、パルス入力部１１，１２、第１，第２の電源供給回路１３，１４および出力回路１５に加えて、ブートストラップ回路１９のブートストラップ動作の安定化を図るために、ＭＯＳトランジスタＱｐ１９のゲートと、クロックパルスＣＫを伝送する信号経路５１との間に接続されたＰチャネルＭＯＳトランジスタＱｐ２０を有する構成となっている。このＭＯＳトランジスタＱｐ２０のゲートには、第２電源の電位と異なる電位、具体的にはＶＳＳ電位（−５［Ｖ］）よりも高い電位（例えば、０［Ｖ］）が与えられる。このＶＳＳ電位よりも高い電位は、ＭＯＳトランジスタＱｐ１５のドレインにも与えられる。 As shown in FIG. 6, the level conversion circuit 50 according to this embodiment includes a bootstrap circuit 19 in addition to the pulse input units 11 and 12, the first and second power supply circuits 13 and 14, and the output circuit 15. In order to stabilize the bootstrap operation, a P channel MOS transistor Qp20 is connected between the gate of the MOS transistor Qp19 and the signal path 51 for transmitting the clock pulse CK. A potential different from the potential of the second power supply, specifically, a potential (for example, 0 [V]) higher than the VSS potential (−5 [V]) is applied to the gate of the MOS transistor Qp20. A potential higher than the VSS potential is also applied to the drain of the MOS transistor Qp15.

図７に、互いに逆相のクロックパルスＣＫ，ｘＣＫ、ＭＯＳトランジスタＱｐ１８のゲート電位Ａ、ＭＯＳトランジスタＱｐ１７のゲート電位Ｂ、信号経路５１の電位Ｃ、ＭＯＳトランジスタＱｐ１９のゲート電位Ｄおよび出力信号ＯＵＴの各波形およびタイミング関係を示す。 FIG. 7 shows clock pulses CK and xCK having opposite phases, gate potential A of MOS transistor Qp18, gate potential B of MOS transistor Qp17, potential C of signal path 51, gate potential D of MOS transistor Qp19, and output signal OUT. Waveform and timing relationships are shown.

上記構成の実施例１に係るブートストラップ型レベル変換回路５０において、ＭＯＳトランジスタＱｐ２０は、ブートストラップ動作時に、ブートストラップによってゲート電位ＤがＶＳＳ１電位よりも下がると、オフ状態になってブートストラップ動作を行う回路部分、主にＭＯＳトランジスタＱｐ１９のゲート側を信号経路５１から回路的に切り離す。これにより、信号経路５１の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ動作の信頼性を向上できる。 In the bootstrap type level conversion circuit 50 according to the first embodiment having the above-described configuration, the MOS transistor Qp20 is turned off and performs the bootstrap operation when the gate potential D falls below the VSS1 potential during the bootstrap operation. The circuit portion to be performed, mainly the gate side of the MOS transistor Qp19, is separated from the signal path 51 in a circuit manner. As a result, the influence of the parasitic capacitance on the wiring of the signal path 51 on the bootstrap operation can be minimized, so that the reliability of the bootstrap operation can be improved.

ここで、ＭＯＳトランジスタＱｐ２０のゲートに、ＶＳＳ電位（−５［Ｖ］）よりも高い電位（例えば、０［Ｖ］）を与えるようにしているのは、ブートストラップによってＭＯＳトランジスタＱｐ１９のゲート電位ＤがＶＳＳ１電位よりも下がったときに、ＭＯＳトランジスタＱｐ２０を完全にオフ状態にするためである。ただし、この電位の上限については、ブートストラップ動作状態以外ではＭＯＳトランジスタＱｐ２０を常時オン状態にすることができる電位、具体的にはクロックパルスＣＫのＬｏｗ電位（０［Ｖ］）となる。 Here, the gate potential D of the MOS transistor Qp19 is applied to the gate of the MOS transistor Qp20 by bootstrap so that a potential (for example, 0 [V]) higher than the VSS potential (−5 [V]) is applied. This is because the MOS transistor Qp20 is completely turned off when the voltage drops below the VSS1 potential. However, the upper limit of this potential is a potential at which the MOS transistor Qp20 can always be turned on except the bootstrap operation state, specifically, the low potential (0 [V]) of the clock pulse CK.

（実施例２）
図８は、第２実施形態の実施例２に係るレベル変換回路の構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。 (Example 2)
FIG. 8 is a circuit diagram showing the configuration of the level conversion circuit according to Example 2 of the second embodiment. In the figure, parts equivalent to those in FIG.

図８に示すように、本実施例に係るレベル変換回路６０は、パルス入力部４１，４２、第１，第２の電源供給回路４３，４４および出力回路４５に加えて、ブートストラップ回路４９のブートストラップ動作の安定化を図るために、ＭＯＳトランジスタＱｎ１９のゲートと、クロックパルスＣＫを伝送する信号経路６１との間に接続されたＮチャネルＭＯＳトランジスタＱｎ２０を有する構成となっている。このＭＯＳトランジスタＱｎ２０のゲートには、第２電源の電位と異なる電位、具体的にはＶＤＤ電位（１０［Ｖ］）よりも低い電位（クロックパルスＣＫのＨｉｇｈ電位（３［Ｖ］））が与えられる。このＶＤＤ電位よりも低い電位は、ＭＯＳトランジスタＱｎ１５のドレインにも与えられる。 As shown in FIG. 8, the level conversion circuit 60 according to this embodiment includes a bootstrap circuit 49 in addition to the pulse input units 41 and 42, the first and second power supply circuits 43 and 44, and the output circuit 45. In order to stabilize the bootstrap operation, an N-channel MOS transistor Qn20 is connected between the gate of the MOS transistor Qn19 and the signal path 61 for transmitting the clock pulse CK. A potential different from the potential of the second power source, specifically, a potential lower than the VDD potential (10 [V]) (High potential (3 [V]) of the clock pulse CK) is applied to the gate of the MOS transistor Qn20. It is done. A potential lower than the VDD potential is also applied to the drain of the MOS transistor Qn15.

上記構成の実施例２に係るブートストラップ型レベル変換回路６０は、実施例１に係るブートストラップ型レベル変換回路５０とは、図８と図６の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。 The bootstrap type level conversion circuit 60 according to the second embodiment having the above configuration is different from the bootstrap type level conversion circuit 50 according to the first embodiment, as is apparent from the comparison between FIG. 8 and FIG. The difference is that the polarities of the first and second power supplies are reversed, basically the same configuration, and the circuit operation and effects are also basically the same.

上述したように、ＭＯＳトランジスタＱｐ１８／Ｑｎ１８，Ｑｐ１９／Ｑｎ１９が互いに逆相のクロックパルスｘＣＫ，ＣＫにそれぞれ同期して相補的な動作を行うとともに、ＭＯＳトランジスタＱｐ１９／Ｑｎ１９がブートストラップ動作を行う出力回路１５／４５を備えたブートストラップ型レベル変換回路５０／６０において、パルス入力部１１／４１，１２／４２、第１，第２の電源供給回路１３／４３，１４／４４および出力回路１５／４５に加えて、ＭＯＳトランジスタＱｐ１９／Ｑｎ１９のゲートと、クロックパルスＣＫを伝送する信号経路５１／６１との間にＭＯＳトランジスタＱｐ２０／Ｑｎ２０を接続し、当該ＭＯＳトランジスタＱｐ２０／Ｑｎ２０をブートストラップ動作時にオフ状態にすることにより、信号経路５１の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、実施例１の場合の作用効果に加えて、ブートストラップ回路１９／４９のブートストラップ動作の安定化を図ることができる。 As described above, the MOS transistors Qp18 / Qn18, Qp19 / Qn19 perform complementary operations in synchronization with the clock pulses xCK, CK having opposite phases, and the MOS transistors Qp19 / Qn19 perform a bootstrap operation. In the bootstrap type level conversion circuit 50/60 having 15/45, the pulse input units 11/41, 12/42, the first and second power supply circuits 13/43, 14/44, and the output circuit 15/45 In addition, the MOS transistor Qp20 / Qn20 is connected between the gate of the MOS transistor Qp19 / Qn19 and the signal path 51/61 for transmitting the clock pulse CK, and the MOS transistor Qp20 / Qn20 is turned off during the bootstrap operation. Signal path 5 In addition to the operational effects of the first embodiment, the bootstrap operation of the bootstrap circuit 19/49 can be stabilized. be able to.

［適用例］
以上説明した本実施形態に係るブートストラップ型レベル変換回路は、例えば、液晶表示装置やＥＬ(electroluminescence) あるいはＬＥＤ(Light Emitting Diode)表示装置に代表されるパネル型表示装置において、その駆動回路の一部として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるレベル変換回路はこの適用例に限られるものではなく、一般的なレベル変換回路として広く用いることができる。 [Application example]
The bootstrap type level conversion circuit according to the present embodiment described above is an example of a drive circuit in a panel type display device represented by a liquid crystal display device, an EL (electroluminescence) display, or an LED (Light Emitting Diode) display device. It can be used as a part. However, this application example is only an example, and the level conversion circuit according to the present invention is not limited to this application example, and can be widely used as a general level conversion circuit.

図９は、本発明の適用例に係る例えばアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。 FIG. 9 is a block diagram showing an outline of a configuration of, for example, an active matrix liquid crystal display device according to an application example of the present invention.

図９に示すように、本発明の適用例に係るアクティブマトリクス型液晶表示装置は、画素７１が行列状に多数配置されてなる画素アレイ部７２と、この画素アレイ部７２の各画素７１を行単位で順次選択する垂直駆動回路７３と、この垂直駆動回路７３によって選択された行の各画素に映像信号を書き込む水平駆動回路７４とを少なくとも有する構成となっている。垂直駆動回路７３および水平駆動回路７４は、画素アレイ部７２と共に表示パネル７５上に集積されて当該画素アレイ部７２を駆動する駆動回路を構成している。 As shown in FIG. 9, an active matrix liquid crystal display device according to an application example of the present invention includes a pixel array unit 72 in which a large number of pixels 71 are arranged in a matrix, and each pixel 71 of the pixel array unit 72 is arranged in a row. The configuration includes at least a vertical drive circuit 73 that sequentially selects in units, and a horizontal drive circuit 74 that writes a video signal to each pixel in a row selected by the vertical drive circuit 73. The vertical drive circuit 73 and the horizontal drive circuit 74 constitute a drive circuit that is integrated on the display panel 75 together with the pixel array unit 72 to drive the pixel array unit 72.

表示パネル７５には、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫがパネル外部から入力される。垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴは、レベルシフト（Ｌ／Ｓ）回路群７６およびインバータ回路群７７を経た後、垂直駆動回路７３および水平駆動回路７４に与えられる。垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫは、レベルシフト回路群７６およびインバータ回路群７７を経た後、バッファ回路７８，７９およびバッファ回路８０，８１を介して直接垂直駆動回路７３および水平駆動回路７４に与えられる。 A vertical start pulse VST, vertical clock pulses VCK and xVCK, a horizontal start pulse HST, and horizontal clock pulses HCK and xHCK are input to the display panel 75 from the outside of the panel. The vertical start pulse VST and the horizontal start pulse HST are supplied to the vertical drive circuit 73 and the horizontal drive circuit 74 after passing through the level shift (L / S) circuit group 76 and the inverter circuit group 77. The vertical clock pulses VCK and xVCK and the horizontal clock pulses HCK and xHCK pass through the level shift circuit group 76 and the inverter circuit group 77 and then directly pass through the buffer circuits 78 and 79 and the buffer circuits 80 and 81 and the horizontal drive pulse 73 and horizontal. This is applied to the drive circuit 74.

レベルシフト回路群７６は、低電圧振幅の垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫの各々を、高電圧振幅のパルス信号にレベルシフト（レベル変換）する。このレベルシフト回路群７６、インバータ回路群７７およびバッファ回路７８〜８１も、垂直駆動回路７３および水平駆動回路７４と共に、画素アレイ部７２を駆動する駆動回路を構成している。 The level shift circuit group 76 performs level shift (level conversion) on each of the low voltage amplitude vertical start pulse VST, the vertical clock pulses VCK, xVCK, the horizontal start pulse HST, and the horizontal clock pulses HCK, xHCK to a high voltage amplitude pulse signal. ) The level shift circuit group 76, the inverter circuit group 77, and the buffer circuits 78 to 81 together with the vertical drive circuit 73 and the horizontal drive circuit 74 constitute a drive circuit that drives the pixel array unit 72.

なお、本例では、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫを表示パネル７５の外部から入力する構成としているが、これらの各種のタイミングパルスを生成するタイミングジェネレータを表示パネル７５上に集積し、垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴについては当該タイミングジェネレータから垂直駆動回路７３および水平駆動回路７４に直接に与え、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫについてはバッファ回路７８〜８１を介して垂直駆動回路７３および水平駆動回路７４に与える構成を採ることも可能である。 In this example, the vertical start pulse VST, the vertical clock pulses VCK, xVCK, the horizontal start pulse HST, and the horizontal clock pulses HCK, xHCK are input from the outside of the display panel 75, but these various timing pulses are used. The timing generator to be generated is integrated on the display panel 75, and the vertical start pulse VST and the horizontal start pulse HST are directly supplied from the timing generator to the vertical drive circuit 73 and the horizontal drive circuit 74, and the vertical clock pulses VCK, xVCK and horizontal The clock pulses HCK and xHCK may be provided to the vertical drive circuit 73 and the horizontal drive circuit 74 via the buffer circuits 78 to 81.

表示パネル７５は、画素アレイ部７２において、２枚の透明な絶縁性基板（例えば、ガラス基板）の一方の基板に、画素アレイ部７２の行数ｍ分の走査線８２（８２−１〜８２−ｍ）と列数ｎ分の信号線８３（８３−１〜８３−ｎ）とがマトリクス状に配線されるとともに、所定の間隙をもって対向配置された他方の基板との間に液晶層が保持され、例えばその裏面側にバックライトが配置された構造となっている。そして、走査線８２と信号線８３との交点部分に画素７１が配されることになる。 In the pixel array unit 72, the display panel 75 has one scanning line 82 (82-1 to 82) corresponding to the number m of rows of the pixel array unit 72 on one of two transparent insulating substrates (for example, glass substrates). -M) and signal lines 83 (83-1 to 83-n) corresponding to the number n of columns are wired in a matrix, and a liquid crystal layer is held between the other substrate opposed to each other with a predetermined gap. For example, the backlight is arranged on the back side. Then, the pixel 71 is arranged at the intersection of the scanning line 82 and the signal line 83.

画素７１は、図９から明らかなように、ゲートが走査線８２に接続され、ソースが信号線８３に接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、この画素トランジスタＴＦＴのドレインに画素電極が接続された液晶セルＬＣと、画素トランジスタＴＦＴのドレインに一方の電極が接続された保持容量ＣＳとを有す構成となっている。ここでは、液晶セルＬＣは、画素トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。液晶セルＬＣの対向電極は、例えば保持容量ＣＳの他方の電極と共にコモン線８４に接続されている。 As apparent from FIG. 9, the pixel 71 has a pixel transistor TFT composed of a thin film transistor having a gate connected to the scanning line 82 and a source connected to the signal line 83, and a pixel electrode connected to the drain of the pixel transistor TFT. The liquid crystal cell LC and the storage capacitor CS having one electrode connected to the drain of the pixel transistor TFT are provided. Here, the liquid crystal cell LC means a capacitance generated between a pixel electrode formed by the pixel transistor TFT and a counter electrode formed facing the pixel electrode. The counter electrode of the liquid crystal cell LC is connected to the common line 84 together with the other electrode of the storage capacitor CS, for example.

垂直駆動回路７３は、シフトレジスタなどによって構成され、垂直スタートパルスＶＳＴが与えられると、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫに同期して順次シフトし、画素アレイ部７２の各画素７１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力する。水平駆動回路７４も、少なくともシフトレジスタを有する構成となっている。この水平駆動回路７４において、シフトレジスタは水平スタートパルスＨＳＴが与えられると、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫに同期して順次シフトし、各段から順次サンプリングパルスを出力する。そして、水平駆動回路７４では、このサンプリングパルスを用いて表示パネル７５の外部から供給される映像信号をサンプリングし、垂直駆動回路７３によって選択された行の各画素７１に対して点順次で、あるいは線順次で書き込む動作が行われる。 The vertical drive circuit 73 is configured by a shift register or the like. When the vertical start pulse VST is given, the vertical drive circuit 73 sequentially shifts the vertical start pulse VST in synchronization with the vertical clock pulse VCK, and sets each pixel 71 of the pixel array unit 72 to a row Vertical scanning pulses φV1 to φVm for sequentially selecting in units are output from each stage. The horizontal drive circuit 74 is also configured to include at least a shift register. In the horizontal drive circuit 74, when a horizontal start pulse HST is given to the shift register, the horizontal start pulse HST is sequentially shifted in synchronization with the horizontal clock pulse HCK, and sampling pulses are sequentially output from each stage. Then, the horizontal drive circuit 74 samples a video signal supplied from the outside of the display panel 75 using this sampling pulse, and performs dot sequential for each pixel 71 in the row selected by the vertical drive circuit 73, or An operation of writing in line sequential order is performed.

上記構成の液晶表示装置において、例えば、表示パネル７５の外部から入力される低電圧振幅（本例では、０［Ｖ］〜３［Ｖ］）の垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫの各々を、高電圧振幅（本例では、−５［Ｖ］〜１０［Ｖ］）のパルス信号にレベルシフト（レベル変換）するレベルシフト回路群７６の各レベルシフト回路として、先述した第１，第２実施形態に係るブートストラップ型レベル変換回路が用いられる。 In the liquid crystal display device having the above configuration, for example, a vertical start pulse VST, vertical clock pulses VCK, xVCK having a low voltage amplitude (in this example, 0 [V] to 3 [V]) input from the outside of the display panel 75, and A level shift circuit group 76 for level-shifting (level converting) each of the horizontal start pulse HST and the horizontal clock pulses HCK and xHCK into a pulse signal having a high voltage amplitude (in this example, −5 [V] to 10 [V]). As the level shift circuits, the bootstrap type level conversion circuit according to the first and second embodiments described above is used.

第１，第２実施形態に係るブートストラップ型レベル変換回路は、先述したように、最大振幅（本例では、−５［Ｖ］〜１０［Ｖ］）のパルス信号にレベルシフトできるとともに、回路に流れる貫通電流を最小限に抑えることができる低消費電力のレベル変換回路である。したがって、第１，第２実施形態に係るブートストラップ型レベル変換回路を、レベルシフト回路群７６の各レベルシフト回路として用いることにより、駆動回路での確実な動作を実現できるため、本液晶表示装置の信頼性を向上でき、また駆動回路での消費電力を抑えることができるため、本液晶表示装置の低消費電力化を図ることができる。 As described above, the bootstrap type level conversion circuit according to the first and second embodiments can shift the level to a pulse signal having the maximum amplitude (in this example, −5 [V] to 10 [V]), and the circuit. This is a low power consumption level conversion circuit capable of minimizing the through current flowing in the circuit. Accordingly, since the bootstrap type level conversion circuit according to the first and second embodiments can be used as each level shift circuit of the level shift circuit group 76, a reliable operation in the drive circuit can be realized. The power consumption of the liquid crystal display device can be reduced because the reliability of the liquid crystal display device can be improved and the power consumption in the driving circuit can be suppressed.

なお、本適用例では、本実施形態に係るブートストラップ型レベルシフト回路を、レベルシフト回路群７６の各レベルシフト回路として用いる場合を例に挙げて説明したが、この適用例は一例に過ぎず、表示パネル７５上に画素アレイ部７２と共に集積される駆動回路がその一部にレベル変換回路（レベルシフト回路）を含む場合に、当該レベル変換回路として用いることが可能である。 In this application example, the case where the bootstrap type level shift circuit according to this embodiment is used as each level shift circuit of the level shift circuit group 76 has been described as an example. However, this application example is merely an example. When a drive circuit integrated with the pixel array unit 72 on the display panel 75 includes a level conversion circuit (level shift circuit) as a part thereof, it can be used as the level conversion circuit.

また、本適用例では、画素７１の表示エレメントとして液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、画素７１の表示エレメントとして例えばＥＬ素子を用いたＥＬ表示装置など、他のアクティブマトリクス型表示装置にも同様に適用可能である。 In this application example, the case where the present invention is applied to a liquid crystal display device using a liquid crystal cell as a display element of the pixel 71 has been described as an example. However, the present invention is not limited to this application example. For example, the present invention can be similarly applied to other active matrix display devices such as an EL display device using EL elements.

先述した実施形態に係るバッファ回路を駆動回路の一部として用いた液晶表示装置に代表される表示装置は、携帯電話、ＰＤＡ（Personal Digital Assistants）、ノートＰＣ(Personal Computer)などの画面表示部として搭載して用いることができる。 A display device typified by a liquid crystal display device using the buffer circuit according to the above-described embodiment as a part of a drive circuit is used as a screen display unit of a mobile phone, a PDA (Personal Digital Assistants), a notebook PC (Personal Computer), or the like. It can be mounted and used.

第１実施形態の実施例１に係るレベル変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level conversion circuit which concerns on Example 1 of 1st Embodiment. ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of bottom gate type P channel TFT. トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of a top gate type P channel TFT. 第１実施形態の実施例１に係るレベル変換回路の動作説明に供するタイミングチャートである。It is a timing chart with which it uses for operation | movement description of the level conversion circuit which concerns on Example 1 of 1st Embodiment. 第１実施形態の実施例２に係るレベル変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level conversion circuit which concerns on Example 2 of 1st Embodiment. 第２実施形態の実施例１に係るレベル変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level conversion circuit which concerns on Example 1 of 2nd Embodiment. 第２実施形態の実施例１に係るレベル変換回路の動作説明に供するタイミングチャートである。It is a timing chart with which it uses for operation | movement description of the level conversion circuit which concerns on Example 1 of 2nd Embodiment. 第２実施形態の実施例２に係るレベル変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level conversion circuit which concerns on Example 2 of 2nd Embodiment. 本発明の適用例に係るアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。It is a block diagram which shows the outline of a structure of the active matrix type liquid crystal display device which concerns on the application example of this invention. 従来例に係るレベル変換回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level conversion circuit which concerns on a prior art example. 従来例に係るレベル変換回路の動作説明に供するタイミングチャートである。It is a timing chart with which it uses for operation | movement description of the level conversion circuit which concerns on a prior art example.

Explanation of symbols

１０，４０，５０，６０…ブートストラップ型レベル変換回路、１１，１２，４１，４２…パルス入力部、１３，４３…第１の電源供給回路、１４，４４…第２の電源供給回路、１５，４５…出力回路、１９，４９…ブートストラップ回路、５１，６１…信号経路、７１…画素、７２…画素アレイ部、７３…垂直駆動回路、７４…水平駆動回路、７５…表示パネル、７６…レベルシフト回路群 10, 40, 50, 60... Bootstrap type level conversion circuit, 11, 12, 41, 42... Pulse input section, 13, 43... First power supply circuit, 14, 44. 45, output circuit 19, 49 ... bootstrap circuit, 51, 61 ... signal path, 71 ... pixel, 72 ... pixel array section, 73 ... vertical drive circuit, 74 ... horizontal drive circuit, 75 ... display panel, 76 ... Level shift circuit group

Claims

Is constituted by transistors of a single channel on an insulating substrate, against the performing level conversion of the first, second pulse signal of opposite phases,
Source connected to the first power source, a first transistor the first pulse signal is applied to the gate, the drain of the source the first transistor, the drain is connected to the second power supply, the gate And a second transistor to which the second pulse signal is supplied, and the gate potential of the second transistor is set to the first power source by a capacitor connected between the gate and the source of the second transistor. Output means for performing a bootstrap operation to raise or lower the potential of
First power supply means for supplying a potential of the first power supply to the gate of the first transistor in synchronization with the second pulse signal;
It said first level converting circuit and a second power supply means for supplying the first power supply potential to the gate of the second transistor in synchronization with the pulse signal.

2. The level conversion circuit according to claim 1, wherein the transistors constituting the output means and the first and second power supply means are thin film transistors.

2. The level conversion circuit according to claim 1, wherein the second power supply means shifts the potential of the first power supply by a predetermined level and supplies it to the gate of the second transistor.

2. The level conversion circuit according to claim 1, further comprising a switch unit that disconnects the gate side of the second transistor from a signal path for transmitting the second pulse signal during a bootstrap operation of the output unit.

The switch means is connected between the gate of the second transistor and the signal path, and a potential different from the potential of the second power supply is applied to the gate, and the second transistor has a potential different from that of the second transistor during the bootstrap operation. The level conversion circuit according to claim 4, comprising a transistor that is turned off when the gate potential fluctuates.

A pixel array unit in which pixels including display elements are arranged in a matrix on a transparent insulating substrate;
The pixel array unit is driven by including a level conversion circuit integrated with the pixel array unit on the insulating substrate and performing level conversion of the first and second pulse signals having opposite phases to each other. A drive circuit ,
The level conversion circuit includes:
Constituted by a single channel transistor on the insulating substrate;
A first transistor having a source connected to a first power supply and a gate receiving the first pulse signal; a source connected to a drain of the first transistor; a drain connected to a second power supply; A second transistor to which the second pulse signal is applied, and the gate potential of the second transistor is set to the first power supply by a capacitor connected between the gate and the source of the second transistor. An output means for performing a bootstrap operation that raises or lowers the potential above the potential ;
First power supply means for supplying a potential of the first power supply to the gate of the first transistor in synchronization with the second pulse signal;
And a second power supply means for supplying a potential of the first power supply to the gate of the second transistor in synchronization with the first pulse signal.

The display device according to claim 6, wherein the transistors constituting the output unit and the first and second power supply units are thin film transistors.

The display device according to claim 6, wherein the second power supply means shifts the potential of the first power supply by a predetermined level and supplies it to the gate of the second transistor.

The display device according to claim 6, further comprising a switch unit that disconnects the gate side of the second transistor from a signal path for transmitting the second pulse signal during a bootstrap operation of the output unit.

The switch means is connected between the gate of the second transistor and the signal path, and a potential different from the potential of the second power supply is applied to the gate, and the second transistor has a potential different from that of the second transistor during the bootstrap operation. The display device according to claim 9, comprising a transistor that is turned off when the gate potential fluctuates.