JP4219524B2 - 半導体素子用パッケージ - Google Patents

半導体素子用パッケージ Download PDF

Info

Publication number
JP4219524B2
JP4219524B2 JP2000055604A JP2000055604A JP4219524B2 JP 4219524 B2 JP4219524 B2 JP 4219524B2 JP 2000055604 A JP2000055604 A JP 2000055604A JP 2000055604 A JP2000055604 A JP 2000055604A JP 4219524 B2 JP4219524 B2 JP 4219524B2
Authority
JP
Japan
Prior art keywords
metal
metal frame
package
seal ring
joined
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000055604A
Other languages
English (en)
Other versions
JP2001244355A (ja
Inventor
貴弘 岡田
秀明 村田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THE FURUKAW ELECTRIC CO., LTD.
Original Assignee
THE FURUKAW ELECTRIC CO., LTD.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THE FURUKAW ELECTRIC CO., LTD. filed Critical THE FURUKAW ELECTRIC CO., LTD.
Priority to JP2000055604A priority Critical patent/JP4219524B2/ja
Priority to CA002338931A priority patent/CA2338931A1/en
Priority to US09/794,065 priority patent/US6597060B2/en
Publication of JP2001244355A publication Critical patent/JP2001244355A/ja
Priority to US10/443,002 priority patent/US6900526B2/en
Application granted granted Critical
Publication of JP4219524B2 publication Critical patent/JP4219524B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Lasers (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Casings For Electric Apparatus (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、リーク不良やアライメントの狂いが生じ難い半導体素子用パッケージに関する。
【0002】
【従来の技術】
半導体素子を収納するパッケージは、例えば、図3に示すように、上面に半導体素子(図示せず)が載置される載置部2を有する金属基体1と、金属基体1上面に載置部2を囲むように接合される横断面四角形の金属枠体3と、金属枠体3の上面に接合されるシールリング4と、シールリング4の上面に接合される金属蓋体(図示せず)によって構成される。金属枠体3には、電気信号入出力端子8が接合され、光半導体素子を収納する場合は更に光信号を外部へ導出するための窓枠9が接合される。なお、金属枠体3上面に、シールリング4を介在させずに、直接、金属蓋体を接合する場合もある。図3で、6はリードである。
【0003】
金属基体1には、熱応力の発生を抑制するため熱膨張係数が半導体素子或いは半導体素子搭載用セラミックス製基板と近似し、且つ半導体素子から発生する熱を速やかに放散するため高熱伝導性のCu−W合金などが用いられる。金属枠体3には、熱応力の発生を抑制するため熱膨張係数が金属基体1と近似したFe−Ni合金やFe−Ni−Co合金などが用いられる。金属枠体3の上面に接合されるシールリング4や金属蓋体にも、やはり熱応力の発生を抑制するために金属枠体3と同じFe−Ni合金やFe−Ni−Co合金が用いられる。電気信号入出力端子8には主にセラミックスが用いられる。窓枠9には、ガラスやサファイア製のウィンドウ(図示せず)が接合される。
【0004】
一般に、金属基体1と金属枠体3との接合、および金属枠体3と電気信号入出力端子8または窓枠9との接合にはAgろうが用いられ、窓枠9へのウィンドウの接合にはAu−Sn合金ろう或いは低融点ガラスが用いられる。
一方、シールリング4と金属蓋体との接合には、主に、マイクロパラレルシーム溶接(以下シーム溶接と略記する)法が用いられる。このシーム溶接法は、シールリング4の上面に金属蓋体を配置し、2つのローラー状電極を対向する金属枠体3上面に位置する金属蓋体上にそれぞれ押圧しつつ回転移動させて通電溶接する方法である。そして、シールリング4および金属蓋体にはNi、Auなどがメッキされており、前記シーム溶接法では、前記Ni、Auなどのメッキ層が溶融することにより溶接がなされ、母材(Fe−Ni系合金など)は溶融しないため、内部に収納される半導体素子や光部品などへの溶接熱の影響は小さい。
金属枠体3上にシールリング4を介在させずに、直接金属蓋体を接合する場合も同様にして接合が行われる。
【0005】
【発明が解決しようとする課題】
前述のように、シーム溶接は、メッキ層が溶融してなされるため、溶接条件が不安定になるコーナー部で溶接不良が生じることがある。これを回避するために、通電量を上げると溶接熱の影響が半導体素子などのアライメントに及ぶという問題がある。特に、近年、光半導体素子用パッケージの需要が増えるにつれて、パッケージ内部に収納される光半導体素子や光学部品などのアライメントに対して、より高い精度が要求されるようになり、例えば、前記シーム溶接の際の熱で光半導体素子を接合しているろう材に僅かなクリープ変形が生じても不良になる場合がある。前記シーム溶接は半導体モジュール製造の最終工程にあたるため、この工程での不良発生は極めて損失が大きく早急に改善すべき重要課題とされている。
本発明は、このような状況に鑑み、鋭意研究を重ねてなされたもので、その目的とするところは、通電量を減らしてシーム溶接を行っても高い気密性が安定して得られる半導体素子用パッケージを提供することにある。
【0006】
【課題を解決するための手段】
請求項1記載の発明は、上面に半導体素子が載置される載置部を有する金属基体と、前記金属基体上面に前記載置部を囲むように接合される横断面四角形の金属枠体と、前記金属枠体の上面に接合される金属蓋体とからなる半導体素子用パッケージにおいて、前記金属枠体上面の4辺のうちの少なくとも対向する2辺が長手方向に凹状に反っており、各辺の最大反り量が各辺の長さのそれぞれ0.2%以下であることを特徴とする半導体素子用パッケージである。
【0008】
【発明の実施の形態】
本発明の半導体パッケージは、例えば、図1(イ)に示すように、上面に半導体素子(図示せず)が載置される載置部2を有する金属基体1と、金属基体1上面に載置部2を囲むように接合される横断面四角形の金属枠体3と、金属枠体3の上面に接合されるシールリング4と、シールリング4の上面に接合される金属蓋体とからなる半導体素子用パッケージにおいて、従来フラットであったシールリング4の上面の4つの辺a〜dのうちの少なくとも対向する2辺が長手方向に凹状に反って凹んでおり、各辺の最大反り量が各辺の長さのそれぞれ0.2%以下のものである。
【0009】
このように、本発明では、横断面四角形の金属枠体3上面または金属枠体3上面に接合されたシールリング4の上面の4つの辺a〜dのうちの少なくとも対向する2辺を長手方向に凹状に所定量反らせたので、蓋とシールリングを合わせた場合、コーナー部に互いに押し付け合う力が働くため、シーム溶接がコーナー部および4つの辺において過不足なく行え、リーク不良やアライメントの狂いが生じ難くなる。本発明によれば、仮にコーナー部5の溶接が不安定となってクラックが生じたとしても、コーナー部5では金属蓋体とシールリング上面(或いは金属枠体上面)との間に互いに押しつけ合う力が働くのでクラックの伝搬が抑止され、クラックが貫通してリークに到るようなことがない。また溶接熱の影響も少なくとも対向する2辺が凹状に反っているので小さく抑えることができる。
【0010】
ここで凹状の反りとは、図1(ロ)に示すように各辺の幅方向の中心における長手方向の表面形状が、辺で低くコーナー部で高い円弧状を呈するものを言う。また最大反り量とは、その両コーナー部を含む平均線が水平になるように換算した場合の最高点と最低点の差である。
【0011】
本発明において、金属枠体上面またはシールリング上面に形成する凹状の反りを、前記金属枠体上面またはシールリング上面の少なくとも対向する2辺に形成する理由は、凹状に反る辺が1辺のみでは、或いは隣接する2辺のみでは、凹状に反る辺に関わらないコーナー部において金属蓋体の剥離力が働くので、溶接が不安定になり易いためである。溶接の安定を計るためには、凹状の反りを4辺全部に形成するのが望ましいが、少なくとも対向する2辺に形成しておけば、コーナー部で溶接が不安定になるようなことがない。
【0012】
本発明において、最大反り量を各辺の長さ(両コーナー部の中心間距離)の0.2%以下に規定する理由は、0.2%を上回ると辺中央部における金属枠体上面またはシールリング上面と、金属蓋体との接合部の剥離力が大きくなり、辺中央部において溶接不良が生じ、気密性が保てないためである。
【0013】
本発明において、金属枠体上面またはシールリング上面に形成する凹状の反りは、金属枠体上面をプレス機によりプレスするなどの方法により形成することができる。また凹状反りの形状は任意であるが、最大反り部(図1(ロ)の最低点)を辺の中央部に位置させるのが溶接幅がより均等化して望ましい
【0014】
【実施例】
以下に本発明を実施例により詳細に説明する。
(実施例1)
図2に示すように、長さ30mm、幅15mm、厚み0.8mmのCu−W合金からなる金属基体1の上に、長さ30mm、幅15mm、高さ10mm、厚み1.0mmのFe−Ni合金からなる金属枠体3をAgろう付けにより接合し、金属枠体3にはリード6を接合した。図2で10はガラス封止部である。次にこの金属枠体3全面にNiおよびAuをこの順にメッキし、次いで金属枠体3上面にプレス機で荷重をかけて凹状の反りを形成し、この上面に金属蓋体をマイクロパラレルシーム溶接してパッケージを作製した。凹状の反りは金属蓋体を接合する上面の2〜4辺に形成した。最大反り量は各辺の長さの0.2%以下とした。通電量は通常通りとした。
【0015】
(比較例1)
最大反り量を各辺の長さの0.2%を超える量とした他は、実施例1と同じ方法によりパッケージを作製した。
【0016】
(比較例2)
金属枠体の上面の1辺(長辺)にのみ凹状の反りを形成した他は、実施例1と同じ方法によりパッケージを作製した。
【0017】
(比較例3)
金属枠体の上面に凹状の反りを形成しなかった他は、実施例1と同じ方法によりパッケージを作製した。
【0018】
(比較例4)
通電量を従来の1.5倍とした他は、比較例3と同じ方法によりパッケージを作製した。
【0019】
実施例1および比較例1〜4で得られた各々のパッケージについて、Heリーク試験機によりリークの発生率を調べ、またシーム溶接時の金属基体上面の温度上昇を調べた。調査個数は各100個とした。結果を表1に示す。
【0020】
【表1】
Figure 0004219524
(註)a:No.1、2、5は対向する2辺(長辺)、No.3は1短辺を除く
3辺。No.6は長辺の1辺。b:従来の通電量に対する倍率。
c:パッケージ100個の反りを形成した全辺の平均値。
d:○許容値内、△許容値を上回る、×許容値を大幅に上回る。
【0021】
表1より明らかなように、本発明例のNo.1〜4はいずれもリークの発生がなく、また金属基体上面の温度も許容値以下であった。
これに対し、比較例のNo.5は反り量が大き過ぎたため反りを形成した辺に溶接不良が生じた。No.6は反りが1辺にしか形成されていないためコーナー部に溶接不良が生じた。No.7、8は反りが形成されてなく、しかも、No.7は通電量が従来と同じためコーナー部に溶接不良が生じ、また金属基体上面の温度も許容値を若干上回った。No.8は通電量を高めたためリーク発生率は低かったが、金属基体上面の温度は許容値を大幅に上回った。
【0022】
(実施例2)
図1(イ)に示したような、長さ30mm、幅13mm、厚み1.5mmのCu−W合金からなる金属基体1の上面のほぼ中央に、長さ20mm、幅13mm、高さ6mm、厚み1mmのkovar(Fe−29wt%Ni−17wt%C合金)製金属枠体3を接合し、金属枠体3の側壁に設けられた切欠部7にはアルミナ製の電気信号入出力端子8を接合し、金属枠体3の別の側壁には光信号導出用の窓枠9を接合し、金属枠体3の上面にはkovarからなるシールリング4を接合して筐体となした。前記接合は全てAgろう付けにより同時に行った。次に前記筐体にNiとAuをこの順にメッキしたのち、窓枠9の内部にガラス質のウィンドウを低融点ガラスにて封着し、次いでシールリング4上面に金属蓋体(図示せず)をシーム溶接してパッケージを作製した。このシーム溶接での通電量は従来の80%とした。
前記シールリング4の上面には、図1(ハ)に示すように、切欠部7の深さと電気信号入出力用端子8の高さを調節することにより様々な反りを形成した。具体的には切欠部7深さを電気信号入出力端子8の高さより若干深くすることによりシールリング4上面を辺の中央部が最低点になるように凹状に反らした(図1ハ参照)。反り量を非接触式反り測定機にて測定した。
【0023】
(比較例5)
最大反り量を各辺の長さの0.2%を超える量とした他は、実施例2と同じ方法によりパッケージを作製した。
【0024】
(比較例6)
金属枠体の上面の1辺(長辺)にのみ凹状の反りを形成した他は、実施例2と同じ方法によりパッケージを作製した。
【0025】
(比較例7)
金属枠体の上面に凹状の反りを形成しなかった他は、実施例2と同じ方法によりパッケージを作製した。
【0026】
(比較例8)
通電量を従来通りとした他は、比較例7と同じ方法によりパッケージを作製した。
【0027】
このようにして得られた各々のパッケージについて、リーク測定機を用いてリーク発生率を調べ、またシーム溶接時の金属基体上面の温度上昇を調べた。試験個数は各100個とした。結果を表2に示す。
【0028】
【表2】
Figure 0004219524
(註)a:No.11、12、14は対向する2辺(長辺)、No.15は長辺の1辺。b:従来の通電量に対する倍率。c:パッケージ100個の反り
を形成した全辺の平均値。d:○許容値内。
【0029】
表2より明らかなように、本発明例のNo.11〜13は、いずれも、シールリング上面に凹状の反りを形成したため通電量を減らしてもリークが発生したりせず、また金属基体上面の温度上昇も許容値以下であった。
これに対し、比較例のNo.14は反り量が大き過ぎたため反りを形成した辺に溶接不良が生じた。No.15は反りが1辺にしか形成されていないため溶接不良が生じた。No.16は反りが形成されていないため金属基体上面の温度上昇が許容値を大幅に上回った。No.17は通電量が従来と同じだが、シールリング上面が凹状に反っていないためコーナー部に溶接不良が生じた。
【0030】
【発明の効果】
以上に述べたように、本発明の半導体素子用パッケージは、横断面四角形の金属枠体上面または金属枠体上面に接合されたシールリングの上面の4つの辺のうちの少なくとも対向する2辺を長手方向に凹状に所定量反らせたもので、蓋とシールリングを合わせた場合、コーナー部に互いに押し付けあう力が働くためシーム溶接がコーナー部および4つの辺において過不足なく行え、リーク不良やアライメントの狂いが生じ難い。依って、工業上顕著な効果を奏する。
【図面の簡単な説明】
【図1】(イ)は本発明の第1の実施形態を示す斜視説明図、(ロ)は辺の形状説明図、(ハ)は切欠き深さの説明図である。
【図2】本発明の第2の実施形態を示す斜視説明図である。
【図3】半導体素子用パッケージの斜視説明図である。
【符号の説明】
1 金属基体
2 金属基体上面の半導体素子載置部
3 金属枠体
4 シールリング
5 シールリング上面のコーナー部
6 リード
7 金属枠体の側壁に設けられた切欠部
8 電気信号入出力端子
9 窓枠
10 ガラス封切止部
a〜d シールリング上面の4つの辺

Claims (1)

  1. 上面に半導体素子が載置される載置部を有する金属基体と、前記金属基体上面に前記載置部を囲むように接合される横断面四角形の金属枠体と、前記金属枠体の上面に接合される金属蓋体とからなる半導体素子用パッケージにおいて、前記金属枠体上面の4辺のうちの少なくとも対向する2辺が長手方向に凹状に反っており、各辺の最大反り量が各辺の長さのそれぞれ0.2%以下であることを特徴とする半導体素子用パッケージ。
JP2000055604A 2000-03-01 2000-03-01 半導体素子用パッケージ Expired - Fee Related JP4219524B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000055604A JP4219524B2 (ja) 2000-03-01 2000-03-01 半導体素子用パッケージ
CA002338931A CA2338931A1 (en) 2000-03-01 2001-02-28 Semiconductor device package
US09/794,065 US6597060B2 (en) 2000-03-01 2001-02-28 Semiconductor device package
US10/443,002 US6900526B2 (en) 2000-03-01 2003-05-22 Semiconductor device package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000055604A JP4219524B2 (ja) 2000-03-01 2000-03-01 半導体素子用パッケージ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008240367A Division JP4824063B2 (ja) 2008-09-19 2008-09-19 半導体素子用パッケージ

Publications (2)

Publication Number Publication Date
JP2001244355A JP2001244355A (ja) 2001-09-07
JP4219524B2 true JP4219524B2 (ja) 2009-02-04

Family

ID=18576697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000055604A Expired - Fee Related JP4219524B2 (ja) 2000-03-01 2000-03-01 半導体素子用パッケージ

Country Status (3)

Country Link
US (2) US6597060B2 (ja)
JP (1) JP4219524B2 (ja)
CA (1) CA2338931A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4219524B2 (ja) * 2000-03-01 2009-02-04 古河電気工業株式会社 半導体素子用パッケージ
US6919623B2 (en) * 2003-12-12 2005-07-19 The Boeing Company Hydrogen diffusion hybrid port and method of forming
US7265436B2 (en) 2004-02-17 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Non-repeated and non-uniform width seal ring structure
US7145211B2 (en) * 2004-07-13 2006-12-05 Micrel, Incorporated Seal ring for mixed circuitry semiconductor devices
US20090014867A1 (en) * 2007-07-10 2009-01-15 Casey Krawiec Seal ring for glass wall microelectronics package
DE102008007346A1 (de) * 2008-02-04 2009-08-06 Robert Bosch Gmbh Metallisches Gehäuseteil und Verfahren zur Herstellung des Gehäuseteiles
JP5522045B2 (ja) * 2008-08-21 2014-06-18 株式会社村田製作所 電子部品装置およびその製造方法
US10361546B2 (en) * 2017-10-23 2019-07-23 Appleton Grp Llc Electrical enclosure
CN118073959B (zh) * 2024-04-16 2024-07-05 苏州长光华芯光电技术股份有限公司 一种低翘曲半导体激光器及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4805009A (en) * 1985-03-11 1989-02-14 Olin Corporation Hermetically sealed semiconductor package
US5150196A (en) * 1989-07-17 1992-09-22 Hughes Aircraft Company Hermetic sealing of wafer scale integrated wafer
US5268533A (en) * 1991-05-03 1993-12-07 Hughes Aircraft Company Pre-stressed laminated lid for electronic circuit package
JPH06268020A (ja) * 1993-03-10 1994-09-22 Sumitomo Electric Ind Ltd 半導体装置
US5786548A (en) * 1996-08-15 1998-07-28 Hughes Electronics Corporation Hermetic package for an electrical device
US6257400B1 (en) * 1999-07-12 2001-07-10 Paula Woodhouse Method and apparatus for containing prophylactic articles
JP4219524B2 (ja) * 2000-03-01 2009-02-04 古河電気工業株式会社 半導体素子用パッケージ

Also Published As

Publication number Publication date
US6597060B2 (en) 2003-07-22
CA2338931A1 (en) 2001-09-01
US20030209795A1 (en) 2003-11-13
US20010030358A1 (en) 2001-10-18
JP2001244355A (ja) 2001-09-07
US6900526B2 (en) 2005-05-31

Similar Documents

Publication Publication Date Title
US4506108A (en) Copper body power hybrid package and method of manufacture
JP4219524B2 (ja) 半導体素子用パッケージ
CN103000559A (zh) 半导体芯片的定位夹具以及半导体装置的制造方法
EP0098176A2 (en) The packaging of semiconductor chips
JP4824063B2 (ja) 半導体素子用パッケージ
EP0514213B1 (en) Process for making a package for accommodating electronic elements
KR20140042683A (ko) 반도체 유닛 및 그의 제조 방법
JPH0590433A (ja) 電子部品用パツケージのメタル壁形成方法
JP3984107B2 (ja) 高周波用半導体素子収納用パッケージの製造方法
JP4434979B2 (ja) 半導体パッケージの製造方法
US4004726A (en) Bonding of leads
JP3000083B2 (ja) 電子部品容器の製造方法
JP7552967B2 (ja) 半導体パッケージ用ステム
JPS5840848A (ja) 絶縁型半導体装置
JP3945375B2 (ja) 光半導体モジュール用パッケージ
JP2003197813A (ja) 電子装置
JP4329187B2 (ja) 半導体素子
JPH09293799A (ja) 半導体集積回路パッケージ及びその製造方法
WO2022019242A1 (ja) 回路基板および回路基板の製造方法
JP3502773B2 (ja) リードフレームおよびリードフレーム接合用治具
JP2546178B2 (ja) リードレスダイオード
JP2748180B2 (ja) 集積回路パッケージの製造法
JP2016178152A (ja) 半導体装置及び半導体装置の製造方法
JP2521361B2 (ja) 集積回路用パッケ―ジ
JP2006156538A (ja) 半導体パッケージおよびリードフレーム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080711

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080725

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080919

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20080919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081014

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131121

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees