JP4215112B2 - プラズマディスプレイの駆動方法及び装置 - Google Patents

Description

本発明は、プラズマディスプレイの駆動方法及び装置に係わり、特にプラズマ
ディスプレイにおける放電セルの放電を制御する制御電圧の駆動方法及び装置に
関する。

近年、従来からのブラウン管（ＣＲＴ）表示装置に代わって、薄型軽量で画面歪みが少なく、かつ、地磁気の影響を受けにくい、液晶やプラズマを封止したフラットパネル型のディスプレイ装置が普及しつつある。

この中でも特に、自発光型で、より広い視野角を有し、大型パネルの作成が比較的容易なプラズマディスプレイ装置が次世代のカラー画像表示装置として注目されている。

このようなプラズマディスプレイ装置では、図９に示すように、表示の最小単位となる画素９００が、水平垂直の解像度に対応して２次元的に配置されている。さらに、１つの画素９００は、赤（Ｒ）の放電セル９０１と、緑（Ｇ）の放電セル９０２と、青（Ｂ）の放電セル９０３と、の３つの放電セルにより構成されており、各放電セル９０１、９０２、９０３の発光量を制御することによりカラー表示を実現している。

次に、一般的な３電極ＡＣプラズマディスプレイの各放電セルの電極構造の概要を図１０に示す。

図１０において、９０１、９０２、９０３は、それぞれ、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の放電セル、９１０は共通維持電極、９１１はライン単位で独立した独立維持電極、９０７、９０８、９０９はアドレス電極である。

放電セル９１０、９０２、９０３を発光させるためには、アドレス電極９０７、９０８、９０９と独立維持電極９１１間のアドレス放電により放電セル内に放電しやすい環境を形成し、サステインパルス期間に共通維持電極９１０と独立維持電極９１１の間にサステインパルスを印加する。これにより、アドレス制御期間中にアドレス放電によって指定されたセルの放電が行われる。

この放電で発生する紫外線によりセル内に塗布された蛍光体９０４、９０５、９０６が発光し、Ｒ、Ｇ、Ｂの発光が行われる。

なお、この発光強度はサステインパルス数にほぼ比例したものとなる。

プラズマディスプレイ装置においては、Ｒ、Ｇ、Ｂの各放電セルの発光量を制御して中間階調を表示する方式として、いわゆるサブフィールド方式が採用されている。このサブフィールド方式では、図１１に示すように、１フィールドを時間軸上で複数のサブフィールドに分割して各サブフィールドに固有の発光重みを割り当て、各サブフィールドでの発光の有無を制御することにより輝度の階調を表現する。

図１１は、１フィールドを６つのサブフィールドＳＦ０〜ＳＦ５に分割した場合を一例として示したものである。そして、この図１１に示した例においては、フィールド先頭のサブフィールドＳＦ０では、すべての放電セルに対して無条件にリセット放電を行わせる全リセット期間９０ａと、この期間９０ａに続くアドレス期間９２ａと、サステイン期間９３ａとにより構成されている。

サブフィールドＳＦ０以外のサブフィールドＳＦ１からＳＦ５は、前サブフィールドで発光した放電セルのみ選択的にリセット放電するＳＦリセット期間９１ｂ〜９１ｆと、アドレス期間９２ｂ〜９２ｆと、サステイン期間９３ｂ〜９３ｆとにより構成されている。

サブフィールドＳＦ０からＳＦ５までの、それぞれのサステイン期間９３ａ、９３ｂ、９３ｃ、９３ｄ、９３ｅ、９３ｆで発光する輝度の比率は、１：２：４：８：１６：３２となるようにサステインパルス数が設定されている。そして、これらのサブフィールドのパルス数の組み合わせにより、サブフィールドＳＦ０〜ＳＦ５のいずれもが発光しない階調“０”から、６つのサブフィールドＳＦ０〜ＳＦ５が全て発光する階調“６３”（＝１＋２＋４＋８＋１６＋３２）までの６４階調を表現することができる。

これらサブフィールドＳＦ１からＳＦ５に設けられたサブフィールドリセット期間９１ｂ〜９１ｆでは、前のサブフィールドで発光した放電セルのみ選択的にリセット放電が行われ初期化されるため、不要なリセット放電による発光を抑えてコントラストの高い表示を行うことができる。

以上のような全リセット期間とサブフィールドリセット期間との２種類のリセット放電を組み合わせて用いる駆動方式は、例えば、特開平８−２７８７６６号公報、特開平１０−３２８１号公報に詳細な記載がある。

しかしながら、この放電セルを初期化するためのサブフィールドリセットパルスの電圧値が高いと、このリセットパルスの立ち上がり部のみで放電が発生し、壁電荷が形成されてしまう。このような壁電荷が形成されると、アドレス放電を行わない放電セルであっても、サステインパルスによる発光が生じ、本来黒い画像の領域に輝点が発生し、画質を劣化させてしまう。

また、リセットパルスの電圧値が高いと、発光している放電セルの周辺では電荷の漏洩により、リセットパルスの立ち上がり部による放電が発生しやすくなるため誤発光を生じやすく、エッジ部や線ににじみが発生し、著しく画質を劣化させてしまう。

逆に、サブフィールドリセットパルスの電圧値を低く設定すると、直前のサブフィールドが点灯した場合であってもリセット放電が正しく行われず誤動作してしまうという問題がある。

一般的には、黒領域での輝点や線のにじみが発生せず、所望のリセット動作が可能な電圧値にサブフィールドリセットパルスの電圧を設定することにより上述した問題を回避することが可能である。

しかし、表示パネルを高精細化・高解像度化するため、放電セルと放電セルとの間隔をより狭くした場合には、隣接する放電セルからの電荷の漏れ込みなどの影響を受けやすくなり、エッジ部や線ににじみが発生しやすくなる。このため、黒領域での輝点や線のにじみを発生させないようにするためには、サブフィールドリセットパルスの電圧値を、さらに低く設定する必要がある。

一方では誤動作なく所望のリセット放電を行うため、リセットパルスの電圧値は、所定の電圧値以上が必要であり、黒領域での輝点や線のにじみを発生させず、かつ、誤動作なく所望のリセット放電を行うための条件を満たす設定電圧の幅が狭くなる、あるいは条件を満たす電圧が存在しないという問題があった。これにより、誤動作なく安定して表示パネルを駆動することが困難となっていた。

以上のように、高精細・高解像度のプラズマディスプレイ装置においては、隣接セルの放電の影響を受けやすくなるため、表示パネルのごく少数のセルが発光する場合と、表示パネルのほとんどのセルが発光する場合とでは各放電セルの放電環境が大きく変化する。

このため、制御パルスの最適な電圧値は、画面中の発光セルの多い・少ないにより変動し、固定の電圧設定では動作マージンが少なくなるため（あるいはマージンがなくなるため）、放電セルと放電セルとの間隔を狭くして、表示パネルを高精細化・高解像度化し、高画質化することが困難であった。

本発明の目的は、放電セルと放電セルとの間隔を狭くした場合であっても、誤動作なく、安定して表示パネルを駆動することができ、高画質の映像が表示可能なプラズマディスプレイの駆動方法及び装置を実現することである。

上記目的を達成するため、本発明は、次のように構成される。

RGB信号のうち少なくとも１つの信号が所定以上のレベルである画素の１画面を構成する画素に対する比率が第1の比率である場合、1画面を構成する複数の放電セルにリセット期間に印加されるリセットパルスの電圧値を第1の電源からの電圧値と第１の電源とは異なる第2の電源からの電圧値とを加算して生成された第1の電圧値とし、前記比率が前記第1の比率とは異なる第2の比率である場合に前記第2の電源からの電圧値を変化させて前記リセットパルスの電圧値を前記第1の電圧値とは異なる第2の電圧値とする。

また、リセット期間では、第1の電源からの電圧値と第１の電源とは異なる第2の電源からの電圧値とを加算して生成されたリセットパルスが前記サブフィールドで供給され、RGB信号のうち少なくとも１つの信号が所定以上のレベルである画素の１画面を構成する画素に対する比率が変化した場合、前記リセット期間において、第2の電源からの電圧値が変化することにより前記リセットパルスの電圧値が変化する。

映像信号の表示内容に応じて制御パルスの電圧を制御するように構成すれば、ごく少数の放電セルが発光する場合と、ほとんどの放電セルが発光する場合とに応じて、適切に表示画像を制御して画質を向上することができる。

また、黒表示領域が広く隣接放電セルからのプライミング効果が少ない場合には、アドレス印加電圧を上昇させれば、確実にアドレス放電を行わせることができる。

以下、本発明の実施形態について図を用いて説明する。

図１は、本発明の一実施形態であるプラズマディスプレイの表示駆動装置の概略構成を示すブロック図である。

図１において、１は赤（Ｒ）信号をディジタルデータに変換するＡ／Ｄ変換回路、２は緑（Ｇ）信号をディジタルデータに変換するＡ／Ｄ変換回路、３は青（Ｂ）信号をディジタルデータに変換するＡ／Ｄ変換回路である。また、７は信号処理回路であり、この信号処理回路７は、Ａ／Ｄ変換回路１、２、３からのＲ、Ｇ、Ｂのディジタル信号に対し表示に必要な処理をする回路である。

８は駆動回路であり、この駆動回路８は、信号処理回路７からの信号に対して、パネル表示に必要な制御パルスなどを挿入し、表示パネルを点灯させるために必要な電圧あるいは電流に変換する回路である。また、９はプラズマディスプレイによる表示パネル、４は、Ａ／Ｄ変換回路１、２、３からのＲ、Ｇ、Ｂのディジタルデータに基づいて、映像信号の発光比率を検出する検出回路である。５は駆動回路８で挿入される種々の制御パルスの電圧値を決定する制御パルス電源、６は表示パネル９にサステインパルスを供給するための駆動電源である。

検出回路４は、Ｒ、Ｇ、Ｂのディジタルデータから、表示画像が黒レベルを多く含んだ画像や、ラインにじみの目立ちやすい信号であるか、あるいは一定輝度以上の画素が広範囲にわたって発光するパターンであるかを示す発光画素比率（後述する）を検出する。

検出回路４で検出された発光画素比率は、信号Ｖcontとして、制御パルス電源５に入力され、制御パルス電源５は発光画素比率に従い制御パルスの電圧値を制御する。つまり、制御パルス電源５は、発光セルの少ない発光画素比率の低い画像においては、サブフィールドリセット電圧を低く設定し、発光画素比率の高い画像ではサブフィールドリセット電圧が高くなるよう制御する。

また、制御パルス電源５は、発光セルの少ない発光画素比率の低い画像においては、アドレス電圧を高く設定し、発光画素比率の高い画像ではアドレス電圧を低く設定する。

以上のような構成により、表示画像の発光画素比率に合わせて、サブフィールドリセット、アドレスなどの制御パルスを最適な電圧に設定することができ、これにより誤動作の少ない安定した表示を行うことができる。

プラズマディスプレイではパネルの主な発光は、サステインパルスの印加により行われるため、サステインパルスによる電力消費が最も大きい。このため、このサステインパルス生成のための駆動電源６も大電力に対応した回路となっている。

これに比較して、制御パルス電源５は全リセット、サブフィールドリセット、アドレスなどのサステインパルス以外の制御パルス生成のための電源であり、駆動電源６に比較して小型の小電力用の回路である。本発明の表示駆動装置では、消費電力の少ない制御パルス電源５の電源電圧を制御するため、大型の電源制御素子を制御する必要はなく、小型で簡単な回路の追加により安定で高画質の表示を行うことができる。

プラズマディスプレイ方式として一般的な３電極ＡＣ方式においては、比較的高電圧の信号を維持電極に印加し、アドレス電極には低電圧の電圧を印加するよう構成されている。このため、発光に寄与するサステインパルスを駆動電源６から維持電極に供給し、アドレス電圧は制御パルス電源５からアドレス電極へと独立して供給することができる。

また、サブフィールドリセットパルスや、全リセットパルスは、駆動電源６からのサステインパルスの電圧に制御パルス電源５から電圧を重畳加算させることにより、制御パルス電源５をより低電圧、小電力の電源として明確に分離可能である。このように、３電極ＡＣ方式のプラズマディスプレイでは、小型小電力の制御パルス電源５の電圧を制御する本発明の利点が顕著になる。

また、点灯セル数の多い発光画素比率の高い画像を表示した際には、発光のためのサステインパルスの消費電力が大きくなるが、この際にアドレス電圧を低く制御することにより、駆動回路８の消費電力を抑えることができ、表示駆動装置全体の消費電力を低減させる効果もある。

また、図１に示した構成例ではＡ／Ｄ変換した直後のディジタルデータを検出回路４に入力する構成となっており、信号処理回路７での処理遅延に相当する分だけ時間的に先行して発光画素比率の検出を行うことができる構成となっている。このため、信号処理回路７での処理遅延時間を、検出信号の平均化や制御パルス電源制御に伴う時間遅れに割り当てることができる。

したがって、画像内容が急変した場合にも制御パルス電圧を速やかに最適値へと可変させることができる。また、Ａ／Ｄ変換する前のアナログ信号から発光画素比率を検出する構成であってもよい。

図１に示した構成例においてはサブフィールドリセット電圧、アドレス電圧の両者を制御するものとしたが、いずれか一方を発光画素比率により制御し、他方を固定電圧とするものであっても良い。

また、サブフィールドリセット電圧、アドレス電圧に限ることなく、点灯セル数の多少により放電環境が変化し、これに伴い最適電圧が変動してしまう制御パルスの電圧を発光画素比率により制御する構成であれば、本発明の趣旨に沿うものである。

以下、具体的な動作の詳細について説明を行うが、説明を簡単にするため表示する画像の内容によりサブフィールドリセット電圧のみを制御する方法及び装置について説明を行う。

本発明の実施形態による表示駆動装置の駆動信号波形について、図２及び図３を用いて説明する。

図２は、１フィールドの先頭に位置する第１サブフィールドＳＦ０の信号波形の概要を示したものであり、全リセット期間９０ａ、アドレス期間９２ａ、サステイン期間９３ａの３つの期間から構成されている。

全リセット期間９０ａでは、時間幅１０μｓ程度の全リセットパルスＲｐｍが、共通維持電極から印加される。この全リセットパルスＲｐｍは、その電圧ＶＲ＝３４０Ｖ固定であり、共通維持電極と独立維持電極間とで放電が生じる。前リセットパルスＲｐｍの立ち上がり時の放電により、両維持電極間には多量の壁電荷が蓄積されるが、全リセットパルスＲｐｍの立ち下がり時に両維持電極間の壁電荷により自己消去放電が起き壁電荷がリセットされる。

なお、この全リセットパルスＲｐｍに合わせて、アドレス電極にも電圧が印加されるが、これは共通維持電極とアドレス電極との間の放電を防ぐための補助的なものである。

アドレス期間９２ａでは、独立維持電極に順次スキャンパルスＳｃｐが印加され、ライン走査が行われる。このライン走査時によりスキャンパルスＳｃｐが印加されたラインに対してアドレスパルスＡｄｐを印加することにより、アドレス電極と独立維持電極との間に放電が起きる。この放電が引き金となって独立維持電極と共通維持電極との間での放電に遷移し、壁電荷が形成される。

以上の操作を繰り返してライン走査を行うことにより、表示パネル内の所望のセルに壁電荷を形成する。

アドレス期間９２ａに続くサステイン期間９３ａでは、共通維持電極および独立維持電極にサステインパルスＳｕｐが交互に印加され、アドレス期間９２ａに壁電荷が形成されたセルのみで維持放電が行われる。

図２に示した第１サブフィールドＳＦ０に続く第２サブフィールドＳＦ１〜第６サブフィールドＳＦ５のサブフィールドでは、全リセット期間９０ａに代わってサブフィールドリセット期間９１ｂが設けられている。一例として第２サブフィールド期間ＳＦ１の構成を図３に示す。図３に示すように、第２サブフィールドＳＦ１は、ＳＦ（サブフィールド）リセット期間９１ｂ、アドレス期間９２ｂ、サステイン期間９３ｂの３つの期間から構成されている。

サブフィールドリセット期間９１ｂでは、時間幅１μｓ程度のサブフィールドリセットパルスＲｐｓが、共通維持電極から印加される。このリセットパルスＲｐｓは全リセットパルスＲｐｍに比較して、時間幅が１μｓと短いため、すべてのセルを無条件に放電させることはできず、１つ前のサブフィールドでサステイン放電が行われセルのみで放電が行われる。

これは、前のサブフィールドで点灯したセルでは、サステイン放電で発生した壁電荷等が残留しているため電圧印加とともに高速に放電が行われるが、前のサブフィールドで点灯しなかったセルでは、電荷分離から放電に至るまでには時間を要するため、時間幅１μｓ程度のパルスでは放電が開始しないことを利用したものである。

なお、サブフィールドリセット期間９１ｂ以降のアドレス期間９２ｂ、サステイン期間９３ｂの構成は、図２に示した第１サブフィールドＳＦ０の構成と同様である。さらに、この後に続くＳＦ２〜ＳＦ５のサブフィールドもそれぞれの発光重みを実現するためのサステインパルスの繰り返し回数は、それぞれのサブフィールドで異なるが、第１サブフィールドＳＦ０と同様な構成により実現されている。

以上のように、サブフィールドリセットパルスＲｐｓにより選択的にリセット放電を行わせることにより、不要なリセット放電によって生じる黒浮きを防ぐことができ高画質表示を行うことができる。

しかし、高精細、高解像度の表示パネルを実現するため、放電セルの間隔を狭くした場合には、周辺の発光セルからの空間電荷が漏洩することにより、サブフィールドリセットパルスＲｐｓの立ち上がり部で弱い放電が発生し、壁電荷が形成されてしまうことがある。正しいリセット動作と異なり、自己消去放電によりこの壁電荷はリセットさせることがないため、残留した壁電荷により本来発光しないサブフィールドが発光してしまう。

このような誤発光が発生すると、黒画面での輝点や、ラインのにじみとなり著しい画質劣化となる。この誤発光はサブフィールドリセットパルスＲｐｓの電圧ＶＲＳを下げることにより回避可能であるが、ＶＲＳの電圧を下げると本来のリセット放電を正しく行えず誤動作の要因となる。

本発明の表示駆動方法及び装置では、このサブフィールドリセットパルスＲｐｓの電圧ＶＲＳを表示信号の内容により変化させるものである。すなわち、黒画面での輝点や、ラインのにじみの目立ちやすい発光画素数の少ない画像ではサブフィールドリセットパルスＲｐｓの電圧ＶＲＳを低くし、発光画素数の多い画像ではサブフィールドリセットパルスＲｐｓの電圧ＶＲＳを高くすることにより誤動作を防止し安定で高画質な表示を行うようにしたものである。

具体的なサブフィールドリセットパルスＲｐｓの電圧ＶＲＳの制御特性の一例を図４に示す。

図４は、横軸に、１画面のすべての放電セルのうち、特定の輝度以上で発光するセルがどの程度有るかの比率を示し、縦軸に、サブフィールドリセットパルス電圧ＶＲＳをどのように制御するかを示したものである。そして、発光画素比率０％は、全黒画面を示し、発光画素比率１００％は全白を示している。

図４に示すように、すべての放電セルが点灯する全白表示の場合は、サブフィールドリセットパルス電圧ＶＲＳ＝２９０Ｖに設定し、すべての放電セルが非点灯となる全黒表示の場合は、サブフィールドリセットパルス電圧ＶＲＳ＝２５０Ｖとなるよう設定する。そして、発光画素比率が０％から１００％となるに従って、サブフィールドリセットパルス電圧ＶＲＳを２５０Ｖから傾斜して上昇させ、２９０Ｖとなるようにな線形特性を有するように制御する。

このように、サブフィールドリセットパルス電圧ＶＲＳを発光画素比率に従って制御することで、黒画面での輝点や、ラインのにじみを防ぎ、かつ、リセット放電を正確に行うことができ、高画質な表示を実現することができる。

次に、図１に示した検出回路４の具体的な構成を図５を用いて説明する。
図５において、４０１、４０２、４０３は論理和演算を行う２入力ＯＲ回路、４０４は３入力のＯＲ回路、４０５は抵抗、４０６はコンデンサである。ＯＲ回路４０１の入力には、ディジタル信号に変換されたＲ信号の最上位ビットの信号Ｒ７とその次の重みの信号Ｒ６とが入力されている。

また、ＯＲ回路４０２の入力には、ディジタル信号に変換されたＧ信号の最上位ビットの信号Ｇ７とその次の重みの信号Ｇ６とが入力されている。さらにＯＲ回路４０３の入力には、ディジタル信号に変換されたＢ信号の最上位ビットの信号Ｂ７とその次の重みの信号Ｂ６とが入力されている。

ＯＲ回路４０１、４０２、４０３の出力信号は、さらに３入力ＯＲ回路４０４に入力され、このＯＲ回路４０４で論理和演算が行われる。ＯＲ回路４０４の出力信号は、抵抗４０５、コンデンサ４０６により構成されたＣＲ積分回路で平滑化され、制御信号Ｖcontとして出力される。

０から２５５レベルまでの８ビットの信号にディジタル変換した際の最上位ビットの信号Ｒ７は、Ｒ信号のレベルが１２８レベル以上のとき“Ｈ”レベルとなる。また、その次の重みの信号Ｒ６は、Ｒ信号のレベルが６４〜１２７、１９２〜２５５の範囲で“Ｈ”レベルとなる。

ＯＲ回路４０１でＲ７とＲ６の論理和演算を行うことにより、Ｒ信号のレベルが６４以上のとき“Ｈ”レベルとなる信号を得ることができる。同様に、ＯＲ回路４０２の出力はＧ信号のレベルが６４以上のとき“Ｈ”レベルとなる信号であり、ＯＲ回路４０３の出力はＢ信号のレベルが６４以上のとき“Ｈ”レベルとなる信号である。

さらに、ＯＲ回路４０１、４０２、４０３の出力信号を３入力ＯＲ回路４０４で論理和することで、Ｒ、Ｇ、Ｂの信号のうち、いずれかのレベルが６４以上であるとき“Ｈ”レベルとなる信号を得ることができる。

上記Ｒ７、Ｒ６、Ｇ７、Ｇ６、Ｂ７、Ｂ６の信号は、１画面中の全ての画素について、順次、ＯＲ回路４０１、４０２、４０３に入力され、ＯＲ回路４０４の出力信号をＣＲ積分回路で平滑化処理することにより、一画面中のＲ、Ｇ、Ｂの信号のうちのいずれかのレベルが６４以上となる時間的な比率を電圧値で得ることができ、この電圧値を制御信号Ｖcontとして出力する。

以上のような処理を実行する検出回路４により、一表示画面中の発光画素（６４レベル以上）の比率を示す信号を、アナログ的な電圧値で得ることができる。

なお、抵抗４０５、コンデンサ４０６により形成される積分回路の時定数を１０〜２０ｍｓとすることにより、おおむね１フィールド期間の平均的な発光画素比率を出力することができる。また、ＯＲ回路４０４の出力論理レベルが“Ｌ”のとき、０Ｖ、“Ｈ”のとき４Ｖとする場合には、発光画素比率が０％のときＶcont＝０Ｖ、発光画素比率が１００％のときＶcont＝４Ｖとなり、発光画素比率にほぼ比例した制御電圧を得ることができる。

次に、図１に示した制御パルス電源５内部での制御パルス電圧の制御について具体的に説明する。図６は制御パルス電源５のサブフィールドリセット電圧制御回路の主要部を示す図である。

図６において、５００は出力制御用トランジスタ、５０１は誤差増幅器、５０２、５０３は抵抗値比率９：１である抵抗、５０４は電圧加算回路、５０５は基準電圧２５Ｖの基準電源である。

検出回路４からの制御電圧Ｖcontは、電圧加算回路５０４で基準電源５０５の基準電位２５Ｖと加算され、誤差増幅回路５０１の正入力端子に入力される。誤差増幅器５０１の出力信号は出力制御用トランジスタ５００のベースに入力されており、このトランジスタ５００のエミッタから所定電圧に制御されたサブフィールドリセット電圧が出力される。

また、トランジスタ５００のコレクタには、非安定３００Ｖの電圧が印加されており、エミッタは、抵抗５０２及び５０３を介して接地されている。そして、このサブフィールドリセット制御回路の出力であるサブフィールドリセット電圧は、抵抗５０２、５０３により１０分の１に分圧され、誤差増幅器５０１の負入力端子に入力されている。

このような構成により、誤差増幅器５０１は正入力および負入力の電位差がゼロとなるように出力制御用トランジスタ５００を制御するため、常にサブフィールドリセット電圧を１０分の１に分圧した電位が誤差増幅器５０１は正入力の電圧に等しくなるよう動作する。

すなわち、サブフィールドリセット電圧は、誤差増幅器の正入力の電圧の１０倍の電圧値となるようフィードバック制御が行われる。

以下、図６に示したサブフィールドリセット電圧制御回路の動作について説明する。
発光画素比率が０％であり、検出回路４からの制御電圧Ｖcontが０Ｖである場合には、基準電源５０５の基準電圧２５Ｖと電圧加算回路５０４で加算された電圧値は２５Ｖとなり、出力されるサブフィールドリセット電圧はフィードバック制御により１０倍の２５０Ｖとなる。

また、発光画素比率が５０％である場合には、検出回路４からの制御電圧Ｖcontは約２Ｖとなり、基準電源５０５の基準電圧２５Ｖと電圧加算回路５０４で加算された電圧値は約２７Ｖとなる。これにより出力されるサブフィールドリセット電圧は約２７０Ｖとなる。

次に、発光画素比率が１００％となった場合には、検出回路４からの制御電圧Ｖcontは４Ｖとなり、基準電源５０５の基準電圧２５Ｖと電圧加算回路５０４で加算された電圧値は２９Ｖとなる。これにより出力されるサブフィールドリセット電圧は２９０Ｖとなる。

以上のようなサブフィールドリセット電圧制御回路の構成により、図４に示した特性の発光画素比率に対するＳＦリセット電圧の制御を行うことができる。

上述した本発明の第１の実施形態によれば、一画面中の発光画素比率に従って、サブフィールドリセットパルス電圧を制御し、発光比率が０％から高くなるに伴って、サブフィールドリセットパルス電圧を上昇させるように構成したので、放電セルと放電セルとの間隔を狭くした場合であっても、暗い画面での輝点やラインのにじみ発生を防止し、明るい画面でのリセット放電を確実に実行して、誤動作なく、安定して表示パネルを駆動することができ、高画質の映像が表示可能なプラズマディスプレイの駆動方法及び装置を実現することができる。

次に、本発明の第２の実施形態について説明する。
本発明の第２の実施形態は、発光画素比率に対するサブフィールドリセット電圧ＶＳＲの制御特性を図７に示すような非線形特性とした場合の例である。この第２の実施形態は、サブフィールドリセット電圧制御回路以外の構成については、第１の実施形態と同様となるので、図示及びその詳細な説明は省略する。

図７において、サブフィールドリセット電圧ＶＳＲは、発光画素比率が０％から２５％までは２５０Ｖ、２５％を超えると、２５０Ｖから傾斜して線形的に増加し、５０％で２９０Ｖとなり、５０％から１００％までは、２９０Ｖになるように制御される。

この第２の実施形態は、発光比率が０％〜２５％の場合には、暗い画面での輝点やラインのにじみ発生を確実に防止し、発光比率が５０％〜１００％の場合には、明るい画面でのリセット放電を確実に実行することができる。

なお、図７の例では、発光比率が０％〜２５％のときに、サブフィールドリセット電圧ＶＳＲを２５０Ｖとしたが、その他の発光比率まで、電圧ＶＳＲを２５０Ｖとなるように構成してもよい。例えば、発光比率が０％〜１０％まで、電圧ＶＳＲは２５０Ｖ、１０％を超えると、２５０Ｖから傾斜して線形的に増加し、５０％で２９０Ｖとなり、５０％から１００％までは、２９０Ｖになるように制御することも可能である。

図７に示すようなサブフィールドリセット電圧の非線型特性は、図８に示すような振幅制限回路により誤差増幅回路５０１の正入力電圧を振幅制限することにより実現できる。

図８の振幅制限回路において、５０６、５０７はダイオード、５０８、５０９は振幅を制限する電圧を決定する制限電圧源であり、Ｖ１、Ｖ２（Ｖ１＜Ｖ２）の電圧を発生する。

振幅制限回路の端子Ａ’は、ダイオード５０７のアノードに接続され、このダイオード５０７のカソードは、制限電圧源５０９のプラス電極からマイナス電極を介して接地される。また、振幅制限回路の端子Ａ’は、ダイオード５０６のカソードに接続され、このダイオード５０６のアノードは、制限電圧源５０８のプラス電極からマイナス電極を介して接地される。

なお、説明を容易にするため、ダイオード５０６、５０７は理想的な動作をするものとする。

図６に示したサブフィールドリセット電圧制御回路の誤差増幅器５０１の正入力端子に接続された端子Ａを、図８に示した振幅制限回路の端子Ａ’に接続することにより、ダイオード５０７と電圧源５０９とにより端子Ａの電圧が電圧Ｖ２より高くならないよう制限し、ダイオード５０６と電圧源５０８とにより、端子Ａの電圧が電圧Ｖ１より低くならないよう制限する構成となっている。

サブフィールドリセット電圧制御回路と振幅制限回路の具体的な動作を示すと以下のようである。

図６の抵抗５０２と５０３との抵抗値の比率は３９：１となるよう設定されている。これにより、抵抗５０２と５０３とにより、出力電圧であるサブフィールドリセット電圧が、１／４０に分圧されて誤差増幅器５０１の負入力端子にフィードバックされる。したがって、誤差増幅器５０１の正入力電圧の４０倍の電圧がサブフィールドリセット電圧として出力される。

また、基準電圧源５０５の基準電圧は５．２５Ｖ、図８に示した振幅制限回路の電圧源５０９の振幅上限電圧Ｖ２は７．２５Ｖ、電圧源５０８の振幅上限電圧Ｖ１は６．２５Ｖに設定されている。また、図１に示した検出回路４は発光画素比率に比例して０から４Ｖの電圧を出力するものとする。

発光画素比率が０〜２５％の期間では制御電圧Ｖcontは０〜１Ｖの値をとり、加算回路５０４で基準電圧５０５の電圧５．２５Ｖと加算された値は５．２５〜６．２５Ｖとなるが、この範囲では図８の振幅制限回路の下限電圧６．２５Ｖに制限される。

これにより、この発光画素比率が０〜２５％の期間では端子Ａの電位は６．２５Ｖとなり、サブフィールドリセット電圧は、この４０倍の２５０Ｖとなり、この電圧２５０Ｖがサブフィールドリセット電圧制御回路から出力される。

発光画素比率が２５〜５０％の期間では、制御電圧Ｖcontが１Ｖ〜２Ｖの値となり、加算回路５０４で基準電圧５０５の電圧５．２５Ｖと加算された値は６．２５〜７．２５Ｖとなるため、振幅制限の範囲内であり、この電圧に応じた、２５０（＝６．２５×４０）〜２９０（＝７．２５×４０）Ｖがサブフィールドリセット電圧として出力される。

さらに、５０％以上に発光画素比率が上昇し制御電圧Ｖcontが２Ｖ以上の値となると、加算回路５０４で基準電圧源５０５の電圧５．２５Ｖと加算された電圧が７．２５Ｖ以上の値となるため、７．２５Ｖに電圧が制限される。

したがって、発光画素比率が５０％以上の領域では２９０（＝７．２５×４０）Ｖが出力される。

以上のような動作により、図７に示す発光画素比率に対するサブフィールドリセット電圧の制御特性を実現することができる。

図７に示すような、発光画素比率に対するサブフィールドリセット電圧の制御特性を実現することにより、発光画素比率が２５％程度の黒表示領域が広い画像においては、サブフィールドリセット電圧を２５０Ｖに低下させ、発光画素比率が５０％以上の明るい画面ではサブフィールドリセット電圧を正規の２９０Ｖとすることができ、明るい画面での誤動作を確実に防ぎ、暗い画面での輝点やラインのにじみ発生を確実に防ぐことができる。

つまり、この第２の実施形態によれば、第１の実施形態と同様に、放電セルと放電セルとの間隔を狭くした場合であっても、暗い画面での輝点やラインのにじみ発生を防止し、明るい画面でのリセット放電を確実に実行して、誤動作なく、安定して表示パネルを駆動することができ、高画質の映像が表示可能なプラズマディスプレイの駆動方法及び装置を実現することができる。

以上に示した図２〜図８の具体的構成例では、発光画素比率に応じてサブフィールドリセット電圧を制御するものであったが、図１の例で示したように、発光画素の比率に応じてアドレス電圧を制御する構成であっても良い。この際には図２、図３に示すアドレスパルスＡｄｐの電圧ＶＡを制御すればよい。

発光画素比率が少なく、周辺画素からのプライミング効果が少ない場合にはアドレス電圧ＶＡを高く（例えば７５Ｖに）設定し、発光画素比率が多い場合にはアドレス電圧ＶＡを低く（例えば５５Ｖに）設定する構成とすれば良い。このような構成とすることにより、アドレス放電を最適に制御することができ誤動作の防止および省電力化の効果がある。

さらに、制御パルス電源５のアドレス電圧制御回路は、図６に示したサブフィールドリセット電圧制御回路の加算回路５０４を減算回路に置き換えて、基準電圧源５０５から制御電圧Ｖcontを減算することにより、発光画素比率が低い場合に制御パルス電圧を高く、発光画素比率が高い場合に制御パルス電圧を低く制御することができる構成とすることができる。

また、制御する電圧の範囲などについては、図６に示した回路のフィードバック抵抗５０２、５０３および基準電圧源５０５、図８に示した基準電圧源５０６、５０７の設定により所望の制御特性となるよう設定することができる。

なお、サブフィールドリセット電圧、アドレス電圧に限ることなく、発光画素数の多少によって、隣接放電セルの影響を受けて放電環境が変化し、これに伴い最適電圧が変動してしまう、制御パルスの電圧を発光画素の比率により制御するように構成することも可能である。

本発明は、以上説明したように構成されているため、次のような効果がある。
一画面中の発光画素比率に従って、サブフィールドリセットパルス電圧を制御し、発光比率が高い場合には、サブフィールドリセットパルス電圧を上昇させるように構成したので、放電セルと放電セルとの間隔を狭くした場合であっても、暗い画面での輝点やラインのにじみ発生を防止し、明るい画面でのリセット放電を確実に実行して、誤動作なく、安定して表示パネルを駆動することができ、高画質の映像が表示可能なプラズマディスプレイの駆動方法及び装置を実現することができる。

本発明の一実施形態であるプラズマディスプレイの表示駆動装置の概略構成を示すブロック図である。 第１サブフィールド（ＳＦ０）の駆動信号の波形図である。 第２サブフィールド（ＳＦ１）の駆動信号の波形図である。 発光画素比率に対するサブフィールドリセット電圧の制御特性を示す特性図である。 図１に示した検出回路４の構成を示すブロック図である。 図１に示した制御パルス電源の電圧制御部の構成を示すブロック図である。 発光画素比率に対するサブフィールドリセット電圧の他の制御特性を示す特性図である。 制御パルス電源の内部に設けられた振幅制限回路の構成を示すブロック図である。 表示パネルの画素と放電セルを説明する説明図である。 放電セルの電極配置を説明するする説明図である。 １フィールド内のサブフィールドの配置を示す説明図である。

符号の説明

１、２、３ Ａ／Ｄ変換回路
４ 検出回路
５ 制御パルス電源
６ パネル駆動電源
７ 信号処理回路、
８ 駆動回路
９ 表示パネル
９０ａ 全リセット期間
９１ｂ〜９１ｆ サブフィールドリセット期間
９２ａ〜９２ｆ アドレス期間
９３ａ〜９３ｆ サステイン期間
４０１、４０２ ２入力ＯＲゲート
４０３ ２入力ＯＲゲート
４０４ ３入力ＯＲゲート
４０５、５０２ 抵抗
４０６ コンデンサ
５００ 出力制御トランジスタ
５０１ 誤差増幅器
５０３ 抵抗
５０４ 加算回路
５０５、５０８ 基準電圧源
５０６、５０７ ダイオード
５０９ 基準電圧源
９００ 表示画素
９０１ Ｒ放電セル
９０２ Ｇ放電セル
９０３ Ｂ放電セル
９０４ Ｒ蛍光体
９０５ Ｇ蛍光体
９０６ Ｂ蛍光体
９０７、９０８ アドレス電極
９０９ アドレス電極
９１０ 共通維持電極
９１１ 独立維持電極

Claims (10)

1. 複数の放電セルによって構成され、1フィールドの画像は複数のサブフィールドによって表示されるプラズマディスプレイ装置の駆動方法であって、
   前記複数のサブフィールドのうち少なくとも1つのサブフィールドはリセット期間を有し、RGB信号のうち少なくとも１つの信号が所定以上のレベルである画素の１画面を構成する画素に対する比率が第1の比率である場合、1画面を構成する複数の放電セルに前記リセット期間に印加されるリセットパルスの電圧値を第1の電源からの電圧値と第１の電源とは異なる第2の電源からの電圧値とを加算して生成された第1の電圧値とし、前記比率が前記第1の比率とは異なる第2の比率である場合に前記第2の電源からの電圧値を変化させて前記リセットパルスの電圧値を前記第1の電圧値とは異なる第2の電圧値とすることを特徴とするプラズマディスプレイ装置の駆動方法。
2. 請求項１に記載のプラズマディスプレイ装置の駆動方法であって、前記第１の比率が前記第２の比率よりも大きい場合は、前記第１の電圧値を前記第２の電圧値よりも高くすることを特徴とするプラズマディスプレイ装置の駆動方法。
3. 請求項２に記載のプラズマディスプレイ装置の駆動方法であって、前記第１の比率が50％以上の値で前記第２の比率が0％場合は、前記第１の電圧値を前記第２の電圧値よりも高くすることを特徴とするプラズマディスプレイ装置の駆動方法。
4. 複数の放電セルによって構成され、1フィールドの画像は複数のサブフィールドによって表示されるプラズマディスプレイ装置の駆動方法であって、
   前記複数のサブフィールドのうち少なくとも1つのサブフィールドはリセット期間を有し、前記リセット期間では、第1の電源からの電圧値と第１の電源とは異なる第2の電源からの電圧値とを加算して生成されたリセットパルスが前記サブフィールドで供給され、RGB信号のうち少なくとも１つの信号が所定以上のレベルである画素の１画面を構成する画素に対する比率が変化した場合、前記リセット期間において、第2の電源からの電圧値が変化することにより前記リセットパルスの電圧値が変化することを特徴とするプラズマディスプレイ装置の駆動方法。
5. 請求項１乃至４のいずれかに記載のプラズマディスプレイ装置の駆動方法であって、前記RGB信号のうち少なくとも１つの信号が所定以上のレベルである画素の１画面を構成する画素に対する比率とは、入力されたRGB信号が0から255レベルまでの8ビットの信号である場合、そのいずれかのレベルが64以上である比率であることを特徴とするプラズマディスプレイ装置の駆動方法。
6. 複数の放電セルを有し、1フィールドの映像が複数のサブフィールドによりを表示され、前記サブフィールドのうち少なくとも１つのサブフィールドは少なくとも前記放電セルの初期化を行うためのリセット期間を有するプラズマディスプレイ装置であって、
   第１の電源と、
   前記第１の電源よりも低い電圧値を生成するための第２の電源と、
   前記リセット期間においてリセットパルスを発生させる駆動回路と、
   RGB信号のうち少なくとも１つの信号が所定以上のレベルである画素の１画面を構成する画素に対する比率が第1の比率である場合、1画面を構成する複数の放電セルに前記リセット期間に印加されるリセットパルスの電圧値を前記第1の電源からの電圧値と前記第2の電源からの電圧値とを加算した第1の電圧値とし、前記比率が前記第1の比率とは異なる第2の比率である場合に前記リセットパルスの電圧値を前記第2の電源からの電圧値を変化させて前記第1の電圧値とは異なる第2の電圧値とするように前記駆動回路を制御する制御回路とを有することを特徴とするプラズマディスプレイ装置。
7. 請求項６に記載のプラズマディスプレイ装置であって、前記制御回路は前記第１の比率が前記第２の比率よりも大きい場合は、前記第１の電圧値を前記第２の電圧値よりも高くするように前記駆動回路を制御することを特徴とするプラズマディスプレイ装置。
8. 請求項７に記載のプラズマディスプレイ装置であって、前記制御回路は前記第１の比率が50％以上の値で前記第２の比率が0％場合は、前記第１の電圧値を前記第２の電圧値よりも高くするように前記駆動回路を制御することを特徴とするプラズマディスプレイ装置。
9. 複数の放電セルを有し、1フィールドの映像が複数のサブフィールドによりを表示され、前記サブフィールドのうち少なくとも１つのサブフィールドは少なくとも前記放電セルの初期化を行うためのリセット期間を有するプラズマディスプレイ装置であって、
   第１の電源と、
   前記第１の電源よりも低い電圧値を生成するための第２の電源と、
   前記リセット期間において前記第１の電源からの電圧値と前記第２の電源からの電圧値とを加算して生成されたリセットパルスを印加する駆動回路と、
   RGB信号のうち少なくとも１つの信号が所定以上のレベルである画素の１画面を構成する画素に対する比率が変化した場合に前記第2の電源からの電圧値を変化させることによりサブフィールドに供給される前記リセットパルスの電圧が変化するように前記駆動回路を制御する制御回路とを有することを特徴とするプラズマディスプレイ装置。
10. 請求項６乃至９のいずれかに記載のプラズマディスプレイ装置であって、前記RGB信号のうち少なくとも１つの信号が所定以上のレベルである画素の１画面を構成する画素に対する比率とは、入力されたRGB信号が0から255レベルまでの8ビットの信号である場合、そのいずれかのレベルが64以上である比率であることを特徴とするプラズマディスプレイ装置。

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