JP4214595B2 - 画像変換装置および方法、並びに記録媒体 - Google Patents
画像変換装置および方法、並びに記録媒体 Download PDFInfo
- Publication number
- JP4214595B2 JP4214595B2 JP01806499A JP1806499A JP4214595B2 JP 4214595 B2 JP4214595 B2 JP 4214595B2 JP 01806499 A JP01806499 A JP 01806499A JP 1806499 A JP1806499 A JP 1806499A JP 4214595 B2 JP4214595 B2 JP 4214595B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- layer image
- class
- upper layer
- pixels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、画像変換装置および方法、並びに記録媒体に関し、特に、原画像とほぼ同一の画像を生成可能な縮小画像を生成する画像変換装置および方法、並びに記録媒体に関する。
【０００２】
【従来の技術】
原画像を構成する画素数よりも少ない画素数から構成される上位階層画像を生成し、この上位階層画像から、原画像とほぼ同一の下位階層画像を生成する（原画像を復元する）する技術が本出願人により提案されている。
【０００３】
この提案は、クラス分類適応処理を用いた統合圧縮と呼ばれており、この統合圧縮において、下位階層画像の画素値は、上位階層画像の注目画素を中心とする予測タップの画素値と、注目画素が分類されるクラスコードに対応する予測係数の線形１次結合を演算することにより求められる。なお、注目画素のクラスコードは、注目画素とその近傍の画素から構成されるクラスタップの画素値にADRC(Adaptive Dynamic Range Coding)処理が施されて決定される。
【０００４】
【発明が解決しようとする課題】
ところで、より原画像に近い下位階層画像を生成可能な上位階層画像を生成するためには、上位階層画像の画素値とクラスコードを、それぞれ変化させて最適な値を探索する必要がある。しかしながら、クラスコードがADRC処理によって決定されることに起因して、上位階層画像の画素値を大幅に変化させたとしても、それに伴うクラスコードの変化の幅は広くない。したがって、クラスコードの変化幅、すなわち探索範囲の外側に最適なクラスコードが存在している可能性がある課題があった。
【０００５】
本発明はこのような状況に鑑みてなされたものであり、クラスタップの画素値に非線形なADRC処理を施してクラスコードの探索範囲を広げることにより、最適なクラスコードを探索できるようにするものである。
【０００６】
【課題を解決するための手段】
本発明の第１の画像変換装置は、複数の画素からなる原画像を、前記原画像に復元するための、前記原画像より少ない画素からなり、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す上位階層画像に変換する画像変換装置において、前処理として、前記原画像を所定のサイズの画素ブロックに分割し、前記画素ブロックに属する複数の画素の平均または間引きにより、前記上位階層画像の１画素の画素値を決定して前記画素データの上位側ビット列とし、前記画素データの下位側ビット列を所定の値とすることによって初期の前記上位階層画像を生成して上位階層画像メモリに記憶させ、
前記初期の上位階層画像の画素を順次、着目画素とし、前記着目画素とその近傍の複数の画素から成るクラスタップを前記初期の上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC(Adaptive Dynamic Range Coding) 処理を適用してクラスコードを生成し、前記着目画素とその近傍の複数の画素から成る予測タップを前記初期の上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、未知である予測係数とからなる正規方程式を生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を生成し、生成した前記予測係数を前記クラスコードに対応付けて予測係数メモリに記憶させる前処理手段と、デコード処理として、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、前記非線形な ADRC 処理を適用してクラスコードを生成し、生成した前記クラスコードに対応する前記予測係数を前記予測係数メモリから取得し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値と、前記クラスコードに対応する前記予測係数との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算するデコード処理手段と、前記原画像と前記下位階層画像の S/N の変化を検出する検出手段と、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、注目画素とし、前記下位階層画像のうち、前記注目画素の画素値の変化が影響を及ぼす影響範囲の画素値を前記デコード処理により生成し、生成した前記影響範囲の画素値と前記原画像の対応する範囲の画素値との誤差が前記影響範囲単位で最小となるように、前記注目画素の画素値を決定し、決定した画素値を用いて、前記上位階層画像メモリに記憶されている前記注目画素の画素データの上位側ビット列を更新する領域画素値更新手段と、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC 処理を適用してクラスコードを生成し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、更新する予測係数とからなる正規方程式を再度生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を再度生成し、再度生成した前記予測係数を用いて前記予測係数メモリに記憶されている前記予測係数を更新する予測係数更新手段と、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素の画素データの下位側ビット列の前記クラス分類情報を変更しつつ前記デコード処理を複数回行い、各デコード処理の結果として得られる前記下位階層画像の画素値と、前記原画像の画素値との誤差が参照となったときの前記クラス分類情報を用いて、前記上位階層画像メモリに記憶されている前記上位階層画 像の着目画素の画素データの下位側ビット列を更新するクラス分類情報更新手段とを含み、前記非線形な ADRC 処理では、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される。
【０００７】
本発明の第１の画像変換方法は、複数の画素からなる原画像を、前記原画像に復元するための、前記原画像より少ない画素からなり、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す上位階層画像に変換する画像変換装置の画像変換方法において、前処理として、前記原画像を所定のサイズの画素ブロックに分割し、前記画素ブロックに属する複数の画素の平均または間引きにより、前記上位階層画像の１画素の画素値を決定して前記画素データの上位側ビット列とし、前記画素データの下位側ビット列を所定の値とすることによって初期の前記上位階層画像を生成して上位階層画像メモリに記憶させ、前記初期の上位階層画像の画素を順次、着目画素とし、前記着目画素とその近傍の複数の画素から成るクラスタップを前記初期の上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC(Adaptive Dynamic Range Coding) 処理を適用してクラスコードを生成し、前記着目画素とその近傍の複数の画素から成る予測タップを前記初期の上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、未知である予測係数とからなる正規方程式を生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を生成し、生成した前記予測係数を前記クラスコードに対応付けて予測係数メモリに記憶させる前処理ステップと、デコード処理として、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、前記非線形な ADRC 処理を適用してクラスコードを生成し、生成した前記クラスコードに対応する前記予測係数を前記予測係数メモリから取得し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値と、前記クラスコードに対応する前記予測係数との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算するデコード処理ステップと、前記原画像と前記下位階層画像の S/N の変化を検出する検出ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、注目画素とし、前記下位階層画像のうち、前記注目画素の画素値の変化が影響を及ぼす影響範囲の画素値を前記デコード処理により生成し、生成した前記影響範囲の画素値と前記原画像の対応する範囲の画素値との誤差が前記影響範囲単位で最小となるように、前記注目画素の画素値を決定し、決定した画素値を用いて、前記上位階層画像メモリに記憶されている前記注目画素の画素データの上位側ビット列を更新する領域画素値更新ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC 処理を適用してクラスコードを生成し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、更新する予測係数とからなる正規方程式を再度生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を再度生成し、再度生成した前記予測係数を用いて前記予測係数メモリに記憶されている前記予測係数を更新する予測係数更新ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素の画素データの下位側ビット列の前記クラス分類情報を変更しつつ前記デコード処理を複数回行い、各デコード処理の結果として得られる前記下位階層画像の画素値と、前記原画像の画素値との誤差が参照となったときの前記クラス分類情報を用いて、前記上位階層画像メモリに記憶されている前記上位階層画像の着目画素の画素データの下位側ビット列を更新す るクラス分類情報更新ステップとを含み、前記非線形な ADRC 処理では、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される。
【０００８】
本発明の第１の記録媒体は、複数の画素からなる原画像を、前記原画像に復元するための、前記原画像より少ない画素からなり、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す上位階層画像に変換する画像変換装置の制御用のプログラムであって、前処理として、前記原画像を所定のサイズの画素ブロックに分割し、前記画素ブロックに属する複数の画素の平均または間引きにより、前記上位階層画像の１画素の画素値を決定して前記画素データの上位側ビット列とし、前記画素データの下位側ビット列を所定の値とすることによって初期の前記上位階層画像を生成して上位階層画像メモリに記憶させ、前記初期の上位階層画像の画素を順次、着目画素とし、前記着目画素とその近傍の複数の画素から成るクラスタップを前記初期の上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC(Adaptive Dynamic Range Coding) 処理を適用してクラスコードを生成し、前記着目画素とその近傍の複数の画素から成る予測タップを前記初期の上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、未知である予測係数とからなる正規方程式を生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を生成し、生成した前記予測係数を前記クラスコードに対応付けて予測係数メモリに記憶させる前処理ステップと、デコード処理として、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、前記非線形な ADRC 処理を適用してクラスコードを生成し、生成した前記クラスコードに対応する前記予測係数を前記予測係数メモリから取得し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値と、前記クラスコードに対応する前記予測係数との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算するデコード処理ステップと、前記原画像と前記下位階層画像の S/N の変化を検出する検出ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、注目画素とし、前記下位階層画像のうち、前記注目画素の画素値の変化が影響を及ぼす影響範囲の画素値を前記デコード処理により生成し、生成した前記影響範囲の画素値と前記原画像の対応する範囲の画素値との誤差が前記影響範囲単位で最小となるように、前記注目画素の画素値を決定し、決定した画素値を用いて、前記上位階層画像メモリに記憶されている前記注目画素の画素データの上位側ビット列を更新する領域画素値更新ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC 処理を適用してクラスコードを生成し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、更新する予測係数とからなる正規方程式を再度生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を再度生成し、再度生成した前記予測係数を用いて前記予測係数メモリに記憶されている前記予測係数を更新する予測係数更新ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素の画素データの下位側ビット列の前記クラス分類情報を変更しつつ前記デコード処理を複数回行い、各デコード処理の結果として得られる前記下位階層画像の画素値と、前記原画像の画素値との誤差が参照となったときの前記クラス分類情報を用いて、前記上位階層画像メモリに記憶されている前記上位階層画像の着目画素の画素データの下位側ビット列を更新 するクラス分類情報更新ステップとを含み、前記非線形な ADRC 処理では、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される処理を画像変換装置のコンピュータに実行させるプログラムが記録されている。
【０００９】
本発明の第２の画像変換装置は、原画像から変換された、前記原画像より少ない画素からなる上位階層画像であって、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す前記上位階層画像を、前記原画像に相当する下位階層画像に変換する画像変換装置において、前記上位階層画像の画素を順次、着目画素に指定する指定手段と、前記着目画素とその近傍の複数の画素から成るクラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報を読み出すクラスタップ抽出手段と、読み出された複数の前記クラス分類用情報に非線形なADRC(Adaptive Dynamic Range Coding)処理を適用してクラスコードを生成するクラスコード生成手段と、前記着目画素とその近傍の複数の画素から成る予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値を読み出す予測タップ抽出手段と、生成された前記クラスコードに対応する予測係数を予め用意されている予測係数メモリから取得し、取得した前記予測係数と、読み出された前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算する演算手段とを含み、クラスコード生成手段は、前記非線形な ADRC 処理として、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理を適用して前記クラスコードを生成する。
【００１０】
本発明の第２の画像変換方法は、原画像から変換された、前記原画像より少ない画素からなる上位階層画像であって、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す前記上位階層画像を、前記原画像に相当する下位階層画像に変換する画像変換装置の画像変換方法において、前記上位階層画像の画素を順次、着目画素に指定する指定ステップと、前記着目画素とその近傍の複数の画素から成るクラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報を読み出すクラスタップ抽出ステップと、読み出された複数の前記クラス分類用情報に非線形なADRC(Adaptive Dynamic Range Coding)処理を適用してクラスコードを生成するクラスコード生成ステップと、前記着目画素とその近傍の複数の画素から成る予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値を読み出す予測タップ抽出ステップと、生成された前記クラスコードに対応する予測係数を予め用意されている予測係数メモリから取得し、取得した前記予測係数と、読み出された前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算する演算ステップとを含み、クラスコード生成ステップは、前記非線形な ADRC 処理として、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理を適用して前記クラスコードを生成する。
【００１１】
本発明の第２の記録媒体は、原画像から変換された、前記原画像より少ない画素からなる上位階層画像であって、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す前記上位階層画像を、前記原画像に相当する下位階層画像に変換する画像変換装置の制御用のプログラムであって、前記上位階層画像の画素を順次、着目画素に指定する指定ステップと、前記着目画素とその近傍の複数の画素から成るクラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報を読み出すクラスタップ抽出ステップと、読み出された複数の前記クラス分類用情報に非線形なADRC(Adaptive Dynamic Range Coding)処理を適用してクラスコードを生成するクラスコード生成ステップと、前記着目画素とその近傍の複数の画素から成る予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値を読み出す予測タップ抽出ステップと、生成された前記クラスコードに対応する予測係数を予め用意されている予測係数メモリから取得し、取得した前記予測係数と、読み出された前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算する演算ステップとを含み、クラスコード生成ステップは、前記非線形な ADRC 処理として、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理を適用して前記クラスコードを生成する処理を画像変換装置のコンピュータに実行させるプログラムが記録されている。
【００１２】
本発明の第１の画像変換装置および方法、並びに記録媒体のプログラムにおいては、前処理として、初期の上位階層画像が生成されて上位階層画像メモリに記憶され、また、予測係数が生成され、生成された予測係数がクラスコードに対応付けて予測係数メモリに記憶される。そして、デコード処理として、上位階層画像から原画像と同じ画素数から成る下位階層画像が演算され、原画像と下位階層画像の S/N の変化に応じ、上位階層画像の画素データの上位側ビット列の画素値が更新される。また、上位階層画像の画素データの下位側ビット列のクラス分類情報が更新される。さらに、予測係数が更新される。なお、クラス分類情報に基づいて生成されるクラスコードの生成は、クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される非線形な ADRC 処理により実行される。
【００１３】
本発明の第２の画像変換装置および方法、並びに記録媒体のプログラムにおいては、上位階層画像の画素が順次、着目画素に指定され、着目画素とその近傍の複数の画素から成るクラスタップが上位階層画像から抽出され、クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報が読み出され、読み出された複数の前記クラス分類用情報に非線形な ADRC 処理を適用してクラスコードが生成される。
【００１４】
【発明の実施の形態】
本発明を適用したエンコーダの構成例について、図１を参照して説明する。なお、このエンコーダ１に入力される原画像は、１画素当たり８ビットの画素値を有し、エンコーダ１によって生成される上位階層画像も１画素当たり８ビットの情報量（画素データ）を有するものとする。
【００１５】
また、以下において、着目画素は、画素値の更新が行われずに位置を特定するために指定される画素とし、注目画素は、位置を特定するために指定され、かつ、画素値が更新される画素とする。
【００１６】
このエンコーダ１に入力される原画像は、前処理回路２、画素値更新回路６、予測係数更新回路７、クラスコード選択回路８、および収束判定回路１０に供給される。前処理回路２は、供給された原画像を用い、初期上位階層画像を生成して上位階層画像メモリ３に記憶させ、初期予測係数テーブルを生成して予測係数メモリ４に記憶させる。
【００１７】
上位階層画像メモリ３は、記憶している上位階層画像をセレクタ５に出力する。また、上位階層画像メモリ３は、画素値更新回路６から入力される画素値（４ビット）を用いて、それまで記憶していた上位階層画像のMSB(Most Significant Bit)側の４ビットを更新し、クラスコード選択回路８から入力されるクラス分類用情報（４ビット）を用いて、それまで記憶していた上位階層画像のLSB(Least Significant Bit)側の４ビットを更新する。
【００１８】
予測係数メモリ４は、予測係数をクラスコードに対応付けて記憶しており、記憶している予測係数を画素値更新回路６、クラスコード選択回路８、デコード回路９、および収束判定回路１０に供給する。また、予測係数メモリ４は、予測係数更新回路７から入力される予測係数を用いて、それまで記憶していた予測係数を更新する。
【００１９】
セレクタ５は、更新回数カウンタ１１から入力される制御信号に対応して、上位階層画像メモリ３から入力された上位階層画像を、デコード回路９および収束判定回路１０の他、画素値更新回路６、予測係数更新回路７、クラスコード選択回路８に、順次、出力する。
【００２０】
画素値更新回路６は、原画像および予測係数を用いて、セレクタ５から入力された上位階層画像の画素の画素値（画素データ（８ビット）のMSB側の４ビット）を更新し、上位階層画像に出力する。予測係数更新回路７は、セレクタ５から入力された上位階層画像、および原画像を用いて予測係数を生成し、予測係数メモリ４に出力する。
【００２１】
クラスコード選択回路８は、セレクタ５から入力された上位階層画像の所定の注目画素のクラス分類用情報（画素データ（８ビット）のLSB側の４ビット）を変化させることにより、注目画素の最適なクラスコードを検索し、最適なクラスコードに対応するクラス分類用情報（４ビット）を上位階層画像メモリ３に出力する。
【００２２】
デコード回路９は、セレクタ５から入力された上位階層画像と予測係数メモリ４に記憶されている予測係数を用いて下位階層画像を生成し、収束判定回路１０に出力する。
【００２３】
収束判定回路１０は、デコード回路９から入力された下位階層画像の原画像に対するS/Nを演算し、さらにその増加量を求めて、S/Nの増加が収束していると判定した場合、セレクタ５から入力された上位階層画像および予測係数メモリ４から入力された予測係数テーブルを後段に出力する。また、収束判定回路１０は、更新カウンタ１１から制御信号が入力された場合も、セレクタ５から入力された上位階層画像および予測係数メモリ４から入力された予測係数テーブルを後段に出力する。
【００２４】
更新回数カウンタ１１は、収束判定回路１０、画素値更新回路６、予測係数更新回路７、またはクラスコード選択回路８が、それぞれの処理を終了したことに対応して、セレクタ５に制御信号を出力するとともに、その制御信号を出力した回数をカウントし、カウントした値が所定の数に達したとき、収束判定回路１０に制御信号を出力する。
【００２５】
次に、エンコーダ１の動作について、図２のフローチャートを参照して説明する。このエンコード処理は、原画像がエンコーダ１に入力されたときに開始される。ステップＳ１において、前処理回路２は、入力された原画像を用いて前処理を実行する。
【００２６】
この前処理は、図３に示すように、ステップＳ１１，Ｓ１２から成る。ステップＳ１１の初期上位階層画像生成処理について、図４のフローチャートを参照して説明する。ステップＳ２１において、前処理回路２は、入力された原画像を所定のサイズ（例えば、図５に示すように３×３画素）のブロックに分割する。
【００２７】
ステップＳ２２において、前処理回路２は、ステップＳ２１で分割したブロックに含まれる複数（いまの場合、９個）の画素の画素値を平均し、その平均値を初期上位階層画像の１個の画素の画素値として、図６に示すように、上位階層画像データ（８ビット）のMSB側の４ビットに記録する。
【００２８】
ただし、原画像の平均値は８ビット、すなわち２５６階調であるので、これを４ビット（１６階調）で表現するために、単に、平均値を示す８ビットのMSB側の４ビットを用いるのではなく、平均値を１６で除算し、所定のオフセット値（例えば、７または８）を加算した値を４ビット化する。
【００２９】
また、前処理回路２は、上位階層画像の画素データ（８ビット）のLSB側の４ビットにクラス分類用情報として、任意の値（例えば、乱数）を記録する。
【００３０】
なお、初期上位階層画像の画素値を決定する方法は、上述したような平均化による方法ではなく、間引きやガウシアンフィルタを用いた方法でもかまわない。
【００３１】
図３に戻る。このようなステップＳ１１の処理の後、ステップＳ１２で初期予測係数生成処理が実行される。この処理について、図７のフローチャートを参照して説明する。ステップＳ３１において、前処理回路２は、図３のステップＳ１１で生成された初期上位階層画像の１個の画素を着目画素に決定する。
【００３２】
ステップＳ３２において、前処理回路２は、着目画素に対応するクラスタップ（例えば、着目画素とその上下左右に位置する合計５個の画素）のクラス分類用情報（各４ビット）を抽出する。
【００３３】
ステップＳ３３において、前処理回路２は、ステップＳ３２で抽出した５個のクラス分類用情報（各４ビット）に、非線形な１ビットADRC処理を施して、それぞれを１ビットに変換し、それらを例えば、画素の位置に対応する所定の順序で並べることにより、５ビットのクラスコードを取得する。
【００３４】
ここで、非線形なADRC処理について説明する。非線形なADRC処理においては、抽出された５画素分のクラス分類用情報（各４ビット）に対して非線形なパラメータが割り当てられる（以下において、クラス分類用情報Ｘに対して非線形なパラメータＹが割り当てられていることを（Ｘ；Ｙ）と記述する）。
【００３５】
すなわち、例えば、（0000；−６０），（0001；−２４），（0010；−１５，（0011；−８），（0100；−４），（0101；−２），（0110；−１），（0111；０），（1000；１），（1001；２），（1010；４），（1011；８），（1100；１５），（1101；２４），（1110；６０），（1111；８０）のように、等間隔なクラス分類用情報に対して、異なる間隔のパラメータが割り当てられる。
【００３６】
５個のクラス分類用情報に対して割り当てられた５個のパラメータのダイナミックレンジをＤＲ、パラメータの値をＬ、再量子化コードをＱ、再量子化コードＱのビット割当をｋ（いまの場合、ｋ＝１）とするとき、次式が演算される。
Ｑ＝｛（Ｌ−Min）×２k／ＤＲ｝
ＤＲ＝Max−Min＋１
【００３７】
なお、ここで｛｝は切り捨て処理を意味している。また、MaxとMinは、５個のパラメータの最大値と最小値をそれぞれ表している。この非線形なADRC処理により、５個のパラメータＬ１乃至Ｌ５が、それぞれ１ビット（ｋ＝１）の再量子化コードＱ１乃至Ｑ５に変換される。この再量子化コードＱ１乃至Ｑ５を所定の順序で配置することにより、５ビットのクラスコードが生成される。以下、このような処理を非線形１ビットADRC処理と記述する。
【００３８】
図７の説明に戻る。ステップＳ３４において、前処理回路２は、着目画素を中心とする所定のサイズ（例えば、５×５画素）の予測タップの画素値を抽出する。ステップＳ３５において、前処理回路２は、既知である原画像および予測タップの画素値、並びに未知である予測係数から成る正規方程式を生成する。
【００３９】
ステップＳ３６において、前処理回路３６は、初期上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としたと判定するまで、ステップＳ３１乃至Ｓ３６の処理を繰り返す。ステップＳ３６において、全ての画素を着目画素としたと判定された場合、ステップＳ３７に進む。
【００４０】
ステップＳ３７において、前処理回路３７は、ステップＳ３５で生成された正規方程式を、５ビットのクラスコード毎に生成し、その方程式に最小自乗法を適用して３２種類の予測係数を取得する。
【００４１】
ステップＳ３８において、前処理回路２は、５ビットのクラスコードに対応する３２種類の予測係数を予測係数メモリ４に出力する。また、前処理回路２は、MSB側の４ビットが画素値であり、LSB側の４ビットがクラス分類用情報である画素データから成る初期上位階層画像を上位階層画像メモリ３に出力する。
【００４２】
なお、上述した処理以外に初期予測係数を生成する方法として、５ビットで表されるクラスコードに乱数を対応付けてもかまわない。
【００４３】
図２に戻る。以上のようにして、ステップＳ１の前処理が行われた後、ステップＳ２において、デコード処理が行われる。すなわち、上位階層画像メモリ３からセレクタ５に入力された上位階層画像は、更新回数カウンタ１１からの制御信号に対応して、デコード回路９に供給される。デコード回路９は、セレクタ５から入力された上位階層画像（いまの場合、初期上位階層画像）と、予測係数メモリ４から供給される予測係数テーブル（いまの場合、初期予測係数テーブル）を用いて下位階層画像を生成し、収束判定回路１０に出力する。なお、下位階層画像の画素としては、図５に示すように、上位階層画像の１個の着目画素に対して、対応する位置の下位階層画像の画素ｉを中心とする３×３画素（画素ａ乃至ｉ）が生成される。なお、デコード回路９の構成と動作については、図１６および図１７を参照して後述する。
【００４４】
ステップＳ３において、収束判定回路１０は、デコード回路９から入力された下位階層画像の原画像に対するS/Nを演算し、さらに、その増加量を求めて、S/Nの増加量が収束しているか否かを判定する。S/Nの増加量が収束していると判定された場合、または、更新回数カウンタ１１からの制御信号が受信された場合、ステップＳ７に進む。また、S/Nの増加量が収束していないと判定され、かつ、更新回数カウンタ１１からの制御信号が受信されていない場合、ステップＳ４に進む。
【００４５】
いまの場合、１回目にデコードされた下位階層画像に対する収束判定処理であるので、S/Nの増加量は演算されない。また、更新回数カウンタ１１からの制御信号も受信されていないので、ステップＳ４に進む。
【００４６】
収束判定回路１０の判定処理が終了したことに対応して、更新回数カウンタ１１は、セレクタ５に制御信号を出力する。
【００４７】
ステップＳ４において、上位階層画像メモリ３からセレクタ５に入力された上位階層画像は、更新回数カウンタ１１からの制御信号に対応して、画素値更新回路６に供給される。画素値更新回路６は、入力された上位階層画像の画素値（画素データのMSB側の４ビット）を更新する。
【００４８】
この画素値更新処理について説明する前に、画素値更新回路６の構成例について、図８および図９を参照して説明する。セレクタ５から入力された上位階層画像は、画素値更新回路６において、上位階層画像メモリ２１に記憶される。上位階層画像メモリ２１は、記憶している上位階層画像を最適画素値決定回路２２に供給する。また、上位階層画像メモリ２１は、最適画素値決定回路２２からの最適化された画素値（４ビット）を用いて、それまで記憶していた上位階層画像の画素値（画素データのMSB側の４ビット）を更新する。全ての画素の画素値が最適化された上位階層画像は、スイッチ２４を介して上位階層画像メモリ３に出力される。
【００４９】
最適画素値決定回路２２には、原画像、および予測係数メモリ４から予測係数テーブルも供給される。最適画素値決定回路２２は、注目画素決定回路２３から指定された注目画素の画素値を最適化して上位階層画像メモリ２１に出力する。注目画素決定回路２３は、上位階層画像の画素を、順次、注目画素に決定し、その位置情報を最適画素値決定回路２２に出力する。また、注目画素決定回路２３は、上位階層画像の全ての画素を注目画素に決定した後、スイッチ２４をオンとする制御信号を出力する。
【００５０】
図９は、最適画素値決定回路２２の詳細な構成例を示している。最適画素値決定回路２２においては、注目画素以外の画素の画素値が固定された状態で、注目画素の画素値が最適化される。
【００５１】
着目画素決定回路３１は、注目画素決定回路２３で決定された注目画素の画素値が変化されたことにより、デコードの際に影響を受ける範囲（注目画素が含まれる予測タップの中心の画素が含まれる範囲、以下、影響範囲と記述する）を設定し、その影響範囲内に存在する上位階層画像の画素を順次、着目画素に決定して、その位置情報をクラスタップ抽出回路３２、および予測タップ抽出回路３４に出力する。また、着目画素決定回路３１は、影響範囲内の全ての画素を着目画素に決定した後、スイッチ３７をオンとする制御信号を出力する。
【００５２】
クラスタップ抽出回路３２は、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出してクラス分類回路３３に出力する。
【００５３】
クラス分類回路３３は、クラスタップ抽出回路３２から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、誤差関数生成回路３５に出力する。予測タップ抽出回路３４は、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出して誤差関数生成回路３５に出力する。
【００５４】
誤差関数生成回路３５は、予測タップの画素値と、クラスコードに対応する予測係数を用いて着目画素に対応する誤差関数を生成し、影響誤差関数レジスタ３６に出力する。影響誤差関数レジスタ３６は、全ての着目画素に対応する誤差関数を足し合わせて影響誤差関数を生成し、スイッチ３７を介して注目画素値演算回路３８に出力する。
【００５５】
注目画素値演算回路３８は、スイッチ３７を介して入力された影響誤差関数を解くことにより、注目画素の画素値を演算する。なお、誤差関数および影響誤差関数の詳細については後述する。
【００５６】
次に、画素値更新回路６の動作について、図１０のフローチャートを参照して説明する。この画素値更新処理は、セレクタ５から入力された上位階層画像が、画素値更新回路６の上位階層画像メモリ２１に記憶されたときに開始される。
【００５７】
ステップＳ５１において、注目画素決定回路２３は、図１１(A)に示すように、上位階層画像の注目画素を決定し、その位置情報を最適画素値決定回路２２に出力する。最適画素値決定回路２２の着目画素決定回路３１は、ステップＳ５２において、注目画素の画素値が変化された際に影響を受ける範囲（影響範囲）を決定する。例えば、予測タップのサイズが５×５画素である場合、図１１(B)に示したような注目画素を中心とする５×５画素を含む範囲（この上位階層画像から生成される下位階層画像においては、図１１(C)に示すように１５×１５画素）が影響範囲とされる。
【００５８】
ステップＳ５３において、着目画素決定回路３１は、影響範囲に含まれる画素のうちの１個の画素を着目画素に決定し、その位置情報をクラスタップ抽出回路３２、および予測タップ抽出回路３４に出力する。クラスタップ抽出回路３２は、着目画素に対応するクラスタップを構成する画素のクラス分類用情報を抽出してクラス分類回路３３に出力する。予測タップ抽出回路３３は、着目画素に対応する予測タップを構成する画素の画素値を抽出して誤差関数生成回路３４に出力する。
【００５９】
ステップＳ５４において、クラス分類回路３３は、クラスタップ抽出回路３２から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、誤差関数生成回路３５に出力する。予測タップ抽出回路３４は、着目画素に対応する予測タップの画素値を抽出して誤差関数生成回路３５に出力する。
【００６０】
ステップＳ５５において、誤差関数生成回路３５は、予測タップの画素値と、クラスコードに対応する予測係数を用いて着目画素に対応する誤差関数を生成し、影響誤差関数レジスタ３６に出力する。
【００６１】
ここで、誤差関数について説明する。上位階層画像の１個の着目画素に対応する、下位階層画像の３×３画素の９個の画素値（予測値）ｙi’（ｉ＝１乃至９）は、次式（１）に示すように、上位階層画像の画素値ｘと予測係数ｗの線形１次結合で表すことができる。
ｙi’＝ｗi1ｘ1＋ｗi2ｘ2＋・・・＋ｗikｘk＋・・・＋ｗi25ｘ25
・・・（１）
【００６２】
ただし、ｗi1乃至ｗi25は、着目画素のクラスコードに対応する予測係数であり、ｘ1乃至ｘ25は、着目画素を中心とする予測タップに含まれる画素の画素値である。特に、画素値ｗik、予測係数ｘkは、注目画素の画素値と、それに対応する予測係数である。
【００６３】
下位階層画像の画素値（予測値）ｙi’に対応する原画像の画素値（真値）をｙiとすれば、誤差関数Ｅは、予測値の真値に対する誤差ｅiの２乗の総和として、次式（２）のように表すことができる。
【００６４】
ただし、式（２）の右辺左端のΣは、ｉ＝１乃至９の総和を示しており、括弧内のΣは、ｊ＝１乃至２５（ｊ＝ｋを除く）の総和を示している。
【００６５】
ところで、式（２）において、注目画素の画素値ｘkは最適化される値、すなわち変数であり、真値ｙi、予測係数ｗij，ｗik、および画素値ｘjは既知の値である。したがって、式（２）は、次式（３）に示すように、注目画素値ｘkの２次式として表すことが可能となる。
誤差関数Ｅ＝ａ・ｘk 2＋ｂ・ｘk＋ｃ ・・・（３）
【００６６】
ただし、ａ，ｂ，ｃは、それぞれ、次式の通りである。
ａ＝ｗk 2
ｂ＝−２ｗk（ｙi−Σｗijｘj）
ｃ＝（ｙi−Σｗijｘj）2
【００６７】
図１０に戻る。ステップＳ５６において、着目画素決定回路３１は、影響範囲内の全ての画素を着目画素に決定したか否かを判定し、影響範囲内の全ての画素を着目画素に決定していないと判定した場合、ステップＳ５３に戻り、それ以降の処理が繰り返される。
【００６８】
その後、ステップＳ５６において、影響範囲内の全ての画素を着目画素に決定したと判定された場合、ステップＳ５７に進む。ステップＳ５７において、着目画素決定回路３１は、スイッチ３７をオンとする制御信号を出力する。影響誤差関数レジスタ３６は、影響範囲内の全ての着目画素に対応する誤差関数Ｅ（式（３））を足し合わせて、影響誤差関数Ｅcheck＝ΣＥを生成し、スイッチ３７を介して注目画素値演算回路３８に出力する。なお、注目画素の画素値ｘkの２次式である誤差関数Ｅの和であるので、次式（４）に示すように、影響誤差関数Ｅcheckも注目画素の画素値ｘkの２次関数となる。
影響誤差関数Ｅcheck＝ａ’・ｘk 2＋ｂ’・ｘk＋ｃ’ ・・・（４）
【００６９】
ステップＳ５８において、注目画素値演算回路３８は、２次関数である影響誤差関数Ｅcheckを最小とする画素値ｘk＝−ｂ’／２ａ’を、注目画素の最適画素値として演算し、上位階層画像メモリ２１に出力する。上位階層画像メモリ２１は、入力された最適画素値を用い、それまで記憶していた注目画素の画素値を更新する。
【００７０】
ステップＳ５９において、注目画素決定回路２３は、上位階層画像の全ての画素を注目画素に決定したか否かを判定し、全ての画素を注目画素に決定していないと判定した場合、ステップＳ５１に戻り、それ以降の処理が繰り返される。
【００７１】
その後、ステップＳ５９において、上位階層画像の全ての画素を注目画素に決定したと判定した場合、注目画素決定回路２３は、スイッチ２４をオンとする制御信号を出力する。この制御信号に対応してスイッチ２４がオンとされ、上位階層画像メモリ２１に記憶されている、画素値が最適化された上位階層画像が、後段の上位階層画像メモリ３に出力される。画素値更新回路６の処理が終了したことに対応して、更新回数カウンタ１１はセレクタ５に制御信号を出力する。
【００７２】
図２に戻る。以上のようにして、ステップＳ４で画素値更新処理が行われた後、ステップＳ５において、上位階層画像メモリ３からセレクタ５に入力された上位階層画像は、更新回数カウンタ１１からの制御信号に対応して、予測係数更新回路７に供給される。予測係数更新回路７は、入力された上位階層画像および原画像を用い、予測係数メモリ４に記憶させる予測係数テーブルを更新する。
【００７３】
この予測係数更新処理について説明する前に、予測係数更新回路７の詳細な構成例について、図１２を参照して説明する。セレクタ５から入力された上位階層画像は、予測係数更新回路７において、予測タップ抽出回路４２およびクラスタップ抽出回路４３に供給される。着目画素決定回路４１は、上位階層画像の画素を、順次、着目画素に決定し、その位置情報を予測タップ抽出回路４２およびクラスタップ抽出回路４３に出力する。
【００７４】
予測タップ抽出回路４２は、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出して正規方程式生成回路４６に出力する。クラスタップ抽出回路４３は、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出してクラス分類回路４４に出力する。クラス分類回路４４は、クラスタップ抽出回路４３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、正規方程式生成回路４６に出力する。
【００７５】
教師データ抽出回路４５は、原画像から教師データ（生成される下位階層画像の画素値に対応する真値）を抽出して正規方程式生成回路４６に出力する。正規方程式生成回路４６は、着目画素のクラスコード毎に、既知である教師データおよび予測タップの画素値、並びに、未知である予測係数から成る正規方程式を生成して、予測係数演算回路４７に出力する。
【００７６】
予測係数演算回路４７は、入力された正規方程式に最小自乗法を適用して５ビットのクラスコードに対応する３２種類の予測係数（予測係数テーブル）を演算し、予測係数メモリ４に出力する。
【００７７】
次に、予測係数更新回路７の動作について、図１３のフローチャートを参照して説明する。この予測係数更新処理は、セレクタ５から予測係数更新回路７に、上位階層画像が入力されたときに開始される。
【００７８】
ステップＳ６１において、着目画素決定回路４１は、上位階層画像の１個の画素を着目画素に決定し、その位置情報を予測タップ抽出回路４２およびクラスタップ抽出回路４３に出力する。予測タップ抽出回路４２は、着目画素に対応する予測タップの画素値を抽出して正規方程式生成回路４６に出力する。クラスタップ抽出回路４３は、着目画素に対応するクラスタップのクラス分類用情報を抽出してクラス分類回路４４に出力する。
【００７９】
ステップＳ６２において、クラス分類回路４４は、クラスタップ抽出回路４３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、正規方程式生成回路４６に出力する。
【００８０】
ステップＳ６３において、教師データ抽出回路４５は、教師データとしての原画像の画素値を抽出して正規方程式生成回路４６に出力する。正規方程式生成回路４６は、着目画素のクラスコード毎に、既知である教師データおよび予測タップの画素値、並びに未定である予測係数を用いて正規方程式を生成して、予測係数演算回路４７に出力する。
【００８１】
ステップＳ６４において、着目画素決定回路４１は、上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としていないと判定した場合、ステップＳ６１に戻り、それ以降の処理が繰り返される。その後、ステップＳ６４において、全ての画素を着目画素としたと判定された場合、ステップＳ６５に進む。
【００８２】
ステップＳ６５において、予測係数演算回路４７は、ステップＳ６３で正規方程式生成回路４６が生成した正規方程式に最小自乗法を適用して５ビットのクラスコードに対応する３２種類の予測係数を演算する。ステップＳ６６において、予測係数演算回路４７は、得られた予測係数（予測係数テーブル）を予測係数メモリ４に出力する。予測係数メモリ４は、入力された予測係数テーブルを用いて、それまで記憶していた予測係数テーブルを更新する。予測係数更新回路６の処理が終了したことに対応して、更新回数カウンタ１１はセレクタ５に制御信号を出力する。
【００８３】
図２に戻る。以上のようにして、ステップＳ５で予測係数更新処理が実行された後、ステップＳ６において、上位階層画像メモリ３からセレクタ５に入力された上位階層画像は、更新回数カウンタ１１からの制御信号に対応して、クラスコード選択回路８に供給される。クラスコード選択回路８は、入力された上位階層画像の各画素に対して、予測係数メモリ４に記憶されている３２種類の予測係数のうちの最適なものを選択する。
【００８４】
このクラスコード選択処理について説明する前に、クラスコード選択回路８の詳細な構成例について、図１４を参照して説明する。着目画素決定回路５１は、上位階層画像の画素を、順次、着目画素に決定し、その位置情報を予測タップ抽出回路５２およびクラスタップ抽出回路５３に出力する。予測タップ抽出回路５２は、セレクタ５より入力された上位階層画像から、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出してマッピング回路５５に出力する。
【００８５】
クラスタップ抽出回路５３は、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出し、得られた５画素分のクラス分類用情報のうちの着目画素のクラス分類用情報をクラス分類用カウンタ６０から供給されるカウンタの値に置換して、クラス分類回路５４に出力する。クラス分類回路５４は、クラスタップ抽出回路５３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路５５に出力する。
【００８６】
マッピング回路５５は、クラス分類回路５４から入力されるクラスコードに対応する予測係数を、予測係数メモリ４から読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を下位階層画像の画素値（予測値）として誤差演算回路５６に出力する。
【００８７】
誤差演算回路５６は、マッピング回路５５から入力された予測値と、それに対応する原画像の画素値（真値）の誤差(S/N)を演算し、比較器５７、およびスイッチ５８に出力する。比較器５７は、誤差演算回路５６から入力される誤差と、最小誤差レジスタ５９に記憶されている誤差を比較して、誤差演算回路５６から入力される誤差の方が小さい（S/Nが大きい）場合、スイッチ５８，６１をオンとする制御信号を出力する。また、比較器５７は、比較の結果に拘わらず、誤差を比較した後、クラス分類用情報カウンタ６０をインクリメントさせる信号を出力する。最小誤差レジスタ５９は、スイッチ５７を介して入力される誤差を用いて、それまで記憶していた誤差を更新する。
【００８８】
クラス分類用情報カウンタ６０は、比較器５７から入力される制御信号に対応して４ビットのカウンタの値を１ずつインクリメントし、クラスタップ抽出回路５３およびスイッチ６１に出力する。また、クラス分類用情報カウンタ６０は、カウンタの値が最大値1111になったとき、スイッチ６３をオンとする制御信号を出力するとともに、カウンタの値を初期値0000にリセットする。
【００８９】
最適クラス分類用情報レジスタ６２は、スイッチ６１を介して入力されるクラス分類用情報を用いて、それまで記憶していたクラス分類用情報を更新する。したがって、最適クラス分類用情報レジスタ６２には、誤差を最小とする予測係数に対応するクラスコードが生成されるクラス分類用情報（最適クラス分類用情報）が保持される。また、最適クラス分類用情報レジスタ６２は、保持している最適クラス分類用情報を、スイッチ６３を介して、後段の上位階層画像メモリ３に出力する。
【００９０】
次に、クラスコード選択回路８の動作について、図１５のフローチャートを参照して説明する。このクラスコード選択処理は、セレクタ５からクラスコード選択回路８に上位階層画像が入力されたときに開始される。
【００９１】
ステップＳ７１において、着目画素決定回路５１は、上位階層画像の１個の画素を着目画素に決定し、その位置情報を予測タップ抽出回路５２およびクラスタップ抽出回路５３に出力する。ステップＳ７２において、予測タップ抽出回路５２は、セレクタ５より入力された上位階層画像から、着目画素に対応する予測タップの画素値を抽出してマッピング回路５５に出力する。
【００９２】
ステップＳ７３において、クラス分類用情報カウンタ６０は、カウンタの初期値0000を、クラスタップ抽出回路５３に出力する。ステップＳ７４において、クラスタップ抽出回路５３は、着目画素に対応するクラスタップのクラス分類用情報を抽出し、得られた５画素分のクラス分類用情報のうちの着目画素のクラス分類用情報をクラス分類用カウンタ６０から供給されたカウンタの値に置換して、クラス分類回路５４に出力する。ステップＳ７５において、クラス分類回路５４は、クラスタップ抽出回路５３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路５５に出力する。
【００９３】
ステップＳ７６において、マッピング回路５５は、クラス分類回路５４から入力されたクラスコードに対応する予測係数を、予測係数メモリ４から読み出して、得られた予測係数と予測タップの各画素の画素値との線形１次結合を演算し、演算結果を下位階層画像の画素値（予測値）として誤差演算回路５６に出力する。
【００９４】
ステップＳ７７において、誤差演算回路５６は、マッピング回路５３から入力された予測値と、それに対応する原画像の画素値（真値）との誤差(S/N)を演算して、比較器５７およびスイッチ５８に出力する。比較器５７は、誤差演算回路５６から入力された誤差と最小誤差レジスタ５９に記憶されている誤差とを比較して、誤差演算回路５６から入力された誤差の方が小さい（S/Nが大きい）場合、スイッチ５８，６１をオンとする制御信号を出力する。この制御信号に対応して、スイッチ６１がオンとされ、クラス分類用情報カウンタ６０のカウンタの値が、スイッチ６１を介して最適クラス分類用情報レジスタ６２に転送されて記憶される。また、スイッチ５８がオンとされ、誤差演算回路５４のそのときの出力が最小誤差レジスタ５９に転送されて記憶される。また、比較器５７は、クラス分類用情報カウンタ６０にインクリメント信号を出力する。
【００９５】
このインクリメント信号に対応して、クラス分類用情報カウンタ６０は、ステップＳ７８において、カウンタの値が最大値1111よりも小さいか否かを判定し、カウンタの値が最大値1111よりも小さいと判定した場合、ステップＳ７９において、カウンタの値を１だけインクリメントし、クラスタップ抽出回路５３およびスイッチ６１に出力する。
【００９６】
その後、ステップＳ７８において、カウンタの値が最大値1111よりも小さくないと判定されるまで、ステップＳ７４乃至Ｓ７９の処理が繰り返され、カウンタの値が最大値1111よりも小さくない（カウンタの値が最大値1111である）と判定された場合、ステップＳ８０に進む。
【００９７】
ステップＳ８０において、クラス分類用情報カウンタ６０は、スイッチ６３をオンとする制御信号を出力するとともに、カウンタの値を初期値0000にリセットする。この制御信号に対応してスイッチ６３がオンとされ、最適クラス分類用情報レジスタ６２に保持されている、着目画素の最適なクラス分類用情報が、後段の上位階層画像メモリ３に出力される。上位階層画像メモリ３は、入力された最適なクラス分類用情報を用いて、対応する画素の画素データのLSB側の４ビットを書き換える。
【００９８】
ステップＳ８１において、着目画素決定回路５１は、上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としていないと判定した場合、ステップＳ７１に戻り、それ以降の処理が繰り返される。その後、ステップＳ８１において、全ての画素を着目画素としたと判定された場合、図２のステップＳ２に戻る。
【００９９】
図２のステップＳ２のデコード処理について説明する前に、デコード回路９の詳細な構成例について、図１６を参照して説明する。着目画素決定回路７１は、上位階層画像の画素を順次、着目画素に決定し、その位置情報をクラスタップ抽出回路７２および予測タップ抽出回路７４に出力する。
【０１００】
クラスタップ抽出回路７２は、セレクタ５より入力された上位階層画像から、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出してクラス分類回路７３に出力する。クラス分類回路７３は、クラスタップ抽出回路７２から入力される５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路７５に出力する。予測タップ抽出回路７４は、セレクタ５より入力された上位階層画像から、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出してマッピング回路７５に出力する。
【０１０１】
マッピング回路７５は、クラス分類回路７３から入力されるクラスコードに対応する予測係数を、予測係数メモリ４から読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を下位階層画像の画素値（予測値）として下位階層画像メモリ７６に出力する。
【０１０２】
下位階層画像メモリ７６は、マッピング回路７５から入力される下位階層画像の画素値を記憶し、記憶した画素値をフレーム単位で後段の収束判定回路１０に出力する。
【０１０３】
次に、デコード回路９の動作について、図１７のフローチャートを参照して説明する。このデコード処理は、セレクタ５からデコード回路９に上位階層画像が入力されたときに開始される。
【０１０４】
ステップＳ９１において、着目画素決定回路７１は、上位階層画像の１個の画素を、着目画素に決定し、その位置情報をクラスタップ抽出回路７２および予測タップ抽出回路７４に出力する。クラスタップ抽出回路７２は、セレクタ５より入力された上位階層画像から、着目画素に対応するクラスタップのクラス分類用情報を抽出してクラス分類回路７３に出力する。予測タップ抽出回路７４は、セレクタ５より入力された上位階層画像から、着目画素に対応する予測タップの画素値を抽出してマッピング回路７５に出力する。
【０１０５】
ステップＳ９２において、クラス分類回路７３は、クラスタップ抽出回路７２から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路７５に出力する。
【０１０６】
ステップＳ９３において、マッピング回路７５は、クラス分類回路７３から入力されたクラスコードに対応する予測係数を、予測係数メモリ４から読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を下位階層画像の画素値（予測値）として下位階層画像メモリ７６に出力する。
【０１０７】
ステップＳ９４において、着目画素決定回路７１は、上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としていないと判定した場合、ステップＳ９１に戻り、それ以降の処理が繰り返される。その後、ステップＳ９４において、全ての画素を着目画素としたと判定された場合、ステップＳ９５に進む。ステップＳ９５において、下位階層画像メモリ７６は、記憶している下位階層画像の画素値を、後段の収束判定回路１０に出力する。
【０１０８】
図２に戻る。再び、ステップＳ３において、収束判定回路１０により、デコード回路９から入力された下位階層画像と原画像のS/Nとその増加量が演算されて、S/Nの増加量が収束しているか否かが判定され、S/Nの増加量が収束していると判定されるか、または、更新回数カウンタ１１からの制御信号が受信されるまで、ステップＳ２乃至Ｓ６の処理が繰り返される。
【０１０９】
その後、ステップＳ３において、S/Nの増加量が収束していると判定された場合、または、更新回数カウンタ１１からの制御信号が受信された場合、ステップＳ７に進む。ステップＳ７において、収束判定回路１０は、最適な上位階層画像および予測係数テーブルを、図示せぬ媒体を介してデコーダ８１（図１８）に出力する。
【０１１０】
以上のように、エンコーダ１は、生成する上位階層画像の画素データ（８ビット）のMSB側の４ビットを画素値とし、LSB側の４ビットをクラス分類用情報としているので、一方の値を最適化するときに他方の値が変化されることがなく、それぞれを独立して最適化することが可能である。
【０１１１】
図１８は、エンコーダ１で生成された上位階層画像から原画像を復元するデコーダの構成例を示している。このデコーダ８１において、エンコーダ１で生成された上位階層画像は、クラスタップ抽出回路８３および予測タップ抽出回路８５に供給され、予測係数テーブルは、マッピング回路８６に供給される。
【０１１２】
着目画素決定回路８２は、上位階層画像の画素を順次、着目画素に決定し、その位置情報をクラスタップ抽出回路８３および予測タップ抽出回路８５に出力する。クラスタップ抽出回路８３は、エンコーダ１で生成された上位階層画像から、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出してクラス分類回路８４に出力する。クラス分類回路８４は、クラスタップ抽出回路８３から入力される５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路８６に出力する。予測タップ抽出回路８５は、エンコーダ１で生成された上位階層画像から、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出してマッピング回路８６に出力する。
【０１１３】
マッピング回路８６は、クラス分類回路８４から入力されるクラスコードに対応する予測係数を、エンコーダ１で生成された予測係数テーブルから読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を原画像の画素の復元値として画像メモリ８７に出力する。
【０１１４】
画像メモリ８７は、マッピング回路８６から入力される原画像の画素の復元値を記憶し、記憶した復元値をフレーム単位で、例えばモニタ（図示せず）に出力する。
【０１１５】
次に、デコーダ８１の動作について、図１９のフローチャートを参照して説明する。このデコード処理は、エンコーダ１からの予測係数テーブルがマッピング回路８６に供給された後、順次入力される上位階層画像に対して実行される。
【０１１６】
ステップＳ１０１において、着目画素決定回路８２は、上位階層画像の１個の画素を、着目画素に決定し、その位置情報をクラスタップ抽出回路８３および予測タップ抽出回路８５に出力する。クラスタップ抽出回路８３は、エンコーダ１で生成された上位階層画像から、着目画素に対応するクラスタップのクラス分類用情報を抽出してクラス分類回路８４に出力する。予測タップ抽出回路８５は、エンコーダ１で生成された上位階層画像から、着目画素に対応する予測タップの画素値を抽出してマッピング回路８６に出力する。
【０１１７】
ステップＳ１０２において、クラス分類回路８４は、クラスタップ抽出回路８３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路８６に出力する。
【０１１８】
ステップＳ１０３において、マッピング回路８６は、クラス分類回路８４から入力されたクラスコードに対応する予測係数を、エンコーダ１で生成された予測係数テーブルから読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を原画像の画素の復元値として画像メモリ８７に出力する。
【０１１９】
ステップＳ１０４において、着目画素決定回路８２は、上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としていないと判定した場合、ステップＳ１０１に戻り、それ以降の処理が繰り返される。その後、ステップＳ１０４において、全ての画素を着目画素としたと判定された場合、ステップＳ１０５に進む。ステップＳ１０５において、画像メモリ８７に記憶されている復元された原画像が、図示せぬモニタに出力される。
【０１２０】
次に、従来の（非線形ではない）ADRC処理に対する、非線形なADRC処理の効果について、図２０を参照して説明する。従来のADRC処理では、例えば、画素値のような等間隔な値に対して処理を実行していた。したがって、クラスタップに含まれる画素のうちの１個の画素の画素値を若干変動させた場合、それに対応するクラスコードの変動幅は、例えば図２０の範囲Ｂのように狭い。これに対して、本発明の非線形なADRC処理では、異なる間隔を持つパラメータに対してADRC処理を実行している。したがって、クラスタップに含まれる画素のうちの１個の画素の画素値を若干変動させた場合、それに対応するクラスコードの変動幅は、図２０の範囲Ａのように、範囲Ｂに比較して広くなる。よって、非線形なADRC処理によれば、範囲Ｂにおいて最適であると思われていたクラスコードｂではなく、真に最適なクラスコードａを検索することが可能となる。
【０１２１】
なお、本実施の形態においては、非線形なADRC処理の再量子化コードＱのビット割当ｋを１ビットとしたが、ビット割当ｋは１ビットに限られるものではない。
【０１２２】
なお、本実施の形態においては、画素データを８ビットとして、そのMSB側の４ビットを画素値、LSB側の４ビットをクラス分類用情報としたが、これらのビット数は変更してもかまわない。
【０１２３】
また、本発明の主旨を逸脱しない範囲において、様々な変形や応用例が考えられる。したがって、本発明の主旨は本実施の形態に限定されるものではない。
【０１２４】
なお、上記各処理を行うコンピュータプログラムは、磁気ディスク、CD-ROM等の情報記録媒体よりなる提供媒体のほか、インターネット、デジタル衛星などのネットワーク提供媒体を介してユーザに提供することができる。
【０１２５】
【発明の効果】
以上のように、本発明の第１の画像変換装置および方法、並びに記録媒体のプログラムによれば、最適なクラスコードを探索することが可能となり、原画像を復元可能な上位階層画像を生成することが可能となる。
【０１２６】
また、本発明の第２の画像変換装置および方法、並びに記録媒体のプログラムによれば、上位階層画像から原画像を復元することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したエンコーダ１の構成例を示すブロック図である。
【図２】図１のエンコーダ１の動作を説明するフローチャートである。
【図３】図１の前処理回路２の動作を説明するフローチャートである。
【図４】図３のステップＳ１１の詳細を説明するフローチャートである。
【図５】画素の配置を説明するための図である。
【図６】画素データを説明するための図である。
【図７】図３のステップＳ１２の詳細を説明するフローチャートである。
【図８】図１の画素値更新回路６の構成例を示すブロック図である。
【図９】図８の最適画素値決定回路２２の構成例を示すブロック図である。
【図１０】図１の画素値更新回路６の動作を説明するフローチャートである。
【図１１】画素の配置を説明するための図である。
【図１２】図１の予測係数更新回路７の構成例を示すブロック図である。
【図１３】図１の予測係数更新回路７の動作を説明するフローチャートである。
【図１４】図１のクラスコード選択回路８の構成例を示すブロック図である。
【図１５】図１のクラスコード選択回路８の動作を説明するフローチャートである。
【図１６】図１のデコード回路９の構成例を示すブロック図である。
【図１７】図１のデコード回路９の動作を説明するフローチャートである。
【図１８】図１のエンコーダ１に対応するデコータ８１の構成例を示すブロック図である。
【図１９】図１８のデコーダ８１の動作を説明するフローチャートである。
【図２０】非線形なADRC処理の効果を説明するための図である。
【符号の説明】
１ エンコーダ， ２ 前処理回路， ３ 上位階層画像メモリ， ４ 予測係数メモリ， ５ セレクタ， ６ 画素値更新回路， ７ 予測係数更新回路， ８ クラスコード選択回路， ９ デコード回路， １０ 収束判定回路，１１ 更新回数カウンタ， ８１ デコーダ， ８２ 着目画素決定回路， ８３ クラスタップ抽出回路， ８４ クラス分類回路， ８５ 予測タップ抽出回路， ８６ マッピング回路， ８７ 画像メモリ
【発明の属する技術分野】
本発明は、画像変換装置および方法、並びに記録媒体に関し、特に、原画像とほぼ同一の画像を生成可能な縮小画像を生成する画像変換装置および方法、並びに記録媒体に関する。
【０００２】
【従来の技術】
原画像を構成する画素数よりも少ない画素数から構成される上位階層画像を生成し、この上位階層画像から、原画像とほぼ同一の下位階層画像を生成する（原画像を復元する）する技術が本出願人により提案されている。
【０００３】
この提案は、クラス分類適応処理を用いた統合圧縮と呼ばれており、この統合圧縮において、下位階層画像の画素値は、上位階層画像の注目画素を中心とする予測タップの画素値と、注目画素が分類されるクラスコードに対応する予測係数の線形１次結合を演算することにより求められる。なお、注目画素のクラスコードは、注目画素とその近傍の画素から構成されるクラスタップの画素値にADRC(Adaptive Dynamic Range Coding)処理が施されて決定される。
【０００４】
【発明が解決しようとする課題】
ところで、より原画像に近い下位階層画像を生成可能な上位階層画像を生成するためには、上位階層画像の画素値とクラスコードを、それぞれ変化させて最適な値を探索する必要がある。しかしながら、クラスコードがADRC処理によって決定されることに起因して、上位階層画像の画素値を大幅に変化させたとしても、それに伴うクラスコードの変化の幅は広くない。したがって、クラスコードの変化幅、すなわち探索範囲の外側に最適なクラスコードが存在している可能性がある課題があった。
【０００５】
本発明はこのような状況に鑑みてなされたものであり、クラスタップの画素値に非線形なADRC処理を施してクラスコードの探索範囲を広げることにより、最適なクラスコードを探索できるようにするものである。
【０００６】
【課題を解決するための手段】
本発明の第１の画像変換装置は、複数の画素からなる原画像を、前記原画像に復元するための、前記原画像より少ない画素からなり、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す上位階層画像に変換する画像変換装置において、前処理として、前記原画像を所定のサイズの画素ブロックに分割し、前記画素ブロックに属する複数の画素の平均または間引きにより、前記上位階層画像の１画素の画素値を決定して前記画素データの上位側ビット列とし、前記画素データの下位側ビット列を所定の値とすることによって初期の前記上位階層画像を生成して上位階層画像メモリに記憶させ、
前記初期の上位階層画像の画素を順次、着目画素とし、前記着目画素とその近傍の複数の画素から成るクラスタップを前記初期の上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC(Adaptive Dynamic Range Coding) 処理を適用してクラスコードを生成し、前記着目画素とその近傍の複数の画素から成る予測タップを前記初期の上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、未知である予測係数とからなる正規方程式を生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を生成し、生成した前記予測係数を前記クラスコードに対応付けて予測係数メモリに記憶させる前処理手段と、デコード処理として、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、前記非線形な ADRC 処理を適用してクラスコードを生成し、生成した前記クラスコードに対応する前記予測係数を前記予測係数メモリから取得し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値と、前記クラスコードに対応する前記予測係数との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算するデコード処理手段と、前記原画像と前記下位階層画像の S/N の変化を検出する検出手段と、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、注目画素とし、前記下位階層画像のうち、前記注目画素の画素値の変化が影響を及ぼす影響範囲の画素値を前記デコード処理により生成し、生成した前記影響範囲の画素値と前記原画像の対応する範囲の画素値との誤差が前記影響範囲単位で最小となるように、前記注目画素の画素値を決定し、決定した画素値を用いて、前記上位階層画像メモリに記憶されている前記注目画素の画素データの上位側ビット列を更新する領域画素値更新手段と、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC 処理を適用してクラスコードを生成し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、更新する予測係数とからなる正規方程式を再度生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を再度生成し、再度生成した前記予測係数を用いて前記予測係数メモリに記憶されている前記予測係数を更新する予測係数更新手段と、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素の画素データの下位側ビット列の前記クラス分類情報を変更しつつ前記デコード処理を複数回行い、各デコード処理の結果として得られる前記下位階層画像の画素値と、前記原画像の画素値との誤差が参照となったときの前記クラス分類情報を用いて、前記上位階層画像メモリに記憶されている前記上位階層画 像の着目画素の画素データの下位側ビット列を更新するクラス分類情報更新手段とを含み、前記非線形な ADRC 処理では、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される。
【０００７】
本発明の第１の画像変換方法は、複数の画素からなる原画像を、前記原画像に復元するための、前記原画像より少ない画素からなり、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す上位階層画像に変換する画像変換装置の画像変換方法において、前処理として、前記原画像を所定のサイズの画素ブロックに分割し、前記画素ブロックに属する複数の画素の平均または間引きにより、前記上位階層画像の１画素の画素値を決定して前記画素データの上位側ビット列とし、前記画素データの下位側ビット列を所定の値とすることによって初期の前記上位階層画像を生成して上位階層画像メモリに記憶させ、前記初期の上位階層画像の画素を順次、着目画素とし、前記着目画素とその近傍の複数の画素から成るクラスタップを前記初期の上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC(Adaptive Dynamic Range Coding) 処理を適用してクラスコードを生成し、前記着目画素とその近傍の複数の画素から成る予測タップを前記初期の上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、未知である予測係数とからなる正規方程式を生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を生成し、生成した前記予測係数を前記クラスコードに対応付けて予測係数メモリに記憶させる前処理ステップと、デコード処理として、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、前記非線形な ADRC 処理を適用してクラスコードを生成し、生成した前記クラスコードに対応する前記予測係数を前記予測係数メモリから取得し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値と、前記クラスコードに対応する前記予測係数との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算するデコード処理ステップと、前記原画像と前記下位階層画像の S/N の変化を検出する検出ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、注目画素とし、前記下位階層画像のうち、前記注目画素の画素値の変化が影響を及ぼす影響範囲の画素値を前記デコード処理により生成し、生成した前記影響範囲の画素値と前記原画像の対応する範囲の画素値との誤差が前記影響範囲単位で最小となるように、前記注目画素の画素値を決定し、決定した画素値を用いて、前記上位階層画像メモリに記憶されている前記注目画素の画素データの上位側ビット列を更新する領域画素値更新ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC 処理を適用してクラスコードを生成し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、更新する予測係数とからなる正規方程式を再度生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を再度生成し、再度生成した前記予測係数を用いて前記予測係数メモリに記憶されている前記予測係数を更新する予測係数更新ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素の画素データの下位側ビット列の前記クラス分類情報を変更しつつ前記デコード処理を複数回行い、各デコード処理の結果として得られる前記下位階層画像の画素値と、前記原画像の画素値との誤差が参照となったときの前記クラス分類情報を用いて、前記上位階層画像メモリに記憶されている前記上位階層画像の着目画素の画素データの下位側ビット列を更新す るクラス分類情報更新ステップとを含み、前記非線形な ADRC 処理では、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される。
【０００８】
本発明の第１の記録媒体は、複数の画素からなる原画像を、前記原画像に復元するための、前記原画像より少ない画素からなり、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す上位階層画像に変換する画像変換装置の制御用のプログラムであって、前処理として、前記原画像を所定のサイズの画素ブロックに分割し、前記画素ブロックに属する複数の画素の平均または間引きにより、前記上位階層画像の１画素の画素値を決定して前記画素データの上位側ビット列とし、前記画素データの下位側ビット列を所定の値とすることによって初期の前記上位階層画像を生成して上位階層画像メモリに記憶させ、前記初期の上位階層画像の画素を順次、着目画素とし、前記着目画素とその近傍の複数の画素から成るクラスタップを前記初期の上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC(Adaptive Dynamic Range Coding) 処理を適用してクラスコードを生成し、前記着目画素とその近傍の複数の画素から成る予測タップを前記初期の上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、未知である予測係数とからなる正規方程式を生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を生成し、生成した前記予測係数を前記クラスコードに対応付けて予測係数メモリに記憶させる前処理ステップと、デコード処理として、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、前記非線形な ADRC 処理を適用してクラスコードを生成し、生成した前記クラスコードに対応する前記予測係数を前記予測係数メモリから取得し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値と、前記クラスコードに対応する前記予測係数との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算するデコード処理ステップと、前記原画像と前記下位階層画像の S/N の変化を検出する検出ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、注目画素とし、前記下位階層画像のうち、前記注目画素の画素値の変化が影響を及ぼす影響範囲の画素値を前記デコード処理により生成し、生成した前記影響範囲の画素値と前記原画像の対応する範囲の画素値との誤差が前記影響範囲単位で最小となるように、前記注目画素の画素値を決定し、決定した画素値を用いて、前記上位階層画像メモリに記憶されている前記注目画素の画素データの上位側ビット列を更新する領域画素値更新ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC 処理を適用してクラスコードを生成し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、更新する予測係数とからなる正規方程式を再度生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を再度生成し、再度生成した前記予測係数を用いて前記予測係数メモリに記憶されている前記予測係数を更新する予測係数更新ステップと、前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素の画素データの下位側ビット列の前記クラス分類情報を変更しつつ前記デコード処理を複数回行い、各デコード処理の結果として得られる前記下位階層画像の画素値と、前記原画像の画素値との誤差が参照となったときの前記クラス分類情報を用いて、前記上位階層画像メモリに記憶されている前記上位階層画像の着目画素の画素データの下位側ビット列を更新 するクラス分類情報更新ステップとを含み、前記非線形な ADRC 処理では、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される処理を画像変換装置のコンピュータに実行させるプログラムが記録されている。
【０００９】
本発明の第２の画像変換装置は、原画像から変換された、前記原画像より少ない画素からなる上位階層画像であって、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す前記上位階層画像を、前記原画像に相当する下位階層画像に変換する画像変換装置において、前記上位階層画像の画素を順次、着目画素に指定する指定手段と、前記着目画素とその近傍の複数の画素から成るクラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報を読み出すクラスタップ抽出手段と、読み出された複数の前記クラス分類用情報に非線形なADRC(Adaptive Dynamic Range Coding)処理を適用してクラスコードを生成するクラスコード生成手段と、前記着目画素とその近傍の複数の画素から成る予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値を読み出す予測タップ抽出手段と、生成された前記クラスコードに対応する予測係数を予め用意されている予測係数メモリから取得し、取得した前記予測係数と、読み出された前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算する演算手段とを含み、クラスコード生成手段は、前記非線形な ADRC 処理として、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理を適用して前記クラスコードを生成する。
【００１０】
本発明の第２の画像変換方法は、原画像から変換された、前記原画像より少ない画素からなる上位階層画像であって、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す前記上位階層画像を、前記原画像に相当する下位階層画像に変換する画像変換装置の画像変換方法において、前記上位階層画像の画素を順次、着目画素に指定する指定ステップと、前記着目画素とその近傍の複数の画素から成るクラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報を読み出すクラスタップ抽出ステップと、読み出された複数の前記クラス分類用情報に非線形なADRC(Adaptive Dynamic Range Coding)処理を適用してクラスコードを生成するクラスコード生成ステップと、前記着目画素とその近傍の複数の画素から成る予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値を読み出す予測タップ抽出ステップと、生成された前記クラスコードに対応する予測係数を予め用意されている予測係数メモリから取得し、取得した前記予測係数と、読み出された前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算する演算ステップとを含み、クラスコード生成ステップは、前記非線形な ADRC 処理として、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理を適用して前記クラスコードを生成する。
【００１１】
本発明の第２の記録媒体は、原画像から変換された、前記原画像より少ない画素からなる上位階層画像であって、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す前記上位階層画像を、前記原画像に相当する下位階層画像に変換する画像変換装置の制御用のプログラムであって、前記上位階層画像の画素を順次、着目画素に指定する指定ステップと、前記着目画素とその近傍の複数の画素から成るクラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報を読み出すクラスタップ抽出ステップと、読み出された複数の前記クラス分類用情報に非線形なADRC(Adaptive Dynamic Range Coding)処理を適用してクラスコードを生成するクラスコード生成ステップと、前記着目画素とその近傍の複数の画素から成る予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値を読み出す予測タップ抽出ステップと、生成された前記クラスコードに対応する予測係数を予め用意されている予測係数メモリから取得し、取得した前記予測係数と、読み出された前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算する演算ステップとを含み、クラスコード生成ステップは、前記非線形な ADRC 処理として、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理を適用して前記クラスコードを生成する処理を画像変換装置のコンピュータに実行させるプログラムが記録されている。
【００１２】
本発明の第１の画像変換装置および方法、並びに記録媒体のプログラムにおいては、前処理として、初期の上位階層画像が生成されて上位階層画像メモリに記憶され、また、予測係数が生成され、生成された予測係数がクラスコードに対応付けて予測係数メモリに記憶される。そして、デコード処理として、上位階層画像から原画像と同じ画素数から成る下位階層画像が演算され、原画像と下位階層画像の S/N の変化に応じ、上位階層画像の画素データの上位側ビット列の画素値が更新される。また、上位階層画像の画素データの下位側ビット列のクラス分類情報が更新される。さらに、予測係数が更新される。なお、クラス分類情報に基づいて生成されるクラスコードの生成は、クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される非線形な ADRC 処理により実行される。
【００１３】
本発明の第２の画像変換装置および方法、並びに記録媒体のプログラムにおいては、上位階層画像の画素が順次、着目画素に指定され、着目画素とその近傍の複数の画素から成るクラスタップが上位階層画像から抽出され、クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報が読み出され、読み出された複数の前記クラス分類用情報に非線形な ADRC 処理を適用してクラスコードが生成される。
【００１４】
【発明の実施の形態】
本発明を適用したエンコーダの構成例について、図１を参照して説明する。なお、このエンコーダ１に入力される原画像は、１画素当たり８ビットの画素値を有し、エンコーダ１によって生成される上位階層画像も１画素当たり８ビットの情報量（画素データ）を有するものとする。
【００１５】
また、以下において、着目画素は、画素値の更新が行われずに位置を特定するために指定される画素とし、注目画素は、位置を特定するために指定され、かつ、画素値が更新される画素とする。
【００１６】
このエンコーダ１に入力される原画像は、前処理回路２、画素値更新回路６、予測係数更新回路７、クラスコード選択回路８、および収束判定回路１０に供給される。前処理回路２は、供給された原画像を用い、初期上位階層画像を生成して上位階層画像メモリ３に記憶させ、初期予測係数テーブルを生成して予測係数メモリ４に記憶させる。
【００１７】
上位階層画像メモリ３は、記憶している上位階層画像をセレクタ５に出力する。また、上位階層画像メモリ３は、画素値更新回路６から入力される画素値（４ビット）を用いて、それまで記憶していた上位階層画像のMSB(Most Significant Bit)側の４ビットを更新し、クラスコード選択回路８から入力されるクラス分類用情報（４ビット）を用いて、それまで記憶していた上位階層画像のLSB(Least Significant Bit)側の４ビットを更新する。
【００１８】
予測係数メモリ４は、予測係数をクラスコードに対応付けて記憶しており、記憶している予測係数を画素値更新回路６、クラスコード選択回路８、デコード回路９、および収束判定回路１０に供給する。また、予測係数メモリ４は、予測係数更新回路７から入力される予測係数を用いて、それまで記憶していた予測係数を更新する。
【００１９】
セレクタ５は、更新回数カウンタ１１から入力される制御信号に対応して、上位階層画像メモリ３から入力された上位階層画像を、デコード回路９および収束判定回路１０の他、画素値更新回路６、予測係数更新回路７、クラスコード選択回路８に、順次、出力する。
【００２０】
画素値更新回路６は、原画像および予測係数を用いて、セレクタ５から入力された上位階層画像の画素の画素値（画素データ（８ビット）のMSB側の４ビット）を更新し、上位階層画像に出力する。予測係数更新回路７は、セレクタ５から入力された上位階層画像、および原画像を用いて予測係数を生成し、予測係数メモリ４に出力する。
【００２１】
クラスコード選択回路８は、セレクタ５から入力された上位階層画像の所定の注目画素のクラス分類用情報（画素データ（８ビット）のLSB側の４ビット）を変化させることにより、注目画素の最適なクラスコードを検索し、最適なクラスコードに対応するクラス分類用情報（４ビット）を上位階層画像メモリ３に出力する。
【００２２】
デコード回路９は、セレクタ５から入力された上位階層画像と予測係数メモリ４に記憶されている予測係数を用いて下位階層画像を生成し、収束判定回路１０に出力する。
【００２３】
収束判定回路１０は、デコード回路９から入力された下位階層画像の原画像に対するS/Nを演算し、さらにその増加量を求めて、S/Nの増加が収束していると判定した場合、セレクタ５から入力された上位階層画像および予測係数メモリ４から入力された予測係数テーブルを後段に出力する。また、収束判定回路１０は、更新カウンタ１１から制御信号が入力された場合も、セレクタ５から入力された上位階層画像および予測係数メモリ４から入力された予測係数テーブルを後段に出力する。
【００２４】
更新回数カウンタ１１は、収束判定回路１０、画素値更新回路６、予測係数更新回路７、またはクラスコード選択回路８が、それぞれの処理を終了したことに対応して、セレクタ５に制御信号を出力するとともに、その制御信号を出力した回数をカウントし、カウントした値が所定の数に達したとき、収束判定回路１０に制御信号を出力する。
【００２５】
次に、エンコーダ１の動作について、図２のフローチャートを参照して説明する。このエンコード処理は、原画像がエンコーダ１に入力されたときに開始される。ステップＳ１において、前処理回路２は、入力された原画像を用いて前処理を実行する。
【００２６】
この前処理は、図３に示すように、ステップＳ１１，Ｓ１２から成る。ステップＳ１１の初期上位階層画像生成処理について、図４のフローチャートを参照して説明する。ステップＳ２１において、前処理回路２は、入力された原画像を所定のサイズ（例えば、図５に示すように３×３画素）のブロックに分割する。
【００２７】
ステップＳ２２において、前処理回路２は、ステップＳ２１で分割したブロックに含まれる複数（いまの場合、９個）の画素の画素値を平均し、その平均値を初期上位階層画像の１個の画素の画素値として、図６に示すように、上位階層画像データ（８ビット）のMSB側の４ビットに記録する。
【００２８】
ただし、原画像の平均値は８ビット、すなわち２５６階調であるので、これを４ビット（１６階調）で表現するために、単に、平均値を示す８ビットのMSB側の４ビットを用いるのではなく、平均値を１６で除算し、所定のオフセット値（例えば、７または８）を加算した値を４ビット化する。
【００２９】
また、前処理回路２は、上位階層画像の画素データ（８ビット）のLSB側の４ビットにクラス分類用情報として、任意の値（例えば、乱数）を記録する。
【００３０】
なお、初期上位階層画像の画素値を決定する方法は、上述したような平均化による方法ではなく、間引きやガウシアンフィルタを用いた方法でもかまわない。
【００３１】
図３に戻る。このようなステップＳ１１の処理の後、ステップＳ１２で初期予測係数生成処理が実行される。この処理について、図７のフローチャートを参照して説明する。ステップＳ３１において、前処理回路２は、図３のステップＳ１１で生成された初期上位階層画像の１個の画素を着目画素に決定する。
【００３２】
ステップＳ３２において、前処理回路２は、着目画素に対応するクラスタップ（例えば、着目画素とその上下左右に位置する合計５個の画素）のクラス分類用情報（各４ビット）を抽出する。
【００３３】
ステップＳ３３において、前処理回路２は、ステップＳ３２で抽出した５個のクラス分類用情報（各４ビット）に、非線形な１ビットADRC処理を施して、それぞれを１ビットに変換し、それらを例えば、画素の位置に対応する所定の順序で並べることにより、５ビットのクラスコードを取得する。
【００３４】
ここで、非線形なADRC処理について説明する。非線形なADRC処理においては、抽出された５画素分のクラス分類用情報（各４ビット）に対して非線形なパラメータが割り当てられる（以下において、クラス分類用情報Ｘに対して非線形なパラメータＹが割り当てられていることを（Ｘ；Ｙ）と記述する）。
【００３５】
すなわち、例えば、（0000；−６０），（0001；−２４），（0010；−１５，（0011；−８），（0100；−４），（0101；−２），（0110；−１），（0111；０），（1000；１），（1001；２），（1010；４），（1011；８），（1100；１５），（1101；２４），（1110；６０），（1111；８０）のように、等間隔なクラス分類用情報に対して、異なる間隔のパラメータが割り当てられる。
【００３６】
５個のクラス分類用情報に対して割り当てられた５個のパラメータのダイナミックレンジをＤＲ、パラメータの値をＬ、再量子化コードをＱ、再量子化コードＱのビット割当をｋ（いまの場合、ｋ＝１）とするとき、次式が演算される。
Ｑ＝｛（Ｌ−Min）×２k／ＤＲ｝
ＤＲ＝Max−Min＋１
【００３７】
なお、ここで｛｝は切り捨て処理を意味している。また、MaxとMinは、５個のパラメータの最大値と最小値をそれぞれ表している。この非線形なADRC処理により、５個のパラメータＬ１乃至Ｌ５が、それぞれ１ビット（ｋ＝１）の再量子化コードＱ１乃至Ｑ５に変換される。この再量子化コードＱ１乃至Ｑ５を所定の順序で配置することにより、５ビットのクラスコードが生成される。以下、このような処理を非線形１ビットADRC処理と記述する。
【００３８】
図７の説明に戻る。ステップＳ３４において、前処理回路２は、着目画素を中心とする所定のサイズ（例えば、５×５画素）の予測タップの画素値を抽出する。ステップＳ３５において、前処理回路２は、既知である原画像および予測タップの画素値、並びに未知である予測係数から成る正規方程式を生成する。
【００３９】
ステップＳ３６において、前処理回路３６は、初期上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としたと判定するまで、ステップＳ３１乃至Ｓ３６の処理を繰り返す。ステップＳ３６において、全ての画素を着目画素としたと判定された場合、ステップＳ３７に進む。
【００４０】
ステップＳ３７において、前処理回路３７は、ステップＳ３５で生成された正規方程式を、５ビットのクラスコード毎に生成し、その方程式に最小自乗法を適用して３２種類の予測係数を取得する。
【００４１】
ステップＳ３８において、前処理回路２は、５ビットのクラスコードに対応する３２種類の予測係数を予測係数メモリ４に出力する。また、前処理回路２は、MSB側の４ビットが画素値であり、LSB側の４ビットがクラス分類用情報である画素データから成る初期上位階層画像を上位階層画像メモリ３に出力する。
【００４２】
なお、上述した処理以外に初期予測係数を生成する方法として、５ビットで表されるクラスコードに乱数を対応付けてもかまわない。
【００４３】
図２に戻る。以上のようにして、ステップＳ１の前処理が行われた後、ステップＳ２において、デコード処理が行われる。すなわち、上位階層画像メモリ３からセレクタ５に入力された上位階層画像は、更新回数カウンタ１１からの制御信号に対応して、デコード回路９に供給される。デコード回路９は、セレクタ５から入力された上位階層画像（いまの場合、初期上位階層画像）と、予測係数メモリ４から供給される予測係数テーブル（いまの場合、初期予測係数テーブル）を用いて下位階層画像を生成し、収束判定回路１０に出力する。なお、下位階層画像の画素としては、図５に示すように、上位階層画像の１個の着目画素に対して、対応する位置の下位階層画像の画素ｉを中心とする３×３画素（画素ａ乃至ｉ）が生成される。なお、デコード回路９の構成と動作については、図１６および図１７を参照して後述する。
【００４４】
ステップＳ３において、収束判定回路１０は、デコード回路９から入力された下位階層画像の原画像に対するS/Nを演算し、さらに、その増加量を求めて、S/Nの増加量が収束しているか否かを判定する。S/Nの増加量が収束していると判定された場合、または、更新回数カウンタ１１からの制御信号が受信された場合、ステップＳ７に進む。また、S/Nの増加量が収束していないと判定され、かつ、更新回数カウンタ１１からの制御信号が受信されていない場合、ステップＳ４に進む。
【００４５】
いまの場合、１回目にデコードされた下位階層画像に対する収束判定処理であるので、S/Nの増加量は演算されない。また、更新回数カウンタ１１からの制御信号も受信されていないので、ステップＳ４に進む。
【００４６】
収束判定回路１０の判定処理が終了したことに対応して、更新回数カウンタ１１は、セレクタ５に制御信号を出力する。
【００４７】
ステップＳ４において、上位階層画像メモリ３からセレクタ５に入力された上位階層画像は、更新回数カウンタ１１からの制御信号に対応して、画素値更新回路６に供給される。画素値更新回路６は、入力された上位階層画像の画素値（画素データのMSB側の４ビット）を更新する。
【００４８】
この画素値更新処理について説明する前に、画素値更新回路６の構成例について、図８および図９を参照して説明する。セレクタ５から入力された上位階層画像は、画素値更新回路６において、上位階層画像メモリ２１に記憶される。上位階層画像メモリ２１は、記憶している上位階層画像を最適画素値決定回路２２に供給する。また、上位階層画像メモリ２１は、最適画素値決定回路２２からの最適化された画素値（４ビット）を用いて、それまで記憶していた上位階層画像の画素値（画素データのMSB側の４ビット）を更新する。全ての画素の画素値が最適化された上位階層画像は、スイッチ２４を介して上位階層画像メモリ３に出力される。
【００４９】
最適画素値決定回路２２には、原画像、および予測係数メモリ４から予測係数テーブルも供給される。最適画素値決定回路２２は、注目画素決定回路２３から指定された注目画素の画素値を最適化して上位階層画像メモリ２１に出力する。注目画素決定回路２３は、上位階層画像の画素を、順次、注目画素に決定し、その位置情報を最適画素値決定回路２２に出力する。また、注目画素決定回路２３は、上位階層画像の全ての画素を注目画素に決定した後、スイッチ２４をオンとする制御信号を出力する。
【００５０】
図９は、最適画素値決定回路２２の詳細な構成例を示している。最適画素値決定回路２２においては、注目画素以外の画素の画素値が固定された状態で、注目画素の画素値が最適化される。
【００５１】
着目画素決定回路３１は、注目画素決定回路２３で決定された注目画素の画素値が変化されたことにより、デコードの際に影響を受ける範囲（注目画素が含まれる予測タップの中心の画素が含まれる範囲、以下、影響範囲と記述する）を設定し、その影響範囲内に存在する上位階層画像の画素を順次、着目画素に決定して、その位置情報をクラスタップ抽出回路３２、および予測タップ抽出回路３４に出力する。また、着目画素決定回路３１は、影響範囲内の全ての画素を着目画素に決定した後、スイッチ３７をオンとする制御信号を出力する。
【００５２】
クラスタップ抽出回路３２は、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出してクラス分類回路３３に出力する。
【００５３】
クラス分類回路３３は、クラスタップ抽出回路３２から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、誤差関数生成回路３５に出力する。予測タップ抽出回路３４は、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出して誤差関数生成回路３５に出力する。
【００５４】
誤差関数生成回路３５は、予測タップの画素値と、クラスコードに対応する予測係数を用いて着目画素に対応する誤差関数を生成し、影響誤差関数レジスタ３６に出力する。影響誤差関数レジスタ３６は、全ての着目画素に対応する誤差関数を足し合わせて影響誤差関数を生成し、スイッチ３７を介して注目画素値演算回路３８に出力する。
【００５５】
注目画素値演算回路３８は、スイッチ３７を介して入力された影響誤差関数を解くことにより、注目画素の画素値を演算する。なお、誤差関数および影響誤差関数の詳細については後述する。
【００５６】
次に、画素値更新回路６の動作について、図１０のフローチャートを参照して説明する。この画素値更新処理は、セレクタ５から入力された上位階層画像が、画素値更新回路６の上位階層画像メモリ２１に記憶されたときに開始される。
【００５７】
ステップＳ５１において、注目画素決定回路２３は、図１１(A)に示すように、上位階層画像の注目画素を決定し、その位置情報を最適画素値決定回路２２に出力する。最適画素値決定回路２２の着目画素決定回路３１は、ステップＳ５２において、注目画素の画素値が変化された際に影響を受ける範囲（影響範囲）を決定する。例えば、予測タップのサイズが５×５画素である場合、図１１(B)に示したような注目画素を中心とする５×５画素を含む範囲（この上位階層画像から生成される下位階層画像においては、図１１(C)に示すように１５×１５画素）が影響範囲とされる。
【００５８】
ステップＳ５３において、着目画素決定回路３１は、影響範囲に含まれる画素のうちの１個の画素を着目画素に決定し、その位置情報をクラスタップ抽出回路３２、および予測タップ抽出回路３４に出力する。クラスタップ抽出回路３２は、着目画素に対応するクラスタップを構成する画素のクラス分類用情報を抽出してクラス分類回路３３に出力する。予測タップ抽出回路３３は、着目画素に対応する予測タップを構成する画素の画素値を抽出して誤差関数生成回路３４に出力する。
【００５９】
ステップＳ５４において、クラス分類回路３３は、クラスタップ抽出回路３２から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、誤差関数生成回路３５に出力する。予測タップ抽出回路３４は、着目画素に対応する予測タップの画素値を抽出して誤差関数生成回路３５に出力する。
【００６０】
ステップＳ５５において、誤差関数生成回路３５は、予測タップの画素値と、クラスコードに対応する予測係数を用いて着目画素に対応する誤差関数を生成し、影響誤差関数レジスタ３６に出力する。
【００６１】
ここで、誤差関数について説明する。上位階層画像の１個の着目画素に対応する、下位階層画像の３×３画素の９個の画素値（予測値）ｙi’（ｉ＝１乃至９）は、次式（１）に示すように、上位階層画像の画素値ｘと予測係数ｗの線形１次結合で表すことができる。
ｙi’＝ｗi1ｘ1＋ｗi2ｘ2＋・・・＋ｗikｘk＋・・・＋ｗi25ｘ25
・・・（１）
【００６２】
ただし、ｗi1乃至ｗi25は、着目画素のクラスコードに対応する予測係数であり、ｘ1乃至ｘ25は、着目画素を中心とする予測タップに含まれる画素の画素値である。特に、画素値ｗik、予測係数ｘkは、注目画素の画素値と、それに対応する予測係数である。
【００６３】
下位階層画像の画素値（予測値）ｙi’に対応する原画像の画素値（真値）をｙiとすれば、誤差関数Ｅは、予測値の真値に対する誤差ｅiの２乗の総和として、次式（２）のように表すことができる。
ただし、式（２）の右辺左端のΣは、ｉ＝１乃至９の総和を示しており、括弧内のΣは、ｊ＝１乃至２５（ｊ＝ｋを除く）の総和を示している。
【００６５】
ところで、式（２）において、注目画素の画素値ｘkは最適化される値、すなわち変数であり、真値ｙi、予測係数ｗij，ｗik、および画素値ｘjは既知の値である。したがって、式（２）は、次式（３）に示すように、注目画素値ｘkの２次式として表すことが可能となる。
誤差関数Ｅ＝ａ・ｘk 2＋ｂ・ｘk＋ｃ ・・・（３）
【００６６】
ただし、ａ，ｂ，ｃは、それぞれ、次式の通りである。
ａ＝ｗk 2
ｂ＝−２ｗk（ｙi−Σｗijｘj）
ｃ＝（ｙi−Σｗijｘj）2
【００６７】
図１０に戻る。ステップＳ５６において、着目画素決定回路３１は、影響範囲内の全ての画素を着目画素に決定したか否かを判定し、影響範囲内の全ての画素を着目画素に決定していないと判定した場合、ステップＳ５３に戻り、それ以降の処理が繰り返される。
【００６８】
その後、ステップＳ５６において、影響範囲内の全ての画素を着目画素に決定したと判定された場合、ステップＳ５７に進む。ステップＳ５７において、着目画素決定回路３１は、スイッチ３７をオンとする制御信号を出力する。影響誤差関数レジスタ３６は、影響範囲内の全ての着目画素に対応する誤差関数Ｅ（式（３））を足し合わせて、影響誤差関数Ｅcheck＝ΣＥを生成し、スイッチ３７を介して注目画素値演算回路３８に出力する。なお、注目画素の画素値ｘkの２次式である誤差関数Ｅの和であるので、次式（４）に示すように、影響誤差関数Ｅcheckも注目画素の画素値ｘkの２次関数となる。
影響誤差関数Ｅcheck＝ａ’・ｘk 2＋ｂ’・ｘk＋ｃ’ ・・・（４）
【００６９】
ステップＳ５８において、注目画素値演算回路３８は、２次関数である影響誤差関数Ｅcheckを最小とする画素値ｘk＝−ｂ’／２ａ’を、注目画素の最適画素値として演算し、上位階層画像メモリ２１に出力する。上位階層画像メモリ２１は、入力された最適画素値を用い、それまで記憶していた注目画素の画素値を更新する。
【００７０】
ステップＳ５９において、注目画素決定回路２３は、上位階層画像の全ての画素を注目画素に決定したか否かを判定し、全ての画素を注目画素に決定していないと判定した場合、ステップＳ５１に戻り、それ以降の処理が繰り返される。
【００７１】
その後、ステップＳ５９において、上位階層画像の全ての画素を注目画素に決定したと判定した場合、注目画素決定回路２３は、スイッチ２４をオンとする制御信号を出力する。この制御信号に対応してスイッチ２４がオンとされ、上位階層画像メモリ２１に記憶されている、画素値が最適化された上位階層画像が、後段の上位階層画像メモリ３に出力される。画素値更新回路６の処理が終了したことに対応して、更新回数カウンタ１１はセレクタ５に制御信号を出力する。
【００７２】
図２に戻る。以上のようにして、ステップＳ４で画素値更新処理が行われた後、ステップＳ５において、上位階層画像メモリ３からセレクタ５に入力された上位階層画像は、更新回数カウンタ１１からの制御信号に対応して、予測係数更新回路７に供給される。予測係数更新回路７は、入力された上位階層画像および原画像を用い、予測係数メモリ４に記憶させる予測係数テーブルを更新する。
【００７３】
この予測係数更新処理について説明する前に、予測係数更新回路７の詳細な構成例について、図１２を参照して説明する。セレクタ５から入力された上位階層画像は、予測係数更新回路７において、予測タップ抽出回路４２およびクラスタップ抽出回路４３に供給される。着目画素決定回路４１は、上位階層画像の画素を、順次、着目画素に決定し、その位置情報を予測タップ抽出回路４２およびクラスタップ抽出回路４３に出力する。
【００７４】
予測タップ抽出回路４２は、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出して正規方程式生成回路４６に出力する。クラスタップ抽出回路４３は、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出してクラス分類回路４４に出力する。クラス分類回路４４は、クラスタップ抽出回路４３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、正規方程式生成回路４６に出力する。
【００７５】
教師データ抽出回路４５は、原画像から教師データ（生成される下位階層画像の画素値に対応する真値）を抽出して正規方程式生成回路４６に出力する。正規方程式生成回路４６は、着目画素のクラスコード毎に、既知である教師データおよび予測タップの画素値、並びに、未知である予測係数から成る正規方程式を生成して、予測係数演算回路４７に出力する。
【００７６】
予測係数演算回路４７は、入力された正規方程式に最小自乗法を適用して５ビットのクラスコードに対応する３２種類の予測係数（予測係数テーブル）を演算し、予測係数メモリ４に出力する。
【００７７】
次に、予測係数更新回路７の動作について、図１３のフローチャートを参照して説明する。この予測係数更新処理は、セレクタ５から予測係数更新回路７に、上位階層画像が入力されたときに開始される。
【００７８】
ステップＳ６１において、着目画素決定回路４１は、上位階層画像の１個の画素を着目画素に決定し、その位置情報を予測タップ抽出回路４２およびクラスタップ抽出回路４３に出力する。予測タップ抽出回路４２は、着目画素に対応する予測タップの画素値を抽出して正規方程式生成回路４６に出力する。クラスタップ抽出回路４３は、着目画素に対応するクラスタップのクラス分類用情報を抽出してクラス分類回路４４に出力する。
【００７９】
ステップＳ６２において、クラス分類回路４４は、クラスタップ抽出回路４３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、正規方程式生成回路４６に出力する。
【００８０】
ステップＳ６３において、教師データ抽出回路４５は、教師データとしての原画像の画素値を抽出して正規方程式生成回路４６に出力する。正規方程式生成回路４６は、着目画素のクラスコード毎に、既知である教師データおよび予測タップの画素値、並びに未定である予測係数を用いて正規方程式を生成して、予測係数演算回路４７に出力する。
【００８１】
ステップＳ６４において、着目画素決定回路４１は、上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としていないと判定した場合、ステップＳ６１に戻り、それ以降の処理が繰り返される。その後、ステップＳ６４において、全ての画素を着目画素としたと判定された場合、ステップＳ６５に進む。
【００８２】
ステップＳ６５において、予測係数演算回路４７は、ステップＳ６３で正規方程式生成回路４６が生成した正規方程式に最小自乗法を適用して５ビットのクラスコードに対応する３２種類の予測係数を演算する。ステップＳ６６において、予測係数演算回路４７は、得られた予測係数（予測係数テーブル）を予測係数メモリ４に出力する。予測係数メモリ４は、入力された予測係数テーブルを用いて、それまで記憶していた予測係数テーブルを更新する。予測係数更新回路６の処理が終了したことに対応して、更新回数カウンタ１１はセレクタ５に制御信号を出力する。
【００８３】
図２に戻る。以上のようにして、ステップＳ５で予測係数更新処理が実行された後、ステップＳ６において、上位階層画像メモリ３からセレクタ５に入力された上位階層画像は、更新回数カウンタ１１からの制御信号に対応して、クラスコード選択回路８に供給される。クラスコード選択回路８は、入力された上位階層画像の各画素に対して、予測係数メモリ４に記憶されている３２種類の予測係数のうちの最適なものを選択する。
【００８４】
このクラスコード選択処理について説明する前に、クラスコード選択回路８の詳細な構成例について、図１４を参照して説明する。着目画素決定回路５１は、上位階層画像の画素を、順次、着目画素に決定し、その位置情報を予測タップ抽出回路５２およびクラスタップ抽出回路５３に出力する。予測タップ抽出回路５２は、セレクタ５より入力された上位階層画像から、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出してマッピング回路５５に出力する。
【００８５】
クラスタップ抽出回路５３は、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出し、得られた５画素分のクラス分類用情報のうちの着目画素のクラス分類用情報をクラス分類用カウンタ６０から供給されるカウンタの値に置換して、クラス分類回路５４に出力する。クラス分類回路５４は、クラスタップ抽出回路５３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路５５に出力する。
【００８６】
マッピング回路５５は、クラス分類回路５４から入力されるクラスコードに対応する予測係数を、予測係数メモリ４から読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を下位階層画像の画素値（予測値）として誤差演算回路５６に出力する。
【００８７】
誤差演算回路５６は、マッピング回路５５から入力された予測値と、それに対応する原画像の画素値（真値）の誤差(S/N)を演算し、比較器５７、およびスイッチ５８に出力する。比較器５７は、誤差演算回路５６から入力される誤差と、最小誤差レジスタ５９に記憶されている誤差を比較して、誤差演算回路５６から入力される誤差の方が小さい（S/Nが大きい）場合、スイッチ５８，６１をオンとする制御信号を出力する。また、比較器５７は、比較の結果に拘わらず、誤差を比較した後、クラス分類用情報カウンタ６０をインクリメントさせる信号を出力する。最小誤差レジスタ５９は、スイッチ５７を介して入力される誤差を用いて、それまで記憶していた誤差を更新する。
【００８８】
クラス分類用情報カウンタ６０は、比較器５７から入力される制御信号に対応して４ビットのカウンタの値を１ずつインクリメントし、クラスタップ抽出回路５３およびスイッチ６１に出力する。また、クラス分類用情報カウンタ６０は、カウンタの値が最大値1111になったとき、スイッチ６３をオンとする制御信号を出力するとともに、カウンタの値を初期値0000にリセットする。
【００８９】
最適クラス分類用情報レジスタ６２は、スイッチ６１を介して入力されるクラス分類用情報を用いて、それまで記憶していたクラス分類用情報を更新する。したがって、最適クラス分類用情報レジスタ６２には、誤差を最小とする予測係数に対応するクラスコードが生成されるクラス分類用情報（最適クラス分類用情報）が保持される。また、最適クラス分類用情報レジスタ６２は、保持している最適クラス分類用情報を、スイッチ６３を介して、後段の上位階層画像メモリ３に出力する。
【００９０】
次に、クラスコード選択回路８の動作について、図１５のフローチャートを参照して説明する。このクラスコード選択処理は、セレクタ５からクラスコード選択回路８に上位階層画像が入力されたときに開始される。
【００９１】
ステップＳ７１において、着目画素決定回路５１は、上位階層画像の１個の画素を着目画素に決定し、その位置情報を予測タップ抽出回路５２およびクラスタップ抽出回路５３に出力する。ステップＳ７２において、予測タップ抽出回路５２は、セレクタ５より入力された上位階層画像から、着目画素に対応する予測タップの画素値を抽出してマッピング回路５５に出力する。
【００９２】
ステップＳ７３において、クラス分類用情報カウンタ６０は、カウンタの初期値0000を、クラスタップ抽出回路５３に出力する。ステップＳ７４において、クラスタップ抽出回路５３は、着目画素に対応するクラスタップのクラス分類用情報を抽出し、得られた５画素分のクラス分類用情報のうちの着目画素のクラス分類用情報をクラス分類用カウンタ６０から供給されたカウンタの値に置換して、クラス分類回路５４に出力する。ステップＳ７５において、クラス分類回路５４は、クラスタップ抽出回路５３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路５５に出力する。
【００９３】
ステップＳ７６において、マッピング回路５５は、クラス分類回路５４から入力されたクラスコードに対応する予測係数を、予測係数メモリ４から読み出して、得られた予測係数と予測タップの各画素の画素値との線形１次結合を演算し、演算結果を下位階層画像の画素値（予測値）として誤差演算回路５６に出力する。
【００９４】
ステップＳ７７において、誤差演算回路５６は、マッピング回路５３から入力された予測値と、それに対応する原画像の画素値（真値）との誤差(S/N)を演算して、比較器５７およびスイッチ５８に出力する。比較器５７は、誤差演算回路５６から入力された誤差と最小誤差レジスタ５９に記憶されている誤差とを比較して、誤差演算回路５６から入力された誤差の方が小さい（S/Nが大きい）場合、スイッチ５８，６１をオンとする制御信号を出力する。この制御信号に対応して、スイッチ６１がオンとされ、クラス分類用情報カウンタ６０のカウンタの値が、スイッチ６１を介して最適クラス分類用情報レジスタ６２に転送されて記憶される。また、スイッチ５８がオンとされ、誤差演算回路５４のそのときの出力が最小誤差レジスタ５９に転送されて記憶される。また、比較器５７は、クラス分類用情報カウンタ６０にインクリメント信号を出力する。
【００９５】
このインクリメント信号に対応して、クラス分類用情報カウンタ６０は、ステップＳ７８において、カウンタの値が最大値1111よりも小さいか否かを判定し、カウンタの値が最大値1111よりも小さいと判定した場合、ステップＳ７９において、カウンタの値を１だけインクリメントし、クラスタップ抽出回路５３およびスイッチ６１に出力する。
【００９６】
その後、ステップＳ７８において、カウンタの値が最大値1111よりも小さくないと判定されるまで、ステップＳ７４乃至Ｓ７９の処理が繰り返され、カウンタの値が最大値1111よりも小さくない（カウンタの値が最大値1111である）と判定された場合、ステップＳ８０に進む。
【００９７】
ステップＳ８０において、クラス分類用情報カウンタ６０は、スイッチ６３をオンとする制御信号を出力するとともに、カウンタの値を初期値0000にリセットする。この制御信号に対応してスイッチ６３がオンとされ、最適クラス分類用情報レジスタ６２に保持されている、着目画素の最適なクラス分類用情報が、後段の上位階層画像メモリ３に出力される。上位階層画像メモリ３は、入力された最適なクラス分類用情報を用いて、対応する画素の画素データのLSB側の４ビットを書き換える。
【００９８】
ステップＳ８１において、着目画素決定回路５１は、上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としていないと判定した場合、ステップＳ７１に戻り、それ以降の処理が繰り返される。その後、ステップＳ８１において、全ての画素を着目画素としたと判定された場合、図２のステップＳ２に戻る。
【００９９】
図２のステップＳ２のデコード処理について説明する前に、デコード回路９の詳細な構成例について、図１６を参照して説明する。着目画素決定回路７１は、上位階層画像の画素を順次、着目画素に決定し、その位置情報をクラスタップ抽出回路７２および予測タップ抽出回路７４に出力する。
【０１００】
クラスタップ抽出回路７２は、セレクタ５より入力された上位階層画像から、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出してクラス分類回路７３に出力する。クラス分類回路７３は、クラスタップ抽出回路７２から入力される５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路７５に出力する。予測タップ抽出回路７４は、セレクタ５より入力された上位階層画像から、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出してマッピング回路７５に出力する。
【０１０１】
マッピング回路７５は、クラス分類回路７３から入力されるクラスコードに対応する予測係数を、予測係数メモリ４から読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を下位階層画像の画素値（予測値）として下位階層画像メモリ７６に出力する。
【０１０２】
下位階層画像メモリ７６は、マッピング回路７５から入力される下位階層画像の画素値を記憶し、記憶した画素値をフレーム単位で後段の収束判定回路１０に出力する。
【０１０３】
次に、デコード回路９の動作について、図１７のフローチャートを参照して説明する。このデコード処理は、セレクタ５からデコード回路９に上位階層画像が入力されたときに開始される。
【０１０４】
ステップＳ９１において、着目画素決定回路７１は、上位階層画像の１個の画素を、着目画素に決定し、その位置情報をクラスタップ抽出回路７２および予測タップ抽出回路７４に出力する。クラスタップ抽出回路７２は、セレクタ５より入力された上位階層画像から、着目画素に対応するクラスタップのクラス分類用情報を抽出してクラス分類回路７３に出力する。予測タップ抽出回路７４は、セレクタ５より入力された上位階層画像から、着目画素に対応する予測タップの画素値を抽出してマッピング回路７５に出力する。
【０１０５】
ステップＳ９２において、クラス分類回路７３は、クラスタップ抽出回路７２から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路７５に出力する。
【０１０６】
ステップＳ９３において、マッピング回路７５は、クラス分類回路７３から入力されたクラスコードに対応する予測係数を、予測係数メモリ４から読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を下位階層画像の画素値（予測値）として下位階層画像メモリ７６に出力する。
【０１０７】
ステップＳ９４において、着目画素決定回路７１は、上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としていないと判定した場合、ステップＳ９１に戻り、それ以降の処理が繰り返される。その後、ステップＳ９４において、全ての画素を着目画素としたと判定された場合、ステップＳ９５に進む。ステップＳ９５において、下位階層画像メモリ７６は、記憶している下位階層画像の画素値を、後段の収束判定回路１０に出力する。
【０１０８】
図２に戻る。再び、ステップＳ３において、収束判定回路１０により、デコード回路９から入力された下位階層画像と原画像のS/Nとその増加量が演算されて、S/Nの増加量が収束しているか否かが判定され、S/Nの増加量が収束していると判定されるか、または、更新回数カウンタ１１からの制御信号が受信されるまで、ステップＳ２乃至Ｓ６の処理が繰り返される。
【０１０９】
その後、ステップＳ３において、S/Nの増加量が収束していると判定された場合、または、更新回数カウンタ１１からの制御信号が受信された場合、ステップＳ７に進む。ステップＳ７において、収束判定回路１０は、最適な上位階層画像および予測係数テーブルを、図示せぬ媒体を介してデコーダ８１（図１８）に出力する。
【０１１０】
以上のように、エンコーダ１は、生成する上位階層画像の画素データ（８ビット）のMSB側の４ビットを画素値とし、LSB側の４ビットをクラス分類用情報としているので、一方の値を最適化するときに他方の値が変化されることがなく、それぞれを独立して最適化することが可能である。
【０１１１】
図１８は、エンコーダ１で生成された上位階層画像から原画像を復元するデコーダの構成例を示している。このデコーダ８１において、エンコーダ１で生成された上位階層画像は、クラスタップ抽出回路８３および予測タップ抽出回路８５に供給され、予測係数テーブルは、マッピング回路８６に供給される。
【０１１２】
着目画素決定回路８２は、上位階層画像の画素を順次、着目画素に決定し、その位置情報をクラスタップ抽出回路８３および予測タップ抽出回路８５に出力する。クラスタップ抽出回路８３は、エンコーダ１で生成された上位階層画像から、着目画素に対応するクラスタップ（着目画素とその上下左右に位置する画素）のクラス分類用情報（画素データのLSB側の４ビット）を抽出してクラス分類回路８４に出力する。クラス分類回路８４は、クラスタップ抽出回路８３から入力される５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路８６に出力する。予測タップ抽出回路８５は、エンコーダ１で生成された上位階層画像から、着目画素に対応する予測タップ（着目画素を中心とする５×５画素）の画素値（画素データのMSB側の４ビット）を抽出してマッピング回路８６に出力する。
【０１１３】
マッピング回路８６は、クラス分類回路８４から入力されるクラスコードに対応する予測係数を、エンコーダ１で生成された予測係数テーブルから読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を原画像の画素の復元値として画像メモリ８７に出力する。
【０１１４】
画像メモリ８７は、マッピング回路８６から入力される原画像の画素の復元値を記憶し、記憶した復元値をフレーム単位で、例えばモニタ（図示せず）に出力する。
【０１１５】
次に、デコーダ８１の動作について、図１９のフローチャートを参照して説明する。このデコード処理は、エンコーダ１からの予測係数テーブルがマッピング回路８６に供給された後、順次入力される上位階層画像に対して実行される。
【０１１６】
ステップＳ１０１において、着目画素決定回路８２は、上位階層画像の１個の画素を、着目画素に決定し、その位置情報をクラスタップ抽出回路８３および予測タップ抽出回路８５に出力する。クラスタップ抽出回路８３は、エンコーダ１で生成された上位階層画像から、着目画素に対応するクラスタップのクラス分類用情報を抽出してクラス分類回路８４に出力する。予測タップ抽出回路８５は、エンコーダ１で生成された上位階層画像から、着目画素に対応する予測タップの画素値を抽出してマッピング回路８６に出力する。
【０１１７】
ステップＳ１０２において、クラス分類回路８４は、クラスタップ抽出回路８３から入力された５画素分のクラス分類用情報に、非線形１ビットADRC処理を適用して５ビットのクラスコードを生成し、マッピング回路８６に出力する。
【０１１８】
ステップＳ１０３において、マッピング回路８６は、クラス分類回路８４から入力されたクラスコードに対応する予測係数を、エンコーダ１で生成された予測係数テーブルから読み出して、得られた予測係数と予測タップの画素値との線形１次結合を演算し、演算結果を原画像の画素の復元値として画像メモリ８７に出力する。
【０１１９】
ステップＳ１０４において、着目画素決定回路８２は、上位階層画像の全ての画素を着目画素としたか否かを判定し、全ての画素を着目画素としていないと判定した場合、ステップＳ１０１に戻り、それ以降の処理が繰り返される。その後、ステップＳ１０４において、全ての画素を着目画素としたと判定された場合、ステップＳ１０５に進む。ステップＳ１０５において、画像メモリ８７に記憶されている復元された原画像が、図示せぬモニタに出力される。
【０１２０】
次に、従来の（非線形ではない）ADRC処理に対する、非線形なADRC処理の効果について、図２０を参照して説明する。従来のADRC処理では、例えば、画素値のような等間隔な値に対して処理を実行していた。したがって、クラスタップに含まれる画素のうちの１個の画素の画素値を若干変動させた場合、それに対応するクラスコードの変動幅は、例えば図２０の範囲Ｂのように狭い。これに対して、本発明の非線形なADRC処理では、異なる間隔を持つパラメータに対してADRC処理を実行している。したがって、クラスタップに含まれる画素のうちの１個の画素の画素値を若干変動させた場合、それに対応するクラスコードの変動幅は、図２０の範囲Ａのように、範囲Ｂに比較して広くなる。よって、非線形なADRC処理によれば、範囲Ｂにおいて最適であると思われていたクラスコードｂではなく、真に最適なクラスコードａを検索することが可能となる。
【０１２１】
なお、本実施の形態においては、非線形なADRC処理の再量子化コードＱのビット割当ｋを１ビットとしたが、ビット割当ｋは１ビットに限られるものではない。
【０１２２】
なお、本実施の形態においては、画素データを８ビットとして、そのMSB側の４ビットを画素値、LSB側の４ビットをクラス分類用情報としたが、これらのビット数は変更してもかまわない。
【０１２３】
また、本発明の主旨を逸脱しない範囲において、様々な変形や応用例が考えられる。したがって、本発明の主旨は本実施の形態に限定されるものではない。
【０１２４】
なお、上記各処理を行うコンピュータプログラムは、磁気ディスク、CD-ROM等の情報記録媒体よりなる提供媒体のほか、インターネット、デジタル衛星などのネットワーク提供媒体を介してユーザに提供することができる。
【０１２５】
【発明の効果】
以上のように、本発明の第１の画像変換装置および方法、並びに記録媒体のプログラムによれば、最適なクラスコードを探索することが可能となり、原画像を復元可能な上位階層画像を生成することが可能となる。
【０１２６】
また、本発明の第２の画像変換装置および方法、並びに記録媒体のプログラムによれば、上位階層画像から原画像を復元することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したエンコーダ１の構成例を示すブロック図である。
【図２】図１のエンコーダ１の動作を説明するフローチャートである。
【図３】図１の前処理回路２の動作を説明するフローチャートである。
【図４】図３のステップＳ１１の詳細を説明するフローチャートである。
【図５】画素の配置を説明するための図である。
【図６】画素データを説明するための図である。
【図７】図３のステップＳ１２の詳細を説明するフローチャートである。
【図８】図１の画素値更新回路６の構成例を示すブロック図である。
【図９】図８の最適画素値決定回路２２の構成例を示すブロック図である。
【図１０】図１の画素値更新回路６の動作を説明するフローチャートである。
【図１１】画素の配置を説明するための図である。
【図１２】図１の予測係数更新回路７の構成例を示すブロック図である。
【図１３】図１の予測係数更新回路７の動作を説明するフローチャートである。
【図１４】図１のクラスコード選択回路８の構成例を示すブロック図である。
【図１５】図１のクラスコード選択回路８の動作を説明するフローチャートである。
【図１６】図１のデコード回路９の構成例を示すブロック図である。
【図１７】図１のデコード回路９の動作を説明するフローチャートである。
【図１８】図１のエンコーダ１に対応するデコータ８１の構成例を示すブロック図である。
【図１９】図１８のデコーダ８１の動作を説明するフローチャートである。
【図２０】非線形なADRC処理の効果を説明するための図である。
【符号の説明】
１ エンコーダ， ２ 前処理回路， ３ 上位階層画像メモリ， ４ 予測係数メモリ， ５ セレクタ， ６ 画素値更新回路， ７ 予測係数更新回路， ８ クラスコード選択回路， ９ デコード回路， １０ 収束判定回路，１１ 更新回数カウンタ， ８１ デコーダ， ８２ 着目画素決定回路， ８３ クラスタップ抽出回路， ８４ クラス分類回路， ８５ 予測タップ抽出回路， ８６ マッピング回路， ８７ 画像メモリ
Claims (6)
- 複数の画素からなる原画像を、前記原画像に復元するための、前記原画像より少ない画素からなり、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す上位階層画像に変換する画像変換装置において、
前処理として、
前記原画像を所定のサイズの画素ブロックに分割し、前記画素ブロックに属する複数の画素の平均または間引きにより、前記上位階層画像の１画素の画素値を決定して前記画素データの上位側ビット列とし、前記画素データの下位側ビット列を所定の値とすることによって初期の前記上位階層画像を生成して上位階層画像メモリに記憶させ、
前記初期の上位階層画像の画素を順次、着目画素とし、
前記着目画素とその近傍の複数の画素から成るクラスタップを前記初期の上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC(Adaptive Dynamic Range Coding) 処理を適用してクラスコードを生成し、
前記着目画素とその近傍の複数の画素から成る予測タップを前記初期の上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、未知である予測係数とからなる正規方程式を生成し、
同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を生成し、
生成した前記予測係数を前記クラスコードに対応付けて予測係数メモリに記憶させる前処理手段と、
デコード処理として、
前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、
前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、前記非線形な ADRC 処理を適用してクラスコードを生成し、生成した前記クラスコードに対応する前記予測係数を前記予測係数メモリから取得し、
前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、
前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値と、前記クラスコードに対応する前記予測係数との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算するデコード処理手段と、
前記原画像と前記下位階層画像の S/N の変化を検出する検出手段と、
前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、注目画素とし、前記下位階層画像のうち、前記注目画素の画素値の変化が影響を及ぼす影響範囲の画素値を前記デコード処理により生成し、生成した前記影響範囲の画素値と前記原画像の対応する範囲の画素値との誤差が前記影響範囲単位で最小となるように、前記注目画素の画素値を決定し、決定した画素値を用いて、前記上位階層画像メモリに記憶されている前記注目画素の画素データの上位側ビット列を更新する領域画素値更新手段と、
前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC 処理を適用してクラスコードを生成し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、更新する予測係数とからなる正規方程式を再度生成し、同 一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を再度生成し、再度生成した前記予測係数を用いて前記予測係数メモリに記憶されている前記予測係数を更新する予測係数更新手段と、
前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素の画素データの下位側ビット列の前記クラス分類情報を変更しつつ前記デコード処理を複数回行い、各デコード処理の結果として得られる前記下位階層画像の画素値と、前記原画像の画素値との誤差が参照となったときの前記クラス分類情報を用いて、前記上位階層画像メモリに記憶されている前記上位階層画像の着目画素の画素データの下位側ビット列を更新するクラス分類情報更新手段とを含み、
前記非線形な ADRC 処理では、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される
画像変換装置。 - 複数の画素からなる原画像を、前記原画像に復元するための、前記原画像より少ない画素からなり、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す上位階層画像に変換する画像変換装置の画像変換方法において、
前処理として、
前記原画像を所定のサイズの画素ブロックに分割し、前記画素ブロックに属する複数の画素の平均または間引きにより、前記上位階層画像の１画素の画素値を決定して前記画素データの上位側ビット列とし、前記画素データの下位側ビット列を所定の値とすることによって初期の前記上位階層画像を生成して上位階層画像メモリに記憶させ、
前記初期の上位階層画像の画素を順次、着目画素とし、
前記着目画素とその近傍の複数の画素から成るクラスタップを前記初期の上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC(Adaptive Dynamic Range Coding) 処理を適用してクラスコードを生成し、
前記着目画素とその近傍の複数の画素から成る予測タップを前記初期の上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、未知である予測係数とからなる正規方程式を生成し、
同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を生成し、
生成した前記予測係数を前記クラスコードに対応付けて予測係数メモリに記憶させる前処理ステップと、
デコード処理として、
前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、
前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、前記非線形な ADRC 処理を適用してクラスコードを生成し、生成した前記クラスコードに対応する前記予測係数を前記予測係数メモリから取得し、
前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、
前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値と、前記クラスコードに対応する前記予測係数との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算するデコード処理ステップと、
前記原画像と前記下位階層画像の S/N の変化を検出する検出ステップと、
前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前 記上位階層画像の画素を順次、注目画素とし、前記下位階層画像のうち、前記注目画素の画素値の変化が影響を及ぼす影響範囲の画素値を前記デコード処理により生成し、生成した前記影響範囲の画素値と前記原画像の対応する範囲の画素値との誤差が前記影響範囲単位で最小となるように、前記注目画素の画素値を決定し、決定した画素値を用いて、前記上位階層画像メモリに記憶されている前記注目画素の画素データの上位側ビット列を更新する領域画素値更新ステップと、
前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC 処理を適用してクラスコードを生成し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、更新する予測係数とからなる正規方程式を再度生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を再度生成し、再度生成した前記予測係数を用いて前記予測係数メモリに記憶されている前記予測係数を更新する予測係数更新ステップと、
前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素の画素データの下位側ビット列の前記クラス分類情報を変更しつつ前記デコード処理を複数回行い、各デコード処理の結果として得られる前記下位階層画像の画素値と、前記原画像の画素値との誤差が参照となったときの前記クラス分類情報を用いて、前記上位階層画像メモリに記憶されている前記上位階層画像の着目画素の画素データの下位側ビット列を更新するクラス分類情報更新ステップとを含み、
前記非線形な ADRC 処理では、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される
画像変換方法。 - 複数の画素からなる原画像を、前記原画像に復元するための、前記原画像より少ない画素からなり、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す上位階層画像に変換する画像変換装置の制御用のプログラムであって、
前処理として、
前記原画像を所定のサイズの画素ブロックに分割し、前記画素ブロックに属する複数の画素の平均または間引きにより、前記上位階層画像の１画素の画素値を決定して前記画素データの上位側ビット列とし、前記画素データの下位側ビット列を所定の値とすることによって初期の前記上位階層画像を生成して上位階層画像メモリに記憶させ、
前記初期の上位階層画像の画素を順次、着目画素とし、
前記着目画素とその近傍の複数の画素から成るクラスタップを前記初期の上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC(Adaptive Dynamic Range Coding) 処理を適用してクラスコードを生成し、
前記着目画素とその近傍の複数の画素から成る予測タップを前記初期の上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、未知である予測係数とからなる正規方程式を生成し、
同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を生成し、
生成した前記予測係数を前記クラスコードに対応付けて予測係数メモリに記憶させる前処理ステップと、
デコード処理として、
前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、
前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、前記非線形な ADRC 処理を適用してクラスコードを生成し、生成した前記クラスコードに対応する前記予測係数を前記予測係数メモリから取得し、
前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、
前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値と、前記クラスコードに対応する前記予測係数との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算するデコード処理ステップと、
前記原画像と前記下位階層画像の S/N の変化を検出する検出ステップと、
前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、注目画素とし、前記下位階層画像のうち、前記注目画素の画素値の変化が影響を及ぼす影響範囲の画素値を前記デコード処理により生成し、生成した前記影響範囲の画素値と前記原画像の対応する範囲の画素値との誤差が前記影響範囲単位で最小となるように、前記注目画素の画素値を決定し、決定した画素値を用いて、前記上位階層画像メモリに記憶されている前記注目画素の画素データの上位側ビット列を更新する領域画素値更新ステップと、
前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素に対応する前記クラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類情報に、非線形な ADRC 処理を適用してクラスコードを生成し、前記着目画素に対応する前記予測タップを前記上位階層画像から抽出し、既知である前記原画像の画素値と、既知である前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値と、更新する予測係数とからなる正規方程式を再度生成し、同一のクラスコードが生成された着目画素毎に前記正規方程式を解くことによって各クラスコードに対応する前記予測係数を再度生成し、再度生成した前記予測係数を用いて前記予測係数メモリに記憶されている前記予測係数を更新する予測係数更新ステップと、
前記 S/N の増加量が収束していない場合、前記上位階層画像メモリに記憶されている前記上位階層画像の画素を順次、着目画素とし、前記着目画素の画素データの下位側ビット列の前記クラス分類情報を変更しつつ前記デコード処理を複数回行い、各デコード処理の結果として得られる前記下位階層画像の画素値と、前記原画像の画素値との誤差が参照となったときの前記クラス分類情報を用いて、前記上位階層画像メモリに記憶されている前記上位階層画像の着目画素の画素データの下位側ビット列を更新するクラス分類情報更新ステップとを含み、
前記非線形な ADRC 処理では、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理が適用されて前記クラスコードが生成される
処理を画像変換装置のコンピュータに実行させるプログラムが記録されている記録媒体。 - 原画像から変換された、前記原画像より少ない画素からなる上位階層画像であって、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す前記上位階層画像を、前記原画像に相当する下位階層画像に変換する画像変換装置において、
前記上位階層画像の画素を順次、着目画素に指定する指定手段と、
前記着目画素とその近傍の複数の画素から成るクラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報を読み出すクラスタップ抽出手段と、
読み出された複数の前記クラス分類用情報に非線形なADRC(Adaptive Dynamic Range Coding)処理を適用してクラスコードを生成するクラスコード生成手段と、
前記着目画素とその近傍の複数の画素から成る予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値を読み出す予測タップ抽出手段と、
生成された前記クラスコードに対応する予測係数を予め用意されている予測係数メモリから取得し、取得した前記予測係数と、読み出された前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算する演算手段とを含み、
クラスコード生成手段は、前記非線形な ADRC 処理として、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理を適用して前記クラスコードを生成する
画像変換装置。 - 原画像から変換された、前記原画像より少ない画素からなる上位階層画像であって、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す前記上位階層画像を、前記原画像に相当する下位階層画像に変換する画像変換装置の画像変換方法において、
前記上位階層画像の画素を順次、着目画素に指定する指定ステップと、
前記着目画素とその近傍の複数の画素から成るクラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報を読み出すクラスタップ抽出ステップと、
読み出された複数の前記クラス分類用情報に非線形なADRC(Adaptive Dynamic Range Coding)処理を適用してクラスコードを生成するクラスコード生成ステップと、
前記着目画素とその近傍の複数の画素から成る予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値を読み出す予測タップ抽出ステップと、
生成された前記クラスコードに対応する予測係数を予め用意されている予測係数メモリから取得し、取得した前記予測係数と、読み出された前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算する演算ステップとを含み、
クラスコード生成ステップは、前記非線形な ADRC 処理として、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理を適用して前記クラスコードを生成する
画像変換方法。 - 原画像から変換された、前記原画像より少ない画素からなる上位階層画像であって、各画素の所定のビット列から成る画素データの上位側ビット列が画素値を示し、前記画素データの前記上位側ビット列以外の下位側ビット列がクラス分類用情報を示す前記上位階層画像を、前記原画像に相当する下位階層画像に変換する画像変換装置の制御用のプログラムであって、
前記上位階層画像の画素を順次、着目画素に指定する指定ステップと、
前記着目画素とその近傍の複数の画素から成るクラスタップを前記上位階層画像から抽出し、前記クラスタップを構成する複数の画素の画素データの下位側ビット列のクラス分類情報を読み出すクラスタップ抽出ステップと、
読み出された複数の前記クラス分類用情報に非線形なADRC(Adaptive Dynamic Range Coding)処理を適用してクラスコードを生成するクラスコード生成ステップと、
前記着目画素とその近傍の複数の画素から成る予測タップを前記上位階層画像から抽出し、前記予測タップを構成する複数の画素の画素データの上位側ビット列の画素値を読み出す予測タップ抽出ステップと、
生成された前記クラスコードに対応する予測係数を予め用意されている予測係数メモリから取得し、取得した前記予測係数と、読み出された前記予測タップを構成する複数の画素の画素データの上位ビット列の画素値との線形１次結合により、前記原画像と同じ画素数から成る下位階層画像の画素値を演算する演算ステップとを含み、
クラスコード生成ステップは、前記非線形な ADRC 処理として、前記クラスタップを構成する複数の画素の画素データの下位側ビット列の前記クラス分類用情報が取り得る等間隔な各値に対して、予め割り当てられている非等間隔なパラメータに ADRC 処理を適用して前記クラスコードを生成する
処理を画像変換装置のコンピュータに実行させるプログラムが記録されている記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01806499A JP4214595B2 (ja) | 1999-01-27 | 1999-01-27 | 画像変換装置および方法、並びに記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01806499A JP4214595B2 (ja) | 1999-01-27 | 1999-01-27 | 画像変換装置および方法、並びに記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000217115A JP2000217115A (ja) | 2000-08-04 |
| JP4214595B2 true JP4214595B2 (ja) | 2009-01-28 |
Family
ID=11961264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01806499A Expired - Fee Related JP4214595B2 (ja) | 1999-01-27 | 1999-01-27 | 画像変換装置および方法、並びに記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4214595B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9417888B2 (en) | 2005-11-18 | 2016-08-16 | Apple Inc. | Management of user interface elements in a display environment |
| US9483164B2 (en) | 2007-07-18 | 2016-11-01 | Apple Inc. | User-centric widgets and dashboards |
| US9507503B2 (en) | 2004-06-25 | 2016-11-29 | Apple Inc. | Remote access to layer and user interface elements |
| US9513930B2 (en) | 2005-10-27 | 2016-12-06 | Apple Inc. | Workflow widgets |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101470802B (zh) | 2007-12-28 | 2012-05-09 | 清华大学 | 物体检测装置和方法 |
-
1999
- 1999-01-27 JP JP01806499A patent/JP4214595B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9507503B2 (en) | 2004-06-25 | 2016-11-29 | Apple Inc. | Remote access to layer and user interface elements |
| US9753627B2 (en) | 2004-06-25 | 2017-09-05 | Apple Inc. | Visual characteristics of user interface elements in a unified interest layer |
| US10489040B2 (en) | 2004-06-25 | 2019-11-26 | Apple Inc. | Visual characteristics of user interface elements in a unified interest layer |
| US9513930B2 (en) | 2005-10-27 | 2016-12-06 | Apple Inc. | Workflow widgets |
| US11150781B2 (en) | 2005-10-27 | 2021-10-19 | Apple Inc. | Workflow widgets |
| US9417888B2 (en) | 2005-11-18 | 2016-08-16 | Apple Inc. | Management of user interface elements in a display environment |
| US9483164B2 (en) | 2007-07-18 | 2016-11-01 | Apple Inc. | User-centric widgets and dashboards |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000217115A (ja) | 2000-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3017380B2 (ja) | データ圧縮方法及び装置並びにデータ伸長方法及び装置 | |
| JPS6012884A (ja) | 画像信号処理方法および装置 | |
| CN107408390B (zh) | 线性预测编码装置、线性预测解码装置、它们的方法以及记录介质 | |
| JP4214595B2 (ja) | 画像変換装置および方法、並びに記録媒体 | |
| US6055273A (en) | Data encoding and decoding method and device of a multiple-valued information source | |
| JP5345977B2 (ja) | 適応量子化方法，適応量子化装置および適応量子化プログラム | |
| US6658155B1 (en) | Encoding apparatus | |
| JP3787389B2 (ja) | 画像処理装置、及び方法、及びその方法を記憶した記憶媒体 | |
| JP6538572B2 (ja) | 量子化方法、量子化装置及び量子化プログラム | |
| JP4200401B2 (ja) | 画像変換装置および方法、並びに記録媒体 | |
| JP4200403B2 (ja) | 画像符号化装置および方法、画像復号装置および方法、画像伝送システムおよび方法、並びに記録媒体 | |
| JPH0937262A (ja) | 画像処理装置及び方法 | |
| JP4415651B2 (ja) | 画像符号化装置、及び画像復号化装置 | |
| JP4200402B2 (ja) | 画像変換装置および方法、並びに記録媒体 | |
| JP3203609B2 (ja) | ベクトル量子化器の設計方法およびベクトル量子化器 | |
| Kim et al. | Block matching algorithm using a genetic algorithm | |
| JP4235870B2 (ja) | データ処理装置およびデータ処理方法、復号装置および復号方法、並びに記録媒体 | |
| JP3075049B2 (ja) | 画像符号化装置 | |
| JP2874363B2 (ja) | 適応符号化・復号化方式 | |
| WO2022239114A1 (ja) | 符号化復号装置、符号化復号方法及びプログラム | |
| JP2936757B2 (ja) | 量子化器 | |
| JP4103059B2 (ja) | 画像変換装置および方法、並びに記録媒体 | |
| JP3420389B2 (ja) | 画像符号化方法及びその装置 | |
| JP4306082B2 (ja) | 画像信号変換装置および方法、情報信号変換装置および方法、並びに記録媒体 | |
| JP4151315B2 (ja) | 画像処理装置および方法、記録媒体、並びにプログラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080729 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080919 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081014 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081027 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131114 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |