JP4103059B2 - 画像変換装置および方法、並びに記録媒体 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像変換装置および方法、並びに記録媒体に関し、特に、原画像とほぼ同一の画像を復元できる圧縮画像を生成する画像変換装置および方法、並びに記録媒体に関する。
【０００２】
【従来の技術】
従来から、低解像度の画像を用いて、高解像度の画像を創造することができるようにする技術が提案されており、例えば、高解像度の原画像を圧縮した（符号化した）低解像度画像から原画像とほぼ同一の高解像度画像を復号することができる。この提案においては、創造する高解像度画像の画素データの近傍に位置する低解像度画像の画素データの所定の特徴を検出し、その特徴を用いてクラス分類を行い、それぞれのクラス毎に、予測係数値を学習させておき、画像静止部においては、フレーム内相関を利用し、動き部においては、フィールド内相関を利用して、より真値に近い高解像度画像の画素データを得るようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、実際に低解像度画像の特徴量から適切なクラス分類を効率的に行うことは困難であり、したがって、低解像度画像から原画像とほぼ同一の高解像度画像を得ることが困難である課題があった。
【０００４】
本発明はこのような状況に鑑みてなされたものであり、効率的なクラス分類を行うことにより、原画像とほぼ同一の高解像度画像を得ることができる低解像度画像を生成できるようにするとともに、生成した低解像度画像から原画像とほぼ同一の高解像度画像を得ることができるようにするものである。
【０００５】
【課題を解決するための手段】
本発明の第１の画像変換装置は、原画像を複数の画素からなるブロックに分割し、ブロック毎に複数の画素の画素値の平均値を算出し、算出した平均値を画素値とする上位画像の１個の画素を生成する生成手段と、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段と、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段と、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段と、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段と、下位画像と原画像とのS/N(signal/noise)比を算出する算出手段と、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値を１ずつインクリメントすることにより更新する更新手段とを備えることを特徴とする。
【０００６】
本発明の第１の画像変換方法は、原画像を複数の画素からなるブロックに分割し、ブロック毎に複数の画素の画素値の平均値を算出し、算出した平均値を画素値とする上位画像の１個の画素を生成する生成ステップと、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップと、下位画像と原画像とのS/N(signal/noise)比を算出する算出ステップと、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値を１ずつインクリメントすることにより更新する更新ステップとを含むことを特徴とする。
【０００７】
本発明の第１の記録媒体は、原画像を複数の画素からなるブロックに分割し、ブロック毎に複数の画素の画素値の平均値を算出し、算出した平均値を画素値とする上位画像の１個の画素を生成する生成ステップと、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップと、下位画像と原画像とのS/N(signal/noise)比を算出する算出ステップと、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値を１ずつインクリメントすることにより更新する更新ステップとを含む処理を画像変換装置のコンピュータに実行させるプログラムが記録されていることを特徴とする。
【０００８】
本発明の第２の画像変換装置は、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段と、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段と、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段と、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段とを備えることを特徴とする。
【０００９】
本発明の第２の画像変換方法は、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップとを含むことを特徴とする。
【００１０】
本発明の第２の記録媒体は、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップとを含む処理を画像変換装置のコンピュータに実行させるプログラムが記録されていることを特徴とする。
【００１１】
本発明の第１の画像変換装置および方法、並びに記録媒体のプログラムにおいては、原画像が複数の画素からなるブロックに分割され、ブロック毎に複数の画素の画素値の平均値が算出され、算出された平均値を画素値とする上位画像の１個の画素が生成される。また、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットがクラスコードとして読み取られ、クラスコードに対応する予測係数が、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出されることにより発生され、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素が予測タップとして抽出され、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値が演算される。さらに、下位画像と原画像とのS/N(signal/noise)が算出され、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値が１ずつインクリメントされることにより更新される。
【００１２】
本発明の第２の画像変換装置および方法、並びに記録媒体のプログラムにおいては、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットがクラスコードとして読み取られ、クラスコードに対応する予測係数が、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出されることにより発生され、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素が予測タップとして抽出される。さらに、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値が演算される。
【００１３】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、特許請求の範囲に記載の発明の各手段と以下の実施の形態との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施の形態（但し一例）を付加して本発明の特徴を記述すると、次のようになる。
【００１４】
すなわち、請求項１に記載の画像変換装置は、原画像を複数の画素からなるブロックに分割し、ブロック毎に複数の画素の画素値の平均値を算出し、算出した平均値を画素値とする上位画像の１個の画素を生成する生成手段（例えば、図１の初期上位階層画像生成回路１）と、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段（例えば、図１のクラス分類回路３）と、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段（例えば、図１の予測係数出力回路４）と、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段（例えば、図１の予測タップ抽出回路５）と、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段（例えば、図１のマッピング回路６）と、下位画像と原画像とのS/N(signal/noise)比を算出する算出手段（例えば、図１の収束判定回路８）と、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値を１ずつインクリメントすることにより更新する更新手段（例えば、図１の上位階層画像更新回路９）とを備える。
【００１５】
請求項５に記載の画像変換装置は、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段（例えば、図７のクラス分類回路４３）と、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段（例えば、図７のマッピング回路４５）と、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段（例えば、図７の予測タップ取得回路４４）と、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段（例えば、図７のマッピング回路４５）とを備える。
【００１６】
但し勿論この記載は、各手段を記載したものに限定することを意味するものではない。
【００１７】
本発明を適用したエンコーダの構成について、図１を参照して説明する。初期上位階層画像生成回路１は、入力された原画像を、図２に示すように、３画素×３画素からなるブロックに分割し、各ブロック内の９画素の画素値の平均値をブロックの中心に位置する上位階層画像の画素の画素値として初期上位階層画像を生成して、スイッチ２の接点ａに出力するようになされている。したがって、上位階層画像（以下、上位画像と記述する）の縦および横の画素数は、原画像の縦および横の画素数の１／３となる。
【００１８】
スイッチ２は、更新回数カウンタ１０からの制御信号に基づいて、接点ａまたは接点ｂに切り換えられるようになされている。クラス分類回路３は、図３に示すように、スイッチ２を介して入力される上位画像の所定の着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスを示すクラスコードとして予測係数出力回路４に出力するようになされている。したがって、クラスコードは、５ビットで表現される０乃至３１のうちのいずれかの値となる。
【００１９】
予測係数出力回路４は、内蔵するメモリに予め記憶されている予測係数テーブルからクラス分類回路３から入力されたクラスコードに対応する予測係数を読み出して、マッピング回路６に出力するようになされている。また、予測係数出力回路４は、記憶している予測係数テーブルを収束判定回路８および上位階層画像更新回路９の予測係数テーブルメモリ２４（図４）に出力するようになされている。
【００２０】
予測タップ取得回路５は、スイッチ２を介して入力される上位画像から、クラス分類回路３で着目した画素を中心とする５画素×５画素の予測タップを抽出して、マッピング回路６に出力するようになされている。マッピング回路６は、図２に示すように、着目画素とその近傍の下位階層画素ａ乃至ｈの画素値として、予測係数出力回路４から入力された予測係数と予測タップ取得回路５から入力された予測タップの画素値との線形１次結合を演算し、収束判定回路８に出力するようになされている。
【００２１】
収束判定回路８は、マッピング回路６から入力された下位階層画像（以下、下位画像と記述する）の画素値からなる下位画像と遅延回路７を介して入力された原画像とのS/N比を演算し、そのS/N比が所定の値以上である場合、または更新回数カウンタ１０から更新回数が所定の数に達したことを示す信号を受信した場合、予測係数テーブルとともに、対応する上位画像データを最適上位画像データとして後段に出力するようになされている。また、収束判定回路８は、そのS/N比が所定の値以下であれば、上位階層画像更新回路９に上位画像の更新を指令するようになされている。
【００２２】
上位階層画像更新回路９は、図１のスイッチ２を介して入力された上位画像の画素値を適切な値に更新するようになされている。上位階層画像更新回路９の詳細な構成について、図４を参照して説明する。上位階層画像データメモリ２１は、入力された上位画像を記憶するとともに、スイッチ３３を介して入力される画素値を用いて記憶している上位画像の画素値を更新するようになされている。予測タップ取得回路２２は、図１の予測タップ取得回路５と同様に、上位階層画像データメモリ２１から上位画像の所定の着目画素を中心とする５画素×５画素の予測タップを取得して、着目画素値だけを更新画素値カウンタから入力される値に置き換えてマッピング回路２５に出力するようになされている。
【００２３】
クラス分類回路２３は、図１のクラス分類回路３と同様に、予測タップ取得回路２２が取得した予測タップの中心に位置する着目画素の画素値（８ビット）の下位５ビットを読み出し、その値をクラスコードとして予測係数テーブルメモリ２４に出力するようになされている。予測係数テーブルメモリ２４は、入力されたクラスコードに対応する予測係数をマッピング回路２５に出力するようになされている。
【００２４】
マッピング回路２５は、図１のマッピング回路６と同様に、着目画素を中心とする３画素×３画素の下位画像（予測画像）の画素値として、予測タップ取得回路２２から入力された予測タップの画素値と、予測係数テーブルメモリ２４から入力された予測係数との線形１次結合を演算し、その値を誤差算出回路２６、およびスイッチ２８に出力するようになされている。
【００２５】
誤差算出回路２６は、マッピング回路２５から入力された３画素×３画素の予測画像の画素値と、対応する原画像データの画素値とのS/N比を演算し、その結果を比較器２７に出力するようになされている。比較器２７は、入力された誤差（S/N比）と最小誤差保存用レジスタ２９が保存する最小誤差（最大S/N比）とを比較し、誤差算出回路２６から入力された誤差が最小誤差保存用レジスタ２９が保存する最小誤差よりも小さい場合、スイッチ２８，３１をオンとする制御信号を出力するようになされている。この制御信号に対応して、スイッチ２８がオンとされることにより、最小誤差保存用レジスタ２９に保存されている最小誤差が誤差算出回路２６からの誤差値で更新され、スイッチ３１がオンとされることにより、最適画素値保存用レジスタ３２に保存されている最適画素値が、更新画素値カウンタ３０からの更新画素値で更新されるようになされている。また、比較器２７は、比較判定後、カウンタインクリメント信号を更新画素値カウンタ３０に出力するようになされている。
【００２６】
更新画素値カウンタ３０は、比較器２７からのカウンタインクリメント信号に対応して着目画素の画素値を０乃至２５５まで、１ずつインクリメントして予測タップ取得回路２２およびスイッチ３１に出力するようになされている。
【００２７】
また、更新画素値カウンタ３０は、着目画素の画素値を２５５に更新した後、カウンタをリセットし、スイッチ３３をオンとする制御信号を出力するようになされている。この制御信号に対応して、スイッチ３３がオンとされることにより、最適画素値保存用レジスタ３２に保存されている最適画素値が上位階層画像データメモリ２１に出力され、その値で上位階層画像データメモリ２１で記憶されている上位画像の画素値が更新されるようになされている。上位階層画像データメモリ２１に記憶されている上位画像の全ての画素値が更新された後、その更新上位画像は、図１のスイッチ２の接点ｂに出力されるようになされている。
【００２８】
図１に戻る。更新回数カウンタ１０は、スイッチ２に対する制御信号を出力するとともに、上位階層画像更新回路９による更新回数をカウントし、カウント数が予め設定されている所定の値に達した場合、その情報を収束判定回路８に出力するようになされている。
【００２９】
出力された最適上位階層画像および予測係数は、図示せぬ伝送媒体または記録媒体を介して後述するデコーダに供給されるようになされている。
【００３０】
次に、このエンコーダの圧縮符号化処理について、図５を参照して説明する。エンコーダに原画像が入力されると、その原画像は初期上位階層画像生成回路１、遅延回路７、および上位階層画像更新回路９に供給される。ステップＳ１において、初期上位階層画像生成回路１は、入力された原画像を、図２に示すように、３画素×３画素からなるブロックに分割し、各ブロック内の９画素の画素値の平均値をブロックの中心に位置する上位画像の画素の画素値とする初期上位画像を生成して、スイッチ２の接点ａに出力する。スイッチ２は、更新回数カウンタ１０からの制御信号に基づいて、接点ａに切り換えられており、初期上位画像は、上位階層画像更新回路９の上位階層画像データメモリ２１に供給される。
【００３１】
ステップＳ２において、上位階層画像更新回路９は、画素値更新処理を実行する。この画素値更新処理の詳細について、図６のフローチャートを参照して説明する。
【００３２】
ステップＳ１１において、予測タップ取得回路２２は、上位階層画像データメモリ２１に供給されて記憶された上位画像の所定の画素を着目画素とし、着目画素を中心とする５画素×５画素の予測タップを抽出する。さらに、予測タップ取得回路２２は、取得した着目画素の画素値をクラス分類回路２３に出力する。ステップＳ１２において、クラス分類回路２３は、入力された着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値を用いてクラス分類を行い、クラスコードを予測係数テーブルメモリ２４に出力する。予測係数テーブルメモリ２４は、予測係数出力回路４から供給されている予測係数テーブルからクラス分類回路２３から入力されたクラスコードに対応する予測係数を読み出して、マッピング回路２５に出力する。
【００３３】
ステップＳ１３において、更新画素値カウンタ３０は、着目画素の更新画素値として０を予測タップ取得回路２２およびスイッチ３１に出力する。
【００３４】
ステップＳ１４において、予測タップ取得回路２２は、ステップＳ１１で取得した予測タップのうちの着目画素の画素値を、更新画素値カウンタ３０から供給された値に置き換えて、マッピング回路２５に出力する。マッピング回路２５は、予測係数テーブルメモリ２４から入力された予測係数と予測タップ取得回路２２ら入力された予測タップの画素値との線形１次結合を演算し、その値を着目画素を中心とする３画素×３画素の下位画像の画素値として、誤差算出回路２６に出力する。
【００３５】
ステップＳ１５において、誤差算出回路２６は、入力された３画素×３画素の下位画像の画素値と、対応する原画像の画素値との誤差（S/N比）を演算し、その結果を比較器２７、およびスイッチ２８に出力する。ステップＳ１６において、比較器２７は、入力された誤差（S/N比）と最小誤差保存用レジスタ２９が保存する最小誤差（最大S/N比）とを比較し、誤差算出回路２６から入力された誤差が最小誤差保存用レジスタ２９が保存する最小誤差よりも小さいか否かを判定する。誤差算出回路２６から入力された誤差が最小誤差保存用レジスタ２９が保存する最小誤差よりも小さくないと判定された場合、ステップＳ１７をスキップし、誤差算出回路２６から入力された誤差が最小誤差保存用レジスタ２９が保存する最小誤差よりも小さいと判定された場合、ステップＳ１７に進む。
【００３６】
ステップＳ１７において、比較器２７は、スイッチ２８，３１をオンとする制御信号を出力する。この制御信号に対応して、スイッチ２８，３１がオンとされ、最小誤差保存用レジスタ２９に保存されている最小誤差、および最適画素値保存用レジスタ３２に保存されている最適画素値が、それぞれ誤差算出回路２６からの誤差、または更新画素値カウンタ３０からの更新画素値で更新される。その後、比較器２７は、カウンタインクリメント信号を更新画素値カウンタ３０に出力する。
【００３７】
ステップＳ１８において、更新画素値カウンタ３０は、予測タップ取得回路２２およびスイッチ３１に供給した着目画素の更新画素値が２５５よりも小さいか否かを判定する。供給した着目画素の更新画素値が２５５よりも小さいと判定された場合、ステップＳ１９に進む。ステップＳ１９において、更新画素値カウンタ３０は、着目画素の画素値を１だけインクリメントして、予測タップ取得回路２２およびスイッチ３１に供給する。
【００３８】
その後、ステップＳ１８において、予測タップ取得回路２２に供給した着目画素の更新画素値が２５５よりも小さくないと判定されるまで、ステップＳ１４乃至Ｓ１７の処理が繰り返され、着目画素の画素値として０乃至２５５のうちで最も誤差が小さい（S/N比が大きい）値が最適画素値保存用レジスタ３２に保存される。
【００３９】
ステップＳ２０において、更新画素値カウンタ３０は、スイッチ３３に制御信号を出力する。この制御信号に対応して、スイッチ３３はオンとされ、最適画素値保存用レジスタに３２に保存されている着目画素の画素値で上位階層画像データメモリ２２１に記憶されている上位画像の対応する画素の画素値が更新される。
【００４０】
ステップＳ２１において、予測タップ取得回路２２は、上位画像の全ての画素を着目画素としたか否かを判定し、上位画像の全ての画素を着目画素としたと判定するまで、ステップＳ１１乃至Ｓ２１の処理を繰り返す。
【００４１】
その後、ステップＳ２１において、上位画像の全ての画素を着目画素としたと判定された場合、上位階層画像データメモリ２１が記憶している更新された上位画像がスイッチ２の接点ｂに出力される。
【００４２】
図５に戻る。ステップＳ３において、スイッチ２は、更新回数カウンタ１０からの制御信号に基づいて、接点ｂに切り換えられ、スイッチ２を介して更新上位画像が、クラス分類回路３、予測タップ取得回路５、収束判定回路８、および上位階層画像更新回路９に供給される。クラス分類回路３は、入力された更新上位画像の所定の画素を着目画素に決定する。
【００４３】
ステップＳ４において、クラス分類回路３は、着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスコードとして予測係数出力回路４に出力する。予測係数出力回路４は、内蔵するメモリに予め記憶されている予測係数テーブルからクラス分類回路３から入力されたクラスコードに対応する予測係数を読み出して、マッピング回路６に出力する。このとき同時に、予測タップ取得回路５は、スイッチ２を介して入力された更新上位画像から、ステップＳ３で決定された着目画素を中心とする５画素×５画素の予測タップを取得して、マッピング回路６に出力する。
【００４４】
ステップＳ５において、マッピング回路６は、予測係数出力回路４から入力された予測係数と予測タップ取得回路５から入力された予測タップの画素値との線形１次結合を演算し、その値を、図２に示すような着目画素を中心とする３画素×３画素の予測画像（下位画像）の画素値として収束判定回路８に出力する。
【００４５】
ステップＳ６において、クラス分類回路３は、入力された更新上位画像の全ての画素を着目画素としたか否かを判定し、更新上位画像の全ての画素を着目画素としたと判定するまで、ステップＳ２乃至Ｓ６の処理を繰り返す。その後、ステップＳ６において、更新上位画像の全ての画素を着目画素としたと判定された場合、ステップＳ７に進む。
【００４６】
ステップＳ７において、収束判定回路８は、マッピング回路６から入力された予測画像と、遅延回路７で所定にタイミングだけ遅延されて入力された原画像とのS/N比を演算し、その結果が所定の値以上であるか、否かを判定するとともに、更新回数カウンタ１０から更新回数が所定の回数に達したことを示す信号が入力されたか否かを判定する。信号が入力されておらず、S/N比が所定の値以上ではないと判定された場合、ステップＳ２に戻り、上述した処理が繰り返される。
【００４７】
その後、ステップＳ７において、S/N比が所定の値以上であると判定された場合、または、更新回数カウンタ１０から信号が入力されたと判定された場合、ステップＳ８に進む。ステップＳ８において、収束判定部８は、判定した予測画像に対応する上位画像を、対応する予測係数テーブルとともに出力する。
【００４８】
出力された最適上位画像および予測係数テーブルは、図示せぬ伝送媒体または記録媒体を介して後述するデコーダに供給される。
【００４９】
以上のように、本実施の形態においては、予測係数を固定した状態で画素値を最適化（更新）し、最適化された画素値を用いて予測係数を変更し、再度、予測係数を固定した状態で画素値を最適化することを繰り返すようにしたので、画像的な特徴がある程度似ている画素が同一のクラスに集中する。したがって、結果的に、デコードした際にS/N比が向上する上位画像が生成される。
【００５０】
図７は、供給された最適上位画像を予測係数テーブルを用いて下位画像に復号するデコーダの構成を示している。エンコーダから供給された最適上位画像は、上位階層画像メモリ４１に記憶され、予測係数テーブルは、マッピング回路４５に内蔵されたメモリに記憶されるようになされている。
【００５１】
着目画素値取得回路４２は、上位階層画像メモリ４１に記憶された最適上位画像の所定の画素を着目画素に決定し、その画素値を取得してクラス分類回路４３に出力するようになされている。クラス分類回路４３は、図３に示すように、着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスコードとしてマッピング回路４５に出力するようになされている。
【００５２】
予測タップ取得回路４４は、着目画素値取得回路４２が決定した着目画素を中心とする５画素×５画素の予測タップを上位階層画像メモリ４１に記憶された記憶された最適上位画像から抽出し、マッピング回路４５に出力するようになされている。
【００５３】
マッピング回路４５は、クラス分類回路４３から入力されたクラスコードに対応する予測係数を、内蔵するメモリに記憶している、エンコーダから供給された予測係数テーブルから読み出す。さらに、マッピング回路４５は、図２に示すように、着目画素とその近傍の下位階層画素ａ乃至ｈの画素値として、読み出した予測係数と、予測タップ取得回路４４から入力された予測タップの画素値との線形１次結合を演算し、下位階層画像メモリ４６に出力するようになされている。下位階層画像メモリ４６は、マッピング回路４５から入力された下位画像の画素値を記憶し、所定のタイミングで下位画像を図示せぬ表示装置に出力するようになされている。
【００５４】
このデコーダの復号処理について、図８のフローチャートを参照して説明する。ユーザからの復号開始指令に対応し、エンコーダからの最適上位画像および予測係数テーブルを受け付けたデコーダは、ステップＳ３１において、最適上位画像を上位階層画像メモリ４１に記憶させ、予測係数テーブルをマッピング回路４５に内蔵されたメモリに記憶させる。
【００５５】
ステップＳ３２において、着目画素値取得回路４２は、上位階層画像メモリ４１に記憶された最適上位画像の画素を、順次、着目画素に決定し、その画素値を取得してクラス分類回路４３に出力する。ステップＳ３３において、クラス分類回路４３は、着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスコードとしてマッピング回路４５に出力する。
【００５６】
ステップＳ３４において、予測タップ取得回路４４は、ステップＳ３２で着目画素値取得回路４２が決定した着目画素を中心とする５画素×５画素の予測タップを上位階層画像メモリ４１に記憶された最適上位画像から抽出し、マッピング回路４５に出力する。
【００５７】
ステップＳ３５において、マッピング回路４５は、クラス分類回路４３から入力されたクラスコードに対応する予測係数を、ステップＳ３１で内蔵するメモリに記憶した予測係数テーブルから読み出す。さらに、マッピング回路４５は、図２に示すように、着目画素とその近傍の下位階層画素ａ乃至ｈの画素値として、読み出した予測係数と、予測タップ取得回路４４から入力された予測タップの画素値との線形１次結合を演算し、下位階層画像メモリ４６に出力する。下位階層画像メモリ４６は、入力された下位画像の画素値を記憶する。
【００５８】
ステップＳ３６において、着目画素値取得回路４２は、上位階層画像メモリ４１に記憶された最適上位画像の全ての画素を着目画素としたか否かを判定する。最適上位画像の全画素を着目画素としていないと判定された場合、ステップＳ３２乃至Ｓ３６の処理を繰り返し、上位画像の全画素を着目画素としたと判定された場合、ステップＳ３７に進む。ステップＳ３７において、下位階層画像メモリ４６に記憶されている下位画像が、図示せぬ表示装置に出力されて表示される。
【００５９】
図９は、図１の予測係数出力回路４に内蔵されるメモリに記憶するクラスコードに対応する予測係数テーブルを学習によって得る学習装置の構成を示している。この学習装置においては、教師信号（学習信号）としての原画像を用いてクラス毎の予測係数テーブルを生成する。
【００６０】
教師信号（学習信号）としての原画像が、上位階層画像生成回路５１に入力されるとともに、遅延回路５４に入力される。上位階層画像生成回路５１は、図２に示すように、入力された教師信号（学習信号）としての原画像データを３画素×３画素からなるブロックに分割し、各ブロック内の９画素の画素値の平均値をブロックの中心に位置する上位階層画像の画素の画素値として上位階層画像を生成し、クラス分類回路５２および予測タップ取得回路５３に出力する。
【００６１】
クラス分類回路５２は、図３に示すように、入力された上位画像の所定の着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスコードとして予測係数演算回路５５に出力する。予測タップ取得回路５３は、クラス分類回路５２で決定された着目画素を中心とする５画素×５画素の予測タップを上位画像から抽出して、予測係数演算回路５５に出力する。
【００６２】
予測係数演算回路５５は、遅延回路５４から所定のタイミングだけ遅延されて入力される教師信号としての原画像と、予測タップ取得回路５３から供給される予測タップとしての上位画像の画素とを用いて、クラス毎（クラスコード毎）に正規方程式を生成し、クラス毎に最小自乗法により正規方程式を解き、クラス毎の予測係数テーブルを演算する。求められたクラス毎の予測係数テーブルは、図１の予測係数出力部４が内蔵するメモリに書き込まれることになる。
【００６３】
なお、本実施の形態においては、クラス毎の予測係数テーブルを、図９に示した構成によって演算して求めるようにしたが、コンピュータを用いてシュミレーションで演算して求めるようにしてもよい。
【００６４】
また、予測タップとして切り出される画素データの数は、上述した例に限らず、その数はいくつであってもよい。ただし、予測タップとして切り出す数を多くすればするほど生成される下位画像の精度は高くなるが、演算量が多くなったり、メモリが大きくなったりするため、演算量、ハード面での負荷が大きくなるため、最適な数を設定する必要がある。
【００６５】
また、上述したような処理を行うコンピュータプログラムをユーザに提供する提供媒体としては、磁気ディスク、CD-ROM、固体メモリなどの記録媒体の他、ネットワーク、衛星などの通信媒体を利用することができる。
【００６６】
【発明の効果】
以上のように、本発明の第１の画像変換装置および方法、並びに記録媒体のプログラムによれば、原画像とほぼ同一の画像を復元できる上位画像を生成することが可能となる。
【００６７】
また、本発明の第２の画像変換装置および方法、並びに記録媒体のプログラムによれば、上位画像に基づいて原画像とほぼ同一の復元画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したエンコーダの構成を示すブロック図である。
【図２】図１の初期上位階層画像生成回路１の動作を説明するための図である。
【図３】図１のクラス分類回路３の動作を説明するための図である。
【図４】図１の上位階層画像更新回路９の詳細な構成を示すブロック図である。
【図５】図１のデコーダの圧縮符号化処理を説明するフローチャートである。
【図６】図５のステップＳ２の画素値更新処理を説明するフローチャートである。
【図７】本発明を適用したデコーダの構成を示すブロック図である。
【図８】図７のデコーダの復号処理を説明するフローチャートである。
【図９】図１の予測係数出力部４に内蔵されるメモリに記憶される予測係数の学習処理を行う学習装置の構成を示すブロック図である。
【符号の説明】
１ 初期上位階層画像生成回路， ２ スイッチ， ３ クラス分類回路， ４ 予測係数出力回路， ５ 予測タップ取得回路， ６ マッピング回路， ７ 遅延回路， ８ 収束判定回路， ９ 上位階層画像更新回路， １０ 更新回数カウンタ， ２１ 上位階層画像データメモリ， ２２ 予測タップ取得回路， ２３ クラス分類回路， ２４ 予測係数テーブルメモリ， ２５ マッピング回路， ２６ 誤差算出回路， ２７ 比較器， ２８ スイッチ， ２９ 最小誤差保存用レジスタ， ３０ 更新画素値カウンタ， ３１ スイッチ， ３２ 最適画素値保存用レジスタ， ３３ スイッチ， ４１ 上位階層画像メモリ， ４２ 着目画素値取得回路， ４３ クラス分類回路， ４４ 予測タップ取得回路， ４５ マッピング回路， ４６ 下位階層画像メモリ，５１ 上位階層画像生成回路， ５２ クラス分類回路， ５３ 予測タップ取得回路， ５４ 遅延回路， ５５ 予測係数演算回路
【発明の属する技術分野】
本発明は、画像変換装置および方法、並びに記録媒体に関し、特に、原画像とほぼ同一の画像を復元できる圧縮画像を生成する画像変換装置および方法、並びに記録媒体に関する。
【０００２】
【従来の技術】
従来から、低解像度の画像を用いて、高解像度の画像を創造することができるようにする技術が提案されており、例えば、高解像度の原画像を圧縮した（符号化した）低解像度画像から原画像とほぼ同一の高解像度画像を復号することができる。この提案においては、創造する高解像度画像の画素データの近傍に位置する低解像度画像の画素データの所定の特徴を検出し、その特徴を用いてクラス分類を行い、それぞれのクラス毎に、予測係数値を学習させておき、画像静止部においては、フレーム内相関を利用し、動き部においては、フィールド内相関を利用して、より真値に近い高解像度画像の画素データを得るようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、実際に低解像度画像の特徴量から適切なクラス分類を効率的に行うことは困難であり、したがって、低解像度画像から原画像とほぼ同一の高解像度画像を得ることが困難である課題があった。
【０００４】
本発明はこのような状況に鑑みてなされたものであり、効率的なクラス分類を行うことにより、原画像とほぼ同一の高解像度画像を得ることができる低解像度画像を生成できるようにするとともに、生成した低解像度画像から原画像とほぼ同一の高解像度画像を得ることができるようにするものである。
【０００５】
【課題を解決するための手段】
本発明の第１の画像変換装置は、原画像を複数の画素からなるブロックに分割し、ブロック毎に複数の画素の画素値の平均値を算出し、算出した平均値を画素値とする上位画像の１個の画素を生成する生成手段と、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段と、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段と、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段と、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段と、下位画像と原画像とのS/N(signal/noise)比を算出する算出手段と、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値を１ずつインクリメントすることにより更新する更新手段とを備えることを特徴とする。
【０００６】
本発明の第１の画像変換方法は、原画像を複数の画素からなるブロックに分割し、ブロック毎に複数の画素の画素値の平均値を算出し、算出した平均値を画素値とする上位画像の１個の画素を生成する生成ステップと、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップと、下位画像と原画像とのS/N(signal/noise)比を算出する算出ステップと、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値を１ずつインクリメントすることにより更新する更新ステップとを含むことを特徴とする。
【０００７】
本発明の第１の記録媒体は、原画像を複数の画素からなるブロックに分割し、ブロック毎に複数の画素の画素値の平均値を算出し、算出した平均値を画素値とする上位画像の１個の画素を生成する生成ステップと、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップと、下位画像と原画像とのS/N(signal/noise)比を算出する算出ステップと、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値を１ずつインクリメントすることにより更新する更新ステップとを含む処理を画像変換装置のコンピュータに実行させるプログラムが記録されていることを特徴とする。
【０００８】
本発明の第２の画像変換装置は、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段と、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段と、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段と、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段とを備えることを特徴とする。
【０００９】
本発明の第２の画像変換方法は、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップとを含むことを特徴とする。
【００１０】
本発明の第２の記録媒体は、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップとを含む処理を画像変換装置のコンピュータに実行させるプログラムが記録されていることを特徴とする。
【００１１】
本発明の第１の画像変換装置および方法、並びに記録媒体のプログラムにおいては、原画像が複数の画素からなるブロックに分割され、ブロック毎に複数の画素の画素値の平均値が算出され、算出された平均値を画素値とする上位画像の１個の画素が生成される。また、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットがクラスコードとして読み取られ、クラスコードに対応する予測係数が、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出されることにより発生され、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素が予測タップとして抽出され、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値が演算される。さらに、下位画像と原画像とのS/N(signal/noise)が算出され、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値が１ずつインクリメントされることにより更新される。
【００１２】
本発明の第２の画像変換装置および方法、並びに記録媒体のプログラムにおいては、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットがクラスコードとして読み取られ、クラスコードに対応する予測係数が、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出されることにより発生され、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素が予測タップとして抽出される。さらに、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値が演算される。
【００１３】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、特許請求の範囲に記載の発明の各手段と以下の実施の形態との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施の形態（但し一例）を付加して本発明の特徴を記述すると、次のようになる。
【００１４】
すなわち、請求項１に記載の画像変換装置は、原画像を複数の画素からなるブロックに分割し、ブロック毎に複数の画素の画素値の平均値を算出し、算出した平均値を画素値とする上位画像の１個の画素を生成する生成手段（例えば、図１の初期上位階層画像生成回路１）と、生成された上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段（例えば、図１のクラス分類回路３）と、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段（例えば、図１の予測係数出力回路４）と、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段（例えば、図１の予測タップ抽出回路５）と、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段（例えば、図１のマッピング回路６）と、下位画像と原画像とのS/N(signal/noise)比を算出する算出手段（例えば、図１の収束判定回路８）と、算出されたS/N比が所定の閾値より小さい場合、上位画像の注目画素の画素値を１ずつインクリメントすることにより更新する更新手段（例えば、図１の上位階層画像更新回路９）とを備える。
【００１５】
請求項５に記載の画像変換装置は、上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段（例えば、図７のクラス分類回路４３）と、クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段（例えば、図７のマッピング回路４５）と、上位画像を構成する複数の画素のうち、注目画素と注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段（例えば、図７の予測タップ取得回路４４）と、予測係数と予測タップを構成する複数の画素の画素値との線形１次結合演算により、原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段（例えば、図７のマッピング回路４５）とを備える。
【００１６】
但し勿論この記載は、各手段を記載したものに限定することを意味するものではない。
【００１７】
本発明を適用したエンコーダの構成について、図１を参照して説明する。初期上位階層画像生成回路１は、入力された原画像を、図２に示すように、３画素×３画素からなるブロックに分割し、各ブロック内の９画素の画素値の平均値をブロックの中心に位置する上位階層画像の画素の画素値として初期上位階層画像を生成して、スイッチ２の接点ａに出力するようになされている。したがって、上位階層画像（以下、上位画像と記述する）の縦および横の画素数は、原画像の縦および横の画素数の１／３となる。
【００１８】
スイッチ２は、更新回数カウンタ１０からの制御信号に基づいて、接点ａまたは接点ｂに切り換えられるようになされている。クラス分類回路３は、図３に示すように、スイッチ２を介して入力される上位画像の所定の着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスを示すクラスコードとして予測係数出力回路４に出力するようになされている。したがって、クラスコードは、５ビットで表現される０乃至３１のうちのいずれかの値となる。
【００１９】
予測係数出力回路４は、内蔵するメモリに予め記憶されている予測係数テーブルからクラス分類回路３から入力されたクラスコードに対応する予測係数を読み出して、マッピング回路６に出力するようになされている。また、予測係数出力回路４は、記憶している予測係数テーブルを収束判定回路８および上位階層画像更新回路９の予測係数テーブルメモリ２４（図４）に出力するようになされている。
【００２０】
予測タップ取得回路５は、スイッチ２を介して入力される上位画像から、クラス分類回路３で着目した画素を中心とする５画素×５画素の予測タップを抽出して、マッピング回路６に出力するようになされている。マッピング回路６は、図２に示すように、着目画素とその近傍の下位階層画素ａ乃至ｈの画素値として、予測係数出力回路４から入力された予測係数と予測タップ取得回路５から入力された予測タップの画素値との線形１次結合を演算し、収束判定回路８に出力するようになされている。
【００２１】
収束判定回路８は、マッピング回路６から入力された下位階層画像（以下、下位画像と記述する）の画素値からなる下位画像と遅延回路７を介して入力された原画像とのS/N比を演算し、そのS/N比が所定の値以上である場合、または更新回数カウンタ１０から更新回数が所定の数に達したことを示す信号を受信した場合、予測係数テーブルとともに、対応する上位画像データを最適上位画像データとして後段に出力するようになされている。また、収束判定回路８は、そのS/N比が所定の値以下であれば、上位階層画像更新回路９に上位画像の更新を指令するようになされている。
【００２２】
上位階層画像更新回路９は、図１のスイッチ２を介して入力された上位画像の画素値を適切な値に更新するようになされている。上位階層画像更新回路９の詳細な構成について、図４を参照して説明する。上位階層画像データメモリ２１は、入力された上位画像を記憶するとともに、スイッチ３３を介して入力される画素値を用いて記憶している上位画像の画素値を更新するようになされている。予測タップ取得回路２２は、図１の予測タップ取得回路５と同様に、上位階層画像データメモリ２１から上位画像の所定の着目画素を中心とする５画素×５画素の予測タップを取得して、着目画素値だけを更新画素値カウンタから入力される値に置き換えてマッピング回路２５に出力するようになされている。
【００２３】
クラス分類回路２３は、図１のクラス分類回路３と同様に、予測タップ取得回路２２が取得した予測タップの中心に位置する着目画素の画素値（８ビット）の下位５ビットを読み出し、その値をクラスコードとして予測係数テーブルメモリ２４に出力するようになされている。予測係数テーブルメモリ２４は、入力されたクラスコードに対応する予測係数をマッピング回路２５に出力するようになされている。
【００２４】
マッピング回路２５は、図１のマッピング回路６と同様に、着目画素を中心とする３画素×３画素の下位画像（予測画像）の画素値として、予測タップ取得回路２２から入力された予測タップの画素値と、予測係数テーブルメモリ２４から入力された予測係数との線形１次結合を演算し、その値を誤差算出回路２６、およびスイッチ２８に出力するようになされている。
【００２５】
誤差算出回路２６は、マッピング回路２５から入力された３画素×３画素の予測画像の画素値と、対応する原画像データの画素値とのS/N比を演算し、その結果を比較器２７に出力するようになされている。比較器２７は、入力された誤差（S/N比）と最小誤差保存用レジスタ２９が保存する最小誤差（最大S/N比）とを比較し、誤差算出回路２６から入力された誤差が最小誤差保存用レジスタ２９が保存する最小誤差よりも小さい場合、スイッチ２８，３１をオンとする制御信号を出力するようになされている。この制御信号に対応して、スイッチ２８がオンとされることにより、最小誤差保存用レジスタ２９に保存されている最小誤差が誤差算出回路２６からの誤差値で更新され、スイッチ３１がオンとされることにより、最適画素値保存用レジスタ３２に保存されている最適画素値が、更新画素値カウンタ３０からの更新画素値で更新されるようになされている。また、比較器２７は、比較判定後、カウンタインクリメント信号を更新画素値カウンタ３０に出力するようになされている。
【００２６】
更新画素値カウンタ３０は、比較器２７からのカウンタインクリメント信号に対応して着目画素の画素値を０乃至２５５まで、１ずつインクリメントして予測タップ取得回路２２およびスイッチ３１に出力するようになされている。
【００２７】
また、更新画素値カウンタ３０は、着目画素の画素値を２５５に更新した後、カウンタをリセットし、スイッチ３３をオンとする制御信号を出力するようになされている。この制御信号に対応して、スイッチ３３がオンとされることにより、最適画素値保存用レジスタ３２に保存されている最適画素値が上位階層画像データメモリ２１に出力され、その値で上位階層画像データメモリ２１で記憶されている上位画像の画素値が更新されるようになされている。上位階層画像データメモリ２１に記憶されている上位画像の全ての画素値が更新された後、その更新上位画像は、図１のスイッチ２の接点ｂに出力されるようになされている。
【００２８】
図１に戻る。更新回数カウンタ１０は、スイッチ２に対する制御信号を出力するとともに、上位階層画像更新回路９による更新回数をカウントし、カウント数が予め設定されている所定の値に達した場合、その情報を収束判定回路８に出力するようになされている。
【００２９】
出力された最適上位階層画像および予測係数は、図示せぬ伝送媒体または記録媒体を介して後述するデコーダに供給されるようになされている。
【００３０】
次に、このエンコーダの圧縮符号化処理について、図５を参照して説明する。エンコーダに原画像が入力されると、その原画像は初期上位階層画像生成回路１、遅延回路７、および上位階層画像更新回路９に供給される。ステップＳ１において、初期上位階層画像生成回路１は、入力された原画像を、図２に示すように、３画素×３画素からなるブロックに分割し、各ブロック内の９画素の画素値の平均値をブロックの中心に位置する上位画像の画素の画素値とする初期上位画像を生成して、スイッチ２の接点ａに出力する。スイッチ２は、更新回数カウンタ１０からの制御信号に基づいて、接点ａに切り換えられており、初期上位画像は、上位階層画像更新回路９の上位階層画像データメモリ２１に供給される。
【００３１】
ステップＳ２において、上位階層画像更新回路９は、画素値更新処理を実行する。この画素値更新処理の詳細について、図６のフローチャートを参照して説明する。
【００３２】
ステップＳ１１において、予測タップ取得回路２２は、上位階層画像データメモリ２１に供給されて記憶された上位画像の所定の画素を着目画素とし、着目画素を中心とする５画素×５画素の予測タップを抽出する。さらに、予測タップ取得回路２２は、取得した着目画素の画素値をクラス分類回路２３に出力する。ステップＳ１２において、クラス分類回路２３は、入力された着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値を用いてクラス分類を行い、クラスコードを予測係数テーブルメモリ２４に出力する。予測係数テーブルメモリ２４は、予測係数出力回路４から供給されている予測係数テーブルからクラス分類回路２３から入力されたクラスコードに対応する予測係数を読み出して、マッピング回路２５に出力する。
【００３３】
ステップＳ１３において、更新画素値カウンタ３０は、着目画素の更新画素値として０を予測タップ取得回路２２およびスイッチ３１に出力する。
【００３４】
ステップＳ１４において、予測タップ取得回路２２は、ステップＳ１１で取得した予測タップのうちの着目画素の画素値を、更新画素値カウンタ３０から供給された値に置き換えて、マッピング回路２５に出力する。マッピング回路２５は、予測係数テーブルメモリ２４から入力された予測係数と予測タップ取得回路２２ら入力された予測タップの画素値との線形１次結合を演算し、その値を着目画素を中心とする３画素×３画素の下位画像の画素値として、誤差算出回路２６に出力する。
【００３５】
ステップＳ１５において、誤差算出回路２６は、入力された３画素×３画素の下位画像の画素値と、対応する原画像の画素値との誤差（S/N比）を演算し、その結果を比較器２７、およびスイッチ２８に出力する。ステップＳ１６において、比較器２７は、入力された誤差（S/N比）と最小誤差保存用レジスタ２９が保存する最小誤差（最大S/N比）とを比較し、誤差算出回路２６から入力された誤差が最小誤差保存用レジスタ２９が保存する最小誤差よりも小さいか否かを判定する。誤差算出回路２６から入力された誤差が最小誤差保存用レジスタ２９が保存する最小誤差よりも小さくないと判定された場合、ステップＳ１７をスキップし、誤差算出回路２６から入力された誤差が最小誤差保存用レジスタ２９が保存する最小誤差よりも小さいと判定された場合、ステップＳ１７に進む。
【００３６】
ステップＳ１７において、比較器２７は、スイッチ２８，３１をオンとする制御信号を出力する。この制御信号に対応して、スイッチ２８，３１がオンとされ、最小誤差保存用レジスタ２９に保存されている最小誤差、および最適画素値保存用レジスタ３２に保存されている最適画素値が、それぞれ誤差算出回路２６からの誤差、または更新画素値カウンタ３０からの更新画素値で更新される。その後、比較器２７は、カウンタインクリメント信号を更新画素値カウンタ３０に出力する。
【００３７】
ステップＳ１８において、更新画素値カウンタ３０は、予測タップ取得回路２２およびスイッチ３１に供給した着目画素の更新画素値が２５５よりも小さいか否かを判定する。供給した着目画素の更新画素値が２５５よりも小さいと判定された場合、ステップＳ１９に進む。ステップＳ１９において、更新画素値カウンタ３０は、着目画素の画素値を１だけインクリメントして、予測タップ取得回路２２およびスイッチ３１に供給する。
【００３８】
その後、ステップＳ１８において、予測タップ取得回路２２に供給した着目画素の更新画素値が２５５よりも小さくないと判定されるまで、ステップＳ１４乃至Ｓ１７の処理が繰り返され、着目画素の画素値として０乃至２５５のうちで最も誤差が小さい（S/N比が大きい）値が最適画素値保存用レジスタ３２に保存される。
【００３９】
ステップＳ２０において、更新画素値カウンタ３０は、スイッチ３３に制御信号を出力する。この制御信号に対応して、スイッチ３３はオンとされ、最適画素値保存用レジスタに３２に保存されている着目画素の画素値で上位階層画像データメモリ２２１に記憶されている上位画像の対応する画素の画素値が更新される。
【００４０】
ステップＳ２１において、予測タップ取得回路２２は、上位画像の全ての画素を着目画素としたか否かを判定し、上位画像の全ての画素を着目画素としたと判定するまで、ステップＳ１１乃至Ｓ２１の処理を繰り返す。
【００４１】
その後、ステップＳ２１において、上位画像の全ての画素を着目画素としたと判定された場合、上位階層画像データメモリ２１が記憶している更新された上位画像がスイッチ２の接点ｂに出力される。
【００４２】
図５に戻る。ステップＳ３において、スイッチ２は、更新回数カウンタ１０からの制御信号に基づいて、接点ｂに切り換えられ、スイッチ２を介して更新上位画像が、クラス分類回路３、予測タップ取得回路５、収束判定回路８、および上位階層画像更新回路９に供給される。クラス分類回路３は、入力された更新上位画像の所定の画素を着目画素に決定する。
【００４３】
ステップＳ４において、クラス分類回路３は、着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスコードとして予測係数出力回路４に出力する。予測係数出力回路４は、内蔵するメモリに予め記憶されている予測係数テーブルからクラス分類回路３から入力されたクラスコードに対応する予測係数を読み出して、マッピング回路６に出力する。このとき同時に、予測タップ取得回路５は、スイッチ２を介して入力された更新上位画像から、ステップＳ３で決定された着目画素を中心とする５画素×５画素の予測タップを取得して、マッピング回路６に出力する。
【００４４】
ステップＳ５において、マッピング回路６は、予測係数出力回路４から入力された予測係数と予測タップ取得回路５から入力された予測タップの画素値との線形１次結合を演算し、その値を、図２に示すような着目画素を中心とする３画素×３画素の予測画像（下位画像）の画素値として収束判定回路８に出力する。
【００４５】
ステップＳ６において、クラス分類回路３は、入力された更新上位画像の全ての画素を着目画素としたか否かを判定し、更新上位画像の全ての画素を着目画素としたと判定するまで、ステップＳ２乃至Ｓ６の処理を繰り返す。その後、ステップＳ６において、更新上位画像の全ての画素を着目画素としたと判定された場合、ステップＳ７に進む。
【００４６】
ステップＳ７において、収束判定回路８は、マッピング回路６から入力された予測画像と、遅延回路７で所定にタイミングだけ遅延されて入力された原画像とのS/N比を演算し、その結果が所定の値以上であるか、否かを判定するとともに、更新回数カウンタ１０から更新回数が所定の回数に達したことを示す信号が入力されたか否かを判定する。信号が入力されておらず、S/N比が所定の値以上ではないと判定された場合、ステップＳ２に戻り、上述した処理が繰り返される。
【００４７】
その後、ステップＳ７において、S/N比が所定の値以上であると判定された場合、または、更新回数カウンタ１０から信号が入力されたと判定された場合、ステップＳ８に進む。ステップＳ８において、収束判定部８は、判定した予測画像に対応する上位画像を、対応する予測係数テーブルとともに出力する。
【００４８】
出力された最適上位画像および予測係数テーブルは、図示せぬ伝送媒体または記録媒体を介して後述するデコーダに供給される。
【００４９】
以上のように、本実施の形態においては、予測係数を固定した状態で画素値を最適化（更新）し、最適化された画素値を用いて予測係数を変更し、再度、予測係数を固定した状態で画素値を最適化することを繰り返すようにしたので、画像的な特徴がある程度似ている画素が同一のクラスに集中する。したがって、結果的に、デコードした際にS/N比が向上する上位画像が生成される。
【００５０】
図７は、供給された最適上位画像を予測係数テーブルを用いて下位画像に復号するデコーダの構成を示している。エンコーダから供給された最適上位画像は、上位階層画像メモリ４１に記憶され、予測係数テーブルは、マッピング回路４５に内蔵されたメモリに記憶されるようになされている。
【００５１】
着目画素値取得回路４２は、上位階層画像メモリ４１に記憶された最適上位画像の所定の画素を着目画素に決定し、その画素値を取得してクラス分類回路４３に出力するようになされている。クラス分類回路４３は、図３に示すように、着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスコードとしてマッピング回路４５に出力するようになされている。
【００５２】
予測タップ取得回路４４は、着目画素値取得回路４２が決定した着目画素を中心とする５画素×５画素の予測タップを上位階層画像メモリ４１に記憶された記憶された最適上位画像から抽出し、マッピング回路４５に出力するようになされている。
【００５３】
マッピング回路４５は、クラス分類回路４３から入力されたクラスコードに対応する予測係数を、内蔵するメモリに記憶している、エンコーダから供給された予測係数テーブルから読み出す。さらに、マッピング回路４５は、図２に示すように、着目画素とその近傍の下位階層画素ａ乃至ｈの画素値として、読み出した予測係数と、予測タップ取得回路４４から入力された予測タップの画素値との線形１次結合を演算し、下位階層画像メモリ４６に出力するようになされている。下位階層画像メモリ４６は、マッピング回路４５から入力された下位画像の画素値を記憶し、所定のタイミングで下位画像を図示せぬ表示装置に出力するようになされている。
【００５４】
このデコーダの復号処理について、図８のフローチャートを参照して説明する。ユーザからの復号開始指令に対応し、エンコーダからの最適上位画像および予測係数テーブルを受け付けたデコーダは、ステップＳ３１において、最適上位画像を上位階層画像メモリ４１に記憶させ、予測係数テーブルをマッピング回路４５に内蔵されたメモリに記憶させる。
【００５５】
ステップＳ３２において、着目画素値取得回路４２は、上位階層画像メモリ４１に記憶された最適上位画像の画素を、順次、着目画素に決定し、その画素値を取得してクラス分類回路４３に出力する。ステップＳ３３において、クラス分類回路４３は、着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスコードとしてマッピング回路４５に出力する。
【００５６】
ステップＳ３４において、予測タップ取得回路４４は、ステップＳ３２で着目画素値取得回路４２が決定した着目画素を中心とする５画素×５画素の予測タップを上位階層画像メモリ４１に記憶された最適上位画像から抽出し、マッピング回路４５に出力する。
【００５７】
ステップＳ３５において、マッピング回路４５は、クラス分類回路４３から入力されたクラスコードに対応する予測係数を、ステップＳ３１で内蔵するメモリに記憶した予測係数テーブルから読み出す。さらに、マッピング回路４５は、図２に示すように、着目画素とその近傍の下位階層画素ａ乃至ｈの画素値として、読み出した予測係数と、予測タップ取得回路４４から入力された予測タップの画素値との線形１次結合を演算し、下位階層画像メモリ４６に出力する。下位階層画像メモリ４６は、入力された下位画像の画素値を記憶する。
【００５８】
ステップＳ３６において、着目画素値取得回路４２は、上位階層画像メモリ４１に記憶された最適上位画像の全ての画素を着目画素としたか否かを判定する。最適上位画像の全画素を着目画素としていないと判定された場合、ステップＳ３２乃至Ｓ３６の処理を繰り返し、上位画像の全画素を着目画素としたと判定された場合、ステップＳ３７に進む。ステップＳ３７において、下位階層画像メモリ４６に記憶されている下位画像が、図示せぬ表示装置に出力されて表示される。
【００５９】
図９は、図１の予測係数出力回路４に内蔵されるメモリに記憶するクラスコードに対応する予測係数テーブルを学習によって得る学習装置の構成を示している。この学習装置においては、教師信号（学習信号）としての原画像を用いてクラス毎の予測係数テーブルを生成する。
【００６０】
教師信号（学習信号）としての原画像が、上位階層画像生成回路５１に入力されるとともに、遅延回路５４に入力される。上位階層画像生成回路５１は、図２に示すように、入力された教師信号（学習信号）としての原画像データを３画素×３画素からなるブロックに分割し、各ブロック内の９画素の画素値の平均値をブロックの中心に位置する上位階層画像の画素の画素値として上位階層画像を生成し、クラス分類回路５２および予測タップ取得回路５３に出力する。
【００６１】
クラス分類回路５２は、図３に示すように、入力された上位画像の所定の着目画素の画素値（８ビット）のうちの下位５ビットを読み出し、その値をクラスコードとして予測係数演算回路５５に出力する。予測タップ取得回路５３は、クラス分類回路５２で決定された着目画素を中心とする５画素×５画素の予測タップを上位画像から抽出して、予測係数演算回路５５に出力する。
【００６２】
予測係数演算回路５５は、遅延回路５４から所定のタイミングだけ遅延されて入力される教師信号としての原画像と、予測タップ取得回路５３から供給される予測タップとしての上位画像の画素とを用いて、クラス毎（クラスコード毎）に正規方程式を生成し、クラス毎に最小自乗法により正規方程式を解き、クラス毎の予測係数テーブルを演算する。求められたクラス毎の予測係数テーブルは、図１の予測係数出力部４が内蔵するメモリに書き込まれることになる。
【００６３】
なお、本実施の形態においては、クラス毎の予測係数テーブルを、図９に示した構成によって演算して求めるようにしたが、コンピュータを用いてシュミレーションで演算して求めるようにしてもよい。
【００６４】
また、予測タップとして切り出される画素データの数は、上述した例に限らず、その数はいくつであってもよい。ただし、予測タップとして切り出す数を多くすればするほど生成される下位画像の精度は高くなるが、演算量が多くなったり、メモリが大きくなったりするため、演算量、ハード面での負荷が大きくなるため、最適な数を設定する必要がある。
【００６５】
また、上述したような処理を行うコンピュータプログラムをユーザに提供する提供媒体としては、磁気ディスク、CD-ROM、固体メモリなどの記録媒体の他、ネットワーク、衛星などの通信媒体を利用することができる。
【００６６】
【発明の効果】
以上のように、本発明の第１の画像変換装置および方法、並びに記録媒体のプログラムによれば、原画像とほぼ同一の画像を復元できる上位画像を生成することが可能となる。
【００６７】
また、本発明の第２の画像変換装置および方法、並びに記録媒体のプログラムによれば、上位画像に基づいて原画像とほぼ同一の復元画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したエンコーダの構成を示すブロック図である。
【図２】図１の初期上位階層画像生成回路１の動作を説明するための図である。
【図３】図１のクラス分類回路３の動作を説明するための図である。
【図４】図１の上位階層画像更新回路９の詳細な構成を示すブロック図である。
【図５】図１のデコーダの圧縮符号化処理を説明するフローチャートである。
【図６】図５のステップＳ２の画素値更新処理を説明するフローチャートである。
【図７】本発明を適用したデコーダの構成を示すブロック図である。
【図８】図７のデコーダの復号処理を説明するフローチャートである。
【図９】図１の予測係数出力部４に内蔵されるメモリに記憶される予測係数の学習処理を行う学習装置の構成を示すブロック図である。
【符号の説明】
１ 初期上位階層画像生成回路， ２ スイッチ， ３ クラス分類回路， ４ 予測係数出力回路， ５ 予測タップ取得回路， ６ マッピング回路， ７ 遅延回路， ８ 収束判定回路， ９ 上位階層画像更新回路， １０ 更新回数カウンタ， ２１ 上位階層画像データメモリ， ２２ 予測タップ取得回路， ２３ クラス分類回路， ２４ 予測係数テーブルメモリ， ２５ マッピング回路， ２６ 誤差算出回路， ２７ 比較器， ２８ スイッチ， ２９ 最小誤差保存用レジスタ， ３０ 更新画素値カウンタ， ３１ スイッチ， ３２ 最適画素値保存用レジスタ， ３３ スイッチ， ４１ 上位階層画像メモリ， ４２ 着目画素値取得回路， ４３ クラス分類回路， ４４ 予測タップ取得回路， ４５ マッピング回路， ４６ 下位階層画像メモリ，５１ 上位階層画像生成回路， ５２ クラス分類回路， ５３ 予測タップ取得回路， ５４ 遅延回路， ５５ 予測係数演算回路
Claims (7)
- 複数の画素からなる原画像を、より少ない画素からなる上位画像に変換する画像変換装置において、
前記原画像を複数の画素からなるブロックに分割し、前記ブロック毎に前記複数の画素の画素値の平均値を算出し、算出した前記平均値を画素値とする前記上位画像の１個の画素を生成する生成手段と、
生成された前記上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段と、
前記クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段と、
前記上位画像を構成する複数の画素のうち、前記注目画素と前記注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段と、
前記予測係数と前記予測タップを構成する複数の画素の画素値との線形１次結合演算により、前記原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段と、
前記下位画像と前記原画像とのS/N(signal/noise)比を算出する算出手段と、
算出された前記S/N比が所定の閾値より小さい場合、前記上位画像の前記注目画素の画素値を１ずつインクリメントすることにより更新する更新手段と
を備えることを特徴とする画像変換装置。 - 前記更新手段は、算出された前記S/N比が所定の閾値より小さい場合、且つ、前記上位画像を構成する画素の画素値を更新する回数が所定の回数よりも小さい場合、前記上位画像の前記注目画素の画素値を１ずつインクリメントすることにより更新する
ことを特徴とする請求項１に記載の画像変換装置。 - 複数の画素からなる原画像を、より少ない画素からなる上位画像に変換する画像変換装置の画像変換方法において、
前記原画像を複数の画素からなるブロックに分割し、前記ブロック毎に前記複数の画素の画素値の平均値を算出し、算出した前記平均値を画素値とする前記上位画像の１個の画素を生成する生成ステップと、
生成された前記上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、
前記クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、
前記上位画像を構成する複数の画素のうち、前記注目画素と前記注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、
前記予測係数と前記予測タップを構成する複数の画素の画素値との線形１次結合演算により、前記原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップと、
前記下位画像と前記原画像とのS/N(signal/noise)比を算出する算出ステップと、
算出された前記S/N比が所定の閾値より小さい場合、前記上位画像の前記注目画素の画素値を１ずつインクリメントすることにより更新する更新ステップと
を含むことを特徴とする画像変換方法。 - 複数の画素からなる原画像を、より少ない画素からなる上位画像に変換する画像変換装置の制御用のプログラムであって、
前記原画像を複数の画素からなるブロックに分割し、前記ブロック毎に前記複数の画素の画素値の平均値を算出し、算出した前記平均値を画素値とする前記上位画像の１個の画素を生成する生成ステップと、
生成された前記上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、
前記クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、
前記上位画像を構成する複数の画素のうち、前記注目画素と前記注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、
前記予測係数と前記予測タップを構成する複数の画素の画素値との線形１次結合演算により、前記原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップと、
前記下位画像と前記原画像とのS/N(signal/noise)比を算出する算出ステップと、
算出された前記S/N比が所定の閾値より小さい場合、前記上位画像の前記注目画素の画素値を１ずつインクリメントすることにより更新する更新ステップと
を含む処理を画像変換装置のコンピュータに実行させるプログラムが記録されていることを特徴とする記録媒体。 - 複数の画素からなる原画像を複数の画素からなるブロックに分割し、前記ブロック毎に前記複数の画素の画素値の平均値を算出し、算出した前記平均値を画素値とする、前記原画像より少ない画素からなる上位画像の１個の画素を生成し、
生成した前記上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取り、
前記クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出し、
前記上位画像を構成する複数の画素のうち、前記注目画素と前記注目画素の近傍に位置する複数の画素を予測タップとして抽出し、
前記予測係数と前記予測タップを構成する複数の画素の画素値との線形１次結合演算により、前記原画像と同じ画素数の下位画像の画素の画素値を演算し、
前記下位画像と前記原画像とのS/N(signal/noise)比を算出し、
算出された前記S/N比が所定の閾値より小さい場合、前記上位画像の前記注目画素の画素値を１ずつインクリメントすることにより更新する画像生成装置によって生成された前記上位画像を、前記原画像と同じ画素数の復元画像に変換する画像変換装置において、
前記上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取手段と、
前記クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生手段と、
前記上位画像を構成する複数の画素のうち、前記注目画素と前記注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出手段と、
前記予測係数と前記予測タップを構成する複数の画素の画素値との線形１次結合演算により、前記原画像と同じ画素数の下位画像の画素の画素値を演算する演算手段と
を備えることを特徴とする画像変換装置。 - 複数の画素からなる原画像を複数の画素からなるブロックに分割し、前記ブロック毎に前記複数の画素の画素値の平均値を算出し、算出した前記平均値を画素値とする、前記原画像より少ない画素からなる上位画像の１個の画素を生成し、
生成した前記上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取り、
前記クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出し、
前記上位画像を構成する複数の画素のうち、前記注目画素と前記注目画素の近傍に位置する複数の画素を予測タップとして抽出し、
前記予測係数と前記予測タップを構成する複数の画素の画素値との線形１次結合演算により、前記原画像と同じ画素数の下位画像の画素の画素値を演算し、
前記下位画像と前記原画像とのS/N(signal/noise)比を算出し、
算出された前記S/N比が所定の閾値より小さい場合、前記上位画像の前記注目画素の画素値を１ずつインクリメントすることにより更新する画像生成装置によって生成された前記上位画像を、前記原画像と同じ画素数の復元画像に変換する画像変換装置の画像変換方法において、
前記上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、
前記クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、
前記上位画像を構成する複数の画素のうち、前記注目画素と前記注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、
前記予測係数と前記予測タップを構成する複数の画素の画素値との線形１次結合演算により、前記原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップと
を含むことを特徴とする画像変換方法。 - 複数の画素からなる原画像を複数の画素からなるブロックに分割し、前記ブロック毎に前記複数の画素の画素値の平均値を算出し、算出した前記平均値を画素値とする、前記原画像より少ない画素からなる上位画像の１個の画素を生成し、
生成した前記上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取り、
前記クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出し、
前記上位画像を構成する複数の画素のうち、前記注目画素と前記注目画素の近傍に位置する複数の画素を予測タップとして抽出し、
前記予測係数と前記予測タップを構成する複数の画素の画素値との線形１次結合演算により、前記原画像と同じ画素数の下位画像の画素の画素値を演算し、
前記下位画像と前記原画像とのS/N(signal/noise)比を算出し、
算出された前記S/N比が所定の閾値より小さい場合、前記上位画像の前記注目画素の画素値を１ずつインクリメントすることにより更新する画像生成装置によって生成された前記上位画像を、前記原画像と同じ画素数の復元画像に変換する画像変換装置の制御用のプログラムであって、
前記上位画像を構成する複数の画素のうち、処理対象とする注目画素のｎビットからなる画素値の下位ｍビットをクラスコードとして読み取る読取ステップと、
前記クラスコードに対応する予測係数を、学習用の画像を用いて予め生成されている予測係数がクラスコードに対応付けて記憶されているメモリから読み出すことにより発生する予測係数発生ステップと、
前記上位画像を構成する複数の画素のうち、前記注目画素と前記注目画素の近傍に位置する複数の画素を予測タップとして抽出する抽出ステップと、
前記予測係数と前記予測タップを構成する複数の画素の画素値との線形１次結合演算により、前記原画像と同じ画素数の下位画像の画素の画素値を演算する演算ステップと
を含む処理を画像変換装置のコンピュータに実行させるプログラムが記録されていることを特徴とする記録媒体。
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