JP4193800B2 - disk - Google Patents

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Description

本発明は、ディスクに関し、特に、アドレスの検出を容易にし、また、より高密度にデータを記録または再生することができるようにしたディスクに関する。   The present invention relates to a disk, and more particularly to a disk that facilitates address detection and can record or reproduce data at a higher density.

ディスクにデータを記録するには、データを所定の位置に記録することができるように、アドレス情報を予め記録しておく必要がある。このアドレス情報は、プリグルーブを、アドレス情報で周波数変調した周波数変調波によりウォブリングすることにより記録される場合がある。   In order to record data on the disc, it is necessary to record address information in advance so that the data can be recorded at a predetermined position. This address information may be recorded by wobbling the pregroove with a frequency-modulated wave that is frequency-modulated with the address information.

このようなことは、MD(ミニディスク)(商標)、CDR(記録が可能なコンパクトディスク)(CD)などにおいて行われている。   This is done in MD (Mini Disc) (trademark), CDR (Compact Disc capable of recording) (CD), and the like.

すなわち、これらのディスクにおいては、データを記録するトラックをプリグルーブとして、予め形成するようにするのであるが、このプリグルーブの側壁をアドレス情報に対応してウォブリングする(蛇行させる)。このようにすると、ウォブリング情報(アドレス情報)からアドレスを読み取ることができ、所望の位置にデータを記録することができる。   That is, in these discs, data recording tracks are formed in advance as pregrooves, and the side walls of the pregrooves are wobbled (meandered) in accordance with address information. In this way, the address can be read from the wobbling information (address information), and the data can be recorded at a desired position.

ところで、従来、ウォブリング情報(アドレスデータ)と周波数変調波の位相が正確には一致していないため、アドレスデータのビットの境界部の識別が困難であり、アドレスデータを誤検出するおそれがあった。   By the way, conventionally, since the phase of the wobbling information (address data) and the frequency modulation wave does not exactly match, it is difficult to identify the boundary between the bits of the address data, and the address data may be erroneously detected. .

また、ウォブリング情報は、記録再生情報に対して、非常に低密度であるため、このウォブリング情報を基準として、所定のセクタにデータを記録するようにすると、セクタの記録位置が記録の度にずれる結果となり、前後のセクタと干渉することがある。また、偏心などによるジッタを吸収するためには、セクタとセクタの間に実質的にデータが記録されないバッファエリアを形成しておく必要があるが、このように前後のセクタとの干渉が大きいと、このバッファエリアを大きくしなければならないことになる。その結果、実質的にデータを記録することができない領域が増加し、結果的に、そのディスクの記録容量が低下してしまうことになる。その結果、非常に冗長なシステムとなり、高密度にランダム記録再生を行うことが困難になる課題があった。   Also, since wobbling information has a very low density with respect to recording / reproducing information, if data is recorded in a predetermined sector with reference to this wobbling information, the recording position of the sector shifts at every recording. As a result, it may interfere with the preceding and following sectors. Also, in order to absorb jitter due to eccentricity or the like, it is necessary to form a buffer area in which data is not substantially recorded between sectors. This buffer area must be enlarged. As a result, the area in which data cannot be recorded substantially increases, and as a result, the recording capacity of the disc decreases. As a result, there is a problem that the system becomes very redundant and it is difficult to perform random recording and reproduction at high density.

そこで、ディスクの容量をできるだけ大きくするために、角速度を一定とするCAV(Constant Angular Velocity)ディスクとせずに、線速度一定のCLV(Constant Linear Velocity)ディスクとすることが考えられる。しかしながら、CLVディスクは、CAVディスクに較べて迅速なアクセスが困難となる。   Therefore, in order to increase the capacity of the disk as much as possible, it is conceivable to use a CLV (Constant Linear Velocity) disk with a constant linear velocity instead of a CAV (Constant Angular Velocity) disk with a constant angular velocity. However, the CLV disk is difficult to access quickly compared to the CAV disk.

そこで、CAVディスクとCLVディスクの中間のディスクとして、ゾーンCAVディスクが知られている。このゾーンCAVディスクにおいては、ディスクのデータ記録領域が、複数のゾーンに区分される。ディスクは、角速度が一定となるように回転されるが、各ゾーンにおいては、より外周側のゾーンが、より内周側のゾーンより、1トラック(1回転)当りのセクタ数が多くなるようになされている。これにより、CAVディスクより記録密度を向上させることができるとともに、CLVディスクにおける場合より、迅速なアクセスが可能となる。   Therefore, a zone CAV disk is known as an intermediate disk between the CAV disk and the CLV disk. In this zone CAV disc, the data recording area of the disc is divided into a plurality of zones. The disk is rotated so that the angular velocity is constant, but in each zone, the zone on the outer peripheral side has more sectors per track (one rotation) than the zone on the inner peripheral side. Has been made. As a result, the recording density can be improved as compared with the CAV disk, and quicker access is possible than in the case of the CLV disk.

しかしながら、最近、データの高密度化にともなって、データのエラーを訂正する符号量を大きくする傾向にある。その結果、上記したゾーンCAVディスクにおいても、十分な容量の確保が困難になる課題があった。   However, with the recent increase in data density, there is a tendency to increase the amount of codes for correcting data errors. As a result, the above-described zone CAV disk also has a problem that it is difficult to ensure a sufficient capacity.

本発明はこのような状況に鑑みてなされたものであり、クロックの検出を容易にするとともに、より高密度にデータを記録再生するようにすることができるようにするものである。   The present invention has been made in view of such a situation, and makes it easy to detect a clock and to record and reproduce data at a higher density.

本発明のディスクは、アドレス情報を表すデータビットは、所定の期間において3.5波長となる第1のキャリアと、前記所定の期間において、前記第1のキャリアより半波長分多い4波長となる第2のキャリアとを有することを特徴とする。 In the disk of the present invention, data bits representing address information have a first carrier having a wavelength of 3.5 in a predetermined period, and four wavelengths having a half wavelength greater than that of the first carrier in the predetermined period. And a second carrier .

前記第1及び第2のキャリアは、それぞれ正の半波から始まるキャリアと負の半波から始まるキャリアを有するようにさせることができ、直前のデータビットとの境界部において周波数変調波の位相が一致するように、直前の前記データビットが正の半波で終了するとき、負の半波から始まるキャリアが選択され、直前の前記データビットが負の半波で終了するとき、正の半波から始まるキャリアが選択されるようにすることができる。 Each of the first and second carriers can have a carrier starting from a positive half wave and a carrier starting from a negative half wave, and the phase of the frequency-modulated wave is at the boundary with the immediately preceding data bit. To match, when the previous data bit ends with a positive half-wave, the carrier starting from the negative half-wave is selected, and when the previous data bit ends with a negative half-wave, the positive half-wave Carriers starting from can be selected.

本発明のディスクにおいては、アドレス情報を表すデータビットが、所定の期間において3.5波長となる第1のキャリアと、前記所定の期間において、前記第1のキャリアより半波長分多い4波長となる第2のキャリアとを有するIn the disc of the present invention, data bits representing address information have a first carrier having a wavelength of 3.5 wavelengths in a predetermined period, and four wavelengths having a half wavelength greater than that of the first carrier in the predetermined period. And a second carrier .

本発明によれば、アドレスデータ(チャンネルビットデータ)と周波数変調波の位相が一致するので、そのビットの境界部の識別が容易となり(周波数変調波の検出が容易となり)、アドレスデータビットの誤検出を防止することが可能となり、結果として、アドレス情報の正確な再生が容易になると共に、周波数変調波のエッジを基準として正確にクロックを生成することが可能となる。   According to the present invention, since the phase of the address data (channel bit data) and the frequency modulated wave coincide with each other, the boundary between the bits can be easily identified (the frequency modulated wave can be easily detected), and the address data bit can be erroneously detected. Detection can be prevented, and as a result, accurate reproduction of address information is facilitated, and a clock can be accurately generated with reference to the edge of the frequency modulation wave.

図1は、本発明のディスクを応用した光ディスクの構成例を示している。同図に示したように、ディスク(光ディスク)1には、プリグルーブ2がスパイラル状に内周から外周に向かって予め形成されている。もちろん、このプリグルーブ2は、同心円状に形成することも可能である。   FIG. 1 shows a configuration example of an optical disc to which the disc of the present invention is applied. As shown in the figure, a pregroove 2 is formed in advance in a spiral shape on the disk (optical disk) 1 from the inner periphery to the outer periphery. Of course, the pregroove 2 can also be formed concentrically.

また、このプリグルーブ2は、図1においてその一部を拡大して示したように、その左右の側壁が、アドレス情報に対応してウォブリングされ、周波数変調波に対応して蛇行している。1つのトラックは、複数のウォブリングアドレスフレームを有している。   Further, as shown in FIG. 1 in which a part of the pregroove 2 is enlarged, the left and right side walls are wobbled corresponding to the address information and meandering corresponding to the frequency modulation wave. One track has a plurality of wobbling address frames.

図2は、ウォブリングアドレスフレームの構成(フォーマット)を示している。同図に示したように、ウォブリングアドレスフレームは48ビットで構成され、最初の4ビットは、ウォブリングアドレスフレームのスタートを示す同期信号(Sync)とされる。次の4ビットは、複数の記録層のうちいずれの層であるかを表すレイヤー(Layer)とされている。次の20ビットはトラックアドレス(ト ラック番号)とされる。さらに次の4ビットは、アドレスフレームのフレーム番号を表すようになされている。その後の14ビットは、誤り訂正符号(CRC)と され、同期信号(Sync)を除いたエラー訂正符号が記録される。最後の2ビット(Reserved)は、将来のために予備として確保されている。   FIG. 2 shows the configuration (format) of the wobbling address frame. As shown in the figure, the wobbling address frame is composed of 48 bits, and the first 4 bits are a synchronization signal (Sync) indicating the start of the wobbling address frame. The next 4 bits are a layer (Layer) that indicates which of a plurality of recording layers. The next 20 bits are used as a track address (track number). Further, the next 4 bits represent the frame number of the address frame. The subsequent 14 bits are used as an error correction code (CRC), and an error correction code excluding the synchronization signal (Sync) is recorded. The last 2 bits (Reserved) are reserved for the future.

ウォブリングアドレスフレームは、1トラック(1回転)につき例えば、8フレーム分、ディスクの回転角速度が一定のCAVディスク状に記録されている。従って、図2のフレーム番号としては、例えば0乃至7の値が記録される。   The wobbling address frame is recorded in a CAV disk shape in which the disk rotation angular velocity is constant, for example, for 8 frames per track (1 rotation). Therefore, for example, values of 0 to 7 are recorded as the frame numbers in FIG.

図3は、図2に示すフォーマットのアドレスフレームに対応して、プリグルーブ2をウォブリングさせるためのウォブリング信号を発生するウォブリング信号発生回路の構成例を表している。発生回路11は、115.2kHzの周波数の信号を発生する。発生回路11が発生する信号は、割算回路12に供給され、値7.5で割算された後、周波数15.36kHzのバイフェーズクロック信号としてバイフェーズ変調回路13に供給されている。バイフェーズ変調回路13にはまた、図2に示すフレームフォーマットのADIP(Address In Pre−groove)データが供給されている。   FIG. 3 shows a configuration example of a wobbling signal generation circuit that generates a wobbling signal for wobbling the pregroove 2 corresponding to the address frame having the format shown in FIG. The generation circuit 11 generates a signal having a frequency of 115.2 kHz. The signal generated by the generation circuit 11 is supplied to the division circuit 12, divided by the value 7.5, and then supplied to the biphase modulation circuit 13 as a biphase clock signal having a frequency of 15.36 kHz. The bi-phase modulation circuit 13 is also supplied with ADIP (Address In Pre-groove) data in the frame format shown in FIG.

バイフェーズ変調回路13は、割算器12より供給されるバイフェーズクロックを、図示せぬ回路から供給されるADIPデータ(アドレスデータ)でバイフェーズ変調し、バイフェーズ信号をFM変調回路15に出力している。FM変調回路15にはまた、発生回路11が発生した115.2kHzの信号を、割算器14により値2で割算して得られた周波数57.6kHzのキャリアが入力されている。FM変調回路15は、この割算器14より入力されるキャリアを、バイフェーズ変調回路13より入力されるバイフェーズ信号で周波数変調し、その結果得られる周波数変調信号を出力する。ディスク1のプリグルーブ2の左右側壁は、この周波数変調信号に対応して形成(ウォブリング)される。   The biphase modulation circuit 13 biphase modulates the biphase clock supplied from the divider 12 with ADIP data (address data) supplied from a circuit (not shown), and outputs the biphase signal to the FM modulation circuit 15. is doing. The FM modulation circuit 15 also receives a carrier having a frequency of 57.6 kHz obtained by dividing the 115.2 kHz signal generated by the generation circuit 11 by the value 2 by the divider 14. The FM modulation circuit 15 modulates the frequency of the carrier input from the divider 14 with the biphase signal input from the biphase modulation circuit 13 and outputs a frequency modulation signal obtained as a result. The left and right side walls of the pregroove 2 of the disk 1 are formed (wobbed) corresponding to this frequency modulation signal.

図4と図5は、バイフェーズ変調回路13が出力するバイフェーズ信号の例を表している。この実施例においては、先行するビットが0であるとき、図4に示すように、同期パターン(SYNC)として、“11101000”が用いられ、先行するビットが1であるとき、同期パターンとして、図5に示すように、図4に示す場合と逆相の“00010111”が用いられる。SYNCは変調では現れない規則外のユニークパターンとされる。   4 and 5 show examples of the biphase signal output from the biphase modulation circuit 13. In this embodiment, when the preceding bit is 0, as shown in FIG. 4, “11101000” is used as the synchronization pattern (SYNC), and when the preceding bit is 1, the synchronization pattern is As shown in FIG. 5, “00010111” having a phase opposite to that shown in FIG. 4 is used. SYNC is a unique pattern that does not appear in modulation.

アドレスデータ(ADIPデータ)のデータビット(Data Bits)のうち、“ 0”は、バイフェーズ変調され、“11”(前のチャンネルビットが0のとき)または“00”(前のチャンネルビットが1のとき)のチャンネルビット(Channel Bits)に変換される。また、“1”は、“10”(前のチャンネルビットが0のとき)または“01”(前のチャンネルビットが1のとき)のチャンネルビットに変換される。2つのパターンのいずれに変換されるかは、前の符号に依存する。すなわち、図4と図5の「Wave Form」(波形)は、チャンネルビットの1,0のパターンを、1を高レベル、0を低レベルの信号として表したものであるが、この波形が連続するように、2つのパターンのいずれかが選択される。   Of the data bits (Data Bits) of the address data (ADIP data), “0” is bi-phase modulated and is “11” (when the previous channel bit is 0) or “00” (the previous channel bit is 1). ) Is converted into channel bits. Also, “1” is converted into a channel bit of “10” (when the previous channel bit is 0) or “01” (when the previous channel bit is 1). Which of the two patterns is converted depends on the previous code. That is, the “Wave Form” (waveform) in FIGS. 4 and 5 represents a channel bit pattern of 1 and 0 as a high level signal of 1 and a low level signal of 0, but this waveform is continuous. Thus, one of the two patterns is selected.

FM変調回路15は、図4または図5に示したようなバイフェーズ信号に対応して、割算器14より供給されるキャリアを図6に示すように周波数変調する。   The FM modulation circuit 15 frequency-modulates the carrier supplied from the divider 14 as shown in FIG. 6 in response to the biphase signal as shown in FIG. 4 or FIG.

すなわち、チャンネルビットデータ(バイフェーズ信号)が0であるとき、FM変調回路15は、1データビットの半分の長さに対応する期間に、3.5波のキャリアを出力する。この3.5波のキャリアは、正の半波または負の半波から始まるものとされる。   That is, when the channel bit data (biphase signal) is 0, the FM modulation circuit 15 outputs 3.5-wave carriers in a period corresponding to half the length of one data bit. The 3.5-wave carrier starts from a positive half wave or a negative half wave.

これに対して、チャンネルビットデータ(バイフェーズ信号)が1であるとき、1データビットの半分の長さに対応する期間に、4波のキャリアが出力される。この4波のキャリアも正の半波から始まるキャリアまたは負の半波から始まるキャリアとされる。   On the other hand, when the channel bit data (biphase signal) is 1, four-wave carriers are output in a period corresponding to half the length of one data bit. These four wave carriers are also carriers starting from a positive half wave or carriers starting from a negative half wave.

従って、FM変調回路15は、データ0に対応してチャンネルデータビット00が入力されると、データビットの長さに対応する期間に、7波(=3.5+3.5)の周波数変調波を出力し、チャンネルデータビット11が入力されると、8波(=4+4)の周波数変調波を出力する。また、データ1に対応してチャンネルデータビット10または01が入力されると、7.5波(=4+3.5=3.5+4)の周波数変調波が出力される。   Accordingly, when the channel data bit 00 is input corresponding to the data 0, the FM modulation circuit 15 generates 7 (= 3.5 + 3.5) frequency modulation waves in the period corresponding to the length of the data bit. When channel data bit 11 is input, 8 frequency (= 4 + 4) frequency modulation waves are output. When channel data bits 10 or 01 are input corresponding to data 1, 7.5 frequency (= 4 + 3.5 = 3.5 + 4) frequency modulation waves are output.

FM変調回路15に入力される57.6kHzのキャリアは、7.5波に対応しており、FM変調回路15は、データに対応して、この7.5波のキャリア、またはこれを±6.67%(=0.5/7.5)ずらした7波または8波の周波数変調波を生成する。   The carrier of 57.6 kHz inputted to the FM modulation circuit 15 corresponds to 7.5 waves, and the FM modulation circuit 15 corresponds to the data of this 7.5 waves, or ± 6 Generate 7 or 8 frequency modulated waves shifted by .67% (= 0.5 / 7.5).

上述したように、チャンネルデータ0とチャンネルデータ1に対応する、それぞれ正の半波から始まるキャリアと負の半波から始まるキャリアは、前の信号と連続する方が選択される。   As described above, the carrier starting from the positive half wave and the carrier starting from the negative half wave corresponding to channel data 0 and channel data 1 are selected to be continuous with the previous signal.

図7は、このようにして、FM変調回路15より出力される周波数変調波の例を表している。この例においては、最初のデータビットが0とされており、そのチャンネルデータビットは00とされている。最初のチャンネルデータビット0に対して、始点から正の半波で始まる3.5波のキャリアが選択されている。その結果、そのキャリアの終点は、正の半波で終了する。そこで次のチャンネルデータビット0に対して、負の半波から始まる3.5波が選択され、データビット0に対して、合計7波の周波数変調波とされる。   FIG. 7 shows an example of the frequency modulation wave output from the FM modulation circuit 15 in this way. In this example, the first data bit is 0 and the channel data bit is 00. For the first channel data bit 0, a 3.5-wave carrier starting with a positive half wave from the start point is selected. As a result, the end point of the carrier ends with a positive half wave. Therefore, 3.5 waves starting from the negative half wave are selected for the next channel data bit 0, and a total of 7 frequency-modulated waves are selected for data bit 0.

このデータビット0の次には、データビット1(チャンネルビット10)が続いている。前のデータビット0に対応するチャンネルデータビット0の3.5波は、負の半波で終了しているため、データビット1に対応する最初のチャンネルデータビット1の4波のキャリアとしては、正の半波から始まるものが選択される。このチャンネルデータビット1の4波は負の半波で終了するので、次のチャンネルデータビット0の4波は、正の半波から始まるものが選択される。   This data bit 0 is followed by data bit 1 (channel bit 10). Since the 3.5 wave of channel data bit 0 corresponding to the previous data bit 0 ends in the negative half wave, the carrier of the four waves of the first channel data bit 1 corresponding to data bit 1 is Those starting with a positive half-wave are selected. Since the four waves of channel data bit 1 end with a negative half wave, the next four waves of channel data bit 0 are selected starting from the positive half wave.

以下同様にして、データビット1(チャンネルデータビット10),データビット0(チャンネルデータビット11),データビット0(チャンネルデータビット00)に対応して、7.5波、8波、7波のキャリアが、データビットの境界部(始点と終点)において連続するように形成出力される。   In the same manner, 7.5 waves, 8 waves, and 7 waves corresponding to data bit 1 (channel data bit 10), data bit 0 (channel data bit 11), and data bit 0 (channel data bit 00). Carriers are formed and output so as to be continuous at the boundary portion (start point and end point) of data bits.

図7に示すように、この実施例においては、チャンネルビットの長さは、7波、7.5波、または8波のキャリアのいずれの場合においても、キャリアの波長の1/2の整数倍の長さとされている。すなわち、チャンネルビットの長さは、7波のキャリア(周波数変調波)の波長の1/2の7倍の長さとされ、かつ、8波のキャリア(周波数変調波)の1/2の8倍の長さとされている。そして、チャンネルビットの長さは、3.5波と4波から構成された、7.5波のキャリアの、3.5波の波長の1/2の7倍(チャンネルビットが0のとき)、または、4波の波長の8倍(チャンネルビットが1のとき)とされる。 As shown in FIG. 7, in this embodiment, the length of the channel bit is an integral multiple of 1/2 of the wavelength of the carrier in any of the 7-wave, 7.5-wave, and 8-wave carriers. It is said that the length. That is, the length of the channel bit is 7 times the wavelength of 7-wave carrier (frequency-modulated wave) and 8 times the half of 8-wave carrier (frequency-modulated wave). It is said that the length. The length of the channel bit is 7 times the wavelength of the 3.5 wave of the 7.5 wave carrier composed of 3.5 waves and 4 waves (when the channel bit is 0). Or 8 times the wavelength of 4 waves (when the channel bit is 1).

さらに、この実施例においては、バイフェーズ変調されたチャンネルビットの境界部(終点または始点)が、周波数変調波のゼロクロス点となるようになされている。これにより、アドレスデータ(チャンネルビットデータ)と周波数変調波の位相が一致し、そのビットの境界部の識別が容易となり、アドレスデータビットの誤検出を防止することができ、その結果、アドレス情報の正確な再生が容易となる。   Further, in this embodiment, the boundary portion (end point or start point) of the channel bits subjected to biphase modulation is the zero cross point of the frequency modulated wave. As a result, the phase of the address data (channel bit data) and the frequency modulation wave coincide with each other, the boundary between the bits can be easily identified, and the erroneous detection of the address data bits can be prevented. Accurate reproduction is facilitated.

また、この実施例においては、データビットの境界部(始点と終点)と、周波数変調波のエッジ(ゼロクロス点)が対応するようになされている。これにより、周波数変調波のエッジを基準としてクロックを生成することもできる。ただし、この実施例においては、図9を参照して後述するように、クロック同期マークを基準にしてクロックが生成される。   In this embodiment, the boundary portion (start point and end point) of the data bit corresponds to the edge (zero cross point) of the frequency modulation wave. As a result, the clock can be generated with reference to the edge of the frequency modulation wave. However, in this embodiment, as will be described later with reference to FIG. 9, the clock is generated based on the clock synchronization mark.

図8は、プリグルーブを有するディスク1を製造するための記録装置(ディスク形成装置)の構成例を表している。ウォブリング信号発生回路21は、上述した図3に示す構成を有しており、FM変調回路15が出力する周波数変調信号を合成回路22に供給している。マーク信号発生回路23は、所定のタイミングにおいてクロック同期マーク信号を発生し、合成回路22に出力している。合成回路22は、ウォブリング信号発生回路21が出力する周波数変調信号と、マーク信号発生回路23が出力するクロック同期マーク信号とを合成し、記録回路24に出力している。   FIG. 8 shows a configuration example of a recording apparatus (disk forming apparatus) for manufacturing the disk 1 having pregrooves. The wobbling signal generation circuit 21 has the configuration shown in FIG. 3 described above, and supplies the frequency modulation signal output from the FM modulation circuit 15 to the synthesis circuit 22. The mark signal generation circuit 23 generates a clock synchronization mark signal at a predetermined timing and outputs it to the synthesis circuit 22. The synthesizing circuit 22 synthesizes the frequency modulation signal output from the wobbling signal generation circuit 21 and the clock synchronization mark signal output from the mark signal generation circuit 23 and outputs the synthesized signal to the recording circuit 24.

合成回路22は、クロック同期マーク信号が供給されたとき、そのクロック同期マーク(Fine Clock Mark)を、図9に示すように、ウォブリング信号発生回 路21より供給されるキャリアに合成する。記録再生データの変調を、DVD等のEFM(Eight To Fourteen Modulation:(8−14)変調)+とした場合、クロック同期マークの長さは、6乃至14T(Tはビットセルの長さ)の長さとされる。   When the clock synchronization mark signal is supplied, the synthesis circuit 22 synthesizes the clock synchronization mark (Fine Clock Mark) with the carrier supplied from the wobbling signal generation circuit 21 as shown in FIG. When the recording / playback data modulation is EFM (Eight To Fourteen Modulation: (8-14) modulation) + such as DVD, the length of the clock synchronization mark is 6 to 14T (T is the length of the bit cell). It is assumed.

すなわち、図9(a)乃至(d)に示すように、チャンネルビットデータが00(データ0),11(データ0),10(データ1)または01(データ1)であるとき、それぞれのデータの中心(チャンネルビットの切り替え点)のキャリアのゼロクロス点において、アドレス情報の変調周波数(57.6kHz)より高い周波数のクロック同期マークを合成させる。このクロック同期マークは、各データビット毎、あるいは所定の数のデータビット毎に記録される。   That is, as shown in FIGS. 9A to 9D, when the channel bit data is 00 (data 0), 11 (data 0), 10 (data 1) or 01 (data 1), the respective data A clock synchronization mark having a frequency higher than the modulation frequency (57.6 kHz) of the address information is synthesized at the zero cross point of the carrier at the center of the channel (channel bit switching point). The clock synchronization mark is recorded for each data bit or a predetermined number of data bits.

このように、アドレスデータビットの中心(チャンネルデータビットの切り替え点)に対応するウォブリング周波数変調波のゼロクロス点にクロック同期マークを挿入することで、クロック同期マークの振幅変動が少なくなり、その検出が容易となる。   In this way, by inserting the clock synchronization mark at the zero crossing point of the wobbling frequency modulation wave corresponding to the center of the address data bit (channel data bit switching point), the fluctuation in the amplitude of the clock synchronization mark is reduced, and the detection thereof is reduced. It becomes easy.

すなわち、FM変調回路15において、チャンネルデータビットが0のとき、例えば中心周波数から−5%だけ周波数をずらすように周波数変調し、チャンネルデータビットが1のとき、+5%だけ中心周波数からずれるように、周波数変調を行うようにした場合、データビットまたはチャンネルデータビットの境界部と周波数変調波のゼロクロス点が一致せず、チャンネルデータビット(またはデータビット)を誤検出し易い。また、クロック同期マークの挿入位置は、必ずしもゼロクロス点とはならず、周波数変調波の所定の振幅値を有する点に重畳される。その結果、クロック同期マークのレベルが、その振幅値の分だけ、増加または減少し、その検出が困難になる。本実施例によれば、常に、周波数変調波のゼロクロスの位置にクロック同期マークが配置されるので、その検出(周波数変調波との識別)が容易となる。   That is, in the FM modulation circuit 15, when the channel data bit is 0, frequency modulation is performed such that the frequency is shifted by -5% from the center frequency, and when the channel data bit is 1, the frequency is shifted by + 5% from the center frequency. When frequency modulation is performed, the boundary between the data bits or channel data bits and the zero cross point of the frequency modulation wave do not match, and channel data bits (or data bits) are easily detected erroneously. The insertion position of the clock synchronization mark is not necessarily a zero cross point, but is superimposed on a point having a predetermined amplitude value of the frequency modulated wave. As a result, the level of the clock synchronization mark increases or decreases by the amount of the amplitude value, making it difficult to detect. According to the present embodiment, the clock synchronization mark is always arranged at the zero-cross position of the frequency modulation wave, so that it can be easily detected (identified from the frequency modulation wave).

記録回路24は、合成回路22より供給された信号に対応して光ヘッド25を制御し、原盤26にプリグルーブ(クロック同期マークを含む)を形成するためのレーザ光を発生させる。スピンドルモータ27は、原盤26を一定の角速度(CAV)で回転させるようになされている。   The recording circuit 24 controls the optical head 25 in response to the signal supplied from the combining circuit 22 and generates laser light for forming a pregroove (including a clock synchronization mark) on the master 26. The spindle motor 27 rotates the master 26 at a constant angular velocity (CAV).

すなわち、ウォブリング信号発生回路21が発生した周波数変調信号が、合成回路22においてマーク信号発生回路23より出力されたクロック同期マーク信号と合成され、記録回路24に入力される。記録回路24は、合成回路22より入力された信号に対応して光ヘッド25を制御し、レーザ光を発生させる。光ヘッド25より発生したレーザ光が、スピンドルモータ27で一定の角速度で回転されている原盤26に照射される。   That is, the frequency modulation signal generated by the wobbling signal generation circuit 21 is combined with the clock synchronization mark signal output from the mark signal generation circuit 23 in the combining circuit 22 and input to the recording circuit 24. The recording circuit 24 controls the optical head 25 in response to the signal input from the synthesis circuit 22 and generates laser light. Laser light generated from the optical head 25 is applied to the master 26 rotated at a constant angular velocity by the spindle motor 27.

原盤26を現像し、この原盤26からスタンパを作成し、スタンパから多数のレプリカとしてのディスク1を形成する。これにより、上述したクロック同期マークを有するプリグルーブ2が形成されたディスク1が得られることになる。   The master 26 is developed, a stamper is created from the master 26, and the disk 1 as a large number of replicas is formed from the stamper. As a result, the disk 1 on which the pregroove 2 having the clock synchronization mark described above is formed is obtained.

図10は、このようにして得られたディスク1に対して、データを記録または再生する光ディスク記録再生装置の構成例を表している。スピンドルモータ31は、ディスク1を一定の角速度で回転するようになされている。光ヘッド32は、ディスク1に対してレーザ光を照射し、ディスク1に対してデータを記録するとともに、その反射光からデータを再生するようになされている。記録再生回路33は、図示せぬ装置から入力される記録データをメモリ34に一旦記録させ、メモリ34に記録単位としての1クラスタ分のデータ(または1セクタ分のデータでもよい)が記憶されたとき、この1クラスタ分のデータを読み出し、所定の方式で変調するなどして、光ヘッド32に出力するようになされている。また、記録再生回路33は、光ヘッド32より入力されたデータを適宜復調し、図示せぬ装置に出力するようになされている。   FIG. 10 shows a configuration example of an optical disc recording / reproducing apparatus for recording / reproducing data on / from the disc 1 thus obtained. The spindle motor 31 rotates the disk 1 at a constant angular velocity. The optical head 32 irradiates the disk 1 with laser light, records data on the disk 1, and reproduces data from the reflected light. The recording / reproducing circuit 33 temporarily records recording data input from a device (not shown) in the memory 34, and the memory 34 stores data for one cluster (or data for one sector) as a recording unit. At this time, the data for one cluster is read out, modulated by a predetermined method, etc., and output to the optical head 32. The recording / reproducing circuit 33 appropriately demodulates the data input from the optical head 32 and outputs it to a device (not shown).

アドレス発生読取回路35は、制御回路38からの制御に対応してトラック(プリグルーブ2)内に記録するデータアドレス(セクタアドレス)(図13)を発生し、記録再生回路33に出力している。記録再生回路33は、このアドレスを図示せぬ装置から供給される記録データに付加して、光ヘッド32に出力している。また、記録再生回路33は、光ヘッド32がディスク1のトラックから再生する再生データ中にアドレスデータが含まれるとき、これを分離し、アドレス発生読取回路35に出力している。アドレス発生読取回路35は、読み取ったアドレスを制御回路38に出力する。   The address generating / reading circuit 35 generates a data address (sector address) (FIG. 13) to be recorded in the track (pre-groove 2) in response to the control from the control circuit 38, and outputs it to the recording / reproducing circuit 33. . The recording / reproducing circuit 33 adds this address to recording data supplied from a device (not shown), and outputs it to the optical head 32. Further, when the address data is included in the reproduction data reproduced from the track of the disk 1 by the optical head 32, the recording / reproducing circuit 33 separates the address data and outputs it to the address generating / reading circuit 35. The address generation / read circuit 35 outputs the read address to the control circuit 38.

また、マーク検出回路36は、光ヘッド32が再生出力するRF信号からクロック同期マークに対応する成分を検出している。フレームアドレス検出回路37は、光ヘッド32が出力するRF信号からウォブリング信号に含まれるアドレス情報(図2のトラック番号やフレーム番号)を読み取り、クラスタカウンタ46と制御回路38に供給するようになされている。   The mark detection circuit 36 detects a component corresponding to the clock synchronization mark from the RF signal reproduced and output by the optical head 32. The frame address detection circuit 37 reads address information (track number and frame number in FIG. 2) included in the wobbling signal from the RF signal output from the optical head 32 and supplies it to the cluster counter 46 and the control circuit 38. Yes.

マーク周期検出回路40は、マーク検出回路36がクロック同期マークを検出したとき出力する検出パルスの周期性を判定する。すなわち、クロック同期マークは一定の周期で発生するため、マーク検出回路36より入力される検出パルスが、この一定の周期で発生した検出パルスであるか否かを判定し、一定の周期で発生した検出パルスであれば、その検出パルスに同期したパルスを発生し、後段のPLL回路41の位相比較器42に出力する。また、マーク周期検出回路40は、一定の周期で検出パルスが入力されてこない場合においては、後段のPLL回路41が誤った位相にロックしないように、所定のタイミングで疑似パルスを発生する。   The mark period detection circuit 40 determines the periodicity of detection pulses output when the mark detection circuit 36 detects a clock synchronization mark. That is, since the clock synchronization mark is generated at a constant cycle, it is determined whether or not the detection pulse input from the mark detection circuit 36 is a detection pulse generated at this fixed cycle, and is generated at a fixed cycle. If it is a detection pulse, a pulse synchronized with the detection pulse is generated and output to the phase comparator 42 of the PLL circuit 41 at the subsequent stage. Further, the mark period detection circuit 40 generates a pseudo pulse at a predetermined timing so that the PLL circuit 41 at the subsequent stage does not lock to an incorrect phase when the detection pulse is not input at a constant period.

PLL回路41は、位相比較器42の他、ローパスフィルタ(LPF)43、電圧制御発振器(VCO)44、および分周器45を有している。位相比較器42は、マーク周期検出回路40からの入力と、分周器45からの入力との位相を比較し、その位相誤差を出力する。ローパスフィルタ43は、位相比較器42の出力する位相誤差信号を平滑し、VCO44に出力する。VCO44は、ローパスフィルタ43の出力に対応する位相のクロックを発生し、分周器45に出力する。分周器45は、VCO44より入力されるクロックを所定の値(制御回路38で指定する値)で分周し、分周した結果を位相比較器42に出力している。   The PLL circuit 41 includes a low-pass filter (LPF) 43, a voltage controlled oscillator (VCO) 44, and a frequency divider 45 in addition to the phase comparator 42. The phase comparator 42 compares the phases of the input from the mark period detection circuit 40 and the input from the frequency divider 45 and outputs the phase error. The low pass filter 43 smoothes the phase error signal output from the phase comparator 42 and outputs it to the VCO 44. The VCO 44 generates a clock having a phase corresponding to the output of the low pass filter 43 and outputs it to the frequency divider 45. The frequency divider 45 divides the clock input from the VCO 44 by a predetermined value (value specified by the control circuit 38), and outputs the frequency division result to the phase comparator 42.

VCO44の出力するクロックは、各回路に供給されるとともに、クラスタカウンタ46にも供給される。クラスタカウンタ46は、フレームアドレス検出回路37より供給されるフレームアドレスを基準として、VCO44の出力するクロックの数を計数し、その計数値が予め設定された所定の値(1クラスタの長さに対応する値)に達したとき、クラスタスタートパルスを発生し、制御回路38に出力している。   The clock output from the VCO 44 is supplied to each circuit and is also supplied to the cluster counter 46. The cluster counter 46 counts the number of clocks output from the VCO 44 based on the frame address supplied from the frame address detection circuit 37, and the count value corresponds to a predetermined value (corresponding to the length of one cluster). A cluster start pulse is generated and output to the control circuit 38.

スレッドモータ39は、制御回路38に制御され、光ヘッド32をディスク1の所定のトラック位置に移送するようになされている。また、制御回路38は、スピンドルモータ31を制御し、ディスク1を一定の角速度(CAV)で回転させるようになされている。   The sled motor 39 is controlled by the control circuit 38 to move the optical head 32 to a predetermined track position of the disk 1. The control circuit 38 controls the spindle motor 31 to rotate the disk 1 at a constant angular velocity (CAV).

ROM47には、アドレスフレーム中のトラック番号(図2)と、ディスク1のデータ記録領域を区分したゾーンとの対応関係を規定するテーブルが記憶されている。   The ROM 47 stores a table that defines the correspondence between the track number (FIG. 2) in the address frame and the zones that divide the data recording area of the disk 1.

すなわち、制御回路38は、ディスク1を図11に示すように、複数のゾーン(この実施例の場合第0ゾーン乃至第m+1ゾーンのm+2個のゾーン)に区分してデータを記録または再生する。いま、第0ゾーンの1トラック当たりのデータフレーム(このデータフレームは、図2を参照して説明したアドレスフレームとは異なり、データのブロックの単位である)の数をn個とするとき、次の第1ゾーンにおいては、1トラック当たりのデータフレーム数はn+16とされる。以下、同様に、より外周側のゾーンは、隣接する内周側のゾーンに較べて16個づつデータフレーム数が増加し、最外周の第m+1ゾーンにおいては、n+16×(m+1)個のデータフレーム数となる。   That is, the control circuit 38 records or reproduces data by dividing the disk 1 into a plurality of zones (m + 2 zones from the 0th zone to the (m + 1) th zone in this embodiment) as shown in FIG. Now, when the number of data frames per track in the 0th zone (this data frame is a unit of a block of data unlike the address frame described with reference to FIG. 2) is n, In the first zone, the number of data frames per track is n + 16. Hereinafter, similarly, the number of data frames in the outer peripheral zone increases by 16 as compared with the adjacent inner peripheral zone, and n + 16 × (m + 1) data frames in the outermost m + 1 zone. Number.

第0ゾーンの最内周線密度と同じ線密度で、n+16フレームの容量が得られる半径位置から第1ゾーンに切り替えられる。以下同様に、第mゾーンでは、第0ゾーンの最内周線密度と同じ線密度で、n+16×mフレームの容量が得られる半径位置から第mゾーンとされる。   The first zone is switched from a radial position where a capacity of n + 16 frames is obtained with the same linear density as the innermost circumference linear density of the zeroth zone. Similarly, the m-th zone is the m-th zone from the radial position where a capacity of n + 16 × m frames can be obtained with the same linear density as the innermost circumferential line density of the zeroth zone.

例えば、ディスク1の半径が、24mm乃至58mmの範囲を記録再生エリアとし、トラックピッチを0.87μm、線密度を0.38μm/bitとすると、記録再生エリアは48個のゾーンに区分される。ディスク半径が24mmの第0ゾーンにおいては、1トラック当たり528フレームとなり、ゾーンが1づつインクリメントするにつれて、1トラック当たり16フレームが増加される。   For example, if the radius of the disk 1 is in the range of 24 mm to 58 mm as the recording / reproducing area, the track pitch is 0.87 μm, and the linear density is 0.38 μm / bit, the recording / reproducing area is divided into 48 zones. In the 0th zone having a disc radius of 24 mm, there are 528 frames per track, and as the zone is incremented by 1, 16 frames are increased per track.

後述するように、この実施例の場合、1セクタは24フレーム(データフレーム)により構成されるので、ゾーン毎にインクリメントされるフレームの数(=16)は、この1セクタを構成するフレームの数(=24)より小さい値に設定されていることになる。これにより、より細かい単位で多くのゾーンを形成することが可能となり、ディスク1の容量を大きくすることができる。   As will be described later, in this embodiment, since one sector is composed of 24 frames (data frames), the number of frames incremented for each zone (= 16) is the number of frames constituting this one sector. That is, it is set to a value smaller than (= 24). As a result, many zones can be formed in finer units, and the capacity of the disk 1 can be increased.

次に、図10の本発明のディスク1に対して、データを記録または再生する記録再生装置を応用した光ディスク記録再生装置の構成例を示すブロック図を用いて、実施例の動作について説明する。ここでは、データ記録時の動作について説明する。光ヘッド32は光ディスク1にレーザ光を照射し、その反射光から得られるRF信号を出力する。フレームアドレス検出回路37は、このRF信号からウォブリング情報(アドレス情報)を読み取り、その読み取り結果を制御回路38に出力するとともに、クラスタカウンタ46にも供給する。また、このウォブリング情報は、マーク検出回路36にも入力され、そこで、クロック同期マークが検出され、マーク周期検出回路40に供給される。 Next, the operation of the embodiment will be described with reference to a block diagram showing a configuration example of an optical disk recording / reproducing apparatus in which a recording / reproducing apparatus for recording or reproducing data is applied to the disk 1 of the present invention shown in FIG . Here, the operation at the time of data recording will be described. The optical head 32 irradiates the optical disc 1 with laser light and outputs an RF signal obtained from the reflected light. The frame address detection circuit 37 reads wobbling information (address information) from this RF signal and outputs the read result to the control circuit 38 and also supplies it to the cluster counter 46. The wobbling information is also input to the mark detection circuit 36, where a clock synchronization mark is detected and supplied to the mark period detection circuit 40.

マーク周期検出回路40は、クロック同期マークの周期性を判定し、それに対応した所定のパルスを発生し、PLL回路41に出力する。PLL回路41はこのパルスに同期したクロック(記録クロック)を生成し、クラスタカウンタ46に供給する。   The mark period detection circuit 40 determines the periodicity of the clock synchronization mark, generates a predetermined pulse corresponding thereto, and outputs it to the PLL circuit 41. The PLL circuit 41 generates a clock (recording clock) synchronized with this pulse and supplies it to the cluster counter 46.

制御回路38は、フレームアドレス検出回路37より供給されるフレームアドレス(フレーム番号)から、1トラック(1回転)における基準のクロック同期マークの位置を検出することができる。例えばフレーム番号0のフレーム(アドレスフレーム)の最初に検出されるクロック同期マークを基準として、記録クロックのカウント値より、トラック上の任意の位置にアクセスすることが可能となる。   The control circuit 38 can detect the position of the reference clock synchronization mark in one track (one rotation) from the frame address (frame number) supplied from the frame address detection circuit 37. For example, an arbitrary position on the track can be accessed from the count value of the recording clock with reference to the clock synchronization mark detected at the beginning of the frame of frame number 0 (address frame).

以上のようにして、トラック上の任意の位置にアクセスした場合、さらにそのアクセス点が、どのゾーンに属するか否かを判定し、そのゾーンに対応する周波数のクロックをVCO44に発生させる必要がある。そこで、制御回路38は、図12のフローチャートに示すようなクロック切り替え処理をさらに実行する。   As described above, when an arbitrary position on the track is accessed, it is necessary to determine which zone the access point belongs to and generate a clock having a frequency corresponding to the zone in the VCO 44. . Therefore, the control circuit 38 further executes a clock switching process as shown in the flowchart of FIG.

すなわち、最初にステップS1において、制御回路38は、フレームアドレス検出回路37が出力したアクセス点のフレームアドレスの中からトラック番号を読み取る。そして、ステップS2において、ステップS1で読み取ったトラック番号に対応するゾーンを、ROM47に記憶されているテーブルから読み取る。上述したように、ROM47のテーブルには、各番号のトラックが第0ゾーン乃至第m+1ゾーンのいずれのゾーンに属するかが、予め記憶されている。   That is, first in step S 1, the control circuit 38 reads the track number from the frame address of the access point output by the frame address detection circuit 37. In step S 2, the zone corresponding to the track number read in step S 1 is read from the table stored in the ROM 47. As described above, in the table of the ROM 47, it is stored in advance which zone the numbered track belongs to from the 0th zone to the (m + 1) th zone.

そこで、ステップS3において、いま読み取ったトラック番号が、それまでアクセスしていたゾーンと異なる新しいゾーンであるか否かを判定する。新しいゾーンであると判定された場合においては、ステップS4に進み、制御回路38は、分周器45を制御し、その新しいゾーンに対応する分周比を設定させる。これにより、各ゾーン毎に異なる周波数の記録クロックがVCO44より出力されることになる。   Accordingly, in step S3, it is determined whether or not the track number just read is a new zone different from the zone accessed so far. If it is determined that the zone is a new zone, the process proceeds to step S4, and the control circuit 38 controls the frequency divider 45 to set a frequency division ratio corresponding to the new zone. As a result, a recording clock having a different frequency for each zone is output from the VCO 44.

なお、ステップS3において、現在のゾーンが新しいゾーンではないと判定された場合においては、ステップS4の処理はスキップされる。すなわち、分周器45の分周比は変更されず、そのままとされる。   If it is determined in step S3 that the current zone is not a new zone, the process in step S4 is skipped. That is, the frequency division ratio of the frequency divider 45 is not changed and is left as it is.

次に、記録データのフォーマットについて説明する。この実施例においては、上述したように、1クラスタ(32kバイト)を単位として、データが記録されるが、このクラスタは次のようにして構成される。   Next, the format of the recording data will be described. In this embodiment, as described above, data is recorded in units of one cluster (32 kbytes). This cluster is configured as follows.

すなわち、2kバイト(2048バイト)のデータが、1セクタ分のデータとして抽出され、これに図13に示すように、16バイトのオーバーヘッドが付加される。このオーバーヘッドには、セクタアドレス(図10のアドレス発生読取回路35で発生され、あるいは読み取られるアドレス)と、エラー検出のためのエラー検出符号などが含まれている。   That is, 2 kbytes (2048 bytes) of data is extracted as one sector of data, and 16 bytes of overhead is added thereto as shown in FIG. This overhead includes a sector address (an address generated or read by the address generation / read circuit 35 in FIG. 10), an error detection code for error detection, and the like.

この、合計2064(=2048+16)バイトのデータが、図14に示すように、12×172(=2064)バイトのデータとされる。そして、この1セクタ分のデータが16個集められ、192(=12×16)×172バイトのデータとされる。この192×172バイトのデータに対して、10バイトの内符号(PI)と16バイトの外符号(PO)が、横方向および縦方向の各バイトに対して、パリティとして付加される。   The total of 2064 (= 2048 + 16) bytes of data is 12 × 172 (= 2064) bytes of data as shown in FIG. Then, 16 pieces of data corresponding to one sector are collected to obtain 192 (= 12 × 16) × 172 bytes of data. A 10-byte inner code (PI) and a 16-byte outer code (PO) are added to the 192 × 172 bytes of data as parity for each byte in the horizontal and vertical directions.

さらに、このようにして208(=192+16)×182(=172+10)バイトにブロック化されたデータのうち、16×182バイトの外符号(PO)は、16個の1×182バイトのデータに区分され、図15に示すように、12×182バイトの番号0乃至番号15の16個のセクタデータの下に1個ずつ付加されて、インタリーブされる。そして、13(=12+1)×182バイトのデータが1セクタのデータとされる。   Further, of the data blocked in this way into 208 (= 192 + 16) × 182 (= 172 + 10) bytes, the 16 × 182 byte outer code (PO) is divided into 16 1 × 182 byte data. Then, as shown in FIG. 15, one by one is added under the 16 sector data of number 0 to number 15 of 12 × 182 bytes and interleaved. Then, 13 (= 12 + 1) × 182 bytes of data is used as one sector of data.

さらに、図15に示す208×182バイトのデータは、図16に示すように、縦方向に2分割され、1フレームが91バイトのデータとされ、208×2フレームのデータとされる。91バイトのフレームデータの先頭には、さらに2バイトのフレーム同期信号(FS)が付加される。その結果、図16に示すように、1フレームのデータは合計93バイトのデータとなり、合計208×(93×2)バイトのブロックのデータとなる。これが、1クラスタ分のデータとなる。そのオーバヘッド部分を除いた実データ部の大きさは32kバイト(=2048×16/1024kバイト)となる。   Further, the 208 × 182 byte data shown in FIG. 15 is divided into two in the vertical direction as shown in FIG. 16, and one frame becomes 91 byte data, and 208 × 2 frame data. A 2-byte frame synchronization signal (FS) is further added to the head of the 91-byte frame data. As a result, as shown in FIG. 16, the data of one frame becomes a total of 93 bytes of data, and a total of 208 × (93 × 2) bytes of block data. This is data for one cluster. The size of the actual data part excluding the overhead part is 32 kbytes (= 2048 × 16/1024 kbytes).

すなわち、この実施例の場合、1クラスタが16セクタにより構成され、1セクタが24フレームにより構成される。   That is, in this embodiment, one cluster is composed of 16 sectors, and one sector is composed of 24 frames.

このようなデータが、ディスク1にクラスタ単位で記録されるのであるが、このとき制御回路38は、図17に示すように、クラスタとクラスタの間に、リンクエリアを配置する。   Such data is recorded in the disk 1 in units of clusters. At this time, the control circuit 38 arranges link areas between the clusters as shown in FIG.

図17に示すように、リンクエリアは、4つのフレーム(データフレーム)により構成され、データエリア(クラスタ中)の場合と同様に、1フレームのデータは93バイトとされる。各フレームの先頭には、2バイトのフレーム同期信号(FS)(Frame Sync)が配置されている。   As shown in FIG. 17, the link area is composed of four frames (data frames), and the data of one frame is 93 bytes as in the case of the data area (in the cluster). A 2-byte frame synchronization signal (FS) (Frame Sync) is arranged at the head of each frame.

リンクエリアは、32kバイトのデータブロック(クラスタ)の前に、86バイトと3フレームのデータを付加して記録する。86バイトのデータのうち、先頭の20バイトはプリバッファ(Prebuffer)とALPC(Automatic Laser Power Control)とされる。プリバッファは、ジッタによるクラスタのスタート位置のずれを吸収するバッファであり、ALPCは、レーザ光の記録時または再生時の出力を所定の値に設定するためのデータが記録される記録パワー設定用エリアである。   The link area is recorded by adding 86 bytes and 3 frames of data before a 32 kbyte data block (cluster). Of the 86 bytes of data, the first 20 bytes are used as a prebuffer and ALPC (Automatic Laser Power Control). The pre-buffer is a buffer that absorbs the deviation of the start position of the cluster due to jitter, and the ALPC is for setting recording power in which data for setting the output at the time of recording or reproduction of laser light to a predetermined value is recorded. It is an area.

次の66バイトには、Slice/PLLが配置される。Sliceは、再生データを2値化するための時定数を設定するためのデータであり、PLLは、クロックを再生するためのデータである。   In the next 66 bytes, Slice / PLL is arranged. Slice is data for setting a time constant for binarizing reproduction data, and PLL is data for reproducing a clock.

続く2つのフレームには、Slice/PLLが、それぞれ配置される。最後の1フレームには、先頭の83バイトに、Slice/PLLが配置され、次の4バイトに同期信号(Sync)が配置され、最後の4バイトは、将来の利用のために留保(Reserve)とされる。   Slice / PLL is arranged in the following two frames, respectively. In the last one frame, the slice / PLL is arranged in the first 83 bytes, the synchronization signal (Sync) is arranged in the next 4 bytes, and the last 4 bytes are reserved for future use (Reserve). It is said.

また、32kバイト(クラスタ)のデータブロックの後には、2バイトのフレーム同期信号、1バイトのポストアンブル(Postamble)および8バイトのポス トバッファ(Postbuffer)が形成される。ポストアンブルは、最後のデータのマーク長を調節し、信号極性を戻すためのデータが記録される。ポストバッファは、偏心などによるジッタを吸収するためのバッファエリアである。ジッタが全く存在しない理想的な状態の場合、8バイトのポストバッファのうち4バイトがオーバーラップして、次のクラスタのプリバッファおよびALPCが記録される。   Further, after the 32 kbyte (cluster) data block, a 2-byte frame synchronization signal, a 1-byte postamble, and an 8-byte postbuffer are formed. In the postamble, the data for returning the signal polarity is recorded by adjusting the mark length of the last data. The post buffer is a buffer area for absorbing jitter due to eccentricity or the like. In the ideal state where there is no jitter, 4 bytes of the 8-byte post buffer overlap, and the pre-buffer and ALPC of the next cluster are recorded.

このリンクエリアをROMディスクにも適用し、ROMディスクとRAMディスクを共通のフォーマットにすることも可能である。その場合、ROMディスクでは、リンクエリアのポストバッファ、プリバッファ、およびALPCに情報を記録することが可能である。例えば、アドレスを入れ、アドレスの情報確率を上げるようにすることも可能である。   It is also possible to apply this link area to a ROM disk so that the ROM disk and the RAM disk have a common format. In that case, in the ROM disk, information can be recorded in the post buffer, pre-buffer, and ALPC in the link area. For example, it is possible to insert an address and increase the information probability of the address.

以上の如く、本発明のディスクによれば、外周側のゾーンの1回転当たりのデータフレーム数を、内周側のゾーンの1回転当たりのデータフレーム数より、整数Fより小さい整数K個だけ大きい値に設定するようにしたので、セクタより小さいデータフレーム単位で、ゾーンCAVを実現することができ、より容量を大きくすることができる。   As described above, according to the disk of the present invention, the number of data frames per revolution of the outer peripheral zone is larger by an integer K smaller than the integer F than the number of data frames per revolution of the inner zone. Since the value is set, the zone CAV can be realized in units of data frames smaller than the sector, and the capacity can be further increased.

なお、上記実施例における各領域の長さ(バイト数)は、1例であり、適宜、所定の値を設定することが可能である。   Note that the length (number of bytes) of each area in the above embodiment is an example, and a predetermined value can be set as appropriate.

また、本発明は、光ディスク以外のディスクにデータを記録または再生する場合にも適用することが可能である。   The present invention can also be applied when data is recorded or reproduced on a disk other than the optical disk.

本発明のディスクがウォブリングされた状態を説明する図である。It is a figure explaining the state by which the disk of this invention was wobbled. ウォブリングアドレスフレームの構成例を示す図である。It is a figure which shows the structural example of a wobbling address frame. ウォブリング信号発生回路の構成例を示す図である。It is a figure which shows the structural example of a wobbling signal generation circuit. 図3のバイフェーズ変調回路13が出力するバイフェーズ信号の例を示す図である。It is a figure which shows the example of the biphase signal which the biphase modulation circuit of FIG. 3 outputs. 図3のバイフェーズ変調回路13が出力するバイフェーズ信号の他の例を示す図である。It is a figure which shows the other example of the biphase signal which the biphase modulation circuit of FIG. 3 outputs. 図3のFM変調回路15が行う周波数変調を説明する図である。It is a figure explaining the frequency modulation which FM modulation circuit 15 of FIG. 3 performs. 図3のFM変調回路15の出力する周波数変調波を示す図である。It is a figure which shows the frequency modulation wave which the FM modulation circuit 15 of FIG. 3 outputs. プリグルーブを有するディスク1を製造するための記録装置の構成例を示す図である。It is a figure which shows the structural example of the recording device for manufacturing the disk 1 which has a pre-groove. 図8の合成回路22の動作を説明する図である。It is a figure explaining operation | movement of the synthetic | combination circuit 22 of FIG. 本発明のディスク1に対して、データを記録または再生する記録再生装置を応用した光ディスク記録再生装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the optical disk recording / reproducing apparatus which applied the recording / reproducing apparatus which records or reproduces | regenerates data with respect to the disc 1 of this invention. ディスクにおけるゾーンを説明する図である。It is a figure explaining the zone in a disc. 図10の実施例におけるクロック切り替え処理を説明するフローチャートである。It is a flowchart explaining the clock switching process in the Example of FIG. 1セクタ分のデータのフォーマットを説明する図である。It is a figure explaining the format of the data for 1 sector. 32kバイトのデータの構成を説明する図である。It is a figure explaining the structure of 32 kbytes data. 図14の外符号をインタリーブした状態を説明する図である。It is a figure explaining the state which interleaved the outer code | symbol of FIG. 32kバイトのブロックのデータの構成を説明する図である。It is a figure explaining the structure of the data of a block of 32k bytes. リンクエリアの構成例を示す図である。It is a figure which shows the structural example of a link area.

符号の説明Explanation of symbols

1 光ディスク, 2 プリグルーブ, 11 発生回路, 12,14 割算器, 13 バイフェーズ変調回路, 15 FM変調回路, 21 ウォブリング信号発生回路, 22 合成回路, 23 マーク信号発生回路, 24 記録回路, 25 光ヘッド, 26 原盤, 27 スピンドルモータ, 31 スピンドルモータ, 32 光ヘッド, 33 記録再生回路, 34 メモリ, 35 アドレス発生読取回路, 36 マーク検出回路, 37 フレームアドレス検出回路, 38 制御回路, 39 スレッドモータ, 40 マーク周期検出回路, 41 PLL回路, 42 位相比較器, 43 LPF, 44 VCO, 45 分周器, 46 クラスタカウンタ, 47 ROM   1 optical disk, 2 pregroove, 11 generation circuit, 12, 14 divider, 13 biphase modulation circuit, 15 FM modulation circuit, 21 wobbling signal generation circuit, 22 synthesis circuit, 23 mark signal generation circuit, 24 recording circuit, 25 Optical head, 26 master disk, 27 spindle motor, 31 spindle motor, 32 optical head, 33 recording / reproducing circuit, 34 memory, 35 address generation reading circuit, 36 mark detection circuit, 37 frame address detection circuit, 38 control circuit, 39 thread motor , 40 mark period detection circuit, 41 PLL circuit, 42 phase comparator, 43 LPF, 44 VCO, 45 frequency divider, 46 cluster counter, 47 ROM

Claims (2)

アドレス情報によって周波数変調された周波数変調波によってウォブリングされたプリグルーブが予め形成されたディスクであって、
前記アドレス情報を表すデータビットは、所定の期間において3.5波長となる第1のキャリアと、前記所定の期間において、前記第1のキャリアより半波長分多い4波長となる第2のキャリアとを有する
ことを特徴とするディスク。
A pre-groove disc wobbled by a frequency-modulated wave that has been frequency-modulated by address information,
The data bits representing the address information include a first carrier having 3.5 wavelengths in a predetermined period, and a second carrier having four wavelengths, which is half a wavelength greater than the first carrier, in the predetermined period. disc characterized in that it comprises a.
前記第1及び第2のキャリアは、それぞれ正の半波から始まるキャリアと負の半波から始まるキャリアを有し、直前の前記データビットとの境界部において周波数変調波の位相が一致するように、直前の前記データビットが正の半波で終了するとき、負の半波から始まるキャリアが選択され、直前の前記データビットが負の半波で終了するとき、正の半波から始まるキャリアが選択される
ことを特徴とする請求項1に記載のディスク。
The first and second carriers have a carrier starting from a positive half wave and a carrier starting from a negative half wave, respectively, so that the phase of the frequency-modulated wave matches at the boundary with the immediately preceding data bit. When the immediately preceding data bit ends with a positive half wave, the carrier starting from the negative half wave is selected, and when the immediately preceding data bit ends with a negative half wave, the carrier starting from the positive half wave is selected. The disk according to claim 1, wherein the disk is selected.
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