JP4188752B2 - Semiconductor package and manufacturing method thereof - Google Patents

Semiconductor package and manufacturing method thereof Download PDF

Info

Publication number
JP4188752B2
JP4188752B2 JP2003146050A JP2003146050A JP4188752B2 JP 4188752 B2 JP4188752 B2 JP 4188752B2 JP 2003146050 A JP2003146050 A JP 2003146050A JP 2003146050 A JP2003146050 A JP 2003146050A JP 4188752 B2 JP4188752 B2 JP 4188752B2
Authority
JP
Japan
Prior art keywords
ring
layer
semiconductor package
solder bump
resin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003146050A
Other languages
Japanese (ja)
Other versions
JP2004349536A (en
Inventor
剛宏 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Priority to JP2003146050A priority Critical patent/JP4188752B2/en
Publication of JP2004349536A publication Critical patent/JP2004349536A/en
Application granted granted Critical
Publication of JP4188752B2 publication Critical patent/JP4188752B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Wire Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor package, a semiconductor device and their manufacturing methods capable of highly accurately forming the position of a solder bump which is an electrode of the semiconductor package and improving the reliability of connection after mounting the semiconductor package on a substrate. <P>SOLUTION: In the semiconductor package constituted of sealing a re-wiring layer 3 formed on a substrate 1 by insulating resin and arranging a solder bump on an electrode pad aperture 7 opened on the re-wiring layer 3; a ring-like projection part 5 of which the height is 10-50% the height of the solder bump 6, the inner diameter is &ge; the diameter of the electrode pad aperture 7 and the outer diameter is &le;1/2 of a pitch interval from the adjacent re-writing layer 3 is arranged on the peripheral edge of the electrode pad aperture 7 and the solder bump 7 is mounted on the ring-like projection part 5 to prevent the generation of positional deviations, solder bridges and solder detachment. <P>COPYRIGHT: (C)2005,JPO&amp;NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージ及びその製造方法に関し、特に半導体パッケージのはんだバンプの配置ズレを抑制し、高信頼性を有する半導体パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】
図７は、従来の半導体パッケージの構造を示す図である。従来の半導体パッケージは、半導体チップ１０１を樹脂１０４で封止してなる、いわゆるＤＩＰ（Dual Inline Package）やＱＦＰ（Quad Flat Package）が主流であり、このような半導体パッケージは、パッケージ周辺の側面に金属リード電極が配置されていることから、一般に周辺端子配置型ＩＣと呼ばれている。
【０００３】
図７（ａ）は、この周辺端子配置型ＩＣの一例を示す構造断面図である。この周辺端子配置型ＩＣ１００は、半導体チップ１０１の周辺側面に金属リード電極１０２が配置され、これら半導体チップ１０１と金属リード電極１０２がワイヤボンディングにより金線１０３で接続されている。そしてこれら半導体チップ１０１、金属リード電極１０２及び金線１０３がモールド樹脂１０４により一体封止されている。
【０００４】
これに対して近年急速に普及している半導体パッケージとして、ＣＳＰ（Chip Scale Package）がある。ＣＳＰは、エリア端子型ＩＣパッケージと呼ばれ、その特徴は、平坦な表面に電極を平面状に配置したＢＧＡ（Ball grid array）技術の採用により、周辺端子配置型ＩＣと同一電極端子数を有しつつ、周辺端子配置型ＩＣと同一投影面積の半導体チップを従来も小さい面積でプリント配線基板上に高密度実装を可能とするものである。
【０００５】
図７（ｂ）は、このエリア端子型ＩＣの構造断面図である。このエリア端子型ＩＣ１１０は、半導体チップ１０１の周辺側面に金属リード電極１０２が配置され、これら半導体チップ１０１と金属リード電極１０２が金線１０３で接続された後、モールド樹脂１０４で封止され、これが基板１１１上に配置されている。ＢＧＡ技術により、この基板１１１を貫通して垂直方向に銅線が配線され、その配線先端に電極端子であるはんだボール１１５が設けられている。
【０００６】
図７（ｃ）は、図７（ｂ）に示したエリア端子型ＩＣ（ウエアレベルＣＳＰ）の、ある１つの電極端子を拡大した構造断面図である。この断面図は、図７（ｂ）に示した構造断面図を上下逆さにしたものである。
【０００７】
同図に示すように、ウエアレベルＣＳＰの電極端子は、基板１１１全面を絶縁樹脂１１２で被覆し、この絶縁樹脂１１２上に再配線１１３及び封止樹脂１１４を連続形成し、最上面の封止樹脂１１４を開口させることで露出した再配線１１３上にバンプ１１５を配置してなるものである。
【０００８】
このウエハレベルＣＳＰの製造方法における特徴は、パッケージを構成する部材を順次ウエハ上に重ねて加工できる点にある。すなわち、絶縁層、再配線層、封止樹脂層、はんだバンプ等をウエハの状態で加工し、最終的に所望の寸法に切断して半導体パッケージを形成することできる。
【０００９】
【特許文献１】
特開平１１−１２６８５２号公報
【００１０】
【発明が解決しようとする課題】
ところで、図７（ｃ）に示したウエハレベルＣＳＰにおいて、はんだバンプ１１５を配置するときに、はんだバンプ１１５の中心が封止樹脂１１４を開口してなる再配線１１３（電極パッドともいう。）の中心位置から外れる場合があるという問題がある。
【００１１】
図８は、はんだバンプ１１５の中心が再配線１１３の中心位置から外れた場合の状態を示す図である。このようにはんだバンプ１１５の中心が再配線１１３の中心位置から外れると隣接するはんだバンプ１１５とショートしてしまうという問題がある。
【００１２】
また、はんだバンプ１１５の中心が再配線１１３の中心位置から外れた状態でプリント配線基板に実装すると、はんだボール１１５とプリント配線基板のランドが精確に接続できず導通不良を起こすという問題がある。
【００１３】
更に、半導体パッケージとプリント配線基板との熱膨張率は互いに異なるものである。そのためヒートサイクル試験等を行った際に、半導体パッケージとプリント配線基板との熱膨張率の相違に基づく応力がはんだバンプ１１５に集中し、はんだバンプにクラックが入るという問題がある。はんだバンプにクラックが入った場合、半導体チップの再配線１１３とはんだバンプ１１５との電気的接続が得られなくなることや、実装強度が低下するという問題が生じる。
【００１４】
本発明は、上記課題を鑑みてなされたものであり、その目的は、電極端子であるはんだバンプの位置を精度良く形成し、基板実装後の接続信頼性を向上させることができる半導体パッケージ及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を解決するために、請求項１記載の本発明は、アルミパッドを備える基板と、
前記アルミパッド上に貫通孔を備える絶縁樹脂層と、前記絶縁樹脂層上に備えられたリング状の樹脂突部と前記樹脂突部の全面及び前記樹脂突部の内部の前記絶縁樹脂層を被覆するとともに前記樹脂突部から前記基板上に設けられる前記アルミパッドまで形成された再配線層と、前記樹脂突部の内側に形成される前記再配線層が前記封止樹脂層から露出するように、前記リング状の樹脂突部の開口以外の全面である前記絶縁樹脂層及び前記再配線層上に設けられた封止樹脂層と、前記再配線層が前記封止樹脂層から露出する開口部に搭載されるはんだバンプとを有することを要旨とする。
【００１６】
請求項２記載の本発明は、前記樹脂突部の高さは、はんだバンプの高さの１０〜５０％であり、該樹脂突部の内径は開口部の内径以上、該樹脂突部の外径は隣接する配線とのピッチ間隔の１／２以下であることを要旨とする。
【００１７】
請求項３記載の本発明は、基板を形成する工程で形成された基板上にアルミパッドを形成する工程と、前記基板及び前記アルミパッド上に絶縁樹脂層を形成する工程と、前記絶縁樹脂層の前記アルミパッド上に貫通孔を形成する工程と、前記絶縁樹脂層上にリング状の樹脂突部を形成する工程と、前記樹脂突部の全面及び前記樹脂突部の内部の前記絶縁樹脂層を被覆するとともに前記樹脂突部から基板上に設けられる前記アルミパッドまで再配線層をパターニングする工程と、前記樹脂突部の内側の再配線層が前記封止樹脂層から露出するように、前記リング状の樹脂突部の開口以外の全面である前記絶縁樹脂層及び前記再配線層を封止する封止樹脂層を設ける工程と、前記再配線層が前記封止樹脂層から露出する開口部にはんだバンプを搭載する工程とを有することを特徴とすることを要旨とする。
【００１８】
請求項４記載の本発明は、前記樹脂突部を形成する工程は、前記開口部が形成された前記絶縁樹脂層上に、はんだバンプの高さの１０〜５０％の厚さを有する感光層を形成する工程と、該感光層上に、内径が開口部の内径以上を有し、且つ、外径が隣接する配線とのピッチ間隔の１／２以下を有するリング状のマスクを被せてエッチングする工程とを有することを要旨とする。
請求項５記載の本発明は、前記樹脂突部を形成する工程は、前記開口部が形成された前記絶縁樹脂層上に、非感光性エポキシシートをラミネートする工程と、該非感光層上に、前記開口部の内径にあわせてレーザ加工する工程とを有することを要旨とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２０】
図１（ａ）は、半導体パッケージの縦断面図であり、図１（ｂ）は、半導体パッケージに形成されているリング状凸部を上面から見た図である。
【００２１】
図１（ａ）に示すように、この半導体パッケージは、平坦な表面を有する基板１と、この基板１の全面を被覆する絶縁樹脂層２と、基板１上に形成された再配線層３と、再配線層３を絶縁保護する封止樹脂層４と、封止樹脂層４の再配線層３上に開口された電極パッド開口７とを有しており、前記電極パッド開口７の周縁に所定の高さを有するリング状凸部５が設けられ、このリング状凸部５上に、はんだバンプ６が配置されている。
【００２２】
ここで基板１は、既に回路配線が内層に積層形成されている一般的なシリコンウエハであって、このシリコンウエハをダイシングして所定チップサイズに切り出したものである。
【００２３】
再配線層３（電極）は、主原材料が例えば銅からなる配線パターンであり、絶縁樹脂層２上に均一に形成された銅箔層をパターニングして形成されたものである。基本的には、基板１の内層に積層形成された電極を基板１表面上に引き出し、絶縁樹脂層２上に引き回し配線されるものである。
【００２４】
封止樹脂層４は、基板１の全面を被覆して基板１上の構成部品を保護しつつ、外部との電気絶縁を行うための樹脂である。この封止樹脂層４には、再配線層３を外部に露出させるための電極パッド開口７が所定の位置に開口されている。この封止樹脂の材質は、ポリイミド系樹脂、又はエポキシ系樹脂等である。
【００２５】
リング状凸部５は、封止樹脂層４に開口された電極パッド開口７の周縁に設けられるリング状の突起物である。このリング状凸部５は、高さが、はんだバンプ６の高さ×１０〜５０％程度を有する。例えば、はんだバンプ６の高さを２００μｍとした場合、リング状凸部５の高さは２０〜１００μｍである。またリング状凸部の内径は、電極パッド開口７の径以上を有する。更に、リング状凸部５の外径は、隣接する再配線層３とのピッチ間隔の１／２以下を有する。例えば、電極パッド開口７の径を２００μｍ、隣接する再配線層３とのピッチ間隔を５００μｍとした場合、リング状凸部５の内径は２００μｍ以上、外径は２５０μｍ以下である。
【００２６】
またリング状凸部５は、樹脂或いは金属で形成されるものである。具体的な樹脂材料は、感光性樹脂や非感光性樹脂等があるが、感光性樹脂を用いてリング状凸部５を形成する場合、フォトリソグラフィー技術を利用して形成する。また、非感光性樹脂を用いて形成する場合は、レーザー加工やスクリーン印刷を利用して形成する。また、金属の場合は、電解めっき処理方法、無電解めっき処理方法、スパッタリング法、蒸着法、ＣＶＤ（Chemical Vapor Deposition）法等を利用して積層形成する。
【００２７】
はんだバンプ６は、はんだをボール状にしてなる端子であり、リング状凸部５上に搭載される。このはんだバンプ６の径は、電極パッド開口７の径にもよるが、この電極パッド開口７は、チップサイズ、チップデザイン等により様々であり、バンプ径もこれに応じて変化することから、例えば２８０μｍ、バンプ高は２００μｍ程度である。
【００２８】
次に、図１を参照して、この半導体パッケージの作用効果について説明する。
【００２９】
図１（ａ）に示すように、この半導体パッケージの再配線層３上に開口されている電極パッド開口７上に、この電極パッド開口７の開口寸法よりも大きい内径を有し、且つ、電極パッドピッチ（隣接する再配線層３とのピッチ間隔）の１／２よりも小さい外径を有し、更に搭載予定のはんだバンプ６の高さＡの１０〜５０％の高さを有するリング状凸部５が設けられ、このリング状凸部５上にはんだバンプ６が配置されている。
【００３０】
このような構成により、はんだバンプ６が電極パッド開口７に接触しつつ、はんだバンプ６の直径に対して１０〜５０％の高さを有するリング状の囲いの内側に座りよく配置されるので、はんだバンプ６が水平方向に転がることを防止することができ、隣のはんだバンプ６との接触を防止することができる。
【００３１】
また、はんだバンプ６の表面張力により、リング状凸部５に搭載されたはんだバンプ６は、リング状凸部５の高さの２〜９倍の高さを保持することができるので、高アスペクト比を有するはんだバンプ６を形成し、その形状を保持することができる。これにより、半導体パッケージをプリント配線基板に実装したときに、半導体パッケージとプリント配線基板間でクラックが発生することを低減させることができる。
【００３２】
（第１参考例）
次に、図２（ａ）〜（ｃ）を参照して、本発明の半導体パッケージの製造工程を順に説明する。
【００３３】
本発明の半導体パッケージの製造工程は、基板１を形成する工程と、この基板１上に絶縁樹脂層２を形成する工程と、絶縁樹脂層２上に再配線３を形成する工程と、絶縁樹脂層２及び再配線３上に封止樹脂層４を形成し、封止樹脂層４の再配線３上に電極パッド開口７を開口する工程と、電極パッド開口７の周縁にリング状凸部５を形成する工程と、リング状凸部５にはんだバンプ６を搭載する工程とからなる。
【００３４】
第１参考例に係る製造方法においては、封止樹脂層４上にリング状凸部５を形成する工程で、リング状凸部５の形成材料として感光性液状ポリイミドを利用し、且つ、感光性液状ポリイミドをフォトリソグラフィー技術を用いてリング状に加工することに特徴がある。
【００３５】
具体的には図２（ａ）に示すように、既に回路配線が内層に積層形成されている基板１を用意し、基板１の表面全体に絶縁樹脂を塗布して絶縁樹脂層２を形成する。次いで、絶縁樹脂層２上に導電性膜を積層形成し、これにマスクを被せて露光・現像することで再配線層３をパターン形成する。次いで、この再配線層３を保護するように再配線層３上に封止樹脂を塗布して封止樹脂層４を形成し、所望の位置に電極パッド開口７を開口させる。
【００３６】
次いで図２（ｂ）に示すように、電極パッド開口部が形成された封止樹脂層４上に感光性液状ポリイミドを塗布してポリイミド層を形成し、この層の上にマスクを被せてフォトリソグラフィー技術により、リング状凸部５を形成する。形成されたリング状凸部５は、電極パッド開口７径が１５０μｍであるのに対し、内径が１１０μｍ、外径が１２０μｍ、高さが１０μｍである。
【００３７】
次いで図２（ｃ）に示すように、前工程で形成されたリング状凸部５に、はんだバンプ６を搭載し３００℃で焼成することで、本発明の半導体パッケージを完成させる。
【００３８】
このようにして製造された半導体パッケージをプリント配線基板に実装して温度サイクル試験を実施した。その結果、リング状凸部５を形成していない場合の半導体パッケージは、５００サイクルでクラックが生じたが、リング状凸部５を形成した場合の半導体パッケージは、６００サイクル経過するまでクラックが発生しなかった。
【００３９】
また、リング状凸部５が形成されていない場合は、はんだバンプの位置ずれ、隣接するはんだバンプ６との接触（はんだブリッジ）、電極パッド開口７からはんだバンプ６が外れる等の不良が１．５％発生したが、リング状凸部５を形成することでこれらの不良が皆無となった。
【００４０】
従って、本発明の製造工程によれば、半導体パッケージ上にリング状凸部５を形成することで、このリング状凸部５に搭載したはんだバンプ６が転がることや、はんだバンプ６が位置ずれを起こすことを防止することができる。
【００４１】
また、このリング状凸部５の内径、外径及び高さが、搭載されるはんだバンプ６の径に応じて形成されているため、はんだバンプ６の据わりが良く、電極パッド開口７の中心に確実に配置させることができる。
【００４２】
更に、リング状凸部５を配置することで、はんだバンプ６の表面張力により搭載されたはんだバンプ６をリング状凸部５の高さ×２〜９倍の高さまで搭載し保持することができるので、高アスペクト比のはんだバンプ６を形成することができる。
【００４３】
尚、第１参考例においては、リング状凸部５を切り欠きのない連続したリング形状としたが、リング形状はこれに限らず、（１）高さがはんだバンプ６の高さ×１０〜５０％、（２）内径が電極パッド開口７の内径以上、（３）外径が隣接する再配線層３とのピッチ間隔の１／２以下の３条件を備えれば、リング形状が間欠形成されていても第１参考例の効果と同様の効果を得ることができる。
【００４４】
（実施例）
次に、図３（ａ）〜（ｄ）を参照して、本発明の実施例に係る半導体パッケージの製造工程を順に説明する。
【００４５】
本発明の半導体パッケージは、基板１を形成する工程と、この基板１上にアルミパッド８を形成する工程と、基板１及びアルミパッド８上に絶縁樹脂層２を形成する工程と、絶縁樹脂層２のアルミパッド８上に貫通孔を開口する工程と、絶縁樹脂層２上にリング状凸部５を形成する工程と、アルミパッド８上に開口された貫通孔からリング状凸部５まで再配線層３をパターニングする工程と、リング状凸部５の電極パッド開口７以外の全面（絶縁樹脂層２、再配線層３）に封止樹脂層４を形成する工程と、リング状凸部５にはんだバンプ６を搭載する工程とからなる。
【００４６】
本実施例に係る製造方法においては、絶縁樹脂層２上にリング状凸部５を形成する工程で、リング状凸部５の形成材料として非感光性エポキシシートを利用し、且つ、非感光性エポキシシートをレーザ加工技術を用いてリング状に加工することに特徴がある。
【００４７】
具体的には図３（ａ）に示すように、既に回路配線が内層に積層形成されている基板１を用意し、内層から垂直に基板１上に引き出された配線の先端に、蒸着法やスパッタリング法を用いてアルミパッド８を形成する。次いで、基板１及びアルミパッド８の表面全体に絶縁樹脂を塗布して絶縁樹脂層２を形成しアルミパッド８上に貫通孔を開口する。次いで、絶縁樹脂層２上の所定位置に非感光性エポキシシート９をラミネートしてレーザ加工機でリング状に加工する。
【００４８】
図３（ｂ）は、レーザ加工機で加工されてなるリング状凸部５を示す図である。図３（ｂ）に示すように、このリング状凸部５は、中心がくり貫かれてなるリング状の突起物である。形成されたこのリング状凸部５は、電極パッド開口７径が１５０μｍであるのに対し、内径が２２０μｍ、外径が２５０μｍ、高さが１５μｍを有している。
【００４９】
次いで図３（ｃ）に示すように、前工程で形成された基板１上に銅箔層を形成し、これをフォトリソグラフィー技術を用いてパターニングする。これによりアルミパッド８からリング状凸部５までＣｕ再配線３を形成する。このときリング状凸部５の全面は銅箔で被覆されている。次に、外部に露出している再配線層３を絶縁保護するために封止樹脂を塗布して封止樹脂層４を形成する。このとき封止樹脂層４はリング状凸部５の内側には塗布しない。そのためリング状凸部５の内側はＣｕ再配線３が露出した状態になっている。
【００５０】
次いで図３（ｄ）に示すように、上記工程で形成されたリング状凸部５に、はんだバンプ６を搭載し３００℃で焼成することで、本発明の半導体パッケージを完成させる。
【００５１】
このようにして製造された半導体パッケージをプリント配線基板に実装して温度サイクル試験を実施した。その結果、リング状凸部５を形成していない場合の半導体パッケージは、５００サイクルでクラックが生じたが、リング状凸部５を形成した場合の半導体パッケージは、７５０サイクル経過するまでクラックが発生しなかった。また、リング状凸部５が形成されていない場合は、はんだバンプの位置ずれ、隣接するはんだバンプとの接触（はんだブリッジ）、電極パッド開口７からはんだバンプが外れる等の不良が１．５％発生していたが、リング状凸部５を形成することでこれらの不良が皆無となった。
【００５２】
従って、本発明の製造工程によれば、半導体パッケージ上にリング状凸部５を形成することで、このリング状凸部５に搭載したはんだバンプ６が転がることや、はんだバンプ６が位置ずれを起こすことを防止することができる。
【００５３】
また、このリング状凸部５の内径、外径及び高さが、搭載されるはんだバンプ６の径に応じて形成されているため、はんだバンプ６の据わりが良く、電極パッド開口７の中心に確実に配置させることができる。
【００５４】
更に、リング状凸部５を配置することで、はんだバンプ６の表面張力により搭載されたはんだバンプ６をリング状凸部５の高さ×２〜９倍の高さまで搭載し保持することができるので、高アスペクト比のはんだバンプ６を形成することができる。
【００５５】
（第２参考例）
次に、図４（ａ）〜（ｄ）を参照して、本発明の第２参考例に係る半導体パッケージの製造工程を順に説明する。
【００５６】
本発明の半導体パッケージは、前述の実施例とほぼ同様の工程からなるが、実施例が絶縁樹脂層２上にリング状凸部５を形成しているのに対して、第２参考例は再配線層３上にリング状凸部５を直接形成する点で異なる。
【００５７】
具体的には図４（ａ）に示すように、既に回路配線が内層に積層形成されている基板１を用意し、内層から垂直に基板１上に引き出された配線の先端に、蒸着法やスパッタリング法を用いてアルミパッド８を形成する。次いで、基板１及びアルミパッド８の全面に絶縁樹脂を塗布して絶縁樹脂層２を形成し、アルミパッド８上に貫通孔を開口する。次いで、この基板１上に銅箔層を形成し、これをフォトリソグラフィー技術を用いてパターニングすることでＣｕ再配線３を形成する。そしてＣｕ再配線３上にリング状凸部５形成用のマスク１１を被せ、非感光性エポキシをスクリーン印刷により埋め込む。
【００５８】
図４（ｂ）は、前工程のスクリーン印刷により形成されたリング状凸部５を示す図である。図４（ｂ）に示すように、このリング状凸部５は、中心がくり貫かれてなるリング状の突起物である。形成されたこのリング状凸部５は、電極パッド開口７径が１５０μｍであるのに対し、内径が２２０μｍ、外径が２５０μｍ、高さが１５μｍを有している。
【００５９】
次いで図４（ｃ）に示すように、前工程で形成されたリング状凸部５の外側面とＣｕ再配線３上に封止樹脂を塗布して封止樹脂層４を形成する。このとき封止樹脂層４はリング状凸部５の内側には塗布されていない。そのためリング状凸部５の内側はＣｕ再配線３が露出した状態になっている。
【００６０】
次いで、図４（ｄ）に示すように、上記工程で形成されたリング状凸部５に、はんだバンプ６を搭載し３００℃で焼成することで、本発明の半導体パッケージを完成させる。
【００６１】
このようにして製造された半導体パッケージをプリント配線基板に実装して温度サイクル試験を実施した。その結果、リング状凸部５を形成していない場合の半導体パッケージは、５００サイクルでクラックが生じたが、リング状凸部５を形成した場合の半導体パッケージは、６５０サイクル経過するまでクラックが発生しなかった。また、リング状凸部５が形成されていない場合は、はんだバンプの位置ずれ、隣接するはんだバンプとの接触（はんだブリッジ）、電極パッド開口７からはんだバンプが外れる等の不良が１．５％発生していたが、リング状凸部５を形成することでこれらの不良が皆無となった。
【００６２】
従って、本発明の製造工程によれば、半導体パッケージ上にリング状凸部５を形成することで、このリング状凸部５に搭載したはんだバンプ６が転がることや、はんだバンプ６が位置ずれを起こすことを防止することができる。
【００６３】
また、このリング状凸部５の内径、外径及び高さが、搭載されるはんだバンプ６の径に応じて形成されているため、はんだバンプ６の据わりが良く、電極パッド開口７の中心に確実に配置させることができる。
【００６４】
更に、リング状凸部５を配置することで、はんだバンプ６の表面張力により搭載されたはんだバンプ６をリング状凸部５の高さ×２〜９倍の高さまで搭載し保持することができるので、高アスペクト比のはんだバンプ６を形成することができる。
【００６５】
（第３参考例）
次に、図５（ａ）〜（ｅ）を参照して、本発明の第３参考例に係る半導体パッケージの製造工程を順に説明する。
【００６６】
本発明の半導体パッケージは、第２参考例とほぼ同様の工程からなるが、第２参考例が非感光性エポキシをスクリーン印刷することでリング状凸部５を形成しているのに対して、第３参考例はターゲット（ＴｉＷ／Ｃｕ塊）をスパッタリングしてＴｉＷ／Ｃｕ層を形成し、これをリング状に加工してリング状凸部５を形成する点で異なる。
【００６７】
まず、図５（ａ）に示すように、内層に回路配線が積層形成されている基板１を用意し、この内層から配線を垂直に基板１上に引き出して、その配線先端に蒸着法やスパッタリング法を用いてアルミパッド８を形成する。次いで、この基板１上に銅箔層を形成し、これをフォトリソグラフィー技術を用いてパターニングすることでＣｕ再配線３を形成する。次いでＣｕ再配線３上のＴｉＷ／Ｃｕの塊（ターゲット）１３を配置し、このターゲットにイオンビームをぶつけてＴｉＷ／Ｃｕ原子を剥がし落すことでＴｉＷ／Ｃｕシード層１４を積層形成する。
【００６８】
次いで、図５（ｂ）に示すように、形成されたＴｉＷ／Ｃｕシード層１４上にスピンコート法を用いて液状感光性レジストを均一塗布（図示せず）し、この液状感光性レジスト上にリング状凸部５形成用のマスク１５を被せて露光・現像することでリング状の穴を開口する。
【００６９】
次いで、図５（ｃ）に示すように、前工程で開口されたリング状の穴に電解めっき処理方法を用いてＣｕを埋め込む。そして液状感光性レジストを剥離してＴｉＷ／Ｃｕシード層１４をエッチングすることでリング状凸部５を形成する。形成されたこのリング状凸部５は、電極パッド開口７径が１５０μｍであるのに対し、内径が１５０μｍ、外径が１８０μｍ、高さが２５μｍを有している。
【００７０】
次いで図５（ｄ）に示すように、前工程で形成されたリング状凸部５の外側面とＣｕ再配線３上に封止樹脂を塗布して封止樹脂層４を形成する。このとき封止樹脂層４はリング状凸部５の内側には形成されていない。そのためリング状凸部５の内側はＣｕ再配線３が露出した状態になっている。
【００７１】
次いで、図５（ｅ）に示すように、上記工程で形成されたリング状凸部５に、はんだバンプ６を搭載して、最後に３００℃で焼成することで本発明の半導体パッケージを完成する。
【００７２】
このようにして製造された半導体パッケージをプリント配線基板に実装して温度サイクル試験を実施した。その結果、リング状凸部５を形成していない場合の半導体パッケージは、５００サイクルでクラックが生じたが、リング状凸部５を形成した場合の半導体パッケージは、７００サイクル経過するまでクラックが発生しなかった。尚、リング状凸部５が形成されていない場合は、はんだバンプの位置ずれ、隣接するはんだバンプとの接触（はんだブリッジ）、電極パッド開口７からはんだバンプが外れる等の不良が１．５％発生していたが、リング状凸部５を形成することでこれらの不良が皆無となった。
【００７３】
従って、本発明の製造工程によれば、上述した実施例及び参考例の効果と同様に、半導体パッケージ上にリング状凸部５を形成することで、このリング状凸部５に搭載したはんだバンプ６が転がることや、はんだバンプ６が位置ずれを起こすことを防止することができる。
【００７４】
また、このリング状凸部５の内径、外径及び高さが、搭載されるはんだバンプ６の径に応じて形成されているため、はんだバンプ６の据わりが良く、電極パッド開口７の中心に確実に配置させることができる。
【００７５】
更に、リング状凸部５を配置することで、はんだバンプ６の表面張力により搭載されたはんだバンプ６をリング状凸部５の高さ×２〜９倍の高さまで搭載し保持することができるので、高アスペクト比のはんだバンプ６を形成することができる。
【００７６】
（第４参考例）
次に、図６（ａ）〜（ｅ）を参照して、本発明の第４参考例に係る半導体パッケージの製造工程を順に説明する。
【００７７】
本発明の半導体パッケージは、第３参考例とほぼ同様の工程からなるが、第３参考例がスパッタリング法を用いてＣｕ再配線３上にＴｉＷ／Ｃｕシード層を形成するのに対して、第４参考例はＣＶＤ法を用いて絶縁樹脂層２上にＴｉ／Ｃｕシード層を形成し、これをリング状に加工した後にＣｕ再配線３を行う点で異なる。
【００７８】
まず、図６（ａ）に示すように、内層に回路配線が積層形成されている基板１を用意し、この内層から配線を垂直に基板１上に引き出して、その配線先端に蒸着法やスパッタリング法を用いてアルミパッド８を形成する。次いで、基板１及びアルミパッド８の全面に絶縁樹脂を塗布して絶縁樹脂層２を形成し、このアルミパッド８上に貫通孔を開口する。次いで、絶縁樹脂層２上の所定位置にＴｉ／Ｃｕ塊を配置し（図示せず）、ＣＶＤ法を用いてＴｉ／Ｃｕ塊に反応性ガスを供給して化学反応を起こし、Ｔｉ／Ｃｕ分子を降り積もらせることでＴｉ／Ｃｕシード層１４を積層形成する。
【００７９】
次いで、図６（ｂ）に示すように、形成されたＴｉ／Ｃｕシード層１４上にスピンコート法を用いて液状感光性レジストを均一塗布（図示せず）し、この液状感光性レジスト上にリング状凸部５形成用のマスク１５を被せて露光・現像することでリング状の穴を開口する。
【００８０】
次いで、図６（ｃ）に示すように、前工程で開口されたリング状の穴に電解めっき処理方法を用いてＮｉを埋め込む。そして液状感光性レジストを剥離してＴｉ／Ｃｕシード層１４をエッチングすることでリング状凸部５を形成する。形成されたこのリング状凸部５は、電極パッド開口７径が１５０μｍであるのに対し、内径が１７０μｍ、外径が１８０μｍ、高さが３０μｍを有している。
【００８１】
次いで、図６（ｄ）に示すように、前工程で形成された基板１上に銅箔層を形成し、これをフォトリソグラフィー技術を用いてパターニングする。これによりアルミパッド８からリング状凸部５までＣｕ再配線３を形成する。このときリング状凸部５の全面は銅箔で被覆されている。次いで、このパターン化された再配線層３を絶縁保護するためにＣｕ再配線３上に封止樹脂を塗布して封止樹脂層４を形成する。このとき封止樹脂層４はリング状凸部５の内側には塗布しない。そのためリング状凸部５の内側はＣｕ再配線３が露出した状態になっている。
【００８２】
次いで、図６（ｅ）に示すように、上記工程で形成されたリング状凸部５に、はんだバンプ６を搭載して、最後に３００℃で焼成することで本発明の半導体パッケージを完成する。
【００８３】
このようにして製造された半導体パッケージをプリント配線基板に実装して温度サイクル試験を実施した。その結果、リング状凸部５を形成していない場合の半導体パッケージは、５００サイクルでクラックが生じたが、リング状凸部５を形成した場合の半導体パッケージは、７００サイクル経過するまでクラックが発生しなかった。尚、リング状凸部５が形成されていない場合は、はんだバンプの位置ずれ、隣接するはんだバンプとの接触（はんだブリッジ）、電極パッド開口７からはんだバンプが外れる等の不良が１．５％発生していたが、リング状凸部５を形成することでこれらの不良が皆無となった。
【００８４】
従って、本発明の製造工程によれば、上述した実施例及び参考例の効果と同様に、半導体パッケージ上にリング状凸部５を形成することで、このリング状凸部５に搭載したはんだバンプ６が転がることや、はんだバンプ６が位置ずれを起こすことを防止することができる。
【００８５】
また、このリング状凸部５の内径、外径及び高さが、搭載されるはんだバンプ６の径に応じて形成されているため、はんだバンプ６の据わりが良く、電極パッド開口７の中心に確実に配置させることができる。
【００８６】
更に、リング状凸部５を配置することで、はんだバンプ６の表面張力により搭載されたはんだバンプ６をリング状凸部５の高さ×２〜９倍の高さまで搭載し保持することができるので、高アスペクト比のはんだバンプ６を形成することができる。
【００８７】
【発明の効果】
本発明にあっては、半導体パッケージ上にリング状凸部を形成し、リング状凸部にはんだバンプを搭載することで、はんだバンプの中心が再配線１１３の中心から外れることを防止することができる。その結果、はんだバンプが隣接するはんだバンプと接続することを防止することができる。
【００８８】
また、はんだバンプの中心が再配線１１３の中心から外れることを防止することができることで、プリント配線基板に実装した場合に、プリント配線基板のランドと電極端子であるはんだバンプとを精度良く接続させることができる。その結果、導通不良の発生を低減させ接続信頼性を向上させることができる。
【００８９】
更に、開口部の周縁にリング状凸部を形成することで、リング状凸部に搭載されたはんだバンプの表面張力の作用により、はんだバンプの高さをリング状凸部の高さ×２〜９倍とすることができるので、高アスペクト比を有するはんだバンプ６を得ることができる。その結果、半導体パッケージとプリント配線基板との熱膨張率の違いによる接合部でのクラック発生を低減させることができるので、半導体パッケージとプリント配線基板との電気的接続を向上させることができる。
【図面の簡単な説明】
【図１】 半導体パッケージの構造断面図（ａ）と、この半導体パッケージに配置されているリング状凸部を上面から見た図（ｂ）である。
【図２】 本発明の第１参考例に係る半導体パッケージの製造工程を示す図である。
【図３】 本発明の実施例に係る半導体パッケージの製造工程を示す図である。
【図４】 本発明の第２参考例に係る半導体パッケージの製造工程を示す図である。
【図５】 本発明の第３参考例に係る半導体パッケージの製造工程を示す図である。
【図６】 本発明の第４参考例に係る半導体パッケージの製造工程を示す図である。
【図７】 周辺端子型ＩＣの構造断面を示す図（ａ）、エリア端子型ＩＣの構造断面を示す図（Ｂ）、電極端子部の拡大図（ｃ）である。
【図８】 はんだバンプの中心が再配線の中心位置からズレた場合の状態を示す図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly, to a semiconductor package having high reliability by suppressing solder bump disposition of the semiconductor package and a manufacturing method thereof.
[0002]
[Prior art]
FIG. 7 is a diagram showing the structure of a conventional semiconductor package. A conventional semiconductor package is mainly a so-called DIP (Dual Inline Package) or QFP (Quad Flat Package) in which a semiconductor chip 101 is sealed with a resin 104. Such a semiconductor package is formed on a side surface around the package. Since the metal lead electrode is arranged, it is generally called a peripheral terminal arrangement type IC.
[0003]
FIG. 7A is a structural sectional view showing an example of the peripheral terminal arrangement type IC. In the peripheral terminal arrangement type IC 100, metal lead electrodes 102 are arranged on the peripheral side surface of the semiconductor chip 101, and the semiconductor chip 101 and the metal lead electrode 102 are connected by a gold wire 103 by wire bonding. The semiconductor chip 101, the metal lead electrode 102, and the gold wire 103 are integrally sealed with a mold resin 104.
[0004]
On the other hand, there is a CSP (Chip Scale Package) as a semiconductor package which has been rapidly spread in recent years. The CSP is called an area terminal type IC package, and its feature is that it has the same number of electrode terminals as the peripheral terminal arrangement type IC by adopting the BGA (Ball grid array) technology in which electrodes are arranged flat on a flat surface. However, a semiconductor chip having the same projection area as that of the peripheral terminal arrangement type IC can be mounted on a printed wiring board at a high density with a small area.
[0005]
FIG. 7B is a sectional view of the structure of this area terminal type IC. In this area terminal type IC 110, metal lead electrodes 102 are arranged on the peripheral side surface of the semiconductor chip 101. After the semiconductor chip 101 and the metal lead electrode 102 are connected by a gold wire 103, they are sealed with a mold resin 104. It is disposed on the substrate 111. A copper wire is vertically wired through the substrate 111 by the BGA technique, and a solder ball 115 as an electrode terminal is provided at the leading end of the wiring.
[0006]
FIG. 7C is a structural cross-sectional view in which one electrode terminal of the area terminal type IC (wear level CSP) shown in FIG. 7B is enlarged. This sectional view is an upside down view of the structural sectional view shown in FIG.
[0007]
As shown in the figure, the electrode terminal of the wear level CSP has the entire surface of the substrate 111 covered with an insulating resin 112, and a rewiring 113 and a sealing resin 114 are continuously formed on the insulating resin 112 to seal the uppermost surface. Bumps 115 are arranged on the rewiring 113 exposed by opening the resin 114.
[0008]
A feature of this wafer level CSP manufacturing method is that the members constituting the package can be sequentially stacked on the wafer. That is, an insulating layer, a rewiring layer, a sealing resin layer, a solder bump, and the like are processed in a wafer state, and finally cut into desired dimensions to form a semiconductor package.
[0009]
[Patent Document 1]
JP-A-11-126852
[0010]
[Problems to be solved by the invention]
By the way, in the wafer level CSP shown in FIG. 7C, when the solder bump 115 is disposed, the rewiring 113 (also referred to as an electrode pad) in which the center of the solder bump 115 is opened with the sealing resin 114 is also referred to. There is a problem that it may deviate from the center position.
[0011]
FIG. 8 is a diagram illustrating a state where the center of the solder bump 115 is deviated from the center position of the rewiring 113. As described above, when the center of the solder bump 115 deviates from the center position of the rewiring 113, there is a problem that the adjacent solder bump 115 is short-circuited.
[0012]
In addition, if the solder bump 115 is mounted on the printed circuit board in a state where the center of the solder bump 115 is deviated from the center position of the rewiring 113, the solder ball 115 and the land of the printed circuit board cannot be accurately connected, causing a problem of conduction failure.
[0013]
Furthermore, the thermal expansion coefficients of the semiconductor package and the printed wiring board are different from each other. Therefore, when a heat cycle test or the like is performed, there is a problem that stress based on the difference in coefficient of thermal expansion between the semiconductor package and the printed wiring board is concentrated on the solder bump 115, and the solder bump is cracked. When the solder bump is cracked, there arises a problem that electrical connection between the rewiring 113 of the semiconductor chip and the solder bump 115 cannot be obtained, and the mounting strength is lowered.
[0014]
The present invention has been made in view of the above problems, and an object of the present invention is to accurately form the positions of solder bumps, which are electrode terminals, and to improve the connection reliability after mounting on a substrate and the semiconductor package. It is to provide a manufacturing method.
[0015]
[Means for Solving the Problems]
In order to solve the above object, the present invention according to claim 1 is a substrate including an aluminum pad;
Covering the insulating resin layer having a through hole on the aluminum pad, the ring-shaped resin protrusion provided on the insulating resin layer, the entire surface of the resin protrusion, and the insulating resin layer inside the resin protrusion. The rewiring layer formed from the resin protrusion to the aluminum pad provided on the substrate and the rewiring layer formed inside the resin protrusion are exposed from the sealing resin layer. On the insulating resin layer and the rewiring layer, which are the entire surface other than the opening of the ring-shaped resin protrusion The gist is that the sealing resin layer provided and the rewiring layer have solder bumps mounted on the opening exposed from the sealing resin layer.
[0016]
The present invention described in claim 2 The height of the resin protrusion is 10 to 50% of the height of the solder bump, the inner diameter of the resin protrusion is equal to or larger than the inner diameter of the opening, and the outer diameter of the resin protrusion is a pitch interval between adjacent wirings. Less than half of This is the gist.
[0017]
The present invention described in claim 3 Formed in the process of forming the substrate Forming an aluminum pad on the substrate; forming an insulating resin layer on the substrate and the aluminum pad; forming a through hole on the aluminum pad of the insulating resin layer; and the insulating resin layer Forming a ring-shaped resin protrusion on the surface, covering the entire surface of the resin protrusion and the insulating resin layer inside the resin protrusion, and from the resin protrusion to the aluminum pad provided on the substrate Rewiring layer Patterning And a rewiring layer inside the resin protrusion is exposed from the sealing resin layer The insulating resin layer and the rewiring layer that are the entire surface other than the opening of the ring-shaped resin protrusion The present invention is characterized in that it includes a step of providing a sealing resin layer that seals and a step of mounting solder bumps in the openings exposed from the sealing resin layer.
[0018]
According to a fourth aspect of the present invention, in the step of forming the resin protrusion, the photosensitive layer having a thickness of 10 to 50% of the height of the solder bump is formed on the insulating resin layer in which the opening is formed. And etching with a ring-shaped mask on the photosensitive layer, the inner diameter of which is equal to or larger than the inner diameter of the opening, and the outer diameter of which is 1/2 or less of the pitch interval between adjacent wirings. And a step of performing.
In the present invention according to claim 5, in the step of forming the resin protrusion, on the insulating resin layer in which the opening is formed, Laminated non-photosensitive epoxy sheet And a step of performing laser processing on the non-photosensitive layer in accordance with the inner diameter of the opening.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0020]
FIG. 1 (a) Of semiconductor package FIG. 1B is a longitudinal sectional view of the ring-shaped convex portion formed in the semiconductor package as viewed from above.
[0021]
As shown in FIG. 1A, the semiconductor package includes a substrate 1 having a flat surface, an insulating resin layer 2 covering the entire surface of the substrate 1, and a rewiring layer 3 formed on the substrate 1. A sealing resin layer 4 for insulating and protecting the rewiring layer 3 and an electrode pad opening 7 opened on the rewiring layer 3 of the sealing resin layer 4. A ring-shaped convex portion 5 having a predetermined height is provided, and a solder bump 6 is disposed on the ring-shaped convex portion 5.
[0022]
Here, the substrate 1 is a general silicon wafer in which circuit wiring is already laminated on the inner layer, and the silicon wafer is diced and cut into a predetermined chip size.
[0023]
The rewiring layer 3 (electrode) is a wiring pattern whose main raw material is made of copper, for example, and is formed by patterning a copper foil layer uniformly formed on the insulating resin layer 2. Basically, electrodes stacked on the inner layer of the substrate 1 are drawn on the surface of the substrate 1 and routed on the insulating resin layer 2 for wiring.
[0024]
The sealing resin layer 4 is a resin for electrically insulating the outside while covering the entire surface of the substrate 1 and protecting the components on the substrate 1. In the sealing resin layer 4, an electrode pad opening 7 for exposing the rewiring layer 3 to the outside is opened at a predetermined position. The material of the sealing resin is a polyimide resin or an epoxy resin.
[0025]
The ring-shaped protrusion 5 is a ring-shaped protrusion provided on the periphery of the electrode pad opening 7 opened in the sealing resin layer 4. The ring-shaped convex portion 5 has a height of about 10 to 50% of the height of the solder bump 6. For example, when the height of the solder bump 6 is 200 μm, the height of the ring-shaped convex portion 5 is 20 to 100 μm. The inner diameter of the ring-shaped convex portion is equal to or larger than the diameter of the electrode pad opening 7. Furthermore, the outer diameter of the ring-shaped convex part 5 has 1/2 or less of the pitch interval with the adjacent rewiring layer 3. For example, when the diameter of the electrode pad opening 7 is 200 μm and the pitch interval between the adjacent rewiring layers 3 is 500 μm, the inner diameter of the ring-shaped convex portion 5 is 200 μm or more and the outer diameter is 250 μm or less.
[0026]
Moreover, the ring-shaped convex part 5 is formed with resin or a metal. Specific resin materials include a photosensitive resin and a non-photosensitive resin. When the ring-shaped convex portion 5 is formed using a photosensitive resin, the resin material is formed using a photolithography technique. Moreover, when forming using a non-photosensitive resin, it forms using laser processing or screen printing. In the case of metal, the layers are formed by using an electrolytic plating method, an electroless plating method, a sputtering method, a vapor deposition method, a CVD (Chemical Vapor Deposition) method, or the like.
[0027]
The solder bump 6 is a terminal in which solder is formed in a ball shape, and is mounted on the ring-shaped convex portion 5. Although the diameter of the solder bump 6 depends on the diameter of the electrode pad opening 7, the electrode pad opening 7 varies depending on the chip size, the chip design, etc., and the bump diameter also changes accordingly. The bump height is about 280 μm and the bump height is about 200 μm.
[0028]
Next, with reference to FIG. 1, the effect of this semiconductor package is demonstrated.
[0029]
As shown in FIG. 1 (a), the electrode pad opening 7 opened on the rewiring layer 3 of the semiconductor package has an inner diameter larger than the opening size of the electrode pad opening 7, and the electrode A ring shape having an outer diameter smaller than ½ of the pad pitch (pitch interval between adjacent rewiring layers 3) and a height of 10 to 50% of the height A of the solder bump 6 to be mounted. Protrusions 5 are provided, and solder bumps 6 are disposed on the ring-shaped protrusions 5.
[0030]
With such a configuration, the solder bumps 6 are in contact with the electrode pad openings 7 and are satisfactorily placed inside a ring-shaped enclosure having a height of 10 to 50% with respect to the diameter of the solder bumps 6. The solder bump 6 can be prevented from rolling in the horizontal direction, and contact with the adjacent solder bump 6 can be prevented.
[0031]
Further, the solder bump 6 mounted on the ring-shaped convex portion 5 can maintain a height of 2 to 9 times the height of the ring-shaped convex portion 5 due to the surface tension of the solder bump 6. A solder bump 6 having a ratio can be formed and its shape can be maintained. Thereby, when a semiconductor package is mounted on a printed wiring board, it is possible to reduce the occurrence of cracks between the semiconductor package and the printed wiring board.
[0032]
( First reference example )
Next, with reference to FIGS. 2A to 2C, the manufacturing process of the semiconductor package of the present invention will be described in order.
[0033]
The manufacturing process of the semiconductor package of the present invention includes a step of forming the substrate 1, a step of forming the insulating resin layer 2 on the substrate 1, a step of forming the rewiring 3 on the insulating resin layer 2, and an insulating resin. Forming a sealing resin layer 4 on the layer 2 and the rewiring 3, opening an electrode pad opening 7 on the rewiring 3 of the sealing resin layer 4, and a ring-shaped protrusion 5 on the periphery of the electrode pad opening 7 And a step of mounting solder bumps 6 on the ring-shaped convex portion 5.
[0034]
First reference example In the manufacturing method according to the present invention, in the step of forming the ring-shaped convex portion 5 on the sealing resin layer 4, photosensitive liquid polyimide is used as a material for forming the ring-shaped convex portion 5, and the photosensitive liquid polyimide is photolithographically used. It is characterized in that it is processed into a ring shape using a lithography technique.
[0035]
Specifically, as shown in FIG. 2A, a substrate 1 in which circuit wiring is already laminated on an inner layer is prepared, and an insulating resin is applied to the entire surface of the substrate 1 to form an insulating resin layer 2. . Next, a conductive film is laminated on the insulating resin layer 2, and a mask is placed on the conductive film, which is exposed and developed to form a pattern of the rewiring layer 3. Next, a sealing resin is applied on the rewiring layer 3 so as to protect the rewiring layer 3 to form the sealing resin layer 4, and the electrode pad openings 7 are opened at desired positions.
[0036]
Next, as shown in FIG. 2B, a photosensitive liquid polyimide is applied on the sealing resin layer 4 in which the electrode pad openings are formed to form a polyimide layer. The ring-shaped convex part 5 is formed by the lithography technique. The formed ring-shaped protrusion 5 has an electrode pad opening 7 diameter of 150 μm, an inner diameter of 110 μm, an outer diameter of 120 μm, and a height of 10 μm.
[0037]
Next, as shown in FIG. 2C, solder bumps 6 are mounted on the ring-shaped convex portions 5 formed in the previous step and fired at 300 ° C. to complete the semiconductor package of the present invention.
[0038]
The semiconductor package thus manufactured was mounted on a printed wiring board and a temperature cycle test was performed. As a result, the semiconductor package without the ring-shaped convex portion 5 cracked after 500 cycles, but the semiconductor package with the ring-shaped convex portion 5 cracked until 600 cycles passed. I didn't.
[0039]
Further, when the ring-shaped convex portion 5 is not formed, defects such as misalignment of the solder bump, contact with the adjacent solder bump 6 (solder bridge), and the solder bump 6 coming off from the electrode pad opening 7 are as follows. Although 5% occurred, the formation of the ring-shaped convex portion 5 eliminated these defects.
[0040]
Therefore, according to the manufacturing process of the present invention, by forming the ring-shaped convex portion 5 on the semiconductor package, the solder bump 6 mounted on the ring-shaped convex portion 5 rolls or the solder bump 6 is displaced. It can be prevented from waking up.
[0041]
In addition, since the inner diameter, outer diameter, and height of the ring-shaped convex portion 5 are formed in accordance with the diameter of the solder bump 6 to be mounted, the solder bump 6 is well placed, and the center of the electrode pad opening 7 is set. It can be reliably arranged.
[0042]
Furthermore, by arranging the ring-shaped convex portion 5, the solder bump 6 mounted by the surface tension of the solder bump 6 can be mounted and held up to 2 to 9 times the height of the ring-shaped convex portion 5. Therefore, the solder bump 6 having a high aspect ratio can be formed.
[0043]
still, First reference example In FIG. 2, the ring-shaped convex portion 5 has a continuous ring shape without a cutout, but the ring shape is not limited to this, and (1) the height of the solder bump 6 × 10 to 50%, (2) Even if the ring shape is intermittently formed, the inner diameter is equal to or larger than the inner diameter of the electrode pad opening 7 and (3) the outer diameter is equal to or less than ½ of the pitch interval with the adjacent rewiring layer 3. First reference example The same effect as the effect can be obtained.
[0044]
( Example )
Next, referring to FIGS. 3A to 3D, the present invention Example The manufacturing process of the semiconductor package according to the above will be described in order.
[0045]
The semiconductor package of the present invention includes a step of forming a substrate 1, a step of forming an aluminum pad 8 on the substrate 1, a step of forming an insulating resin layer 2 on the substrate 1 and the aluminum pad 8, and an insulating resin layer. The step of opening a through hole on the aluminum pad 8, the step of forming the ring-shaped convex portion 5 on the insulating resin layer 2, and the process from the through hole opened on the aluminum pad 8 to the ring-shaped convex portion 5 are repeated. A step of patterning the wiring layer 3, a step of forming the sealing resin layer 4 on the entire surface (insulating resin layer 2, rewiring layer 3) other than the electrode pad openings 7 of the ring-shaped convex portion 5, and the ring-shaped convex portion 5. And a process of mounting solder bumps 6 on the substrate.
[0046]
Example In the manufacturing method according to the above, in the step of forming the ring-shaped convex portion 5 on the insulating resin layer 2, a non-photosensitive epoxy sheet is used as a material for forming the ring-shaped convex portion 5, and the non-photosensitive epoxy sheet is used. It is characterized by processing into a ring shape using laser processing technology.
[0047]
Specifically, as shown in FIG. 3 (a), a substrate 1 in which circuit wiring is already laminated on the inner layer is prepared, and a vapor deposition method or the like is applied to the tip of the wiring drawn out on the substrate 1 vertically from the inner layer. Aluminum pad 8 is formed using a sputtering method. Next, an insulating resin is applied to the entire surface of the substrate 1 and the aluminum pad 8 to form the insulating resin layer 2, and a through hole is opened on the aluminum pad 8. Next, a non-photosensitive epoxy sheet 9 is laminated at a predetermined position on the insulating resin layer 2 and processed into a ring shape by a laser processing machine.
[0048]
FIG. 3B is a diagram showing the ring-shaped convex portion 5 processed by a laser processing machine. As shown in FIG. 3B, the ring-shaped convex portion 5 is a ring-shaped protrusion having a center cut out. The formed ring-shaped protrusion 5 has an electrode pad opening 7 diameter of 150 μm, an inner diameter of 220 μm, an outer diameter of 250 μm, and a height of 15 μm.
[0049]
Next, as shown in FIG. 3C, a copper foil layer is formed on the substrate 1 formed in the previous step, and this is patterned using a photolithography technique. Thus, the Cu rewiring 3 is formed from the aluminum pad 8 to the ring-shaped convex portion 5. At this time, the entire surface of the ring-shaped convex portion 5 is covered with a copper foil. Next, in order to insulate and protect the rewiring layer 3 exposed to the outside, a sealing resin is applied to form the sealing resin layer 4. At this time, the sealing resin layer 4 is not applied to the inside of the ring-shaped convex portion 5. Therefore, the inner side of the ring-shaped convex part 5 is in a state where the Cu rewiring 3 is exposed.
[0050]
Next, as shown in FIG. 3 (d), solder bumps 6 are mounted on the ring-shaped convex portions 5 formed in the above process and fired at 300 ° C. to complete the semiconductor package of the present invention.
[0051]
The semiconductor package thus manufactured was mounted on a printed wiring board and a temperature cycle test was performed. As a result, cracks occurred in the semiconductor package when the ring-shaped convex portion 5 was not formed in 500 cycles, but cracks occurred in the semiconductor package when the ring-shaped convex portion 5 was formed until 750 cycles passed. I did not. Further, when the ring-shaped convex portion 5 is not formed, 1.5% of defects such as misalignment of the solder bump, contact with the adjacent solder bump (solder bridge), and the solder bump coming off from the electrode pad opening 7 are obtained. However, these defects were eliminated by forming the ring-shaped convex portion 5.
[0052]
Therefore, according to the manufacturing process of the present invention, by forming the ring-shaped convex portion 5 on the semiconductor package, the solder bump 6 mounted on the ring-shaped convex portion 5 rolls or the solder bump 6 is displaced. It can be prevented from waking up.
[0053]
In addition, since the inner diameter, outer diameter, and height of the ring-shaped convex portion 5 are formed in accordance with the diameter of the solder bump 6 to be mounted, the solder bump 6 is well placed, and the center of the electrode pad opening 7 is set. It can be reliably arranged.
[0054]
Furthermore, by arranging the ring-shaped convex portion 5, the solder bump 6 mounted by the surface tension of the solder bump 6 can be mounted and held up to 2 to 9 times the height of the ring-shaped convex portion 5. Therefore, the solder bump 6 having a high aspect ratio can be formed.
[0055]
( Second reference example )
Next, with reference to FIGS. Second reference example The manufacturing process of the semiconductor package according to the above will be described in order.
[0056]
The semiconductor package of the present invention is the above-described semiconductor package. Example Is almost the same process, Example Is forming the ring-shaped convex portion 5 on the insulating resin layer 2, Second reference example Is different in that the ring-shaped convex portion 5 is directly formed on the rewiring layer 3.
[0057]
Specifically, as shown in FIG. 4 (a), a substrate 1 in which circuit wiring is already laminated on the inner layer is prepared, and a vapor deposition method or the like is applied to the tip of the wiring drawn out on the substrate 1 perpendicularly from the inner layer. Aluminum pad 8 is formed using a sputtering method. Next, an insulating resin is applied to the entire surface of the substrate 1 and the aluminum pad 8 to form the insulating resin layer 2, and a through hole is opened on the aluminum pad 8. Next, a copper foil layer is formed on the substrate 1, and this is patterned using a photolithography technique to form a Cu rewiring 3. Then, a mask 11 for forming the ring-shaped convex portion 5 is placed on the Cu rewiring 3 and non-photosensitive epoxy is embedded by screen printing.
[0058]
FIG. 4B is a diagram showing the ring-shaped convex portion 5 formed by screen printing in the previous process. As shown in FIG. 4B, the ring-shaped convex portion 5 is a ring-shaped protrusion having a center cut out. The formed ring-shaped protrusion 5 has an electrode pad opening 7 diameter of 150 μm, an inner diameter of 220 μm, an outer diameter of 250 μm, and a height of 15 μm.
[0059]
Next, as shown in FIG. 4C, a sealing resin layer 4 is formed by applying a sealing resin on the outer surface of the ring-shaped convex portion 5 formed in the previous step and the Cu rewiring 3. At this time, the sealing resin layer 4 is not applied to the inside of the ring-shaped convex portion 5. Therefore, the inner side of the ring-shaped convex part 5 is in a state where the Cu rewiring 3 is exposed.
[0060]
Next, as shown in FIG. 4 (d), solder bumps 6 are mounted on the ring-shaped convex portions 5 formed in the above-described process and fired at 300 ° C., thereby completing the semiconductor package of the present invention.
[0061]
The semiconductor package thus manufactured was mounted on a printed wiring board and a temperature cycle test was performed. As a result, the semiconductor package in the case where the ring-shaped convex portion 5 is not formed cracks in 500 cycles, but the semiconductor package in the case where the ring-shaped convex portion 5 is formed cracks until 650 cycles elapse. I did not. Further, when the ring-shaped convex portion 5 is not formed, 1.5% of defects such as misalignment of the solder bump, contact with the adjacent solder bump (solder bridge), and the solder bump coming off from the electrode pad opening 7 are obtained. However, these defects were eliminated by forming the ring-shaped convex portion 5.
[0062]
Therefore, according to the manufacturing process of the present invention, by forming the ring-shaped convex portion 5 on the semiconductor package, the solder bump 6 mounted on the ring-shaped convex portion 5 rolls or the solder bump 6 is displaced. It can be prevented from waking up.
[0063]
In addition, since the inner diameter, outer diameter, and height of the ring-shaped convex portion 5 are formed in accordance with the diameter of the solder bump 6 to be mounted, the solder bump 6 is well placed, and the center of the electrode pad opening 7 is set. It can be reliably arranged.
[0064]
Furthermore, by arranging the ring-shaped convex portion 5, the solder bump 6 mounted by the surface tension of the solder bump 6 can be mounted and held up to 2 to 9 times the height of the ring-shaped convex portion 5. Therefore, the solder bump 6 having a high aspect ratio can be formed.
[0065]
( Third reference example )
Next, with reference to FIGS. Third reference example The manufacturing process of the semiconductor package according to the above will be described in order.
[0066]
The semiconductor package of the present invention is Second reference example Is almost the same process, Second reference example Is forming the ring-shaped convex part 5 by screen printing non-photosensitive epoxy, Third reference example Is different in that a target (TiW / Cu lump) is sputtered to form a TiW / Cu layer, which is processed into a ring shape to form a ring-shaped convex portion 5.
[0067]
First, as shown in FIG. 5A, a substrate 1 in which circuit wiring is formed in an inner layer is prepared, wiring is drawn from the inner layer vertically onto the substrate 1, and vapor deposition or sputtering is applied to the tip of the wiring. The aluminum pad 8 is formed using the method. Next, a copper foil layer is formed on the substrate 1, and this is patterned using a photolithography technique to form a Cu rewiring 3. Next, a TiW / Cu lump (target) 13 on the Cu rewiring 3 is disposed, and an ion beam is applied to the target to peel off TiW / Cu atoms, thereby forming a TiW / Cu seed layer 14 in a stacked manner.
[0068]
Next, as shown in FIG. 5B, a liquid photosensitive resist is uniformly coated (not shown) on the formed TiW / Cu seed layer 14 by using a spin coating method, and the liquid photosensitive resist is formed on the liquid photosensitive resist. A ring-shaped hole is opened by covering and exposing and developing a mask 15 for forming the ring-shaped convex portion 5.
[0069]
Next, as shown in FIG. 5C, Cu is embedded in the ring-shaped hole opened in the previous step by using an electrolytic plating method. Then, the liquid photosensitive resist is peeled off and the TiW / Cu seed layer 14 is etched to form the ring-shaped convex portion 5. The formed ring-shaped protrusion 5 has an electrode pad opening 7 diameter of 150 μm, an inner diameter of 150 μm, an outer diameter of 180 μm, and a height of 25 μm.
[0070]
Next, as shown in FIG. 5D, a sealing resin layer 4 is formed by applying a sealing resin on the outer surface of the ring-shaped convex portion 5 formed in the previous step and the Cu rewiring 3. At this time, the sealing resin layer 4 is not formed inside the ring-shaped convex portion 5. Therefore, the inner side of the ring-shaped convex part 5 is in a state where the Cu rewiring 3 is exposed.
[0071]
Next, as shown in FIG. 5 (e), the solder bumps 6 are mounted on the ring-shaped convex portions 5 formed in the above process, and finally baked at 300 ° C. to complete the semiconductor package of the present invention. .
[0072]
The semiconductor package thus manufactured was mounted on a printed wiring board and a temperature cycle test was performed. As a result, the semiconductor package in the case where the ring-shaped convex portion 5 is not formed cracks in 500 cycles, but the semiconductor package in the case where the ring-shaped convex portion 5 is formed cracks until 700 cycles elapse. I did not. In addition, when the ring-shaped convex part 5 is not formed, 1.5% of defects such as misalignment of the solder bump, contact with the adjacent solder bump (solder bridge), and the solder bump coming off from the electrode pad opening 7 are obtained. However, these defects were eliminated by forming the ring-shaped convex portion 5.
[0073]
Therefore, according to the manufacturing process of the present invention, the above-described embodiment And reference examples Similarly to the above effect, by forming the ring-shaped convex portion 5 on the semiconductor package, it is possible to prevent the solder bump 6 mounted on the ring-shaped convex portion 5 from rolling and the solder bump 6 from being displaced. be able to.
[0074]
In addition, since the inner diameter, outer diameter, and height of the ring-shaped convex portion 5 are formed in accordance with the diameter of the solder bump 6 to be mounted, the solder bump 6 is well placed, and the center of the electrode pad opening 7 is set. It can be reliably arranged.
[0075]
Furthermore, by arranging the ring-shaped convex portion 5, the solder bump 6 mounted by the surface tension of the solder bump 6 can be mounted and held up to 2 to 9 times the height of the ring-shaped convex portion 5. Therefore, the solder bump 6 having a high aspect ratio can be formed.
[0076]
( Fourth reference example )
Next, with reference to FIGS. Fourth reference example The manufacturing process of the semiconductor package according to the above will be described in order.
[0077]
The semiconductor package of the present invention is Third reference example Is almost the same process, Third reference example In contrast to forming a TiW / Cu seed layer on the Cu rewiring 3 using a sputtering method, Fourth reference example Is different in that a Ti / Cu seed layer is formed on the insulating resin layer 2 using a CVD method, and the Cu rewiring 3 is performed after the Ti / Cu seed layer is processed into a ring shape.
[0078]
First, as shown in FIG. 6A, a substrate 1 in which circuit wiring is formed in an inner layer is prepared, wiring is pulled out from the inner layer vertically onto the substrate 1, and vapor deposition or sputtering is applied to the tip of the wiring. The aluminum pad 8 is formed using the method. Next, an insulating resin is applied to the entire surface of the substrate 1 and the aluminum pad 8 to form the insulating resin layer 2, and a through hole is opened on the aluminum pad 8. Next, a Ti / Cu lump is arranged at a predetermined position on the insulating resin layer 2 (not shown), and a reactive gas is supplied to the Ti / Cu lump using a CVD method to cause a chemical reaction, thereby causing a Ti / Cu molecule. The Ti / Cu seed layer 14 is formed by stacking.
[0079]
Next, as shown in FIG. 6B, a liquid photosensitive resist is uniformly coated (not shown) on the formed Ti / Cu seed layer 14 by using a spin coating method, and the liquid photosensitive resist is formed on the liquid photosensitive resist. A ring-shaped hole is opened by covering and exposing and developing a mask 15 for forming the ring-shaped convex portion 5.
[0080]
Next, as shown in FIG. 6C, Ni is embedded in the ring-shaped hole opened in the previous step by using an electrolytic plating method. Then, the liquid photosensitive resist is peeled off and the Ti / Cu seed layer 14 is etched to form the ring-shaped convex portion 5. The formed ring-shaped convex portion 5 has an electrode pad opening 7 diameter of 150 μm, an inner diameter of 170 μm, an outer diameter of 180 μm, and a height of 30 μm.
[0081]
Next, as shown in FIG. 6D, a copper foil layer is formed on the substrate 1 formed in the previous step, and this is patterned using a photolithography technique. Thus, the Cu rewiring 3 is formed from the aluminum pad 8 to the ring-shaped convex portion 5. At this time, the entire surface of the ring-shaped convex portion 5 is covered with a copper foil. Next, in order to insulate and protect the patterned rewiring layer 3, a sealing resin is applied on the Cu rewiring 3 to form a sealing resin layer 4. At this time, the sealing resin layer 4 is not applied to the inside of the ring-shaped convex portion 5. Therefore, the inner side of the ring-shaped convex part 5 is in a state where the Cu rewiring 3 is exposed.
[0082]
Next, as shown in FIG. 6 (e), the solder bumps 6 are mounted on the ring-shaped convex portions 5 formed in the above process, and finally baked at 300 ° C. to complete the semiconductor package of the present invention. .
[0083]
The semiconductor package thus manufactured was mounted on a printed wiring board and a temperature cycle test was performed. As a result, the semiconductor package when the ring-shaped convex portion 5 is not formed cracks in 500 cycles, but the semiconductor package when the ring-shaped convex portion 5 is formed cracks until 700 cycles elapse. I didn't. In addition, when the ring-shaped convex part 5 is not formed, 1.5% of defects such as misalignment of solder bumps, contact with adjacent solder bumps (solder bridge), and solder bumps coming off the electrode pad openings 7 are obtained. However, these defects were eliminated by forming the ring-shaped convex portion 5.
[0084]
Therefore, according to the manufacturing process of the present invention, the above-described embodiment And reference examples Similarly to the above effect, by forming the ring-shaped convex portion 5 on the semiconductor package, it is possible to prevent the solder bump 6 mounted on the ring-shaped convex portion 5 from rolling and the solder bump 6 from being displaced. be able to.
[0085]
In addition, since the inner diameter, outer diameter, and height of the ring-shaped convex portion 5 are formed in accordance with the diameter of the solder bump 6 to be mounted, the solder bump 6 is well placed, and the center of the electrode pad opening 7 is set. It can be reliably arranged.
[0086]
Furthermore, by arranging the ring-shaped convex portion 5, the solder bump 6 mounted by the surface tension of the solder bump 6 can be mounted and held up to 2 to 9 times the height of the ring-shaped convex portion 5. Therefore, the solder bump 6 having a high aspect ratio can be formed.
[0087]
【The invention's effect】
In the present invention, it is possible to prevent the center of the solder bump from deviating from the center of the rewiring 113 by forming the ring-shaped convex portion on the semiconductor package and mounting the solder bump on the ring-shaped convex portion. it can. As a result, it is possible to prevent the solder bump from being connected to the adjacent solder bump.
[0088]
Further, since the center of the solder bump can be prevented from deviating from the center of the rewiring 113, the land of the printed wiring board and the solder bump as the electrode terminal can be accurately connected when mounted on the printed wiring board. be able to. As a result, the occurrence of poor conduction can be reduced and connection reliability can be improved.
[0089]
Furthermore, by forming a ring-shaped convex portion at the periphery of the opening, the height of the solder bump is set to 2 × 2 × the height of the ring-shaped convex portion by the action of the surface tension of the solder bump mounted on the ring-shaped convex portion. Since it can be 9 times, the solder bump 6 having a high aspect ratio can be obtained. As a result, the occurrence of cracks at the joint due to the difference in thermal expansion coefficient between the semiconductor package and the printed wiring board can be reduced, so that the electrical connection between the semiconductor package and the printed wiring board can be improved.
[Brief description of the drawings]
[Figure 1] Semiconductor package It is structural sectional drawing (a) and the figure (b) which looked at the ring-shaped convex part arrange | positioned at this semiconductor package from the upper surface.
FIG. 2 of the present invention First reference example It is a figure which shows the manufacturing process of the semiconductor package which concerns on this.
FIG. 3 of the present invention Example It is a figure which shows the manufacturing process of the semiconductor package which concerns on this.
FIG. 4 of the present invention Second reference example It is a figure which shows the manufacturing process of the semiconductor package which concerns on this.
FIG. 5 shows the present invention. Third reference example It is a figure which shows the manufacturing process of the semiconductor package which concerns on this.
FIG. 6 of the present invention Fourth reference example It is a figure which shows the manufacturing process of the semiconductor package which concerns on this.
7A is a diagram showing a structural cross section of a peripheral terminal IC, FIG. 7B is a diagram showing a structural cross section of an area terminal IC, and FIG. 7C is an enlarged view of an electrode terminal portion.
FIG. 8 is a diagram illustrating a state where the center of a solder bump is displaced from the center position of rewiring.

Claims (5)

アルミパッドを備える基板と、
前記アルミパッド上に貫通孔を備える絶縁樹脂層と、
前記絶縁樹脂層上に備えられたリング状の樹脂突部と
前記樹脂突部の全面及び前記樹脂突部の内部の前記絶縁樹脂層を被覆するとともに前記樹脂突部から前記基板上に設けられる前記アルミパッドまで形成された再配線層と、
前記樹脂突部の内側に形成される前記再配線層が前記封止樹脂層から露出するように、前記リング状の樹脂突部の開口以外の全面である前記絶縁樹脂層及び前記再配線層上に設けられた封止樹脂層と、
前記再配線層が前記封止樹脂層から露出する開口部に搭載されるはんだバンプとを有することを特徴とする半導体パッケージ。A substrate with an aluminum pad;
An insulating resin layer having a through hole on the aluminum pad;
The ring-shaped resin protrusion provided on the insulating resin layer, the entire surface of the resin protrusion and the insulating resin layer inside the resin protrusion, and provided on the substrate from the resin protrusion A rewiring layer formed up to the aluminum pad;
On the insulating resin layer and the rewiring layer that are the entire surface other than the opening of the ring-shaped resin protrusion so that the rewiring layer formed inside the resin protrusion is exposed from the sealing resin layer and a sealing resin layer provided,
A semiconductor package, wherein the rewiring layer has a solder bump mounted on an opening exposed from the sealing resin layer. 前記樹脂突部の高さは、はんだバンプの高さの１０〜５０％であり、該樹脂突部の内径は開口部の内径以上、該樹脂突部の外径は隣接する配線とのピッチ間隔の１／２以下であることを特徴とする請求項１記載の半導体パッケージ。  The height of the resin protrusion is 10 to 50% of the height of the solder bump. The semiconductor package according to claim 1, wherein the semiconductor package is 1/2 or less. 基板を形成する工程で形成された基板上にアルミパッドを形成する工程と、
前記基板及び前記アルミパッド上に絶縁樹脂層を形成する工程と、
前記絶縁樹脂層の前記アルミパッド上に貫通孔を形成する工程と、
前記絶縁樹脂層上にリング状の樹脂突部を形成する工程と、
前記樹脂突部の全面及び前記樹脂突部の内部の前記絶縁樹脂層を被覆するとともに前記樹脂突部から基板上に設けられる前記アルミパッドまで再配線層をパターニングする工程と、
前記樹脂突部の内側の再配線層が前記封止樹脂層から露出するように、前記リング状の樹脂突部の開口以外の全面である前記絶縁樹脂層及び前記再配線層を封止する封止樹脂層を設ける工程と、
前記再配線層が前記封止樹脂層から露出する開口部にはんだバンプを搭載する工程とを有することを特徴とする半導体パッケージの製造方法。 Forming an aluminum pad on the substrate formed in the step of forming the substrate;
Forming an insulating resin layer on the substrate and the aluminum pad;
Forming a through hole on the aluminum pad of the insulating resin layer;
Forming a ring-shaped resin protrusion on the insulating resin layer;
Covering the entire surface of the resin protrusion and the insulating resin layer inside the resin protrusion and patterning a rewiring layer from the resin protrusion to the aluminum pad provided on the substrate;
A seal for sealing the insulating resin layer and the rewiring layer that are the entire surface other than the opening of the ring-shaped resin protrusion so that the rewiring layer inside the resin protrusion is exposed from the sealing resin layer. Providing a stop resin layer;
And a step of mounting a solder bump on the opening where the rewiring layer is exposed from the sealing resin layer. 前記樹脂突部を形成する工程は、
前記開口部が形成された前記絶縁樹脂層上に、はんだバンプの高さの１０〜５０％の厚さを有する感光層を形成する工程と、
該感光層上に、内径が開口部の内径以上を有し、且つ、外径が隣接する配線とのピッチ間隔の１／２以下を有するリング状のマスクを被せてエッチングする工程と、
を有することを特徴とする請求項３記載の半導体パッケージの製造方法。The step of forming the resin protrusion includes
Forming a photosensitive layer having a thickness of 10 to 50% of the height of the solder bump on the insulating resin layer in which the opening is formed;
Etching by covering the photosensitive layer with a ring-shaped mask having an inner diameter equal to or larger than the inner diameter of the opening and having an outer diameter of ½ or less of the pitch interval with the adjacent wiring;
4. The method of manufacturing a semiconductor package according to claim 3, further comprising: 前記樹脂突部を形成する工程は、
前記開口部が形成された前記絶縁樹脂層上に、非感光性エポキシシートをラミネートする工程と、
該非感光層上に、前記開口部の内径にあわせてレーザ加工する工程と、
を有することを特徴とする請求項３記載の半導体パッケージの製造方法。The step of forming the resin protrusion includes
The opening is formed the insulating resin layer, a step of laminating a non-photosensitive epoxy sheet,
Laser processing on the non-photosensitive layer according to the inner diameter of the opening;
4. The method of manufacturing a semiconductor package according to claim 3, further comprising:
JP2003146050A 2003-05-23 2003-05-23 Semiconductor package and manufacturing method thereof Expired - Lifetime JP4188752B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003146050A JP4188752B2 (en) 2003-05-23 2003-05-23 Semiconductor package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003146050A JP4188752B2 (en) 2003-05-23 2003-05-23 Semiconductor package and manufacturing method thereof

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008057008A Division JP4693855B2 (en) 2008-03-06 2008-03-06 Semiconductor package and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2004349536A JP2004349536A (en) 2004-12-09
JP4188752B2 true JP4188752B2 (en) 2008-11-26

Family

ID=33533027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003146050A Expired - Lifetime JP4188752B2 (en) 2003-05-23 2003-05-23 Semiconductor package and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP4188752B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106981473A (en) * 2016-01-19 2017-07-25 矽品精密工业股份有限公司 Substrate structure and method for fabricating the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4247690B2 (en) 2006-06-15 2009-04-02 ソニー株式会社 Electronic parts and manufacturing method thereof
JP2008028109A (en) * 2006-07-20 2008-02-07 Sony Corp Semiconductor device and manufacturing method therefor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106981473A (en) * 2016-01-19 2017-07-25 矽品精密工业股份有限公司 Substrate structure and method for fabricating the same
CN106981473B (en) * 2016-01-19 2019-04-12 矽品精密工业股份有限公司 Substrate structure and method for fabricating the same

Also Published As

Publication number Publication date
JP2004349536A (en) 2004-12-09

Similar Documents

Publication Publication Date Title
US10026707B2 (en) Wafer level package and method
US7164208B2 (en) Semiconductor device and method for manufacturing the same
JP5291485B2 (en) Manufacturing method of semiconductor device
JP5801989B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2009200274A (en) Integrated semiconductor apparatus
JP2001110831A (en) External connecting protrusion and its forming method, semiconductor chip, circuit board and electronic equipment
JP2018107262A (en) Semiconductor device and method of manufacturing the same
JP2009177072A (en) Semiconductor device, and manufacturing method thereof
US6639314B2 (en) Solder bump structure and a method of forming the same
JP2007208209A (en) Semiconductor device and method for fabrication thereof
JP4693855B2 (en) Semiconductor package and manufacturing method thereof
US7741705B2 (en) Semiconductor device and method of producing the same
JP2009010260A (en) Semiconductor apparatus
JP4959538B2 (en) Semiconductor device, method for manufacturing the same, and electronic device
JP4188752B2 (en) Semiconductor package and manufacturing method thereof
KR100806350B1 (en) Semiconductor device package and method of fabricating the same
JP2006303036A (en) Semiconductor device
JP4264823B2 (en) Manufacturing method of semiconductor device
JP3972211B2 (en) Semiconductor device and manufacturing method thereof
JP2001035876A (en) Flip-chip connection structure, semiconductor device and fabrication thereof
JP2011091087A (en) Semiconductor device and method of manufacturing the same
JP2009231402A (en) Semiconductor device, and manufacturing method of semiconductor device
JP6305375B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2004172163A (en) Semiconductor device and method of manufacturing the same
KR101920434B1 (en) Printed circuit board and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080415

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080708

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080826

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080911

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120919

Year of fee payment: 4