JP4178259B2

JP4178259B2 - Manufacturing method of electronic parts

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Publication number: JP4178259B2
Application number: JP2002256937A
Authority: JP
Inventors: 敬実工藤; 正彦川口; 泰弘中田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2002-09-02
Filing date: 2002-09-02
Publication date: 2008-11-12
Anticipated expiration: 2022-09-02
Also published as: JP2004095960A

Description

【０００１】
【発明の属する技術分野】
本発明は、基板上に厚膜の感光性ペーストを塗布し、露光、現像した後に焼成してチップコイル等の製造に用いて好適な電子部品の製造方法に関する。
【０００２】
【従来の技術】
一般に、チップコイル、コンデンサ、抵抗、複数のストリップ線路が多層に積層された素子等の電子部品の製造方法（第１の従来技術）として、外形寸法が数十ｍｍ程度の基板（ウエハ）の表面に、配線パターンからなる電極層と該電極層を絶縁する絶縁層とを交互に積層したものが知られている（例えば、特開２００２−１５９３３号公報等）。
【０００３】
このような第１の従来技術では、基板の表面側に感光性導電ペーストを塗布、露光、現像した後に焼成して配線パターンからなる電極層を形成する一方、電極層を覆って基板の表面側に感光性絶縁ペーストを塗布、露光、現像した後に焼成してビアホールを有する絶縁層を形成し、複数層の電極層を絶縁層に設けたビアホールを通じて接続している。
【０００４】
また、第２の従来技術として、ウエハ上に塗布したレジストをフォトマスクを用いて露光、現像した後にエッチング工程を行う半導体装置の製造方法が知られている（例えば、特開平７−４３８８１号公報等）。この場合、エッチング速度がウエハの中央部と外縁部とで異なる点に着目し、エッチング後の素子寸法を均一化するためにエッチング速度が速い部位と遅い部位とでフォトマスクの素子パターンを異なる大きさに設定している。
【０００５】
また、第３の従来技術として、絶縁基板上に蒸着、スパッタ等を用いて強磁性体薄膜を形成し、該強磁性体薄膜上に塗布したレジストをフォトマスクを用いて露光、現像した後にエッチング工程を行う磁気抵抗素子の製造方法が知られている（例えば、実開平５−７２１５７号公報等）。この場合、強磁性体薄膜の膜厚が絶縁基板上で異なる点に着目し、強磁性体薄膜の膜厚の厚い部位ではフォトマスクのライン幅を狭くし、薄い部位ではフォトマスクのライン幅を広くしている。これにより、第３の従来技術では、絶縁基板の全面に亘って磁気抵抗素子の断面積をほぼ等しくし、磁気抵抗素子の特性を均一化している。
【０００６】
さらに、第４の従来技術として、絶縁基板の表面に導電膜を形成し、該導電膜上に塗布したレジストをフォトマスクを用いて露光、現像した後にエッチング工程を行い、スパイラル状のコイル導体パターンを形成するインダクタの製造方法が知られている（例えば、特開２０００−６８１４２号公報等）。この場合、エッチング速度がコイル導体パターンの外周側と内周側とで異なる点に着目し、エッチング速度が速い外周側ではフォトマスクのパターン幅を太くし、遅い内周側ではフォトマスクのパターン幅を狭くしている。これにより、第４の従来技術では、各コイル導体パターン対して、導体パターンのパターン幅を全長に亘ってほぼ均一化している。
【０００７】
【発明が解決しようとする課題】
ところで、上述した第１の従来技術では、基板上に塗布した感光性導電ペースト、感光性絶縁ペーストをそれぞれ焼成するから、これらのペーストと基板との熱収縮率の差によって基板の中央部が外縁部に比べて表面側に突出または凹陥し、基板に凸湾曲状または凹湾曲状の反りが生じる傾向がある。
【０００８】
そして、基板が凸湾曲状に反った場合には、基板の外縁部側ではフォトマスクとペーストとの間に隙間が発生し、フォトマスクを通過した光が広がる露光ボケが生じる。この結果、例えばネガ型の感光性導電ペーストを使用したときには、配線パターンの幅が露光ボケによって太くなり、隣接する配線パターン間で現像残りが発生し、隣接する配線パターンとの間が短絡してショート不良が生じることがある。また、ネガ型の感光性絶縁ペーストを使用したときには、露光ボケによってビアホールに対応した部位にまで光が照射され、ビアホールが開口しないという問題がある。
【０００９】
一方、基板が凹湾曲状に反った場合には、基板の中央部側でフォトマスクとペーストとの間に隙間が発生し、露光ボケによる露光量不足によって現像時に基板の中央部側で配線パターン（電極層）の剥離等が生じることがある。また、凹陥した基板の中央部側に現像液が溜まり易いから、感光性導電ペースト、感光性絶縁ペーストの現像が過度に進行する過現像が生じ、電極層の剥離やビアホールが過大に大きくなるという問題がある。
【００１０】
また、第２〜第４の従来技術では、基板上でエッチング速度の違う部位や強磁性体薄膜の膜厚が違う部位が生じる点に着目し、フォトマスクによる素子パターンの大きさを変える技術が開示されている。しかし、第２〜第４の従来技術は、いずれも感光性導電ペースト、感光性絶縁ペーストを用いたものではないから、これらのペーストの焼成によって基板に反りが生じ、露光ボケ等が発生する点は何ら考慮されておらず、露光ボケ等にするショート不良、ビアホールの開口不良等を解消する技術は開示されていなかった。
【００１１】
本発明は上述した従来技術の問題に鑑みなされたもので、本発明の目的は、感光性導電ペーストや感光性絶縁ペーストを焼成することによって、基板に反りが生じたときでも、電極層の剥離を防止できると共に、ビアホールを確実に開口させることができ、生産性、信頼性を高めることができる電子部品の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、基板の表面に配線パターンからなる電極層と該電極層を絶縁する絶縁層とを交互に積層し、前記複数層の電極層を前記絶縁層に設けたビアホールを通じて接続する電子部品の製造方法に適用される。
【００１３】
そして、請求項１の発明が採用する構成の特徴は、前記基板の表面側にネガ型の感光性導電ペーストを塗布し、該感光性導電ペーストを配線パターン用開口部を有する配線用フォトマスクを用いて露光し、該露光後の感光性導電ペーストを現像した後に焼成して前記配線パターンからなる電極層を形成し、該電極層を覆って前記基板の表面側にネガ型の感光性絶縁ペーストを塗布し、該感光性絶縁ペーストをビアホール用遮光部を有するビアホール用フォトマスクを用いて露光し、該露光後の感光性絶縁ペーストを現像した後に焼成して前記ビアホールを有する絶縁層を形成する構成とし、前記配線用フォトマスクの配線パターン用開口部の幅は、前記基板の中央部に比べて外縁部の方が小さい値に設定し、前記ビアホール用フォトマスクのビアホール用遮光部の外径は、前記基板の中央部に比べて外縁部の方が大きい値に設定したことにある。
【００１４】
ここで、ペーストの焼成に伴って例えば基板の中央部が外縁部に比べて表面側に向けて突出して凸湾曲状に変形した場合には、基板の外縁部側で感光性導電ペーストと配線用フォトマスクとの間に隙間が形成される。このとき、隙間寸法の大きな基板の外縁部側では、配線用フォトマスクを通じて露光したときに、配線パターン用開口部を通過した光が回折現象によって広がり（露光ボケ）、配線パターンが太くなる傾向がある。これに対し、本発明では、配線パターン用開口部の幅は基板の中央部に比べて外縁部の方が小さい値に設定したから、基板の外縁部側で配線パターン用開口部を通過した光が隙間寸法に応じて広がっても、基板の中央部側と同程度の幅寸法で配線パターンを形成することができる。
【００１５】
一方、ペーストの焼成に伴って例えば基板の中央部が外縁部に比べて表面から窪み凹湾曲状に変形した場合には、基板の中央部側で感光性導電ペーストと配線用フォトマスクとの間に隙間が形成される。このとき、隙間寸法の大きな基板の中央部側では、配線用フォトマスクを通じて露光したときに、配線パターン用開口部を通過した光が回折現象によって広がり、感光性導電ペーストに照射される露光量が不足し易いのに加えて、現像液が溜まって必要以上に現像が進むこと（過現像）がある。これに対し、本発明では、配線パターン用開口部の幅は基板の中央部に比べて外縁部の方が小さい値に設定したから、基板の中央部で配線パターン用開口部の幅を大きくすることができ、十分な露光量を確保できると共に、過現像が生じても配線パターンを確実に固定することができる。
また、ペーストの焼成に伴って例えば基板の中央部が外縁部に比べて表面から突出して凸湾曲状に変形した場合には、基板の外縁部側で感光性絶縁ペーストとビアホール用フォトマスクとの間に隙間が形成される。このとき、隙間寸法の大きな基板の外縁部側では、ビアホール用フォトマスクを通じて露光したときに、ビアホール用遮光部の周囲を通過した光が回折現象によって広がり（露光ボケ）、ビアホールまで露光されてしまう傾向がある。これに対し、本発明では、ビアホール用遮光部の外径は基板の中央部に比べて外縁部の方が大きい値に設定したから、基板の外縁部側でビアホールが縮小しても、基板の中央部側と同程度の開口寸法をもったビアホールを形成することができる。
一方、ペーストの焼成に伴って例えば基板の中央部が外縁部に比べて表面から窪み凹湾曲状に変形した場合には、基板の中央部では現像液が溜まって必要以上に現像が進むこと（過現像）があり、ビアホールの開口寸法が必要以上に大きくなる傾向がある。これに対し、本発明では、ビアホール用遮光部の外径は基板の中央部に比べて外縁部の方が大きい値に設定したから、基板の中央部でビアホール用遮光部の外径を小さくし、ビアホールの開口寸法を予め小さくすることができる。これにより、過現像が生じても基板の外縁部側と中央部側とで同程度の開口寸法をもったビアホールを形成することができる。
【００１６】
請求項２の発明は、前記基板の外形寸法をＬ［ｍｍ］としたときに、前記感光性導電ペーストの塗布厚みに対する前記配線パターン用開口部の幅は、中央部に比べて外縁部の方が（１−０．０００９×Ｌ）倍以下の値に設定したことにある。
【００１７】
これにより、配線パターン用開口部の幅を基板の全面に亘ってほぼ同じ値に設定したときに比べて、配線パターンに剥離が生じる発生率を例えば４分の１程度に低減することができる。
【００１８】
請求項３の発明は、前記基板の外形寸法をＬ［ｍｍ］としたときに、前記感光性導電ペーストの塗布厚みに対する前記配線パターン用開口部の幅は、中央部に比べて外縁部の方が（１−０．００１７×Ｌ）倍以下の値に設定したことにある。
【００１９】
これにより、基板の全面に亘って感光性導電ペーストに十分な露光量を確保して配線パターンを確実に固定することができ、配線パターンの剥離をほとんど無くすことができる。
【００２４】
請求項４の発明は、前記基板の外形寸法をＬ［ｍｍ］としたときに、前記感光性絶縁ペーストの塗布厚みに対する前記ビアホール用遮光部の外径は、中央部に比べて外縁部の方が（１＋０．００２１×Ｌ）倍以上の値に設定したことにある。
【００２５】
これにより、ビアホール用遮光部の外径を基板の全面に亘ってほぼ同じ値に設定したときに比べて、ビアホールが開口せずに断線が生じる発生率を例えば１０分の１程度に低減することができる。
【００２６】
請求項５の発明は、前記基板の外形寸法をＬ［ｍｍ］としたときに、前記感光性絶縁ペーストの塗布厚みに対する前記ビアホール用遮光部の外径は、中央部に比べて外縁部の方が（１＋０．００４３×Ｌ）倍以上の値に設定したことにある。
【００２７】
これにより、基板の全面に亘ってビアホールを確実に開口させることができ、断線の発生をほとんど無くすことができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態による電子部品の製造方法として、チップコイルの製造方法を例に挙げて添付図面を参照しつつ詳細に説明する。
【００２９】
まず、本実施の形態による製造方法が適用されるチップコイルについて図１ないし図３を参照しつつ説明する。
【００３０】
図において、１はチップコイルの外形を構成する略角柱状のチップで、該チップ１は後述するセラミック基板２、絶縁層３，４，５、絶縁保護層６、コイル電極８〜１１等によって大略構成されている。
【００３１】
また、チップ１は、例えば縦方向に対して０．６ｍｍ程度の長さ寸法を有し、横方向に対して０．３ｍｍ程度の長さ寸法を有している。なお、チップ１は、例えば縦方向に対して１．０ｍｍ程度の長さ寸法を有し、横方向に対して０．５ｍｍ程度の長さ寸法を有する構成としてもよい。
【００３２】
２は例えばアルミナ等の絶縁性のセラミックス材料を用いて形成されたセラミック基板で、該セラミック基板２は、略四角形の平板状をなし、０．１ｍｍ〜０．３ｍｍの範囲内で例えば０．１５ｍｍ程度の厚さ寸法を有している。なお、セラミック基板２の厚さ寸法は、例えば０．２ｍｍまたは０．２５ｍｍ程度の値に設定してもよい。
【００３３】
３〜５はセラミック基板２の表面に積層された３層の絶縁層で、該各絶縁層３〜５は、感光性ガラスペースト等のネガ型の感光性絶縁ペーストを塗布、露光、現像した後に焼成して形成され、例えば３０μｍ程度の厚さ寸法を有している。
【００３４】
６は最上層の絶縁層５の表面に積層された絶縁保護層で、該絶縁保護層６は、絶縁層３〜５と同様に例えばガラスペースト等の絶縁性材料によって形成され、後述する最上層のコイル電極１１を覆っている。
【００３５】
７はチップ１の内部に形成された螺旋状のコイルで、該コイル７は後述する４層のコイル電極８〜１１によって構成され、その始端と終端が引出し部７Ａ，７Ｂとなって後述の外部電極１５，１６にそれぞれ接続されている。
【００３６】
８〜１１は絶縁層３〜５と交互に積層された電極層をなすコイル電極で、該コイル電極８〜１１は、ネガ型の感光性導電ペーストを塗布した後に渦巻き状等の配線パターンを露光、現像し、焼成することによって、例えば１２μｍ程度の厚さ寸法をもって形成されている。そして、コイル電極８〜１１は、後述するビアホール１２〜１４を介して互いに電気的に直列接続されている。
【００３７】
ここで、最下層のコイル電極８は、セラミック基板２と最下層の絶縁層３との間に配設され、その一端側がチップ１の一側端面１Ａに向けて延びて外部電極１５に接続され、他端側が後述のビアホール１２を介して中間層のコイル電極９に接続されている。
【００３８】
また、中間層のコイル電極９は、２層の絶縁層３，４間に配設され、その一端側がビアホール１２を介して最下層のコイル電極８に接続され、他端側がビアホール１３を介して他の中間層のコイル電極１０に接続されている。
【００３９】
また、中間層のコイル電極１０は、２層の絶縁層４，５間に配設され、その一端側がビアホール１３を介して中間層のコイル電極９に接続され、他端側がビアホール１４を介して最上層のコイル電極１１に接続されている。
【００４０】
さらに、最上層のコイル電極１１は、最上層の絶縁層５と絶縁保護層６との間に配設され、その一端側がビアホール１４を介して中間層のコイル電極１０に接続され、他端側がチップ１の他側端面１Ｂに延びて外部電極１６に接続されている。
【００４１】
１２〜１４は絶縁層３〜５に形成された合計３個のビアホールで、該各ビアホール１２〜１４は、コイル電極８〜１１の一端側にそれぞれ位置して、絶縁層３〜５を貫通して形成されている。そして、ビアホール１２〜１４は、その内部にコイル電極８〜１１と同様の導電性材料（導電ペースト）が充填されることによって、コイル電極８〜１１を互いに直列接続している。
【００４２】
１５，１６はチップ１の両端面１Ａ，１Ｂにそれぞれ設けられた外部電極で、該外部電極１５，１６は、チップ１の裏面に設けられた底面電極１５Ａ，１６Ａとチップ１の端面１Ａ，１Ｂに設けられた端面電極１５Ｂ，１６Ｂとによって構成されている。また、端面電極１５Ｂ，１６Ｂは、図３に示すようにチップ１の裏面側で底面電極１５Ａ，１６Ａにそれぞれ接続され、例えばチップ１の端面１Ａ，１Ｂに導電ペーストを塗布、乾燥および焼成して焼成電極を形成した後に該焼成電極上に銅、ニッケル、錫等のめっき膜を設けることによって形成されている。そして、一方の外部電極１５は最下層のコイル電極８に接続され、他方の外部電極１６は最上層のコイル電極１１に接続されている。
【００４３】
本実施の形態に適用されるチップコイルは上述の如き構成を有するもので、次に、その製造方法について図４ないし図１２を参照しつつ説明する。
【００４４】
まず、セラミック基板２と同じ０．１５ｍｍ程度の厚さ寸法を有し、外形寸法Ｌをなす一辺が例えば３インチ（７６．２ｍｍ）の四角形状をなす大型のセラミック基板２１を用意する。そして、このセラミック基板２１の表面に略全面に亘って後述するネガ型の感光性導電ペースト４１を塗布し、配線用フォトマスク４３（図５参照）を被せた状態で露光した後に、現像、焼成して複数のコイル電極８からなる電極層２２（コイル電極８）を形成する。
【００４５】
次に、電極層２２を覆ってセラミック基板２１の表面に略全面に亘って後述するネガ型の感光性絶縁ペースト４４を塗布し、ビアホール用フォトマスク４６（図６参照）を被せた状態で露光した後に、現像、焼成して複数のビアホール１２を有する絶縁層２３（絶縁層３）を形成する。
【００４６】
その後、電極層２２、絶縁層２３と同様にして、電極層２４（コイル電極９）、絶縁層２５（絶縁層４）、電極層２６（コイル電極１０）、絶縁層２７（絶縁層５）、電極層２８（コイル電極１１）の順序で電極層２４，２６，２８と絶縁層２５，２７とを交互に積層する。
【００４７】
また、電極層２２，２４，２６，２８と絶縁層２３，２５，２７とを交互に積層するときには、電極層２２，２４，２６，２８のコイル電極８〜１１を絶縁層２３，２５，２７に設けたビアホール１２〜１４を通じて互いに直列接続し、例えば１０万個程度のコイル７をアレイ状に配置する。この状態で、最上層の電極層２８を絶縁保護層２９（絶縁保護層６）によって覆う。
【００４８】
次に、コイル７が形成されたセラミック基板２１の表面、裏面または両面（表面と裏面）にレーザ（例えばＹＡＧレーザ等）を用いて一次分割用のブレイク溝３０と該ブレイク溝３０と直交する二次分割用のブレイク溝３１とを格子状に形成する。このとき、ブレイク溝３０は、アレイ状に配置された複数のコイル７を区切るように縦方向と横方向に延びる格子状に形成される。
【００４９】
次に、セラミック基板２１に対してローラを押し当てるローラブレイクを行い、セラミック基板２１を一次分割用のブレイク溝３０に沿って折曲させて一次分割し、多数のチップ１が縦方向に１列につながったスティック（図示せず）を形成する。このとき、スティックのうち一次分割によって露出した両端面にはコイル７の引出し部７Ａ，７Ｂが露出する。
【００５０】
このため、一次分割によって露出したスティックの両端面には、外部電極１５，１６用の導電ペースト（図示せず）を塗布し、乾燥する。その後、スティックに対して再びローラブレイクを行い、スティックを二次分割用のブレイク溝３１に沿って二次分割し、チップ１毎に分離する。
【００５１】
最後に、導電ペーストを焼成した後、この焼成電極にめっき処理を施すことによって外部電極１５，１６を形成し、チップコイルが完成する（図１参照）。
【００５２】
ここで、電極層２２，２４，２６，２８を形成するときには、図５に示すように、セラミック基板２１の表面に全面に亘ってネガ型の感光性導電ペースト４１を塗布（印刷）する。
【００５３】
次に、この感光性導電ペースト４１の表面にコイル電極８〜１１に対応して渦巻き形状をなす多数の配線パターン用開口部４２を有する配線用フォトマスク４３を載置し、配線用フォトマスク４３を通じて感光性導電ペースト４１を露光する。
【００５４】
その後、現像液を用いて露光が終了した感光性導電ペースト４１をアルカリ溶液等で現像し、配線パターン用開口部４２を通じて光が照射された部分（配線パターン）を残し、他の部分の感光性導電ペースト４１を除去する。そして、配線パターンが残存したセラミック基板２１を焼成し、複数のコイル電極８，９，１０，１１からなる電極層２２，２４，２６，２８を形成する。
【００５５】
一方、絶縁層２３，２５，２７を形成するときには、図６に示すように、セラミック基板２１の全面に亘ってネガ型の感光性絶縁ペースト４４を塗布（印刷）する。
【００５６】
そして、この感光性絶縁ペースト４４の表面にビアホール１２〜１４に対応して小径の円形状をなした多数のビアホール用遮光部４５を有するビアホール用フォトマスク４６を載置し、ビアホール用フォトマスク４６を通じて感光性絶縁ペースト４４を露光する。
【００５７】
その後、現像液を用いて露光が終了した感光性絶縁ペースト４４を現像し、ビアホール用フォトマスク４６を通じて光が照射された部分を残し、ビアホール用遮光部４５によって遮光された部分の感光性絶縁ペースト４４を除去してビアホールをなす貫通孔を形成する。そして、貫通孔が形成された感光性絶縁ペースト４４が残存したセラミック基板２１を焼成し、多数のビアホール１２，１３，１４を有する絶縁層２３，２５，２７を形成する。
【００５８】
次に、図７ないし図１２に基づいて、配線用フォトマスク４３の配線パターン用開口部４２の幅寸法とビアホール用フォトマスク４６のビアホール用遮光部４５の外径寸法について検討する。
【００５９】
まず、配線用フォトマスク４３の配線パターン用開口部４２について検討すると、渦巻き形状をなして帯状に延びるコイル電極８〜１１に対応して帯状をなして延びる配線パターン用開口部４２の幅寸法は、図７および図８に示すようにセラミック基板２１の中央部での幅寸法Ｗ1に比べて外縁部での幅寸法Ｗ2の方が小さい値（Ｗ1＜Ｗ2）に設定されている。この理由は、セラミック基板２１の反りによって感光性導電ペースト４１と配線用フォトマスク４３との間に隙間が生じ、この隙間による露光ボケ等に伴うショート不良や剥離を防ぐためである。
【００６０】
即ち、感光性導電ペースト４１と感光性絶縁ペースト４４をそれぞれ焼成したときには、セラミック基板２１とこれらのペースト４１，４４との熱収縮率の違いによってセラミック基板２１の中央部が外縁部に比べて表面側に向けて突出して凸湾曲状に変形すること、またはセラミック基板２１の中央部が外縁部に比べて表面から凹陥して凹湾曲状に変形することがある。
【００６１】
そして、例えばセラミック基板２１が凸湾曲状に変形した場合には、セラミック基板２１の外縁部側で感光性導電ペースト４１と配線用フォトマスク４３との間に隙間が形成される。このとき、隙間寸法の大きなセラミックス基板２１の外縁部側では、配線用フォトマスク４３を通じて露光したときに、配線パターン用開口部４２を通過した光が回折現象によって広がり（露光ボケ）、配線パターン（コイル電極８〜１１）が太くなる傾向がある。この結果、セラミック基板２１の外縁部側に位置するコイル電極８〜１１では、渦巻き形状をなすコイル電極８〜１１の内周側と外周側とが短絡し、ショート不良が生じることがある。
【００６２】
これに対し、本実施の形態では、配線パターン用開口部４２の幅寸法は、セラミック基板２１の中央部での幅寸法Ｗ1に比べて外縁部での幅寸法Ｗ2の方が小さい値に設定したから、セラミック基板２１の外縁部側で配線パターン用開口部４２を通過した光が隙間寸法に応じて広がっても、セラミック基板４２の中央部側と同程度の幅寸法でコイル電極８〜１１を形成することができ、ショート不良を防止することができる。
【００６３】
一方、セラミック基板２１が凹湾曲状に変形した場合には、セラミック基板２１の中央部側で感光性導電ペースト４１と配線用フォトマスク４３との間に隙間が形成される。このとき、隙間寸法の大きなセラミック基板２１の中央部側では、配線用フォトマスク４３を通じて露光したときに、配線パターン用開口部４２を通過した光が回折現象によって広がって感光性導電ペースト４１に照射される露光量が不足し易いのに加えて、現像液が溜まって必要以上に現像が進むこと（過現像）がある。この結果、セラミック基板２１の中央部側に位置するコイル電極８〜１１では、セラミック基板２１から剥離してしまうことがある。
【００６４】
これに対し、本実施の形態では、配線パターン用開口部４２の幅寸法は、セラミック基板２１の中央部での幅寸法Ｗ1に比べて外縁部での幅寸法Ｗ2の方が小さい値に設定したから、セラミック基板２１の中央部側に位置するコイル電極８〜１１に対しても幅寸法Ｗ1の大きな配線パターン用開口部４２を用いて十分な露光量を確保でき、過現像が生じてもコイル電極８〜１１を確実に固定することができる。
【００６５】
そこで、配線パターン用開口部４２の幅寸法の最適な値を調べるために、配線パターン用開口部４２の幅寸法をセラミック基板２１の全面に亘って同じ値に設定した場合、中央部と外縁部とで２段階または３段階に亘って変化させた場合のそれぞれについてコイル電極８〜１１を形成し、コイル電極８〜１１の剥離の発生率を調べた。その結果を以下の表１に示す。
【００６６】
【表１】

【００６７】
なお、セラミック基板２１には外形寸法Ｌが７６．２ｍｍ（３インチ）四方で、厚さ寸法が０．１５ｍｍのものを使用し、セラミック基板２１は最大で１ｍｍ程度だけその表面から凹陥するものとしている。また、感光性導電ペースト４１はセラミック基板２１の全面に亘って例えば１２μｍ程度の略等しい厚さ寸法をもって塗布するものとする。さらに、表１の結果は、セラミック基板２１に例えば１０万個のチップコイルを製造したときに、配線パターンが剥離したチップコイルの個数を計測し、全体の個数（１０万個）に対して剥離が発生したチップコイルが占める割合を剥離の発生率として表している。
【００６８】
また、セラミック基板２１の中央部と外縁部との間で配線パターン用開口部４２の幅寸法を２段階に変化させるときには、図１１中に二点鎖線で示すように、セラミック基板２１の中央部側のうち例えば２５．４ｍｍ〜５０．８ｍｍ（１インチ〜２インチ）四方の領域Ａ1内では、配線パターン用開口部４２の幅寸法Ｗ1を１３μｍに設定し、領域Ａ1を取囲む枠形状をなす領域Ａ2では、配線パターン用開口部４２の幅寸法Ｗ2を１２μｍに設定している。
【００６９】
一方、セラミック基板２１の中央部と外縁部との間で配線パターン用開口部４２の幅寸法を３段階に変化させるときには、図１２中に二点鎖線で示すように、セラミック基板２１の中央部側のうち例えば２０．３ｍｍ〜３０．５ｍｍ（０．８インチ〜１．２インチ）四方の領域Ｂ1内では、配線パターン用開口部４２の幅寸法Ｗ1を１４μｍに設定し、領域Ｂ1を取囲む例えば４５．７ｍｍ〜５５．９ｍｍ（１．８インチ〜２．２インチ）四方の枠状の領域Ｂ3内では、配線パターン用開口部４２の幅寸法Ｗ3を１３μｍに設定し、領域Ｂ3を取囲む枠形状をなす領域Ｂ2では、配線パターン用開口部４２の幅寸法Ｗ2を１２μｍに設定している。
【００７０】
この結果、外形寸法Ｌが７６．２ｍｍ四方のセラミック基板２１を加工する場合には、セラミック基板２１の中央部と外縁部との間で配線パターン用開口部４２の幅寸法を２段階に変化させたときのように、中央部の幅寸法Ｗ1に対して外縁部の幅寸法Ｗ2を例えば０．９３倍以下（Ｗ2≦０．９３Ｗ1）に設定することによって、配線パターン用開口部４２の幅寸法をセラミック基板２１の全面に亘ってほぼ同じ値に設定したときに比べて、コイル電極８〜１１に剥離が生じる発生率を例えば４分の１以下に低減することができることが分かった。
【００７１】
また、外形寸法Ｌが７６．２ｍｍ四方のセラミック基板２１を加工する場合には、セラミック基板２１の中央部と外縁部との間で配線パターン用開口部４２の幅寸法を３段階に変化させたときのように、中央部の幅寸法Ｗ1に対して外縁部の幅寸法Ｗ2を例えば０．８６倍以下（Ｗ2≦０．８６Ｗ1）に設定することによって、セラミック基板２１の全面に亘って感光性導電ペースト４１に十分な露光量を確保してコイル電極８〜１１を確実に固定することができ、コイル電極８〜１１の剥離をほとんど無くすことができることが分かった。
【００７２】
一方、セラミック基板２１が凸湾曲状に変形した場合でも、配線パターン用開口部４２の幅寸法をセラミック基板２１の中央部での幅寸法Ｗ1に比べて外縁部での幅寸法Ｗ2の方が小さい値に設定する。これにより、セラミック基板２１の外縁部側で配線パターン用開口部４２を通過した光が隙間寸法に応じて広がっても、セラミック基板２１の中央部側と同程度の幅寸法でコイル電極８〜１１を形成することができ、ショート不良を防止することができることが分かった。
【００７３】
なお、本実施の形態では、感光性導電ペースト４１の厚さ寸法をセラミック基板２１の全面に亘って略均一にするものとしたが、感光性導電ペースト４１の厚さ寸法がセラミック基板２１の中央部の厚さ寸法Ｔ1と外縁部の厚さ寸法Ｔ2とで異なる場合もある。そして、感光性導電ペースト４１の厚さ寸法が大きくなるに従って、感光性導電ペースト４１に光が透過し難くなるから、露光し難い傾向がある。
【００７４】
このため、このような場合には、セラミック基板２１の外縁部での感光性導電ペースト４１の厚み寸法Ｔ2に対する配線パターン用開口部４２の幅寸法Ｗ2の比率（Ｗ2／Ｔ2）が、セラミック基板２１の中央部での感光性導電ペースト４１の厚み寸法Ｔ1に対する配線パターン用開口部４２の幅寸法Ｗ1の比率（Ｗ1／Ｔ1）に対して０．９３倍以下（Ｗ2／Ｔ2≦０．９３Ｗ1／Ｔ1）となるように設定するのが好ましい。これにより、上述と同様にコイル電極８〜１１に剥離が生じる発生率を低減できる。
【００７５】
また、感光性導電ペースト４１の厚み寸法Ｔ1，Ｔ2に対する配線パターン用開口部４２の幅寸法Ｗ1，Ｗ2の比率を０．８６倍以下（Ｗ2／Ｔ2≦０．９３Ｗ1／Ｔ1）となるように設定したときには、コイル電極８〜１１の剥離の発生をほぼ無くすることができる。
【００７６】
さらに、セラミック基板２１の外形寸法Ｌが大きくなるに従って、感光性導電ペースト４１と配線用フォトマスク４３との間に隙間寸法が大きくなる傾向がある。このため、感光性導電ペースト４１の厚み寸法（塗布厚み）に対する配線パターン用開口部４２の幅寸法は、中央部の比率（Ｗ1／Ｔ1）に比べて外縁部の比率（Ｗ2／Ｔ2）の方が（１−０．０００９×Ｌ）倍以下の値に設定してもよく、（１−０．００１７×Ｌ）倍以下の値に設定するのがより好ましい。
【００７７】
次に、ビアホール用フォトマスク４６のビアホール用遮光部４５について検討すると、略円形状をなすビアホール用遮光部４５の外径寸法は、図９および図１０に示すようにセラミック基板２１の中央部での外径寸法φ1に比べて外縁部での外径寸法φ2の方が大きい値（φ1＜φ2）に設定されている。この理由は、セラミック基板２１の反りによって感光性絶縁ペースト４４とビアホール用フォトマスク４６と間に隙間が生じ、この隙間による露光ボケ等に伴うビアホール１２〜１４の開口不良や過大に大きくなるのを防ぐためである。
【００７８】
例えばセラミック基板２１が凸湾曲状に変形した場合には、セラミック基板２１の外縁部側で感光性絶縁ペースト４４とビアホール用フォトマスク４６との間に隙間が形成される。このとき、隙間寸法の大きなセラミックス基板２１の外縁部側では、ビアホール用フォトマスク４６を通じて露光したときに、ビアホール用遮光部４５の周囲を通過した光が回折現象によって広がり（露光ボケ）、ビアホール１２〜１４に対応した位置の感光性絶縁ペースト４４まで露光されてしまう傾向がある。この結果、セラミック基板２１の外縁部側に位置する感光性絶縁ペースト４４を現像によって除去することができず、ビアホール１２〜１４が開口しない開口不良が生じることがある。
【００７９】
これに対し、本実施の形態では、ビアホール用遮光部４５の外径寸法は、セラミック基板２１の中央部での外径寸法φ1に比べて外縁部での外径寸法φ2の方が小さい値に設定したから、露光ボケによってセラミック基板２１の外縁部側でビアホール１２〜１４の開口寸法が縮小しても、中央部側と同程度の開口寸法をもったビアホール１２〜１４を形成でき、ビアホール１２〜１４を確実に開口させることができる。
【００８０】
一方、セラミック基板２１が凹湾曲状に変形した場合には、セラミック基板２１の中央部では現像液が溜まって必要以上に現像が進むこと（過現像）があり、ビアホール１２〜１４の外径が必要以上に大きくなると共に、絶縁層２３，２５，２７が部分的にセラミック基板２１から剥離してしまうことがある。
【００８１】
これに対し、本実施の形態では、ビアホール用遮光部４５の外径寸法は、セラミック基板２１の中央部での外径寸法φ1に比べて外縁部での外径寸法φ2の方が大きい値に設定したから、セラミック基板２１の中央部側に位置するビアホール１２〜１４の開口寸法を予め小さくすることができる。これにより、過現像が生じてもセラミック基板２１の外縁部側と中央部側とで同程度の開口寸法をもったビアホール１２〜１４を形成することができると共に、中央部側の感光性絶縁ペースト４４を十分に露光することができ、絶縁層２３，２５，２７を確実にセラミック基板２１に固定することができる。
【００８２】
そこで、ビアホール用遮光部４５の外径寸法の最適な値を調べるために、ビアホール用遮光部４５の外径寸法をセラミック基板２１の全面に亘って同じ値に設定した場合、中央部と外縁部とで２段階または３段階に亘って変化させた場合のそれぞれについてビアホール１２〜１４を形成し、ビアホール１２〜１４の開口不良の発生率を調べた。その結果を以下の表２に示す。
【００８３】
【表２】

【００８４】
なお、セラミック基板２１には外形寸法Ｌが７６．２ｍｍ（３インチ）四方で、厚さ寸法が０．１５ｍｍのものを使用し、セラミック基板２１は最大で１ｍｍ程度だけその表面から突出するものとしている。また、感光性絶縁ペースト４４はセラミック基板２１の全面に亘って例えば３０μｍ程度の略等しい厚さ寸法をもって塗布するものとする。さらに、表１の結果は、セラミック基板２１に例えば１０万個のチップコイルを製造したときに、ビアホール１２〜１４に開口不良が発生したチップコイルの個数を計測し、全体の個数（１０万個）に対して開口不良が発生したチップコイルが占める割合を開口不良の発生率として表している。
【００８５】
また、セラミック基板２１の中央部と外縁部との間でビアホール用遮光部４５の外径寸法を２段階に変化させるときには、図１１中の領域Ａ1ではビアホール用遮光部４５の外径寸法φ1を３０μｍに設定し、領域Ａ2ではビアホール用遮光部４５の外径寸法φ2を３５μｍに設定している。
【００８６】
一方、セラミック基板２１の中央部と外縁部との間でビアホール用遮光部４５の外径寸法を３段階に変化させるときには、図１２中の最中央部側の領域Ｂ1ではビアホール用遮光部４５の外径寸法φ1を３０μｍに設定し、中間に位置する領域Ｂ3ではビアホール用遮光部４５の外径寸法φ3を３５μｍに設定し、最外縁部側の領域Ｂ2ではビアホール用遮光部４５の外径寸法φ2を４０μｍに設定している。
【００８７】
この結果、外形寸法Ｌが７６．２ｍｍ四方のセラミック基板２１を加工する場合には、セラミック基板２１の中央部と外縁部との間でビアホール用遮光部４５の外径寸法を２段階に変化させたときのように、中央部の外径寸法φ1に対して外縁部の外径寸法φ2を例えば１．１６倍以上（φ2≧１．１６φ1）に設定することによって、ビアホール用遮光部４５の外径寸法をセラミック基板２１の全面に亘ってほぼ同じ値に設定したときに比べて、ビアホール１２〜１４に開口不良が生じる発生率を例えば１０分の１程度まで低減することができることが分かった。
【００８８】
また、外形寸法Ｌが７６．２ｍｍ四方のセラミック基板２１を加工する場合には、セラミック基板２１の中央部と外縁部との間でビアホール用遮光部４５の外径寸法を３段階に変化させたときのように、中央部の外径寸法φ1に対して外縁部の外径寸法φ2を例えば１．３３倍以上（φ2≧１．３３φ1）に設定することによって、セラミック基板２１の全面に亘ってビアホール１２〜１４を確実に開口させることができ、開口不良による断線の発生をほとんど無くすことができることが分かった。
【００８９】
一方、セラミック基板２１が凹湾曲状に変形した場合でも、ビアホール用遮光部４５の外径寸法をセラミック基板２１の中央部での外径寸法φ1に比べて外縁部での外径寸法φ2の方が大きい値（φ2＞φ1）に設定する。これにより、セラミック基板２１の中央部側に位置するビアホール１２〜１４の開口寸法を予め小さくすることができるから、過現像が生じてもセラミック基板２１の外縁部側と中央部側とで同程度の開口寸法をもったビアホール１２〜１４を形成することができると共に、過現像によって絶縁層２３，２５，２７が剥離するのを防ぐことができる。
【００９０】
なお、本実施の形態では、感光性絶縁ペースト４４の厚さ寸法をセラミック基板２１の全面に亘って略均一にするものとしたが、感光性絶縁ペースト４４の厚さ寸法がセラミック基板２１の中央部の厚さ寸法Ｔ1と外縁部の厚さ寸法Ｔ2とで異なる場合もある。
【００９１】
この場合には、セラミック基板２１の外縁部での感光性絶縁ペースト４４の厚み寸法Ｔ2に対するビアホール用遮光部４５の外径寸法φ2の比率（φ2／Ｔ2）が、セラミック基板２１の中央部での感光性絶縁ペースト４４の厚み寸法Ｔ1に対するビアホール用遮光部４５の外径寸法φ1の比率（φ1／Ｔ1）に対して１．１６倍以上（φ2／Ｔ2≧１．１６φ1／Ｔ1）となるように設定するのが好ましい。これにより、上述と同様にビアホール１２〜１４の開口不良の発生率を低減できる。
【００９２】
また、感光性絶縁ペースト４４の厚み寸法Ｔ1，Ｔ2に対するビアホール用遮光部４５の外径寸法φ1，φ2の比率を１．３３倍以上（φ2／Ｔ2≧１．３３φ1／Ｔ1）となるように設定したときには、ビアホール１２〜１４の開口不良の発生をほとんど無くすることができる。
【００９３】
さらに、セラミック基板２１の外形寸法Ｌが大きくなるに従って、感光性絶縁ペースト４４とビアホール用フォトマスク４６との間に隙間寸法が大きくなる傾向がある。このため、感光性絶縁ペースト４４の厚み寸法（塗布厚み）に対するビアホール用遮光部４５の外径寸法は、中央部の比率（φ1／Ｔ1）に比べて外縁部の比率（φ2／Ｔ2）の方が例えば（１＋０．００２１×Ｌ）倍以上の値に設定してもよく、（１＋０．００４３×Ｌ）倍以上の値に設定するのがより好ましい。
【００９４】
かくして、本実施の形態では、配線用フォトマスク４３の配線パターン用開口部４２の幅寸法をセラミック基板２１の中央部の幅寸法Ｗ1に比べて外縁部の幅寸法Ｗ2の方が小さい値に設定したから、ペーストの焼成に伴ってセラミック基板２１が凸湾曲状または凹湾曲状のいずれに変形したときでも、ショート不良やコイル電極８〜１１の剥離を防ぐことができる。
【００９５】
ビアホール用フォトマスク４６のビアホール用遮光部４５の外径寸法をセラミック基板２１の中央部の外径寸法φ1に比べて外縁部の外径寸法φ2の方が大きい値に設定したから、ペーストの焼成に伴ってセラミック基板２１が凸湾曲状または凹湾曲状のいずれに変形したときでも、ビアホール１２〜１４を確実に開口させることができると共に、絶縁層２３，２５，２７の剥離を防ぐことができ、生産性、信頼性を高めることができる。
【００９６】
なお、前記実施の形態では、配線用フォトマスク４３の配線パターン用開口部４２の幅寸法とビアホール用フォトマスク４６のビアホール用遮光部４５の外径寸法をセラミック基板２１の中央部と外縁部との間で２段階または３段階に変化させるものとした。しかし、本発明はこれに限らず、配線パターン用開口部の幅寸法とビアホール用遮光部の外径寸法をセラミック基板の中央部と外縁部との間で連続的に変化させるものとした。
【００９７】
また、前記実施の形態では、４層の電極層２２，２４，２６，２８と３層の絶縁層２３，２５，２７とを交互に積層するものとしたが、５層以上の電極層と絶縁層と４層以上の絶縁層とを交互に積層する構成としてもよく、３層以下の電極層と２層以下の絶縁層とを交互に積層する構成としてもよい。
【００９８】
さらに、前記実施の形態では、電子部品としてチップコイルを例に挙げて説明したが、コンデンサ、抵抗、複数のストリップ線路が多層に積層された素子等の他の電子部品の製造方法にも広く適用できるものである。
【００９９】
【発明の効果】
以上詳述した如く、請求項１の発明によれば、配線用フォトマスクの配線パターン用開口部の幅寸法を基板の中央部に比べて外縁部の方が小さい値に設定したから、ペーストの焼成に伴って基板が凸湾曲状または凹湾曲状のいずれに変形したときでも、ショート不良や配線パターンの剥離を防ぐことができ、生産性、信頼性を向上させることができる。
また、請求項１の発明によれば、ビアホール用フォトマスクのビアホール用遮光部の外径寸法を基板の中央部に比べて外縁部の方が大きい値に設定したから、ペーストの焼成に伴って基板が凸湾曲状または凹湾曲状のいずれに変形したときでも、ビアホールを確実に開口させることができると共に、絶縁層の剥離を防ぐことができ、生産性、信頼性を高めることができる。
【０１００】
請求項２の発明によれば、基板の外形寸法をＬ［ｍｍ］としたときに、感光性導電ペーストの塗布厚みに対する配線パターン用開口部の幅を中央部に比べて外縁部の方が（１−０．０００９×Ｌ）倍以下の値に設定したから、配線パターン用開口部の幅を基板の全面に亘ってほぼ同じ値に設定したときに比べて、配線パターンに剥離が生じる発生率を例えば４分の１程度に低減することができる。
【０１０１】
請求項３の発明によれば、基板の外形寸法をＬ［ｍｍ］としたときに、感光性導電ペーストの塗布厚みに対する配線パターン用開口部の幅を中央部に比べて外縁部の方が（１−０．００１７×Ｌ）倍以下の値に設定したから、基板の全面に亘って感光性導電ペーストに十分な露光量を確保して配線パターンを確実に固定することができ、配線パターンの剥離をほとんど無くすことができる。
【０１０３】
請求項４の発明によれば、基板の外形寸法をＬ［ｍｍ］としたときに、感光性絶縁ペーストの塗布厚みに対するビアホール用遮光部の外径を中央部に比べて外縁部の方が（１＋０．００２１×Ｌ）倍以上の値に設定したから、ビアホール用遮光部の外径を基板の全面に亘ってほぼ同じ値に設定したときに比べて、ビアホールが開口せずに断線が生じる発生率を例えば１０分の１程度に低減することができる。
【０１０４】
請求項５の発明によれば、基板の外形寸法をＬ［ｍｍ］としたときに、感光性絶縁ペーストの塗布厚みに対するビアホール用遮光部の外径を中央部に比べて外縁部の方が（１＋０．００４３×Ｌ）倍以上の値に設定したから、基板の全面に亘ってビアホールを確実に開口させることができ、断線の発生をほとんど無くすことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態が適用されるチップコイルを示す斜視図である。
【図２】図１中のチップを分解して示す分解斜視図である。
【図３】図１中のチップコイルを矢示III−III方向からみた断面図である。
【図４】本実施の形態による製造方法を用いてセラミック基板に電極層と絶縁層を積層した状態を示す分解斜視図である。
【図５】セラミック基板に配線用フォトマスクを被せる状態を示す斜視図である。
【図６】セラミック基板にビアホール用フォトマスクを被せる状態を示す斜視図である。
【図７】配線用フォトマスクのうちセラミック基板の中央部側に位置する配線パターン用開口部を示す拡大平面図である。
【図８】配線用フォトマスクのうちセラミック基板の外縁部側に位置する配線パターン用開口部を示す拡大平面図である。
【図９】ビアホール用フォトマスクのうちセラミック基板の中央部側に位置するビアホール用遮光部を示す拡大平面図である。
【図１０】ビアホール用フォトマスクのうちセラミック基板の外縁部側に位置するビアホール用遮光部を示す拡大平面図である。
【図１１】配線パターン用開口部の幅寸法またはビアホール用遮光部の外径寸法を２段階に変化させたときのセラミック基板上での各段階の領域を示す平面図である。
【図１２】配線パターン用開口部の幅寸法またはビアホール用遮光部の外径寸法を３段階に変化させたときのセラミック基板上での各段階の領域を示す平面図である。
【符号の説明】
１チップ
２，２１セラミック基板
３〜５，２３，２５，２７絶縁層
６，２９絶縁保護層
７コイル
８〜１１コイル電極（電極層）
１２〜１４ビアホール
１５，１６外部電極
２２，２４，２６，２８電極層
４１感光性導電ペースト
４２配線パターン用開口部
４３配線用フォトマスク
４４感光性絶縁ペースト
４５ビアホール用遮光部
４６ビアホール用フォトマスク[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing an electronic component suitable for use in the manufacture of a chip coil or the like by applying a thick photosensitive paste on a substrate, exposing and developing the substrate, and then firing.
[0002]
[Prior art]
In general, as a manufacturing method (first prior art) of an electronic component such as a chip coil, a capacitor, a resistor, and an element in which a plurality of strip lines are laminated in multiple layers, the surface of a substrate (wafer) having an outer dimension of about several tens of mm In addition, an electrode layer having a wiring pattern and insulating layers that insulate the electrode layer are alternately stacked (for example, Japanese Patent Laid-Open No. 2002-15933).
[0003]
In such first prior art, a photosensitive conductive paste is applied to the surface side of the substrate, exposed and developed, and then baked to form an electrode layer composed of a wiring pattern, while covering the electrode layer and on the surface side of the substrate After applying, exposing and developing a photosensitive insulating paste, an insulating layer having via holes is formed by baking, and a plurality of electrode layers are connected through via holes provided in the insulating layer.
[0004]
As a second prior art, a method for manufacturing a semiconductor device is known in which an etching process is performed after exposing and developing a resist applied on a wafer using a photomask (for example, Japanese Patent Laid-Open No. 7-43881). etc). In this case, paying attention to the fact that the etching rate is different between the central portion and the outer edge portion of the wafer, in order to uniformize the device dimensions after etching, the device pattern of the photomask is different in the portion where the etching rate is fast and the portion where the etching rate is slow Is set.
[0005]
As a third conventional technique, a ferromagnetic thin film is formed on an insulating substrate by vapor deposition, sputtering, etc., and a resist coated on the ferromagnetic thin film is exposed and developed using a photomask and then etched. A method of manufacturing a magnetoresistive element that performs the process is known (for example, Japanese Utility Model Laid-Open No. 5-72157). In this case, paying attention to the fact that the film thickness of the ferromagnetic thin film is different on the insulating substrate, the line width of the photomask is narrowed at the thick part of the ferromagnetic thin film, and the line width of the photomask is thinned at the thin part. Wide. Thereby, in the third prior art, the cross-sectional areas of the magnetoresistive elements are made substantially equal over the entire surface of the insulating substrate, and the characteristics of the magnetoresistive elements are made uniform.
[0006]
Further, as a fourth conventional technique, a conductive film is formed on the surface of an insulating substrate, and a resist coated on the conductive film is exposed and developed using a photomask, and then an etching process is performed to form a spiral coil conductor pattern. There is known a method for manufacturing an inductor that forms a thin film (for example, Japanese Unexamined Patent Publication No. 2000-68142). In this case, paying attention to the fact that the etching rate differs between the outer peripheral side and the inner peripheral side of the coil conductor pattern, the photomask pattern width is increased on the outer peripheral side where the etching rate is faster, and the photomask pattern width is increased on the slower inner peripheral side. Is narrowed. Thereby, in the 4th prior art, the pattern width of a conductor pattern is substantially equalized over the full length with respect to each coil conductor pattern.
[0007]
[Problems to be solved by the invention]
By the way, in the first prior art described above, since the photosensitive conductive paste and the photosensitive insulating paste applied on the substrate are fired, the central portion of the substrate becomes the outer edge due to the difference in thermal shrinkage between the paste and the substrate. There is a tendency that the substrate protrudes or is recessed as compared with the portion, and the substrate has a convex curve or a concave curve.
[0008]
When the substrate is warped in a convex curve, a gap is generated between the photomask and the paste on the outer edge side of the substrate, and exposure blur occurs in which light that has passed through the photomask spreads. As a result, for example, when a negative photosensitive conductive paste is used, the width of the wiring pattern becomes thick due to exposure blur, a development residue occurs between the adjacent wiring patterns, and the adjacent wiring patterns are short-circuited. Short circuit failure may occur. Further, when a negative photosensitive insulating paste is used, there is a problem in that light is irradiated to a portion corresponding to the via hole due to exposure blur and the via hole does not open.
[0009]
On the other hand, when the substrate warps in a concave curve, a gap is generated between the photomask and the paste on the center side of the substrate, and the wiring pattern is formed on the center side of the substrate during development due to insufficient exposure due to exposure blur. Separation of the (electrode layer) may occur. Also, since the developer tends to accumulate on the center side of the recessed substrate, over-development in which development of the photosensitive conductive paste and photosensitive insulating paste proceeds excessively occurs, and peeling of the electrode layer and via holes become excessively large. There's a problem.
[0010]
Further, in the second to fourth conventional techniques, a technique for changing the size of the element pattern by using a photomask, focusing on the fact that a part having a different etching rate or a part having a different film thickness of the ferromagnetic thin film occurs on the substrate. It is disclosed. However, since the second to fourth prior arts do not use a photosensitive conductive paste or a photosensitive insulating paste, the substrate is warped by firing of these pastes, and exposure blur is generated. Is not considered at all, and a technique for eliminating short-circuit defects such as exposure blur and via hole opening defects has not been disclosed.
[0011]
The present invention has been made in view of the above-described problems of the prior art, and an object of the present invention is to peel off the electrode layer even when the substrate is warped by baking the photosensitive conductive paste or the photosensitive insulating paste. It is an object of the present invention to provide a method of manufacturing an electronic component that can prevent the above-described problem and can reliably open a via hole, thereby improving productivity and reliability.
[0012]
[Means for Solving the Problems]
  In order to solve the above-described problems, the present invention alternately laminates electrode layers composed of wiring patterns and insulating layers that insulate the electrode layers on the surface of the substrate.And connecting the plurality of electrode layers through via holes provided in the insulating layer.It is applied to the manufacturing method of electronic parts.
[0013]
  A feature of the structure adopted by the invention of claim 1 is that a negative photosensitive conductive paste is applied to the surface side of the substrate, and the photosensitive conductive paste is applied to a wiring photomask having a wiring pattern opening. Using the exposure, developing the photosensitive conductive paste after the exposure and baking to form an electrode layer composed of the wiring pattern,A negative photosensitive insulating paste is applied to the surface side of the substrate so as to cover the electrode layer, and the photosensitive insulating paste is exposed using a via hole photomask having a via hole light-shielding portion. The insulating insulating paste is developed and baked to form an insulating layer having the via hole,The width of the wiring pattern opening of the photomask for wiring is set to a smaller value at the outer edge than at the center of the substrate.The outer diameter of the via hole light shielding portion of the via hole photomask is set to a value larger at the outer edge portion than at the central portion of the substrate.That is.
[0014]
Here, when the paste is baked, for example, when the central portion of the substrate protrudes toward the surface side compared to the outer edge portion and is deformed into a convex curve, the photosensitive conductive paste and wiring are formed on the outer edge side of the substrate. A gap is formed between the photomask. At this time, on the outer edge side of the substrate having a large gap size, when exposed through the wiring photomask, the light passing through the wiring pattern opening spreads due to diffraction phenomenon (exposure blur), and the wiring pattern tends to become thicker. is there. In contrast, in the present invention, since the width of the wiring pattern opening is set to a smaller value at the outer edge than the center of the substrate, the light that has passed through the wiring pattern opening on the outer edge of the substrate. Even if the width increases according to the gap dimension, the wiring pattern can be formed with a width dimension comparable to that of the central portion side of the substrate.
[0015]
  On the other hand, when the paste is baked, for example, when the central portion of the substrate is recessed from the surface and deformed into a concave curve as compared with the outer edge portion, the photosensitive conductive paste and the wiring photomask are placed on the central portion side of the substrate. A gap is formed. At this time, on the central portion side of the substrate having a large gap size, when exposed through the wiring photomask, the light passing through the wiring pattern opening spreads due to the diffraction phenomenon, and the exposure amount irradiated to the photosensitive conductive paste is increased. In addition to the shortage, the developer may accumulate and the development may proceed more than necessary (over development). On the other hand, in the present invention, the width of the wiring pattern opening is set to be smaller at the outer edge than at the center of the substrate, so that the width of the wiring pattern opening is increased at the center of the substrate. In addition, a sufficient exposure amount can be secured, and the wiring pattern can be securely fixed even if over-development occurs.
  When the paste is baked, for example, when the central portion of the substrate protrudes from the surface and deforms into a convex curve as compared to the outer edge portion, the photosensitive insulating paste and the via hole photomask are formed on the outer edge portion side of the substrate. A gap is formed between them. At this time, on the outer edge side of the substrate having a large gap size, when passing through the via hole photomask, the light that has passed around the via hole shading portion spreads due to diffraction phenomenon (exposure blur) and is exposed to the via hole. Tend. On the other hand, in the present invention, the outer diameter of the via hole shading portion is set to a larger value at the outer edge portion than at the center portion of the substrate, so even if the via hole is reduced on the outer edge portion side of the substrate, A via hole having an opening size comparable to that of the central portion can be formed.
  On the other hand, when the paste is baked, for example, when the central portion of the substrate is recessed from the surface and deformed into a concave curve as compared with the outer edge portion, the developer accumulates in the central portion of the substrate and development proceeds more than necessary ( Over-development), and the opening size of the via hole tends to be larger than necessary. On the other hand, in the present invention, the outer diameter of the via hole shading portion is set to a larger value at the outer edge portion than the central portion of the substrate, so the outer diameter of the via hole shading portion is reduced at the central portion of the substrate. The opening size of the via hole can be reduced in advance. As a result, even if over-development occurs, via holes having similar opening dimensions can be formed on the outer edge side and the center side of the substrate.
[0016]
According to a second aspect of the present invention, when the outer dimension of the substrate is L [mm], the width of the wiring pattern opening relative to the coating thickness of the photosensitive conductive paste is greater at the outer edge than at the center. Is set to a value of (1−0.0009 × L) times or less.
[0017]
Thereby, compared with the case where the width of the wiring pattern opening is set to substantially the same value over the entire surface of the substrate, it is possible to reduce the occurrence rate at which the wiring pattern is peeled, for example, to about a quarter.
[0018]
According to a third aspect of the present invention, when the outer dimension of the substrate is L [mm], the width of the wiring pattern opening relative to the coating thickness of the photosensitive conductive paste is larger at the outer edge than at the center. Is set to a value of (1−0.0017 × L) times or less.
[0019]
As a result, a sufficient exposure amount can be secured to the photosensitive conductive paste over the entire surface of the substrate to securely fix the wiring pattern, and the peeling of the wiring pattern can be almost eliminated.
[0024]
  Claim4According to the invention, when the outer dimension of the substrate is L [mm], the outer diameter of the via hole shading portion with respect to the coating thickness of the photosensitive insulating paste is (1 + 0) at the outer edge portion compared to the center portion. .0021 × L) is set to a value greater than or equal to times.
[0025]
As a result, compared to when the outer diameter of the via hole shading portion is set to substantially the same value over the entire surface of the substrate, the rate of occurrence of disconnection without opening the via hole is reduced to, for example, about 1/10. Can do.
[0026]
  Claim5According to the invention, when the outer dimension of the substrate is L [mm], the outer diameter of the via hole shading portion with respect to the coating thickness of the photosensitive insulating paste is (1 + 0) at the outer edge portion compared to the center portion. .0043 × L) is set to a value more than double.
[0027]
As a result, the via hole can be reliably opened over the entire surface of the substrate, and the occurrence of disconnection can be almost eliminated.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, as a method of manufacturing an electronic component according to an embodiment of the present invention, a chip coil manufacturing method will be described as an example with reference to the accompanying drawings.
[0029]
First, a chip coil to which the manufacturing method according to the present embodiment is applied will be described with reference to FIGS.
[0030]
In the figure, reference numeral 1 denotes a substantially prismatic chip that forms the outer shape of the chip coil. It is configured.
[0031]
The chip 1 has, for example, a length dimension of about 0.6 mm in the vertical direction and a length dimension of about 0.3 mm in the horizontal direction. The chip 1 may have a length dimension of about 1.0 mm in the vertical direction and a length dimension of about 0.5 mm in the horizontal direction.
[0032]
Reference numeral 2 denotes a ceramic substrate formed using an insulating ceramic material such as alumina. The ceramic substrate 2 has a substantially rectangular flat plate shape, for example, 0.15 mm within a range of 0.1 mm to 0.3 mm. It has a thickness dimension of about. The thickness dimension of the ceramic substrate 2 may be set to a value of about 0.2 mm or 0.25 mm, for example.
[0033]
3 to 5 are three insulating layers laminated on the surface of the ceramic substrate 2. Each of the insulating layers 3 to 5 is coated, exposed and developed with a negative photosensitive insulating paste such as a photosensitive glass paste. It is formed by firing and has a thickness dimension of, for example, about 30 μm.
[0034]
6 is an insulating protective layer laminated on the surface of the uppermost insulating layer 5, and the insulating protective layer 6 is formed of an insulating material such as glass paste as in the case of the insulating layers 3 to 5. The coil electrode 11 is covered.
[0035]
Reference numeral 7 denotes a spiral coil formed inside the chip 1, and the coil 7 is composed of four layers of coil electrodes 8 to 11 to be described later, and the start and end of the coil 7 serve as

lead portions

7A and 7B. The

electrodes

15 and 16 are connected to each other.
[0036]
8 to 11 are coil electrodes forming electrode layers alternately laminated with insulating layers 3 to 5, and the coil electrodes 8 to 11 are exposed to a wiring pattern such as a spiral after applying a negative photosensitive conductive paste. The film is developed and baked to form a thickness of about 12 μm, for example. And the coil electrodes 8-11 are mutually electrically connected in series via the via holes 12-14 mentioned later.
[0037]
Here, the lowermost coil electrode 8 is disposed between the ceramic substrate 2 and the lowermost insulating layer 3, and one end thereof extends toward one end surface 1 A of the chip 1 and is connected to the external electrode 15. The other end side is connected to the coil electrode 9 of the intermediate layer through a via hole 12 described later.
[0038]
The intermediate layer coil electrode 9 is disposed between the two insulating

layers

3 and 4, one end of which is connected to the lowermost layer coil electrode 8 through the via hole 12, and the other end side through the via hole 13. It is connected to another intermediate layer coil electrode 10.
[0039]
The intermediate layer coil electrode 10 is disposed between the two insulating

layers

4 and 5, and one end side thereof is connected to the intermediate layer coil electrode 9 via the via hole 13, and the other end side thereof is connected to the via hole 14. It is connected to the uppermost coil electrode 11.
[0040]
Further, the uppermost coil electrode 11 is disposed between the uppermost insulating layer 5 and the insulating protective layer 6, one end side of which is connected to the intermediate layer coil electrode 10 via the via hole 14, and the other end side is connected. It extends to the other end surface 1B of the chip 1 and is connected to the external electrode 16.
[0041]
Reference numerals 12 to 14 denote a total of three via holes formed in the insulating layers 3 to 5, and each of the via holes 12 to 14 is located on one end side of the coil electrodes 8 to 11 and penetrates the insulating layers 3 to 5. Is formed. The via holes 12 to 14 connect the coil electrodes 8 to 11 in series with each other by filling the inside thereof with the same conductive material (conductive paste) as the coil electrodes 8 to 11.
[0042]

Reference numerals

15 and 16 denote external electrodes provided on both end faces 1A and 1B of the chip 1, respectively. The

external electrodes

15 and 16 are

bottom electrodes

15A and 16A provided on the back surface of the chip 1 and end faces 1A and 1B of the chip 1. And end face electrodes 15B and 16B. Further, as shown in FIG. 3, the end face electrodes 15B and 16B are connected to the

bottom face electrodes

15A and 16A on the back side of the chip 1, respectively. For example, a conductive paste is applied to the end faces 1A and 1B of the chip 1 and dried and fired. After the fired electrode is formed, it is formed by providing a plated film of copper, nickel, tin or the like on the fired electrode. One external electrode 15 is connected to the lowermost coil electrode 8, and the other external electrode 16 is connected to the uppermost coil electrode 11.
[0043]
The chip coil applied to the present embodiment has the above-described configuration. Next, a manufacturing method thereof will be described with reference to FIGS.
[0044]
First, a large ceramic substrate 21 having a thickness of about 0.15 mm, which is the same as that of the ceramic substrate 2, and having a rectangular shape with one side forming the outer dimension L being, for example, 3 inches (76.2 mm) is prepared. Then, a negative photosensitive conductive paste 41 (described later) is applied over the entire surface of the ceramic substrate 21 and exposed in a state where the wiring photomask 43 (see FIG. 5) is covered, followed by development and baking. Thus, the electrode layer 22 (coil electrode 8) composed of the plurality of coil electrodes 8 is formed.
[0045]
Next, a negative-type photosensitive insulating paste 44 (described later) is applied over the entire surface of the ceramic substrate 21 so as to cover the electrode layer 22, and exposure is performed with a via hole photomask 46 (see FIG. 6) covered. Thereafter, development and baking are performed to form an insulating layer 23 (insulating layer 3) having a plurality of via holes 12.
[0046]
Thereafter, in the same manner as the electrode layer 22 and the insulating layer 23, the electrode layer 24 (coil electrode 9), the insulating layer 25 (insulating layer 4), the electrode layer 26 (coil electrode 10), the insulating layer 27 (insulating layer 5), The electrode layers 24, 26 and 28 and the insulating

layers

25 and 27 are alternately laminated in the order of the electrode layer 28 (coil electrode 11).
[0047]
When the electrode layers 22, 24, 26, 28 and the insulating

layers

23, 25, 27 are alternately stacked, the coil electrodes 8 to 11 of the electrode layers 22, 24, 26, 28 are connected to the insulating

layers

23, 25, 27. Are connected in series with each other through via holes 12 to 14, and, for example, about 100,000 coils 7 are arranged in an array. In this state, the uppermost electrode layer 28 is covered with the insulating protective layer 29 (insulating protective layer 6).
[0048]
Next, using a laser (for example, a YAG laser) on the front surface, back surface, or both surfaces (front and back surfaces) of the ceramic substrate 21 on which the coil 7 is formed, the break groove 30 for primary division and the two orthogonal to the break groove 30 are used. The break grooves 31 for the next division are formed in a lattice shape. At this time, the break grooves 30 are formed in a lattice shape extending in the vertical direction and the horizontal direction so as to partition the plurality of coils 7 arranged in an array.
[0049]
Next, roller break is performed by pressing the roller against the ceramic substrate 21, the ceramic substrate 21 is bent along the primary dividing break grooves 30 to be primarily divided, and a large number of chips 1 are arranged in a row in the vertical direction. A stick (not shown) connected to is formed. At this time, the lead-out

portions

7A and 7B of the coil 7 are exposed at both end faces exposed by the primary division of the stick.
[0050]
Therefore, a conductive paste (not shown) for the

external electrodes

15 and 16 is applied to both end faces of the stick exposed by the primary division and dried. After that, the roller break is performed again on the stick, and the stick is secondarily divided along the break grooves 31 for secondary division, and separated into chips 1.
[0051]
Finally, after firing the conductive paste, the fired electrode is plated to form the

external electrodes

15 and 16, thereby completing the chip coil (see FIG. 1).
[0052]
Here, when forming the electrode layers 22, 24, 26, 28, as shown in FIG. 5, a negative photosensitive conductive paste 41 is applied (printed) over the entire surface of the ceramic substrate 21.
[0053]
Next, a wiring photomask 43 having a large number of wiring pattern openings 42 having a spiral shape corresponding to the coil electrodes 8 to 11 is placed on the surface of the photosensitive conductive paste 41. The photosensitive conductive paste 41 is exposed through this.
[0054]
Thereafter, the photosensitive conductive paste 41 that has been exposed to light using a developing solution is developed with an alkaline solution or the like, leaving a portion irradiated with light through the wiring pattern opening 42 (wiring pattern), and other portions photosensitive. The conductive paste 41 is removed. Then, the ceramic substrate 21 with the wiring pattern remaining is baked to form electrode layers 22, 24, 26, and 28 including a plurality of

coil electrodes

8, 9, 10, and 11.
[0055]
On the other hand, when forming the insulating

layers

23, 25, and 27, as shown in FIG. 6, a negative photosensitive insulating paste 44 is applied (printed) over the entire surface of the ceramic substrate 21.
[0056]
A via hole photomask 46 having a plurality of via hole light-shielding portions 45 corresponding to the via holes 12 to 14 is placed on the surface of the photosensitive insulating paste 44. The photosensitive insulating paste 44 is exposed through.
[0057]
Thereafter, the photosensitive insulating paste 44 that has been exposed to light is developed using a developing solution, leaving a portion irradiated with light through the via hole photomask 46, and a portion of the photosensitive insulating paste that is shielded by the via hole light shielding portion 45. A through-hole forming a via hole is formed by removing 44. Then, the ceramic substrate 21 in which the photosensitive insulating paste 44 in which the through holes are formed remains is fired to form insulating

layers

23, 25, and 27 having a large number of via

holes

12, 13, and 14.
[0058]
Next, the width dimension of the wiring pattern opening 42 of the wiring photomask 43 and the outer diameter dimension of the via hole light shielding part 45 of the via hole photomask 46 will be examined based on FIGS.
[0059]
First, considering the wiring pattern opening 42 of the wiring photomask 43, the width dimension of the wiring pattern opening 42 extending in a band shape corresponding to the coil electrodes 8 to 11 extending in a spiral shape in a spiral shape is as follows. 7 and 8, the width dimension W2 at the outer edge portion is set to a smaller value (W1 <W2) than the width dimension W1 at the center portion of the ceramic substrate 21. The reason is that a gap is generated between the photosensitive conductive paste 41 and the wiring photomask 43 due to warping of the ceramic substrate 21, and a short circuit failure or peeling due to exposure blur due to the gap is prevented.
[0060]
That is, when the photosensitive conductive paste 41 and the photosensitive insulating paste 44 are respectively fired, the central portion of the ceramic substrate 21 is surface compared to the outer edge portion due to the difference in thermal shrinkage between the ceramic substrate 21 and the

pastes

41 and 44. It may project toward the side and deform into a convex curve, or the central part of the ceramic substrate 21 may be recessed from the surface and deformed into a concave curve compared to the outer edge.
[0061]
For example, when the ceramic substrate 21 is deformed into a convex curve, a gap is formed between the photosensitive conductive paste 41 and the wiring photomask 43 on the outer edge side of the ceramic substrate 21. At this time, on the outer edge portion side of the ceramic substrate 21 having a large gap size, when exposed through the wiring photomask 43, the light that has passed through the wiring pattern opening 42 spreads by a diffraction phenomenon (exposure blur), and the wiring pattern ( The coil electrodes 8-11) tend to be thick. As a result, in the coil electrodes 8 to 11 located on the outer edge side of the ceramic substrate 21, the inner peripheral side and the outer peripheral side of the spiral coil electrodes 8 to 11 may be short-circuited, resulting in a short circuit failure.
[0062]
On the other hand, in the present embodiment, the width dimension of the wiring pattern opening 42 is set to be smaller in the width dimension W2 at the outer edge portion than the width dimension W1 at the center portion of the ceramic substrate 21. Thus, even if the light that has passed through the wiring pattern opening 42 on the outer edge side of the ceramic substrate 21 spreads according to the gap size, the coil electrodes 8 to 11 have the same width as that of the center portion of the ceramic substrate 42. It can be formed and a short circuit failure can be prevented.
[0063]
On the other hand, when the ceramic substrate 21 is deformed into a concave curve, a gap is formed between the photosensitive conductive paste 41 and the wiring photomask 43 on the center side of the ceramic substrate 21. At this time, on the central portion side of the ceramic substrate 21 having a large gap size, when exposed through the wiring photomask 43, the light that has passed through the wiring pattern opening 42 spreads by the diffraction phenomenon and irradiates the photosensitive conductive paste 41. In addition to the shortage of exposure, the developer may accumulate and develop more than necessary (overdevelopment). As a result, the coil electrodes 8 to 11 located on the center side of the ceramic substrate 21 may be separated from the ceramic substrate 21.
[0064]
On the other hand, in the present embodiment, the width dimension of the wiring pattern opening 42 is set to be smaller in the width dimension W2 at the outer edge portion than the width dimension W1 at the center portion of the ceramic substrate 21. From the above, it is possible to secure a sufficient exposure amount for the coil electrodes 8 to 11 located on the center side of the ceramic substrate 21 by using the wiring pattern opening 42 having a large width dimension W1, and even if overdevelopment occurs, coil The electrodes 8-11 can be reliably fixed.
[0065]
Therefore, in order to investigate the optimum value of the width dimension of the wiring pattern opening 42, when the width dimension of the wiring pattern opening 42 is set to the same value over the entire surface of the ceramic substrate 21, the central portion and the outer edge portion are set. Then, the coil electrodes 8 to 11 were formed for each of the cases where the change was made in two steps or three steps, and the occurrence rate of the peeling of the coil electrodes 8 to 11 was examined. The results are shown in Table 1 below.
[0066]
[Table 1]

[0067]
The ceramic substrate 21 has an outer dimension L of 76.2 mm (3 inches) square and a thickness of 0.15 mm. The ceramic substrate 21 is recessed from the surface by about 1 mm at the maximum. Yes. The photosensitive conductive paste 41 is applied over the entire surface of the ceramic substrate 21 with a substantially equal thickness dimension of, for example, about 12 μm. Further, the results in Table 1 show that when, for example, 100,000 chip coils are manufactured on the ceramic substrate 21, the number of chip coils from which the wiring pattern is peeled is measured and peeled from the total number (100,000). The ratio occupied by the chip coil in which the occurrence of detachment is expressed as the occurrence rate of peeling.
[0068]
Further, when the width dimension of the wiring pattern opening 42 is changed in two steps between the central portion and the outer edge portion of the ceramic substrate 21, as shown by a two-dot chain line in FIG. For example, in the area A1 of 25.4 mm to 50.8 mm (1 inch to 2 inches) on one side, the width dimension W1 of the wiring pattern opening 42 is set to 13 μm to form a frame shape surrounding the area A1. In the area A2, the width dimension W2 of the wiring pattern opening 42 is set to 12 μm.
[0069]
On the other hand, when the width dimension of the wiring pattern opening 42 is changed in three stages between the central portion and the outer edge portion of the ceramic substrate 21, as shown by a two-dot chain line in FIG. For example, in a 20.3 mm to 30.5 mm (0.8 inch to 1.2 inch) square region B1 on the side, the width dimension W1 of the wiring pattern opening 42 is set to 14 μm and surrounds the region B1. For example, in a 45.7 mm to 55.9 mm (1.8 inch to 2.2 inch) square frame-like region B3, the width W3 of the wiring pattern opening 42 is set to 13 [mu] m to surround the region B3. In the region B2 having a frame shape, the width dimension W2 of the wiring pattern opening 42 is set to 12 μm.
[0070]
As a result, when processing the ceramic substrate 21 having an outer dimension L of 76.2 mm square, the width dimension of the wiring pattern opening 42 is changed in two steps between the central portion and the outer edge portion of the ceramic substrate 21. The width dimension W2 of the outer edge portion is set to 0.93 times or less (W2 ≦ 0.93W1), for example, with respect to the width dimension W1 of the central portion as in the case of It has been found that the rate of occurrence of peeling of the coil electrodes 8 to 11 can be reduced to, for example, a quarter or less, as compared with the case where is set to substantially the same value over the entire surface of the ceramic substrate 21.
[0071]
Further, when processing the ceramic substrate 21 having an outer dimension L of 76.2 mm square, the width dimension of the wiring pattern opening 42 was changed in three steps between the central portion and the outer edge portion of the ceramic substrate 21. In some cases, the width dimension W2 of the outer edge portion is set to, for example, 0.86 times or less (W2 ≦ 0.86W1) with respect to the width dimension W1 of the central portion, so that the entire surface of the ceramic substrate 21 is photosensitive. It has been found that a sufficient amount of exposure can be secured in the conductive paste 41 to securely fix the coil electrodes 8 to 11 and peeling of the coil electrodes 8 to 11 can be almost eliminated.
[0072]
On the other hand, even when the ceramic substrate 21 is deformed into a convex curve, the width dimension W2 at the outer edge portion is smaller than the width dimension W1 at the central portion of the ceramic substrate 21 in the width dimension of the wiring pattern opening 42. Set to value. Thereby, even if the light that has passed through the wiring pattern opening 42 on the outer edge side of the ceramic substrate 21 spreads according to the gap size, the coil electrodes 8 to 11 have the same width as that of the central portion of the ceramic substrate 21. It was found that short circuit defects can be prevented.
[0073]
In the present embodiment, the thickness dimension of the photosensitive conductive paste 41 is substantially uniform over the entire surface of the ceramic substrate 21, but the thickness dimension of the photosensitive conductive paste 41 is the center of the ceramic substrate 21. The thickness dimension T1 of the portion may be different from the thickness dimension T2 of the outer edge portion. And as the thickness dimension of the photosensitive conductive paste 41 increases, it becomes difficult for light to be transmitted through the photosensitive conductive paste 41, so that exposure tends to be difficult.
[0074]
Therefore, in such a case, the ratio (W2 / T2) of the width dimension W2 of the wiring pattern opening 42 to the thickness dimension T2 of the photosensitive conductive paste 41 at the outer edge of the ceramic substrate 21 is the ceramic substrate 21. 0.93 times or less (W2 / T2 ≦ 0.93W1 / T1) with respect to the ratio (W1 / T1) of the width dimension W1 of the wiring pattern opening 42 to the thickness dimension T1 of the photosensitive conductive paste 41 at the center of ) Is preferably set. Thereby, the generation | occurrence | production rate which peeling arises in the coil electrodes 8-11 similarly to the above can be reduced.
[0075]
Further, the ratio of the width dimension W1, W2 of the wiring pattern opening 42 to the thickness dimension T1, T2 of the photosensitive conductive paste 41 is set to be 0.86 times or less (W2 / T2 ≦ 0.93W1 / T1). When it does, generation | occurrence | production of peeling of the coil electrodes 8-11 can be almost eliminated.
[0076]
Furthermore, the gap dimension between the photosensitive conductive paste 41 and the wiring photomask 43 tends to increase as the outer dimension L of the ceramic substrate 21 increases. For this reason, the width dimension of the wiring pattern opening 42 with respect to the thickness dimension (application thickness) of the photosensitive conductive paste 41 is equal to the ratio of the outer edge part (W2 / T2) compared to the ratio of the central part (W1 / T1). May be set to a value of (1−0.0009 × L) times or less, and more preferably set to a value of (1−0.0017 × L) times or less.
[0077]
Next, considering the via hole light shielding portion 45 of the via hole photomask 46, the outer diameter dimension of the substantially circular via hole light shielding portion 45 is as shown in FIG. 9 and FIG. The outer diameter dimension φ2 at the outer edge is set to a larger value (φ1 <φ2) than the outer diameter dimension φ1. The reason for this is that a gap is formed between the photosensitive insulating paste 44 and the via hole photomask 46 due to warping of the ceramic substrate 21, and the opening defects of the via holes 12 to 14 due to exposure blur caused by this gap or excessively large. This is to prevent it.
[0078]
For example, when the ceramic substrate 21 is deformed into a convex curve, a gap is formed between the photosensitive insulating paste 44 and the via hole photomask 46 on the outer edge side of the ceramic substrate 21. At this time, on the outer edge portion side of the ceramic substrate 21 having a large gap size, when the light is exposed through the via hole photomask 46, the light passing through the via hole light shielding portion 45 spreads due to diffraction phenomenon (exposure blur), and the via hole 12 is exposed. There is a tendency that the photosensitive insulating paste 44 at a position corresponding to ˜14 is exposed. As a result, the photosensitive insulating paste 44 located on the outer edge side of the ceramic substrate 21 cannot be removed by development, and an opening defect in which the via holes 12 to 14 are not opened may occur.
[0079]
On the other hand, in the present embodiment, the outer diameter dimension of the via hole shading portion 45 is smaller in the outer diameter dimension φ2 at the outer edge than the outer diameter dimension φ1 at the center of the ceramic substrate 21. Therefore, even if the opening size of the via holes 12 to 14 is reduced on the outer edge side of the ceramic substrate 21 due to the exposure blur, the via holes 12 to 14 having the same opening size as the central side can be formed. -14 can be opened reliably.
[0080]
On the other hand, when the ceramic substrate 21 is deformed into a concave curved shape, the developer may accumulate in the central portion of the ceramic substrate 21 and development may proceed more than necessary (over development), and the outer diameters of the via holes 12 to 14 may be increased. In addition to being larger than necessary, the insulating

layers

23, 25, 27 may partially peel from the ceramic substrate 21.
[0081]
On the other hand, in the present embodiment, the outer diameter dimension of the via hole shading part 45 is larger in the outer diameter dimension φ2 at the outer edge than the outer diameter dimension φ1 at the center of the ceramic substrate 21. Since it set, the opening dimension of the via holes 12-14 located in the center part side of the ceramic substrate 21 can be made small beforehand. Thereby, even if over-development occurs, via holes 12 to 14 having the same opening size can be formed on the outer edge side and the center side of the ceramic substrate 21, and the photosensitive insulating paste on the center side is formed. 44 can be sufficiently exposed, and the insulating

layers

23, 25, and 27 can be reliably fixed to the ceramic substrate 21.
[0082]
Therefore, in order to investigate the optimum value of the outer diameter dimension of the via hole light shielding portion 45, when the outer diameter dimension of the via hole light shielding portion 45 is set to the same value over the entire surface of the ceramic substrate 21, the central portion and the outer edge portion are set. Then, via holes 12 to 14 were formed for each of the cases where the change was made in two steps or three steps, and the occurrence rate of opening defects in the via holes 12 to 14 was examined. The results are shown in Table 2 below.
[0083]
[Table 2]

[0084]
The ceramic substrate 21 has an outer dimension L of 76.2 mm (3 inches) square and a thickness of 0.15 mm. The ceramic substrate 21 protrudes from the surface by about 1 mm at the maximum. Yes. The photosensitive insulating paste 44 is applied over the entire surface of the ceramic substrate 21 with a substantially equal thickness dimension of, for example, about 30 μm. Furthermore, the results in Table 1 show that when, for example, 100,000 chip coils are manufactured on the ceramic substrate 21, the number of chip coils in which opening defects are generated in the via holes 12 to 14 is measured, and the total number (100,000) is measured. ) Represents the ratio of the chip coil in which the opening defect occurs to the occurrence rate of the opening defect.
[0085]
Further, when the outer diameter dimension of the via hole light shielding portion 45 is changed in two steps between the central portion and the outer edge portion of the ceramic substrate 21, the outer diameter dimension φ1 of the via hole light shielding portion 45 is set in the region A1 in FIG. In the region A2, the outer diameter φ2 of the via hole light shielding portion 45 is set to 35 μm.
[0086]
On the other hand, when the outer diameter dimension of the via hole light shielding portion 45 is changed in three stages between the central portion and the outer edge portion of the ceramic substrate 21, the region B1 on the most central portion side in FIG. The outer diameter dimension φ1 is set to 30 μm, the outer diameter dimension φ3 of the via hole light shielding part 45 is set to 35 μm in the middle area B3, and the outer diameter dimension of the via hole light shielding part 45 in the outermost edge area B2. φ2 is set to 40 μm.
[0087]
As a result, when processing the ceramic substrate 21 having an outer dimension L of 76.2 mm square, the outer diameter size of the via hole shading portion 45 is changed in two steps between the central portion and the outer edge portion of the ceramic substrate 21. When the outer diameter dimension φ2 of the outer edge portion is set to, for example, 1.16 times or more (φ2 ≧ 1.16φ1) with respect to the outer diameter dimension φ1 of the central portion, as shown in FIG. It has been found that the incidence of defective opening in the via holes 12 to 14 can be reduced to, for example, about 1/10 compared to when the diameter is set to substantially the same value over the entire surface of the ceramic substrate 21.
[0088]
Further, when processing the ceramic substrate 21 having an outer dimension L of 76.2 mm square, the outer diameter of the via hole shading portion 45 is changed in three stages between the center portion and the outer edge portion of the ceramic substrate 21. In some cases, the outer diameter dimension φ2 of the outer edge portion is set to 1.33 times or more (φ2 ≧ 1.33φ1), for example, over the entire surface of the ceramic substrate 21 with respect to the outer diameter dimension φ1 of the central portion. It was found that the via holes 12 to 14 can be reliably opened, and the occurrence of disconnection due to defective opening can be almost eliminated.
[0089]
On the other hand, even when the ceramic substrate 21 is deformed into a concave curve, the outer diameter dimension of the via hole light-shielding portion 45 is larger than the outer diameter dimension φ1 at the center portion of the ceramic substrate 21. Is set to a large value (φ2> φ1). Thereby, since the opening dimension of the via holes 12 to 14 positioned on the center side of the ceramic substrate 21 can be reduced in advance, the outer edge side and the center side of the ceramic substrate 21 are approximately the same even if overdevelopment occurs. Can be formed, and the insulating

layers

23, 25, and 27 can be prevented from being peeled off by over-development.
[0090]
In the present embodiment, the thickness dimension of the photosensitive insulating paste 44 is made substantially uniform over the entire surface of the ceramic substrate 21, but the thickness dimension of the photosensitive insulating paste 44 is the center of the ceramic substrate 21. The thickness dimension T1 of the portion may be different from the thickness dimension T2 of the outer edge portion.
[0091]
In this case, the ratio (φ 2 / T 2) of the outer diameter dimension φ 2 of the via hole shading portion 45 to the thickness dimension T 2 of the photosensitive insulating paste 44 at the outer edge portion of the ceramic substrate 21 is the central portion of the ceramic substrate 21. 1.16 times or more (φ2 / T2 ≧ 1.16φ1 / T1) with respect to the ratio (φ1 / T1) of the outer diameter size φ1 of the via hole shading portion 45 to the thickness dimension T1 of the photosensitive insulating paste 44 It is preferable to set. Thereby, the incidence rate of the opening defect of the via holes 12 to 14 can be reduced as described above.
[0092]
Further, the ratio of the outer diameters φ1 and φ2 of the via hole shading portion 45 to the thicknesses T1 and T2 of the photosensitive insulating paste 44 is set to be 1.33 times or more (φ2 / T2 ≧ 1.33φ1 / T1). In this case, it is possible to almost eliminate the occurrence of defective opening of the via holes 12 to 14.
[0093]
Furthermore, the gap dimension between the photosensitive insulating paste 44 and the via hole photomask 46 tends to increase as the outer dimension L of the ceramic substrate 21 increases. For this reason, the outer diameter dimension of the via hole shading portion 45 with respect to the thickness dimension (coating thickness) of the photosensitive insulating paste 44 is the ratio of the outer edge portion (φ2 / T2) compared to the ratio of the central portion (φ1 / T1). May be set to a value of (1 + 0.0021 × L) times or more, and more preferably set to a value of (1 + 0.0043 × L) times or more.
[0094]
Thus, in the present embodiment, the width dimension of the wiring pattern opening 42 of the wiring photomask 43 is set to be smaller in the width dimension W2 of the outer edge portion than the width dimension W1 of the central portion of the ceramic substrate 21. Therefore, even when the ceramic substrate 21 is deformed into a convex curve shape or a concave curve shape as the paste is baked, it is possible to prevent short circuit failure and peeling of the coil electrodes 8 to 11.
[0095]
Since the outer diameter dimension of the via hole light-shielding portion 45 of the via hole photomask 46 is set to a larger value than the outer diameter dimension φ2 of the outer edge portion compared to the outer diameter dimension φ1 of the central portion of the ceramic substrate 21, the paste is fired. Accordingly, even when the ceramic substrate 21 is deformed into a convex curve shape or a concave curve shape, the via holes 12 to 14 can be surely opened, and peeling of the insulating

layers

23, 25, and 27 can be prevented. , Increase productivity and reliability.
[0096]
In the above-described embodiment, the width dimension of the wiring pattern opening 42 of the wiring photomask 43 and the outer diameter dimension of the via hole light shielding part 45 of the via hole photomask 46 are set to the central portion and the outer edge portion of the ceramic substrate 21. It was assumed to be changed between two stages or three stages. However, the present invention is not limited to this, and the width dimension of the wiring pattern opening and the outer diameter dimension of the via hole shading part are continuously changed between the central part and the outer edge part of the ceramic substrate.
[0097]
In the above embodiment, the four

electrode layers

22, 24, 26, and 28 and the three insulating

layers

23, 25, and 27 are alternately stacked. It is also possible to have a configuration in which layers and four or more insulating layers are alternately stacked, or a configuration in which three or less electrode layers and two or less insulating layers are alternately stacked.
[0098]
Furthermore, in the above-described embodiment, the chip coil is described as an example of the electronic component. However, the present invention is widely applied to a method of manufacturing other electronic components such as a capacitor, a resistor, and an element in which a plurality of strip lines are stacked in a multilayer. It can be done.
[0099]
【The invention's effect】
  As described in detail above, according to the first aspect of the invention, the width dimension of the wiring pattern opening of the wiring photomask is set to a smaller value at the outer edge portion than at the central portion of the substrate. Even when the substrate is deformed into a convex curve shape or a concave curve shape as a result of firing, it is possible to prevent short-circuit defects and peeling of the wiring pattern, and to improve productivity and reliability.
  According to the first aspect of the present invention, the outer diameter of the via hole light-shielding portion of the via hole photomask is set to a larger value in the outer edge portion than in the central portion of the substrate. Even when the substrate is deformed into a convex curve shape or a concave curve shape, the via hole can be opened reliably, and peeling of the insulating layer can be prevented, so that productivity and reliability can be improved.
[0100]
According to the invention of claim 2, when the outer dimension of the substrate is L [mm], the width of the wiring pattern opening relative to the coating thickness of the photosensitive conductive paste is smaller at the outer edge than at the center ( Since the value is set to a value less than 1−0.0009 × L), the occurrence rate of occurrence of peeling in the wiring pattern compared to when the width of the wiring pattern opening is set to substantially the same value over the entire surface of the substrate. Can be reduced to, for example, about one-fourth.
[0101]
According to the invention of claim 3, when the outer dimension of the substrate is L [mm], the width of the wiring pattern opening with respect to the coating thickness of the photosensitive conductive paste is smaller at the outer edge than at the center ( Since the value is set to a value of 1-0.0017 × L) or less, the wiring pattern can be securely fixed by securing a sufficient exposure amount to the photosensitive conductive paste over the entire surface of the substrate. Peeling can be almost eliminated.
[0103]
  Claim4According to the invention, when the outer dimension of the substrate is L [mm], the outer diameter of the via hole shading portion relative to the coating thickness of the photosensitive insulating paste is (1 + 0.0021) at the outer edge portion as compared to the central portion. XL) Since the value is set to a value greater than or equal to the value, the rate of occurrence of disconnection without opening the via hole is compared with the case where the outer diameter of the via hole shading portion is set to substantially the same value over the entire surface of the substrate. It can be reduced to about 1/10.
[0104]
  Claim5According to the invention, when the outer dimension of the substrate is L [mm], the outer diameter of the via hole shading portion with respect to the coating thickness of the photosensitive insulating paste is (1 + 0.0043) at the outer edge portion as compared with the central portion. Since it is set to a value of (L) times or more, the via hole can be reliably opened over the entire surface of the substrate, and the occurrence of disconnection can be almost eliminated.
[Brief description of the drawings]
FIG. 1 is a perspective view showing a chip coil to which an embodiment of the present invention is applied.
FIG. 2 is an exploded perspective view showing the chip in FIG. 1 in an exploded manner.
3 is a cross-sectional view of the chip coil in FIG. 1 as viewed from the direction of arrows III-III.
FIG. 4 is an exploded perspective view showing a state in which an electrode layer and an insulating layer are stacked on a ceramic substrate using the manufacturing method according to the present embodiment.
FIG. 5 is a perspective view showing a state in which a photomask for wiring is placed on a ceramic substrate.
FIG. 6 is a perspective view showing a state in which a photomask for via holes is put on a ceramic substrate.
FIG. 7 is an enlarged plan view showing a wiring pattern opening located on the center side of the ceramic substrate in the wiring photomask.
FIG. 8 is an enlarged plan view showing a wiring pattern opening located on the outer edge side of the ceramic substrate in the wiring photomask.
FIG. 9 is an enlarged plan view showing a via hole light-shielding portion located on the center side of the ceramic substrate in the via hole photomask.
FIG. 10 is an enlarged plan view showing a via hole light-shielding portion located on the outer edge side of the ceramic substrate in the via hole photomask.
FIG. 11 is a plan view showing a region of each stage on the ceramic substrate when the width dimension of the wiring pattern opening or the outer diameter dimension of the via hole shading part is changed in two stages.
FIG. 12 is a plan view showing each stage region on the ceramic substrate when the width dimension of the wiring pattern opening or the outer diameter dimension of the via hole shading part is changed in three stages.
[Explanation of symbols]
1 chip
2,21 Ceramic substrate
3-5, 23, 25, 27 Insulating layer
6,29 Insulating protective layer
7 Coil
8-11 Coil electrode (electrode layer)
12-14 via hole
15, 16 External electrode
22, 24, 26, 28 Electrode layer
41 Photosensitive conductive paste
42 Wiring pattern opening
43 Photomask for wiring
44 photosensitive insulation paste
45 Shading part for via hole
46 Photomask for via hole

Claims

In the method of manufacturing an electronic component, in which electrode layers made of a wiring pattern and insulating layers that insulate the electrode layers are alternately stacked on the surface of the substrate, and the plurality of electrode layers are connected through via holes provided in the insulating layer ,
A negative photosensitive conductive paste is applied to the surface side of the substrate, the photosensitive conductive paste is exposed using a wiring photomask having a wiring pattern opening, and the exposed photosensitive conductive paste is developed. Fired to form an electrode layer comprising the wiring pattern,
A negative photosensitive insulating paste is applied to the surface side of the substrate so as to cover the electrode layer, and the photosensitive insulating paste is exposed using a via hole photomask having a via hole light-shielding portion. The insulating insulating paste is developed and baked to form an insulating layer having the via hole,
The width of the wiring pattern opening of the wiring photomask is set to a smaller value at the outer edge than the center of the substrate ,
The method of manufacturing an electronic component according to claim 1, wherein an outer diameter of the via hole light-shielding portion of the via hole photomask is set to a larger value at an outer edge portion than at a center portion of the substrate .

When the outer dimension of the substrate is L [mm], the width of the wiring pattern opening relative to the coating thickness of the photosensitive conductive paste is (1-0.0009) at the outer edge compared to the center. The method of manufacturing an electronic component according to claim 1, wherein the value is set to a value of × L) times or less.

When the outer dimension of the substrate is L [mm], the width of the wiring pattern opening with respect to the coating thickness of the photosensitive conductive paste is (1-0.0017) at the outer edge compared to the center. The method of manufacturing an electronic component according to claim 1, wherein the value is set to a value of × L) times or less.

When the outer dimension of the substrate is L [mm], the outer diameter of the via hole shading portion with respect to the coating thickness of the photosensitive insulating paste is (1 + 0.0021 × L) at the outer edge portion compared to the central portion. method for manufacturing the electronic component according to) times more is set to a value formed by claim 1, 2 or 3.

When the outer dimension of the substrate is L [mm], the outer diameter of the via hole shading portion relative to the coating thickness of the photosensitive insulating paste is (1 + 0.0043 × L) at the outer edge portion compared to the central portion. method for manufacturing the electronic component according to) times more is set to a value formed by claim 1, 2 or 3.