JP4160815B2 - 半導体装置のノイズ耐性評価装置、及びコンピュータプログラム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のノイズ耐性を評価する方法及び装置に関し、特に外来ノイズに対するノイズ耐性を評価する技術に関する。
【０００２】
【従来の技術】
従来、設計段階における半導体装置のノイズ耐性評価は、当該半導体装置を表す等価回路に基づく回路シミュレーションによって行われている。そのようなノイズ耐性評価方法の一例が公知となっている（例えば、特許文献１「半導体集積回路のシミュレーション装置及び方法」を参照）。
【０００３】
図１３は、この例において、評価対象となる半導体集積回路（以降、半導体装置と称する）を表すための等価回路を示している。
同図に示すように、当該等価回路１３００は、当該半導体装置の電源端子を表す端子１３０１、接地端子を表す端子１３０２、複数の回路ブロックをそれぞれ表す論理等価回路１３３１〜１３３４、関連する回路ブロックに電源を供給する電源経路を表す抵抗１３１１〜１３１４、及びインダクタンス１３２１〜１３２４を含む。
【０００４】
当該例では、まず、論理等価回路１３３１〜１３３４の論理動作をシミュレーションすることにより、当該各論理等価回路について消費電力、及び出力信号の遅延を求める。次に、当該求めた消費電力と、出力信号の遅延とを用いて、当該各論理等価回路に流れる電流の値と最大変化率とを算出する。さらに、当該算出された電流の値と最大変化率と、関連する抵抗及びインダクタンスとから、各電源経路に生じる逆起電力を算出し、算出された各逆起電力の総和を予め設定されている許容値と比較し、その結果を出力する。
【０００５】
当該従来方法において算出される各逆起電力の総和を所定の許容値と比較することにより、当該半導体装置における誤動作の可能性の有無を判断できる。当該判断結果によって、当該半導体装置のスイッチングノイズに対する耐性が評価される。
【０００６】
【特許文献１】
特開平７−２６２２６３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、当該従来方法によれば、当該半導体装置単体の動作として、内部において発生するスイッチングノイズのみが考慮されるため、外部から当該半導体装置に対して印加される、いわゆる外来ノイズに対する耐性を評価できないという課題がある。
【０００８】
また、半導体装置は一般に、その外部に設けられる回路と接続されてその機能を果たすが、当該従来方法によれば、当該外部の回路の影響を考慮したノイズ耐性評価ができないという課題がある。
本発明は、上記の問題点を解決する為になされたものであり、半導体装置の外来ノイズに対するノイズ耐性を評価可能なノイズ耐性評価方法及び装置の提供を第１の目的とする。
【０００９】
また、本発明は、半導体装置外の回路の影響を考慮して当該半導体装置のノイズ耐性を評価可能なノイズ耐性評価方法及び装置の提供を第２の目的とする。
【００１０】
【課題を解決するための手段】
（１）上記問題を解決するため、本発明のノイズ耐性評価方法は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を等価回路に表して行われる当該半導体装置のノイズ耐性評価方法であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該ノイズが当該対象等価回路に与える影響を算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとを含む。
【００１１】
また、前記ノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記ノイズ及び当該外部等価回路が当該対象等価回路に与える影響を算出してもよい。
（２）上記問題を解決するため、本発明のノイズ耐性評価装置は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するノイズ耐性評価装置であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、当該対象等価回路に含まれる各等価回路のインピーダンスを記憶している記憶手段と、当該記憶手段に記憶されている各インピーダンスを用いて、次の２項目（１）当該ノイズによって当該論理部等価回路に生じる電圧、（２）当該ノイズによって当該対象等価回路に流れる電流のうちの少なくとも１つを算出する算出手段と、当該算出手段による算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価手段とを備える。
【００１２】
また、前記ノイズ耐性評価装置において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記記憶手段は、さらに、当該外部等価回路のインピーダンスを記憶しているとしてもよい。
【００１３】
【発明の実施の形態】
＜実施の形態１＞
本発明の実施の形態１に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００１４】
実施の形態１に係るノイズ耐性評価方法は、評価対象となる半導体装置を含む評価対象回路を、当該半導体装置を表す対象等価回路と、当該半導体装置外のノイズ源を表すノイズ源等価回路とを含む等価回路に表して、当該半導体装置のノイズ耐性を評価する方法である。なお、以降、評価対象回路を等価回路と明確に区別するために、現実回路とも言う。
＜等価回路＞
図１は、実施の形態１において現実回路を表すために用いられる等価回路である。
【００１５】
同図に示すように、当該等価回路１００は、評価対象となる半導体装置を表す対象等価回路１０３と、当該半導体装置外のノイズ源を表すノイズ源等価回路１０１と、当該半導体装置外の回路を表す外部等価回路１０２とが並列に接続された回路である。
当該対象等価回路１０３は、当該半導体装置内の電源部、即ちパッケージの電源ピンのリードやボンディングワイヤおよびチップ内の電源配線などを表す電源部等価回路１０４と、当該半導体装置内の論理回路を含む論理部を表す論理部等価回路１０５と、当該半導体装置内の接地部、即ちパッケージの接地ピンのリードやボンディングワイヤおよびチップ内の接地配線などを表す接地部等価回路１０６とが直列に接続された回路である。
【００１６】
また、接地１０８は等価回路１００全体の基準電圧を定め、ノード１１０は外部等価回路１０２と対象等価回路１０３との分岐点を表し、ノード１１１は論理部等価回路１０５と接地部等価回路１０６との接続点を表す。
なお、本ノイズ耐性評価方法の実行に先立って、等価回路１００が前記現実回路を表すための各部のインピーダンス値が特定されているものとする。
【００１７】
また、ノイズによって論理部等価回路１０５に発生する電圧が所定値を超える場合、実際の半導体装置の論理部に形成されたトランジスタ素子のＯＮ／ＯＦＦ状態が予期せず反転され、誤動作を生じる可能性があると考えられる。この電圧の絶対値に関して誤動作を免れるための許容最大値も、予め特定されているものとする。
【００１８】
当該各インピーダンス値、及び当該許容最大値は、例えば、半導体装置のレイアウト設計情報に示される配線の幅、厚み、絶縁層の厚み、誘電率、及び当該半導体装置内に形成されるトランジスタ素子の動作特性等に基づく論理的な計算によって特定される。この特定方法の詳細については、本発明の主眼ではないので、説明を省略する。
＜ノイズ耐性評価装置＞
図２は、実施の形態１に係るノイズ耐性評価装置の構成を示すブロック図である。当該ノイズ耐性評価装置は、実施の形態１に係るノイズ耐性評価方法に従って半導体装置のノイズ耐性を評価する。
【００１９】
同図に示すように、当該ノイズ耐性評価装置２００は、取得部２０１、記憶部２０２、算出部２０３、評価部２０４、及び出力部２０５から構成される。
ノイズ耐性評価装置２００は、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスク装置等を含むコンピュータシステムである。ノイズ耐性評価装置２００の各構成要素の機能は、当該マイクロプロセッサが当該ＲＯＭに記憶されているプログラムを実行することにより実現される。情報の記憶及び当該各構成要素間での受け渡しは、当該ＲＡＭ及びハードディスク装置を用いて行われる。
【００２０】
取得部２０１は、（ａ）対象等価回路１０３に含まれる各等価回路、及び外部等価回路１０２のインピーダンス、（ｂ）実際のノイズを想定してノイズ源等価回路１０１が流す電流、及び（ｃ）ノイズによって論理部等価回路１０５に発生する電圧の絶対値に関する許容最大値を取得する。
ここで、当該インピーダンスは複素値でもよく、当該電流は直流電流を示す実数値、又は交流電流を示す複素数値の何れでもよい。また、取得部２０１は当該電流の時間変化を示す時系列値を取得してもよい。
【００２１】
記憶部２０２は、当該取得された各インピーダンス、電流、及び許容最大値を記憶する。
算出部２０３は、記憶部２０２に記憶されている各インピーダンス及び電流から、前記論理部等価回路１０５に発生する電圧を算出する。この算出は、周知の方法を用いて行うことができる。例えば、回路方程式（微分方程式を用いて表される場合を含む）を解くか、又は数値計算に基づく回路シミュレーションを行って算出する方法が考えられる。
【００２２】
評価部２０４は、当該算出された電圧の絶対値が記憶部２０２に記憶されている許容最大値以上である場合、誤動作の可能性があるので当該半導体回路のノイズ耐性は脆弱であると評価し、その他の場合、誤動作の可能性がないので当該ノイズ耐性は良好であると評価する。また、別法として、前記算出された電圧の絶対値と当該許容最大値との差を指標値として、当該半導体回路のノイズ耐性を評価することも考えられる。
【００２３】
出力部２０５は、当該評価の結果を出力する。
＜ノイズ耐性評価方法＞
図３は、実施の形態１に係るノイズ耐性評価方法を示すフローチャートである。同図は、当該ノイズ耐性評価方法を前述したノイズ耐性評価装置２００において実施する場合に、ノイズ耐性評価装置２００が行う処理を示している。
【００２４】
まず、取得部２０１は、外部等価回路１０２のインピーダンスＺ０、並びに対象等価回路１０３に含まれる各等価回路のインピーダンス、即ち、電源部等価回路１０４のインピーダンスＺｖ、論理部等価回路１０５のインピーダンスＺｌ、及び接地部等価回路１０６のインピーダンスＺｇを取得する。また、取得部２０１は、ノイズ源等価回路１０１が流す電流Ｉ、及び前述した許容最大値を取得する（ステップＳ３０１）。
【００２５】
記憶部２０２は、当該取得された各インピーダンス、電流、及び許容最大値を記憶する（ステップＳ３０２）。
続いて、算出部２０３は、一例として次のようにして、論理部等価回路１０５に発生する電圧Ｖｌを算出する。
ノイズ源等価回路１０１が流す電流Ｉは、まずノード１１０で外部等価回路１０２に流れる電流Ｉ０と対象等価回路１０３に流れる電流Ｉ１に分岐する。ここで、電流Ｉと電流Ｉ１の比である電流比Ｋは、（１）式のように表される。
【００２６】
【数１】
この時、論理部等価回路１０５に発生する電圧Ｖｌは、（２）式のように表される。
【００２７】
【数２】
即ち、電流Ｉと論理部等価回路１０５に発生する電圧Ｖｌの比は、（３）式のように表される。
【００２８】
【数３】
算出部２０３は、記憶部２０２に記憶されているインピーダンスＺ０、Ｚｖ、Ｚｌ、及びＺｇ、並びに電流Ｉを（３）式に代入することにより、電圧Ｖｌを算出する（ステップＳ３０３）。
【００２９】
評価部２０４は、算出された電圧Ｖｌの絶対値と、記憶部２０２に記憶されている許容最大値とを比較し、電圧Ｖｌの絶対値が当該許容最大値よりも大きければ（ステップＳ３０４：ＹＥＳ）ノイズ耐性は脆弱であると評価し（ステップＳ３０５）、そうでなければ（ステップＳ３０４：ＮＯ）ノイズ耐性は良好であると評価する（ステップＳ３０６）。
【００３０】
出力部２０５は、当該評価結果を出力する（ステップＳ３０７）。
＜まとめ＞
以上説明したように、実施の形態１に係るノイズ耐性評価方法によれば、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路、当該半導体装置外のノイズ源を表すノイズ源等価回路、及び当該半導体装置外の回路を表す外部等価回路を含む等価回路に表し、当該等価回路に基づいて当該対象回路内の論理部等価回路に生じる電圧Ｖｌを算出し、算出された電圧Ｖｌの絶対値と、予め特定されているその許容最大値とからノイズ耐性を評価する。これにより、半導体装置の外来ノイズに対するノイズ耐性を評価する。これにより、半導体装置の外来ノイズに対するノイズ耐性評価を、当該半導体装置外の回路の影響をも考慮して行うことが可能となる。
【００３１】
なお、対象等価回路１０３に流れる電流を算出し、当該算出された電流の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価してもよい。当該電流にインピーダンスＺｌを乗ずることによりＶｌが求まるので、この方法と実施の形態１で説明した方法とは実質的に等価である。
また、ノイズ源等価回路が発生するノイズを電圧で表す方法も等価である。
【００３２】
また、実施の形態１で説明した方法によれば、等価回路を表す代数方程式へ各回路要素のインピーダンスとノイズ電流とを代入するので、ノイズが直流電流である場合の解、及びノイズが交流電流である場合の正弦波定常解が求められる。さらに別法として、等価回路を微分方程式で表して過渡応答を求める方法や、数値計算に基づく回路シミュレーションを行うことにより数値解を直接求める方法も考えられる。
＜実施の形態２＞
本発明の実施の形態２に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００３３】
実施の形態２に係るノイズ耐性評価方法は、実施の形態１と同様、等価回路１００（図１参照）に基づいて行われるが、接地部等価回路１０６に生じる電圧に基づいてノイズ耐性を評価する点が、実施の形態１から変更される。
以下、当該変更に関連する事項について詳細に説明する。
＜評価原理＞
実施の形態２に係るノイズ耐性評価の原理について、評価対象となる半導体装置の構成に照らして説明する。
【００３４】
図４は、実施の形態２において評価対象となる半導体装置の構成とその入力端子の基準電圧を説明する図である。
同図に示すように、半導体装置４０３は、電源端子や電源配線等を含む電源部４０４と、論理回路を含む論理部４０５と、接地端子や接地配線等を含む接地部４０６とから構成されている。論理部４０５は、外部信号を取得するための入力端子４０１を持ち、動作電源は電源４０２から与えられる。入力端子４０１は、例えばスイッチ４０７のような電圧選択のための手段を介して、電源４０２又は接地４０８の何れかに接続される。これにより、入力端子４０１における入力電圧Ｖｉｎが定められる。
【００３５】
即ち、入力端子４０１には接地４０８を基準電圧とする外部信号が入力され、論理部４０５は当該入力される外部信号の論理をノード４１１における電圧を基準として判定する。このため、接地４０８とノード４１１との電圧差、つまり、ノイズによって接地部４０６に発生する電圧Ｖｇが許容最大値を超えると、論理部４０５は外部信号の論理判定を誤ると考えられる。
【００３６】
この考察から、等価回路１００においてノイズによって接地部等価回路１０６に発生する電圧が許容最大値を超えることをもって、現実回路における論理部４０５が外部信号の論理判定を誤り、誤動作を生じる可能性があると判断する。
実施の形態２においては、ノイズによって接地部等価回路１０６に発生する電圧の絶対値に関して誤動作を免れるための許容最大値が、予め特定されているものとする。
＜ノイズ耐性評価方法＞
実施の形態２に係るノイズ耐性評価方法を、ノイズ耐性評価装置２００（図２参照）において実施する場合について説明する。この場合にノイズ耐性評価装置２００が行う処理は、実施の形態１で説明した処理（図３参照）から次のように変更される。
【００３７】
まず、取得部２０１は、等価回路１００に含まれる各回路のインピーダンスを取得すると共に、ノイズ源等価回路１０１が流す電流、及びノイズによって接地部等価回路１０６に発生する電圧の絶対値に関する許容最大値を取得し、記憶部２０２は、当該取得された各インピーダンス、電流、及び許容最大値を記憶する。
【００３８】
続いて、算出部２０３は、記憶部２０２に記憶されているインピーダンスＺ０、Ｚｖ、Ｚｌ、及びＺｇ、並びに電流Ｉを次の（４）式に代入することにより、接地部等価回路１０６に発生する電圧Ｖｇを算出する。
【００３９】
【数４】
評価部２０４は、算出された電圧Ｖｇの絶対値と、記憶部２０２に記憶されている許容最大値とを比較し、電圧Ｖｇの絶対値が当該許容最大値よりも大きければノイズ耐性は脆弱であると評価し、そうでなければノイズ耐性は良好であると評価する。出力部２０５は、当該評価結果を出力する。
＜まとめ＞
以上説明したように、実施の形態２に係るノイズ耐性評価方法によれば、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路、当該半導体装置外のノイズ源を表すノイズ源等価回路、及び当該半導体装置外の回路を表す外部等価回路を含む等価回路に表し、当該等価回路に基づいて当該対象回路内の接地部等価回路に生じる電圧Ｖｇを算出し、算出された電圧Ｖｇの絶対値と、予め特定されているその許容最大値とからノイズ耐性を評価する。これにより、半導体装置の外来ノイズに対するノイズ耐性評価を、当該半導体装置外の回路の影響をも考慮して行うことが可能となる。
【００４０】
なお、対象等価回路１０３に流れる電流を算出し、当該算出された電流の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価してもよい。当該電流にインピーダンスＺｇを乗ずることによりＶｇが求まるので、この方法と実施の形態２で説明した方法とは実質的に等価である。
また、ノイズ源等価回路が発生するノイズを電圧で表す方法も等価である。
【００４１】
また、ノイズによって電源部等価回路１０４に発生する電圧を算出し、当該算出された電圧の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価する方法も考えられる。現実回路における半導体装置の論理部４０５が外部信号の論理を電源部４０４との接続点における電圧を基準として判定する場合には、等価回路において電源部等価回路１０４に発生する電圧を誤動作原因と考えてノイズ耐性を評価できる。これは、接地部等価回路１０６に発生する電圧を誤動作原因とする場合と同様の考え方に基づく。
【００４２】
また、実施の形態２で説明した方法によれば、等価回路を表す代数方程式へ各回路要素のインピーダンスとノイズ電流とを代入するので、ノイズが直流電流である場合の解、及びノイズが交流電流である場合の正弦波定常解が求められる。さらに別法として、等価回路を微分方程式で表して過渡応答を求める方法や、数値計算に基づく回路シミュレーションを行うことにより数値解を直接求める方法も考えられる。
＜実施の形態３＞
本発明の実施の形態３に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００４３】
実施の形態３に係るノイズ耐性評価方法は、実施の形態１と同様、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路と、当該半導体装置外のノイズ源を表すノイズ源等価回路とを含む等価回路に表して行われるが、評価対象となる半導体装置の詳細な内部構成を考慮するために、当該対象等価回路における論理部等価回路が実施の形態１から詳細化される。
【００４４】
以下、当該変更に関連する事項について詳細に説明する。
＜評価原理＞
実施の形態３に係るノイズ耐性評価原理について、評価対象となる半導体装置の構成に照らして説明する。
図５は、実施の形態３において評価対象となる半導体装置の構成とその入力端子の基準電位を説明する図である。
【００４５】
同図に示すように、半導体装置５０３は、パッケージの電源ピンのリードやボンディングワイヤ、回路ブロックに分岐するまでの半導体装置内の電源配線等を含む電源部５０４と、論理回路を含む論理部５０５と、パッケージの接地ピンのリードやボンディングワイヤ、各回路ブロック共通の接地配線等を含む接地部５０６とから構成されている。
【００４６】
論理部５０５は、複数の機能単位それぞれに対応する回路ブロック５１０、５２０、及び５３０を含み、それらは並列に接続されている。回路ブロック５１０は、当該回路ブロック内の電源配線を含むブロック電源部５１１と、論理回路を含むブロック論理部５１２と、当該回路ブロック内の接地配線を含むブロック接地部５１３とを直列に接続した回路である。
【００４７】
ブロック論理部５１２は、外部信号を入力するための入力端子５０１を持ち、動作電源は電源５０２から与えられる。入力端子５０１は、例えばスイッチ５０７のような電圧選択のための手段を介して、電源５０２又は接地５０８の何れかに接続される。これにより、入力端子５０１における入力電圧Ｖｉｎが定められる。
【００４８】
ブロック論理部５１２は、信号配線５０９によってブロック論理部５２２及び５２３とそれぞれ接続され、通信信号をやり取りする。
回路ブロック５２０及び回路ブロック５３０もまた、回路ブロック５１０と同等の構成を有する。
半導体装置５０３の誤動作原因として、実施の形態１及び実施の形態２で既に説明したように、ノイズによって各ブロック論理部５１２、５２２、及び５３２に発生する電圧のためにその内部のトランジスタ素子が予期せずＯＮ／ＯＦＦすること、及びノイズによって接地部５０６からブロック接地部５１３、５２３、及び５３３の各々までに発生する電圧のために関連するブロック論理部が外部信号の論理判定を誤ることが考えられる。
【００４９】
また、半導体装置５０３においては、ブロック接地部５１３、５２３、及び５３３に生じる電圧の差が関連するブロック論理部の基準電圧の差となるため、その差が所定値を超えると当該関連するブロック論理部が通信信号の論理判定を誤り、誤動作が生じる可能性があると判断する。
さらに、２つのブロック論理部に発生する電圧の差を誤動作原因と考えてもよい。
＜等価回路＞
図６は、実施の形態３において現実回路を表すために用いられる等価回路を示している。
【００５０】
同図に示すように、等価回路６００は、等価回路１００の論理部等価回路１０５を、半導体装置に含まれる複数の回路ブロックのそれぞれに対応して設けられるブロック等価回路６１０、６２０、及び６３０が並列に接続されて成る論理部等価回路６０５に詳細化した回路である。
ブロック等価回路６１０は、対応する回路ブロックのブロック電源部を表すブロック電源部等価回路６１１と、対応する回路ブロックの論理部を表すブロック論理部等価回路６１２と、対応する回路ブロックのブロック接地部を表すブロック接地部等価回路６１３とが直列に接続された回路である。ブロック等価回路６２０及び６３０も、ブロック等価回路６１０と同様に構成される。
【００５１】
また、ブロック論理部等価回路６１２、６２２、及び６３２に発生する電圧をそれぞれＶｌ１、Ｖｌ２、及びＶｌ３と表し、接地部等価回路１０６からブロック接地部等価回路６１３、６２３、及び６３３のそれぞれまでに発生する電圧をＶｇ１、Ｖｇ２、及びＶｇ３と表す。
実施の形態３においては、電圧Ｖｇ１、Ｖｇ２、及びＶｇ３の絶対値、及びその２つの差、並びに電圧Ｖｌ１、Ｖｌ２、及びＶｌ３の絶対値、及びその２つの差に関して、それぞれ、誤動作を免れるための許容最大値が予め特定されているものとする。
＜ノイズ耐性評価方法＞
実施の形態３に係るノイズ耐性評価方法を、ノイズ耐性評価装置２００（図２参照）において実施する場合について説明する。この場合にノイズ耐性評価装置２００が行う処理は、実施の形態１で説明した処理（図３参照）から次のように変更される。
【００５２】
まず、取得部２０１は、等価回路６００における外部等価回路１０２のインピーダンス、及び対象等価回路６０３に含まれる各回路のインピーダンスを取得すると共に、ノイズ源等価回路１０１が流す電流、及び前述した各許容最大値を取得し、記憶部２０２は、当該取得された各インピーダンス、電流、及び各許容最大値を記憶する。
【００５３】
続いて、算出部２０３は、記憶部２０２に記憶されているインピーダンス及び電流を、等価回路６００を表す回路方程式へ代入するといった周知の手法を用いて、電圧Ｖｌ１、Ｖｌ２、Ｖｌ３、Ｖｇ１、Ｖｇ２、及びＶｇ３をそれぞれ算出する。
評価部２０４は、次の４つの条件、（１）算出された電圧Ｖｌ１、Ｖｌ２、及びＶｌ３の何れかの絶対値が記憶部２０２に記憶されている許容最大値よりも大きい、（２）当該絶対値の何れか２つの差が記憶部２０２に記憶されている許容最大値よりも大きい、（３）算出された電圧Ｖｇ１、Ｖｇ２、及びＶｇ３の何れかの絶対値が記憶部２０２に記憶されている許容最大値よりも大きい、（４）当該絶対値の何れか２つの差が記憶部２０２に記憶されている許容最大値よりも大きい、の何れかが満たされればノイズ耐性は脆弱であると評価し、そうでなければノイズ耐性は良好であると評価する。出力部２０５は、当該評価結果を出力する。
＜まとめ＞
以上説明したように、実施の形態３に係るノイズ耐性評価方法によれば、ノイズによって各ブロック等価回路内に生じる電圧を算出し、その絶対値に応じて個々の回路ブロックに生じる誤動作の可能性を予見し、その絶対値の差に応じて複数の回路ブロックに関係して生じる誤動作の可能性を予見する。これにより、複数回路ブロック相互の関係を考慮して、外来ノイズに対するノイズ耐性を評価できる。ここで用いられる等価回路には外部等価回路が含まれ、従って、この評価には評価対象となる半導体装置外の回路の影響も考慮される。
【００５４】
なお、各ブロック等価回路に流れる電流を算出し、当該算出された電流の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価する方法も考えられる。この方法と実施の形態３で説明した方法とは実質的に等価である。
また、ノイズ源等価回路が発生するノイズを電圧で表す方法も等価である。
【００５５】
また、ノイズによって電源部等価回路１０４からブロック電源部等価回路６１１、６２１、及び６３１の各々までに発生する電圧に基づいてノイズ耐性を評価する方法も考えられる。現実回路における半導体装置のブロック論理部５１２が外部信号の論理をブロック電源部５１１との接続点における電圧を基準として判定する場合、等価回路において算出される当該電圧を誤動作原因と考えてノイズ耐性を評価できる。
【００５６】
また、前記電圧Ｖｇ１、Ｖｇ２、及びＶｇ３のうちの２つの位相差に基づいてノイズ耐性を評価する方法も考えられる。当該２つの電圧の絶対値に差がなくても、位相差があれば関連するブロック論理部等価回路間に電流を生じ、誤動作原因となり得るからである。
さらに、各ブロック論理部等価回路に発生する電圧を算出し、そのうちの２つの位相差に基づいてノイズ耐性を評価する方法、及び各ブロック電源部等価回路に発生する電圧を算出し、そのうちの２つの位相差に基づいてノイズ耐性を評価する方法も考えられる。
【００５７】
また、実施の形態３で説明した方法によれば、等価回路を表す代数方程式へ各回路要素のインピーダンスとノイズ電流とを代入するので、ノイズが直流電流である場合の解、及びノイズが交流電流である場合の正弦波定常解が求められる。さらに別法として、等価回路を微分方程式で表して過渡応答を求める方法や、数値計算に基づく回路シミュレーションを行うことにより数値解を直接求める方法も考えられる。
＜実施の形態４＞
本発明の実施の形態４に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００５８】
実施の形態４に係るノイズ耐性評価方法は、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路と、当該半導体装置外の複数のノイズ源をそれぞれ表すノイズ源等価回路とを含む等価回路に表して、当該半導体装置のノイズ耐性を評価する方法である。
＜等価回路＞
図７は、実施の形態４において現実回路を表すために用いられる等価回路を示している。ここで、評価対象となる半導体装置はそれぞれ異なるノイズ源から影響を受ける複数の回路ブロックを含んでいるものとする。
【００５９】
同図に示すように、等価回路７００は、当該回路ブロックのそれぞれに対応して設けられる部分等価回路７００１及び７００２が共通に接地された回路である。
部分等価回路７００１は、対応する回路ブロックに影響を与えるノイズ源を表すノイズ源等価回路７０１１と、対応する回路ブロックを表すブロック等価回路７０３１と、当該半導体回路外の回路を表す外部等価回路７０２１とが並列に接続された回路である。部分等価回路７００２も、同様に構成される。
【００６０】
ブロック等価回路７０３１は、対応する回路ブロック内の電源配線等を含む電源部を表すブロック電源部等価回路７０４１と、対応する回路ブロック内の論理回路等を含む論理部を表すブロック論理部等価回路７０５１と、対応する回路ブロック内の接地配線等を含む接地部を表すブロック接地部等価回路７０６１とが直列に接続された回路である。ブロック等価回路７０３２も、同様に構成される。
【００６１】
また、ブロック論理部等価回路７０５１及び７０５２に発生する電圧を、それぞれＶｌ１及びＶｌ２と表し、ブロック接地部等価回路７０６１及び７０６２に発生する電圧を、それぞれＶｇ１及びＶｇ２と表す。
＜評価原理＞
実施の形態４に係るノイズ耐性評価の原理は、実施の形態３で述べた原理と同等である。電圧Ｖｌ１及びＶｌ２のそれぞれの絶対値又はそれらの差、若しくは、電圧Ｖｇ１及びＶｇ２のそれぞれの絶対値又はそれらの差が、所定の許容最大値を超えると誤動作を生じる可能性があると考えて、ノイズ耐性を評価する。
【００６２】
さらに、電圧Ｖｌ１及びＶｌ２の位相差、及び電圧Ｖｇ１及びＶｇ２の位相差を誤動作原因と考えてノイズ耐性を評価してもよい。またブロック電源部等価回路７０４１及び７０４２のそれぞれに生じる電圧又は電流に基づいてノイズ耐性を評価してもよい。
＜ノイズ耐性評価方法＞
実施の形態３に係るノイズ耐性評価方法を、ノイズ耐性評価装置２００（図２参照）において実施する場合について説明する。この場合にノイズ耐性評価装置２００が行う処理は、実施の形態１で説明した処理（図３参照）から次のように変更される。
【００６３】
まず、取得部２０１は、等価回路７００における外部等価回路７０２１及び７０２２のインピーダンス、及びブロック等価回路７０３１及び７０３２に含まれる各回路のインピーダンス、ノイズ源等価回路７０１１及び７０１２のそれぞれが流す電流を取得する。また、電圧Ｖｌ１の絶対値、電圧Ｖｌ２の絶対値、及びそれらの差のそれぞれに関する許容最大値、並びに、電圧Ｖｇ１の絶対値、電圧Ｖｇ２の絶対値、及びそれらの差のそれぞれに関する許容最大値を取得し、記憶部２０２は、当該取得された各インピーダンス、電流、及び各許容最大値を記憶する。
【００６４】
続いて、算出部２０３は、記憶部２０２に記憶されているインピーダンス及び電流を、等価回路７００を表す回路方程式へ代入するといった周知の手法を用いて、電圧Ｖｌ１、Ｖｌ２、Ｖｇ１、及びＶｇ２をそれぞれ算出する。
評価部２０４は、次の４つの条件、（１）算出された電圧Ｖｌ１及びＶｌ２の何れかの絶対値が記憶部２０２に記憶されている許容最大値よりも大きい、（２）当該絶対値の差が記憶部２０２に記憶されている許容最大値よりも大きい、（３）算出された電圧Ｖｇ１及びＶｇ２の何れかの絶対値が記憶部２０２に記憶されている許容最大値よりも大きい、（４）当該絶対値の差が記憶部２０２に記憶されている許容最大値よりも大きい、の何れかが満たされればノイズ耐性は脆弱であると評価し、そうでなければノイズ耐性は良好であると評価する。出力部２０５は、当該評価結果を出力する。
＜まとめ＞
以上説明したように、実施の形態４に係るノイズ耐性評価方法によれば、複数のブロック等価回路内にそれぞれ異なるノイズによって生じる電圧を算出し、その絶対値に応じて個々の回路ブロックに生じる誤動作の可能性を予見し、その絶対値の差に応じて複数の回路ブロックに関係して生じる誤動作の可能性を予見する。これにより、複数の外来ノイズに対するノイズ耐性を評価できる。ここで用いられる等価回路には外部等価回路が含まれ、従って、この評価には評価対象となる半導体装置外の回路の影響も考慮される。
【００６５】
このノイズ耐性評価方法は、特に、評価対象となる半導体装置が、複数の電源系統から給電され、当該電源系統毎に外来ノイズを受けるような場合に好適である。
なお、各ブロック等価回路に流れる電流を算出し、当該算出された電流の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価してもよい。この方法と実施の形態４で説明した方法とは実質的に等価である。
【００６６】
また、ノイズ源等価回路が発生するノイズを電圧で表す方法も等価である。
また、各ブロック電源部等価回路に発生する電圧を算出し、それらの絶対値、絶対値の差、又は位相差に基づいてノイズ耐性を評価する方法も考えられる。これによれば、現実回路における半導体装置に含まれる各ブロック論理部が、外部信号の論理をブロック電源部とのとの接続点における電圧を基準として判定する場合、等価回路において算出される当該電圧を誤動作原因と考えてノイズ耐性を評価できる。
【００６７】
また、前記電圧Ｖｌ１及びＶｌ２の位相差、又は前記電圧Ｖｇ１及びＶｇ２の位相差に基づいてノイズ耐性を評価する方法も考えられる。当該２つの電圧の絶対値に差がなくても、位相差があれば関連するブロック論理部等価回路間に電流を生じ、誤動作原因となり得るからである。
また、実施の形態４で説明した方法によれば、等価回路を表す代数方程式へ各回路要素のインピーダンスとノイズ電流とを代入するので、ノイズが直流電流である場合の解、及びノイズが交流電流である場合の正弦波定常解が求められる。さらに別法として、等価回路を微分方程式で表して過渡応答を求める方法や、数値計算に基づく回路シミュレーションを行うことにより数値解を直接求める方法も考えられる。
＜実施の形態５＞
本発明の実施の形態５に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００６８】
実施の形態５に係るノイズ耐性評価方法では、実施の形態１と同様、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路と、当該半導体装置外のノイズ源を表すノイズ源等価回路とを含む等価回路に表して行われるが、等価回路から当該半導体装置外の回路を表す外部等価回路が省かれる点が、実施の形態１から変更される。
【００６９】
以下、当該変更に関連する事項について詳細に説明する。
＜等価回路＞
図８は、実施の形態５において現実回路を表すために用いられる等価回路を示している。
同図に示すように、等価回路８００は、実施の形態１で用いた等価回路１００（図１参照）から外部等価回路を除いた回路である。
＜ノイズ耐性評価方法＞
実施の形態５に係るノイズ耐性評価方法を、ノイズ耐性評価装置２００（図２参照）において実施する場合について説明する。この場合にノイズ耐性評価装置２００が行う処理は、実施の形態１で説明した処理（図３参照）から次のように変更される。
【００７０】
まず、取得部２０１は、等価回路８００における対象等価回路１０３に含まれる各回路のインピーダンスを取得すると共に、ノイズ源等価回路１０１が流す電流、及び許容最大値を取得し、記憶部２０２は、当該取得された各インピーダンス、電流、及び許容最大値を記憶する。
続いて、算出部２０３は、記憶部２０２に記憶されているインピーダンス及び電流を、等価回路８００を表す回路方程式へ代入するといった周知の手法を用いて、電圧Ｖｌ及びＶｇをそれぞれ算出する。
【００７１】
以降、実施の形態１と同様にして、評価部２０４は当該算出された電圧Ｖｌ及びＶｇのそれぞれの絶対値に基づいてノイズ耐性を評価し、出力部２０５は、当該評価結果を出力する。
＜まとめ＞
等価回路８００においては、ノイズ源等価回路１０１が発生したノイズの全てが対象等価回路１０３に印加される。このため、実施の形態５に係る誤動作解析方法は、評価対象となる半導体装置外の回路の影響が無視できる程度である場合のノイズ耐性評価に好適である。
【００７２】
なお、対象等価回路１０３に流れる電流に基づいてノイズ耐性を評価してもよいし、また、ノイズ源等価回路が発生するノイズを電圧で表してもよい。
また、等価回路を微分方程式で表して過渡応答を求めてもよいし、数値計算法に基づく回路シミュレーションを行うことにより数値解を直接求めてもよい。
実施の形態５では、等価回路１００から外部等価回路１０２を省いた場合を例示したが、同様に、等価回路６００から外部等価回路１０２を省いて成る等価回路により現実回路を表してノイズ耐性評価を行ってもよいし、また等価回路７００から外部等価回路７０２１及び７０２２を省いて成る等価回路により現実回路を表してノイズ耐性評価を行ってもよい。
＜実施の形態６＞
実施の形態６に係る半導体装置のノイズ耐性評価方法について、図面を参照しながら説明する。
【００７３】
実施の形態６に係るノイズ耐性評価方法では、実施の形態１で用いた等価回路１００（図１参照）における各インピーダンス、及びノイズ電流の具体値を定め、数値計算に基づく回路シミュレーションを行うことによって、ノイズ電流の周波数ｆＩに対する電圧Ｖｌ及びＶｇの周波数特性を求める。
＜等価回路＞
図９は、実施の形態６で用いられる等価回路の詳細を示している。
【００７４】
同図に示すように、等価回路９００は、等価回路１００に含まれる各回路のインピーダンス値を具体的に定めるための回路であり、このために各回路を次のように詳細化する。
ノイズ源等価回路１０１を、電流源Ｉｓ及び抵抗Ｒｉを並列に接続した回路とする。外部等価回路１０２を、抵抗Ｒ０、インダクタンスＬ０、及び容量Ｃ０を直列に接続した回路とする。
【００７５】
電源部等価回路１０４を、抵抗Ｒｖ及びインダクタンスＬｖを直列に接続した回路とする。論理部等価回路１０５を、抵抗Ｒｌ、インダクタンスＬｌ、及び容量Ｃｌを直列に接続した回路とする。接地部等価回路１０６を、抵抗Ｒｇ及びインダクタンスＬｇを直列に接続した回路とする。
外部等価回路１０２に発生する電圧をＶ０、論理部等価回路１０５に発生する電圧をＶｌ、接地部等価回路１０６に発生する電圧をＶｇと表す。
【００７６】
第１条件として、電流源Ｉｓの振幅を１Ａ、抵抗Ｒｉを１ＴΩ、抵抗Ｒ０を０．０２Ω、インダクタンスＬ０を０．７ｎＨ、容量Ｃ０を０．１μＦ、インダクタンスＬｖを６ｎＨ、抵抗Ｒｖを１Ω、抵抗Ｒｌを２Ω、インダクタンスＬｌを２ｎＨ、容量Ｃｌを１０ｐＦ、抵抗Ｒｇを１Ω、インダクタンスＬｇを６ｎＨ、電流Ｉを１Ａとする。この第１条件のもとで、１０ＭＨｚから１０００ＭＨｚまでの所定間隔に置かれた各周波数を電流源Ｉｓの周波数ｆＩとした場合のそれぞれについて、電圧Ｖ０、Ｖｌ及びＶｇを算出する。
【００７７】
図１０（Ａ）は、この第１条件における算出結果を、横軸を周波数ｆＩ、縦軸を電圧Ｖ０、Ｖｌ及びＶｇの絶対値としてプロットして補間したグラフである。
また、第２条件として、容量Ｃｌを１０００ｐＦとし、他の特性値を当該第１条件と同一とする。この第２条件のもとで、１０ＭＨｚから１０００ＭＨｚまでの所定間隔に置かれた各周波数を電流源Ｉｓの周波数ｆＩとした場合のそれぞれについて、電圧Ｖ０、Ｖｌ及びＶｇを算出する。
【００７８】
図１０（Ｂ）は、この第２条件における算出結果を、横軸を周波数ｆＩ、縦軸を電圧Ｖ０、Ｖｌ及びＶｇの絶対値としてプロットして補間したグラフである。
これらのグラフは、何れも、横軸目盛をＭＨｚ、縦軸目盛をｄＢＶ（１Ｖ＝２０）とし、電圧Ｖ０、Ｖｌ、Ｖｇの絶対値を、それぞれ実線、破線、一点鎖線で表し、こられの許容上限値を−１０ｄＢＶとしている。
【００７９】
これらのグラフから、第１条件（容量Ｃｌが１０ｐＦ）のもとでは、周波数ｆＩが７０ＭＨｚ以上で電圧Ｖｌの絶対値が許容上限値を上回り、周波数ｆＩが２５０ＭＨｚ以上で電圧Ｖｇの絶対値が許容上限値を上回る。
また、第２条件（容量Ｃｌが１０００ｐＦ）のもとでは、周波数ｆＩが６００ＭＨｚ以上で電圧Ｖｌの絶対値が許容上限値を上回り、周波数ｆＩが２００ＭＨｚ以上で電圧Ｖｇの絶対値が許容上限値を上回ることがわかる。
【００８０】
従って、容量Ｃｌが１０ｐＦの時、７０ＭＨｚ以上の周波数ｆＩに対して当該半導体装置のノイズ耐性は脆弱であると評価され、また、容量Ｃｌが１０００ｐＦの時、２００ＭＨｚ以上の周波数ｆＩに対して当該半導体装置のノイズ耐性は脆弱であると評価される。
また、Ｖ０とＶｇとの差が半導体装置特有の所定値を超える場合に、当該半導体装置へ入力される外部信号の論理判定に変化を生じさせ誤動作が発生するとして、当該半導体回路のノイズ耐性を評価してもよい。
＜まとめ＞
以上説明したように、実施の形態６に係るノイズ耐性評価方法によれば、ノイズ電流周波数に対する電圧Ｖ０、Ｖｌ、Ｖｇの絶対値を求めるので、ノイズ電流の周波数に関して、ノイズ耐性が脆弱となる範囲を特定することができる。
【００８１】
また、ノイズ電流の周波数を固定し、ノイズ電流の振幅を変化させながら同様処理をおこなえば、ノイズ電流の振幅に関して、ノイズ耐性が脆弱となる範囲を特定することもできる。
さらに、ノイズ電流の周波数及び振幅を固定し、着目するインピーダンス、例えば容量Ｃｌを変化させながら同様処理を行うことにより、必要なノイズ耐性を得るための、当該着目インピーダンスの範囲を特定することもできる。
【００８２】
なお、ノイズ源等価回路を電圧源と抵抗とを直列に接続した回路としても等価である。
＜実施の形態７＞
実施の形態７に係る半導体装置のノイズ耐性評価方法について、図面を参照しながら説明する。
【００８３】
実施の形態７に係るノイズ耐性評価方法では、実施の形態４で用いた等価回路７００（図７参照）における各インピーダンス、及びノイズ電流の具体値を定め、数値解析に基づく回路シミュレーションを行うことによって、ノイズ電流の周波数に対する電圧Ｖｌ１及びＶｌ２の周波数特性を求める。
＜等価回路＞
図１１は、実施の形態７で用いられる等価回路を示している。
【００８４】
同図に示すように、等価回路１１００は、等価回路７００に含まれる各回路のインピーダンス値を具体的に定めるための回路であり、このために各回路を次のように詳細化する。
ノイズ源等価回路７０１１及び７０１２を、それぞれ電流源Ｉｓ及びＲｉを並列に接続した回路とする。外部等価回路７０２１及び７０２２を、それぞれ抵抗Ｒ０、インダクタンスＬ０、及び容量Ｃ０を直列に接続した回路とする。
【００８５】
ブロック電源部等価回路７０４１及び７０４２を、それぞれ抵抗Ｒｖ及びインダクタンスＬｖを直列に接続した回路とする。ブロック論理部等価回路７０５１を、抵抗Ｒｌ１と、インダクタンスＬｌ１と、容量Ｃｌ１を直列に接続した回路とする。ブロック論理部等価回路７０５２を、抵抗Ｒｌ２と、インダクタンスＬｌ２と、容量Ｃｌ２を直列に接続した回路とする。ブロック接地部等価回路７０６１及び７０６２を、それぞれ抵抗Ｒｇ及びインダクタンスＬｇを直列に接続した回路とする。
【００８６】
ブロック論理部等価回路７０５１及び７０５２に発生する電圧を、それぞれＶｌ１及びＶｌ２と表し、ブロック接地部等価回路７０６１及び７０６２に発生する電圧を、それぞれＶｇ１及びＶｇ２と表す。
条件の一例として、電流源Ｉｓの振幅を１Ａ、抵抗Ｒｉを１ＴΩ、抵抗Ｒ０を０．０２Ω、インダクタンスＬ０を０．７ｎＨ、容量Ｃ０を０．１μＦ、インダクタンスＬｖを６ｎＨ、抵抗Ｒｖを１Ω、抵抗Ｒｌ１を２Ω、インダクタンスＬｌ１を２ｎＨ、容量Ｃｌ１を１０ｐＦ、抵抗Ｒｌ２を２Ω、インダクタンスＬｌ２を２ｎＨ、容量Ｃｌ２を１０００ｐＧ、抵抗Ｒｇを１Ω、インダクタンスＬｇを６ｎＨ、電流Ｉを１Ａとする。この条件のもとで、１０ＭＨｚから１０００ＭＨｚまでの所定間隔に置かれた各周波数を電流源Ｉｓの周波数ｆＩとした場合のそれぞれについて、電圧Ｖｌ１及びＶｌ２それぞれの絶対値及び位相を求める。
【００８７】
図１２は、この算出結果を、横軸を周波数ｆＩ、縦軸を電圧Ｖｌ１及びＶｌ２の絶対値及び位相としてプロットして補間したグラフである。
このグラフは、横軸目盛をＭＨｚ、縦軸第１目盛を度、縦軸第２目盛をｄＢＶ（１Ｖ＝２０）とし、電圧Ｖｌ１及びＶｌ２の位相をそれぞれ実線、及び破線で表し、電圧Ｖｌ１及びＶｌ２の絶対値をそれぞれ一点鎖線、二点鎖線で表している。またグラフ中に、両電圧の絶対値の差１２０１及び両電圧の位相の差１２０２を例示している。
【００８８】
両電圧の絶対値の差１２０１が所定の許容上限値よりも大きくなるノイズ電流周波数ｆＩの範囲において、ノイズ耐性は脆弱であると評価する。
また、両電圧の位相の差１２０２が所定の許容上限値よりも大きくなるノイズ電流周波数ｆＩの範囲においても、ノイズ耐性は脆弱であると評価する。
＜まとめ＞
以上説明したように、実施の形態７に係るノイズ耐性評価方法によれば、ノイズ電流の周波数に対する電圧Ｖｌ１及びＶｌ２それぞれの絶対値及び位相を求め、それらの絶対値の差、及び位相の差に基づいて、ノイズ電流の周波数に関して、ノイズ耐性が脆弱となる範囲を特定することができる。
【００８９】
また、ノイズ電流の周波数を固定し、ノイズ電流の振幅を変化させながら同様処理をおこなえば、ノイズ電流の振幅に関して、ノイズ耐性が脆弱となる範囲を特定することもできる。
さらに、ノイズ電流の周波数及び振幅を固定し、着目するインピーダンスを変化させながら同様処理を行うことにより、必要なノイズ耐性を得るための当該着目インピーダンスの範囲を特定することもできる。
【００９０】
また、ノイズ源等価回路を電圧源と抵抗とを直列に接続した回路としても等価である。
＜その他の変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
【００９１】
本発明は、実施の形態で説明したステップを含む方法を、コンピュータシステムを用いて実施するためのコンピュータプログラムであるとしてもよいし、前記プログラムを表すデジタル信号であるとしてもよい。
また、本発明は、前記プログラム又は前記デジタル信号を記録したコンピュータ読取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ、ＭＯ、ＤＶＤ、半導体メモリ等であるとしてもよい。
【００９２】
また、本発明は、電気通信回線、無線又は有線通信回線、若しくはインターネットに代表されるネットワーク等を経由して伝送される前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
また、本発明は、マイクロプロセッサ及びメモリを備えたコンピュータシステムであり、前記メモリは前記プログラムを記憶しており、前記マイクロプロセッサは前記メモリに記憶されている前記プログラムに従って動作することにより、前記方法を実現するとしてもよい。
【００９３】
また、前記プログラム又は前記デジタル信号は、前記記録媒体に記録されて移送され、若しくは、前記ネットワーク等を経由して移送され、独立した他のコンピュータシステムにおいて実施されるとしてもよい。
【００９４】
【発明の効果】
（１）本発明のノイズ耐性評価方法は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を等価回路に表して行われる当該半導体装置のノイズ耐性評価方法であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該ノイズが当該対象等価回路に与える影響を算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとを含む。
【００９５】
この構成によれば、当該半導体装置外のノイズ源を表すノイズ源等価回路から入力されるノイズによって、当該半導体装置を表す対象等価回路に生じる影響に基づいてノイズ耐性を評価するので、当該半導体装置の外来ノイズに対するノイズ耐性が評価できる。
（２）また、前記（１）のノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記ノイズ及び当該外部等価回路が当該対象等価回路に与える影響を算出してもよい。
【００９６】
この構成によれば、前記（１）の効果に加えて、前記評価対象回路を、前記半導体装置外の回路を表す外部等価回路を含んだ等価回路にあらわすので、当該外部の回路の影響を考慮してノイズ耐性を評価できる。
（３）本発明のノイズ耐性評価方法は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を等価回路に表して行われる当該半導体装置のノイズ耐性評価方法であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、当該対象等価回路に含まれる各等価回路のインピーダンスを用いて、次の２項目（１）当該ノイズによって当該論理部等価回路に生じる電圧、（２）当該ノイズによって当該対象等価回路に流れる電流のうちの少なくとも１つを算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとを含む。
【００９７】
この構成によれば、当該半導体装置外のノイズ源を表すノイズ源等価回路から入力されるノイズによって、当該半導体装置を表す対象等価回路に生じる電圧及び電流を誤動作原因としてノイズ耐性を評価するので、当該半導体装置の外来ノイズに対するノイズ耐性が評価できる。
（４）また、前記（３）のノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記２項目のうちの少なくとも１つを算出してもよい。
【００９８】
この構成によれば、前記（３）の効果に加えて、前記評価対象回路を、前記半導体装置外の回路を表す外部等価回路を含んだ等価回路にあらわすので、当該外部の回路の影響を考慮してノイズ耐性を評価できる。
（５）また、前記（３）のノイズ耐性評価方法において、前記半導体装置の論理部は複数の回路ブロックを含み、前記論理部等価回路は、それぞれ異なる回路ブロックに対応する複数のブロック等価回路が並列に接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、前記算出ステップは、前記電源部等価回路のインピーダンスと、前記接地部等価回路のインピーダンスと、当該各ブロック等価回路に含まれる各等価回路のインピーダンスとを用いて、次の４項目（１）前記ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）前記ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）前記ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）前記ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出してもよい。
【００９９】
この構成によれば、複数の回路ブロックそれぞれを表すブロック等価回路に前記ノイズによって生じる電圧及び電流を算出するので、その大きさの差及び位相の差によって複数の回路ブロックに関係して生じる誤動作の可能性を予見できる。これにより、外来ノイズに対する、複数回路ブロック相互の関係を考慮したノイズ耐性評価ができる。
（６）また、前記（５）のノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出してもよい。
【０１００】
この構成によれば、前記（５）の効果に加えて、前記評価対象回路を、前記半導体装置外の回路を表す外部等価回路を含んだ等価回路にあらわすので、当該外部の回路の影響を考慮してノイズ耐性を評価できる。
（７）本発明のノイズ耐性評価方法は、評価対象となる半導体装置と、当該半導体装置外に置かれる複数のノイズ源とを含む評価対象回路を等価回路に表して行われる当該半導体装置のノイズ耐性評価方法であって、当該半導体装置は、それぞれ異なるノイズ源から影響を受ける複数の回路ブロック含み、当該等価回路は、それぞれ異なる回路ブロックに対応する複数の部分等価回路が共通に接地されて成り、当該各部分等価回路は、対応する回路ブロックを表すブロック等価回路と、当該回路ブロックに影響を与えるノイズ源を表し当該ブロック等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、当該各ブロック等価回路に含まれる各等価回路のインピーダンスを用いて、次の４項目（１）当該ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）当該ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）当該ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）当該ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとを含む。
【０１０１】
この構成によれば、複数の回路ブロックそれぞれを表すブロック等価回路に、それぞれ異なるノイズによって生じる電圧及び電流を算出するので、その大きさの差及び位相の差によって複数の回路ブロックに関係して生じる誤動作の可能性を予見できる。これにより、複数の電源系統から給電され動作する半導体装置について、複数の外来ノイズが電源系統毎に印加される場合の、複数回路ブロック相互の関係を考慮したノイズ耐性評価が可能となる。
（８）また、前記（７）のノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれ、それぞれ異なる前記回路ブロックに接続される複数の外部回路を含み、前記各部分等価回路は、さらに、対応する回路ブロックに接続される外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該各外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出してもよい。
【０１０２】
この構成によれば、前記（７）の効果に加えて、前記評価対象回路を、前記半導体装置外の回路を表す外部等価回路を含んだ等価回路にあらわすので、当該外部の回路の影響を考慮してノイズ耐性を評価できる。
（９）本発明のノイズ耐性評価装置は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するノイズ耐性評価装置であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、当該対象等価回路に含まれる各等価回路のインピーダンスを記憶している記憶手段と、当該記憶手段に記憶されている各インピーダンスを用いて、次の２項目（１）当該ノイズによって当該論理部等価回路に生じる電圧、（２）当該ノイズによって当該対象等価回路に流れる電流のうちの少なくとも１つを算出する算出手段と、当該算出手段による算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価手段とを備える。
【０１０３】
この構成によれば、当該ノイズ耐性評価装置において、前記（３）と同様の効果を有するノイズ耐性評価を実施できる。
（１０）また、前記（９）のノイズ耐性評価装置において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記記憶手段は、さらに、当該外部等価回路のインピーダンスを記憶しているとしてもよい。
【０１０４】
この構成によれば、当該ノイズ耐性評価装置において、前記（４）と同様の効果を有するノイズ耐性評価を実施できる。
（１１）また、前記（９）のノイズ耐性評価装置において、前記半導体装置の論理部は複数の回路ブロックを含み、前記論理部等価回路は、それぞれ異なる回路ブロックに対応する複数のブロック等価回路が並列に接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、前記記憶手段は、前記論理部等価回路のインピーダンスに代えて、当該各ブロック等価回路に含まれる各等価回路のインピーダンスを記憶しており、前記算出手段は、当該記憶手段に記憶されている各インピーダンスを用いて、次の４項目（１）前記ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）前記ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）前記ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）前記ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出してもよい。
【０１０５】
この構成によれば、当該ノイズ耐性評価装置において、前記（５）と同様の効果を有するノイズ耐性評価を実施できる。
（１２）また、前記（１１）のノイズ耐性評価装置において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記記憶手段は、さらに、当該外部等価回路のインピーダンスを記憶しているとしてもよい。
【０１０６】
この構成によれば、当該ノイズ耐性評価装置において、前記（６）と同様の効果を有するノイズ耐性評価を実施できる。
（１３）本発明のノイズ耐性評価装置は、評価対象となる半導体装置と、当該半導体装置外に置かれる複数のノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するノイズ耐性評価装置であって、当該半導体装置は、それぞれ異なるノイズ源から影響を受ける複数の回路ブロック含み、当該等価回路は、それぞれ異なる回路ブロックに対応する複数の部分等価回路が共通に接地されて成り、当該各部分等価回路は、対応する回路ブロックを表すブロック等価回路と、当該回路ブロックに影響を与えるノイズ源を表し当該ブロック等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、当該各ブロック等価回路に含まれる各等価回路のインピーダンスを記憶している記憶手段と、当該記憶手段に記憶されている各インピーダンスを用いて、次の４項目（１）当該ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）当該ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）当該ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）当該ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出する算出手段と、当該算出手段による算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価手段とを備える。
【０１０７】
この構成によれば、当該ノイズ耐性評価装置において、前記（７）と同様の効果を有するノイズ耐性評価を実施できる。
（１４）また、前記（１３）のノイズ耐性評価装置において、前記評価対象回路は、さらに、前記半導体装置外に置かれ、それぞれ異なる前記回路ブロックに接続される複数の外部回路を含み、前記各部分等価回路は、さらに、対応する回路ブロックに接続される外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記記憶手段は、さらに、当該各外部等価回路のインピーダンスを記憶しているとしてもよい。
【０１０８】
この構成によれば、当該ノイズ耐性評価装置において、前記（８）と同様の効果を有するノイズ耐性評価を実施できる。
（１５）本発明のコンピュータプログラムは、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するためのコンピュータ実行可能なプログラムであって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、当該対象等価回路に含まれる各等価回路のインピーダンスを用いて、次の２項目（１）当該ノイズによって当該論理部等価回路に生じる電圧、（２）当該ノイズによって当該対象等価回路に流れる電流のうちの少なくとも１つを算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとをコンピュータに実行させる。
【０１０９】
この構成によれば、当該プログラムを実行することにより、前記（３）と同様の効果を有するノイズ耐性評価を実施できる。
（１６）また、前記（１５）のコンピュータプログラムにおいて、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記２項目のうちの少なくとも１つを算出してもよい。
【０１１０】
この構成によれば、当該プログラムを実行することにより、前記（４）と同様の効果を有するノイズ耐性評価を実施できる。
（１７）また、前記（１５）のコンピュータプログラムにおいて、前記半導体装置の論理部は複数の回路ブロックを含み、前記論理部等価回路は、それぞれ異なる回路ブロックに対応する複数のブロック等価回路が並列に接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、前記算出ステップは、前記電源部等価回路のインピーダンスと、前記接地部等価回路のインピーダンスと、当該各ブロック等価回路に含まれる各等価回路のインピーダンスとを用いて、次の４項目（１）前記ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）前記ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）前記ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）前記ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出してもよい。
【０１１１】
この構成によれば、当該プログラムを実行することにより、前記（５）と同様の効果を有するノイズ耐性評価を実施できる。
（１８）また、前記（１７）のコンピュータプログラムにおいて、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出してもよい。
【０１１２】
この構成によれば、当該プログラムを実行することにより、前記（６）と同様の効果を有するノイズ耐性評価を実施できる。
（１９）本発明のコンピュータプログラムは、評価対象となる半導体装置と、当該半導体装置外に置かれる複数のノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するためのコンピュータ実行可能なプログラムであって、当該半導体装置は、それぞれ異なるノイズ源から影響を受ける複数の回路ブロック含み、当該等価回路は、それぞれ異なる回路ブロックに対応する複数の部分等価回路が共通に接地されて成り、当該各部分等価回路は、対応する回路ブロックを表すブロック等価回路と、当該回路ブロックに影響を与えるノイズ源を表し当該ブロック等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、当該各ブロック等価回路に含まれる各等価回路のインピーダンスを用いて、次の４項目（１）当該ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）当該ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）当該ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）当該ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとをコンピュータに実行させる。
【０１１３】
この構成によれば、当該プログラムを実行することにより、前記（７）と同様の効果を有するノイズ耐性評価を実施できる。
（２０）また、前記（１９）のコンピュータプログラムにおいて、前記評価対象回路は、さらに、前記半導体装置外に置かれ、それぞれ異なる前記回路ブロックに接続される複数の外部回路を含み、前記各部分等価回路は、さらに、対応する回路ブロックに接続される外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該各外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出してもよい。
【０１１４】
この構成によれば、当該プログラムを実行することにより、前記（８）と同様の効果を有するノイズ耐性評価を実施できる。
（２１）本発明の記録媒体は、コンピュータ読み取り可能な記録媒体であって、請求項１５から請求項２０までに記載の何れかのプログラムを記録している。
この構成によれば、所期のコンピュータへ当該コンピュータプログラムを移送し、当該コンピュータを用いて前述した効果を有するノイズ耐性評価を実施できる。
【図面の簡単な説明】
【図１】実施の形態１において現実回路を表すために用いられる等価回路である。
【図２】実施の形態１に係るノイズ耐性評価装置の構成を示すブロック図である。
【図３】実施の形態１に係るノイズ耐性評価方法を示すフローチャートである。
【図４】実施の形態２で評価対象となる半導体装置の構成を示すブロック図である。
【図５】実施の形態３で評価対象となる半導体装置の構成を示すブロック図である。
【図６】実施の形態３において現実回路を表すために用いられる等価回路である。
【図７】実施の形態４において現実回路を表すために用いられる等価回路である。
【図８】実施の形態５において現実回路を表すために用いられる等価回路である。
【図９】実施の形態６で用いられる詳細な等価回路である。
【図１０】（ａ）及び（ｂ）電圧Ｖ０、Ｖｌ、及びＶｇの周波数特性を表すグラフである。
【図１１】実施の形態７で用いられる詳細な等価回路である。
【図１２】電圧Ｖｌ１及びＶｌ２の絶対値及び位相の周波数特性を表すグラフである。
【図１３】従来方法において半導体装置を表すために用いられる等価回路である。
【符号の説明】
符号の説明
１００ 等価回路
１０１ ノイズ源等価回路
１０２ 外部等価回路
１０３ 対象等価回路
１０４ 電源部等価回路
１０５ 論理部等価回路
１０６ 接地部等価回路
１０８ 接地
１１０、１１１ ノード
２００ ノイズ耐性評価装置
２０１ 取得部
２０２ 記憶部
２０３ 算出部
２０４ 評価部
２０５ 出力部
４０１ 入力端子
４０２ 電源
４０３ 半導体装置
４０４ 電源部
４０５ 論理部
４０６ 接地部
４０７ スイッチ
４０８ 接地
４１１ ノード
５０１ 入力端子
５０２ 電源
５０３ 半導体装置
５０４ 電源部
５０５ 論理部
５０６ 接地部
５０７ スイッチ
５０８ 接地
５０９ 信号配線
５１０、５２０、５３０ 回路ブロック
５１１、５２１、５３１ ブロック電源部
５１２、５２２、５３２ ブロック論理部
５１３、５２３、５３３ ブロック接地部
６００ 等価回路
６０３ 対象等価回路
６０５ 論理部等価回路
６１０、６２０、６３０ ブロック等価回路
６１１、６２１、６３１ ブロック電源部等価回路
６１２、６２２、６３２ ブロック論理部等価回路
６１３、６２３、６３３ ブロック接地部等価回路
７００、８００、９００、１１００、１３００ 等価回路
１３０１、１３０２ 端子
１３１１〜１３１４ 抵抗
１３２１〜１３２４ インダクタンス
１３３１〜１３３４ 論理等価回路
７００１、７００２ 部分等価回路
７０１１、７０１２ ノイズ源等価回路
７０２１、７０２２ 外部等価回路
７０３１、７０３２ ブロック等価回路
７０４１、７０４２ ブロック電源部等価回路
７０５１、７０５２ ブロック論理部等価回路
７０６１、７０６２ ブロック接地部等価回路
【発明の属する技術分野】
本発明は、半導体装置のノイズ耐性を評価する方法及び装置に関し、特に外来ノイズに対するノイズ耐性を評価する技術に関する。
【０００２】
【従来の技術】
従来、設計段階における半導体装置のノイズ耐性評価は、当該半導体装置を表す等価回路に基づく回路シミュレーションによって行われている。そのようなノイズ耐性評価方法の一例が公知となっている（例えば、特許文献１「半導体集積回路のシミュレーション装置及び方法」を参照）。
【０００３】
図１３は、この例において、評価対象となる半導体集積回路（以降、半導体装置と称する）を表すための等価回路を示している。
同図に示すように、当該等価回路１３００は、当該半導体装置の電源端子を表す端子１３０１、接地端子を表す端子１３０２、複数の回路ブロックをそれぞれ表す論理等価回路１３３１〜１３３４、関連する回路ブロックに電源を供給する電源経路を表す抵抗１３１１〜１３１４、及びインダクタンス１３２１〜１３２４を含む。
【０００４】
当該例では、まず、論理等価回路１３３１〜１３３４の論理動作をシミュレーションすることにより、当該各論理等価回路について消費電力、及び出力信号の遅延を求める。次に、当該求めた消費電力と、出力信号の遅延とを用いて、当該各論理等価回路に流れる電流の値と最大変化率とを算出する。さらに、当該算出された電流の値と最大変化率と、関連する抵抗及びインダクタンスとから、各電源経路に生じる逆起電力を算出し、算出された各逆起電力の総和を予め設定されている許容値と比較し、その結果を出力する。
【０００５】
当該従来方法において算出される各逆起電力の総和を所定の許容値と比較することにより、当該半導体装置における誤動作の可能性の有無を判断できる。当該判断結果によって、当該半導体装置のスイッチングノイズに対する耐性が評価される。
【０００６】
【特許文献１】
特開平７−２６２２６３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、当該従来方法によれば、当該半導体装置単体の動作として、内部において発生するスイッチングノイズのみが考慮されるため、外部から当該半導体装置に対して印加される、いわゆる外来ノイズに対する耐性を評価できないという課題がある。
【０００８】
また、半導体装置は一般に、その外部に設けられる回路と接続されてその機能を果たすが、当該従来方法によれば、当該外部の回路の影響を考慮したノイズ耐性評価ができないという課題がある。
本発明は、上記の問題点を解決する為になされたものであり、半導体装置の外来ノイズに対するノイズ耐性を評価可能なノイズ耐性評価方法及び装置の提供を第１の目的とする。
【０００９】
また、本発明は、半導体装置外の回路の影響を考慮して当該半導体装置のノイズ耐性を評価可能なノイズ耐性評価方法及び装置の提供を第２の目的とする。
【００１０】
【課題を解決するための手段】
（１）上記問題を解決するため、本発明のノイズ耐性評価方法は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を等価回路に表して行われる当該半導体装置のノイズ耐性評価方法であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該ノイズが当該対象等価回路に与える影響を算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとを含む。
【００１１】
また、前記ノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記ノイズ及び当該外部等価回路が当該対象等価回路に与える影響を算出してもよい。
（２）上記問題を解決するため、本発明のノイズ耐性評価装置は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するノイズ耐性評価装置であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、当該対象等価回路に含まれる各等価回路のインピーダンスを記憶している記憶手段と、当該記憶手段に記憶されている各インピーダンスを用いて、次の２項目（１）当該ノイズによって当該論理部等価回路に生じる電圧、（２）当該ノイズによって当該対象等価回路に流れる電流のうちの少なくとも１つを算出する算出手段と、当該算出手段による算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価手段とを備える。
【００１２】
また、前記ノイズ耐性評価装置において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記記憶手段は、さらに、当該外部等価回路のインピーダンスを記憶しているとしてもよい。
【００１３】
【発明の実施の形態】
＜実施の形態１＞
本発明の実施の形態１に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００１４】
実施の形態１に係るノイズ耐性評価方法は、評価対象となる半導体装置を含む評価対象回路を、当該半導体装置を表す対象等価回路と、当該半導体装置外のノイズ源を表すノイズ源等価回路とを含む等価回路に表して、当該半導体装置のノイズ耐性を評価する方法である。なお、以降、評価対象回路を等価回路と明確に区別するために、現実回路とも言う。
＜等価回路＞
図１は、実施の形態１において現実回路を表すために用いられる等価回路である。
【００１５】
同図に示すように、当該等価回路１００は、評価対象となる半導体装置を表す対象等価回路１０３と、当該半導体装置外のノイズ源を表すノイズ源等価回路１０１と、当該半導体装置外の回路を表す外部等価回路１０２とが並列に接続された回路である。
当該対象等価回路１０３は、当該半導体装置内の電源部、即ちパッケージの電源ピンのリードやボンディングワイヤおよびチップ内の電源配線などを表す電源部等価回路１０４と、当該半導体装置内の論理回路を含む論理部を表す論理部等価回路１０５と、当該半導体装置内の接地部、即ちパッケージの接地ピンのリードやボンディングワイヤおよびチップ内の接地配線などを表す接地部等価回路１０６とが直列に接続された回路である。
【００１６】
また、接地１０８は等価回路１００全体の基準電圧を定め、ノード１１０は外部等価回路１０２と対象等価回路１０３との分岐点を表し、ノード１１１は論理部等価回路１０５と接地部等価回路１０６との接続点を表す。
なお、本ノイズ耐性評価方法の実行に先立って、等価回路１００が前記現実回路を表すための各部のインピーダンス値が特定されているものとする。
【００１７】
また、ノイズによって論理部等価回路１０５に発生する電圧が所定値を超える場合、実際の半導体装置の論理部に形成されたトランジスタ素子のＯＮ／ＯＦＦ状態が予期せず反転され、誤動作を生じる可能性があると考えられる。この電圧の絶対値に関して誤動作を免れるための許容最大値も、予め特定されているものとする。
【００１８】
当該各インピーダンス値、及び当該許容最大値は、例えば、半導体装置のレイアウト設計情報に示される配線の幅、厚み、絶縁層の厚み、誘電率、及び当該半導体装置内に形成されるトランジスタ素子の動作特性等に基づく論理的な計算によって特定される。この特定方法の詳細については、本発明の主眼ではないので、説明を省略する。
＜ノイズ耐性評価装置＞
図２は、実施の形態１に係るノイズ耐性評価装置の構成を示すブロック図である。当該ノイズ耐性評価装置は、実施の形態１に係るノイズ耐性評価方法に従って半導体装置のノイズ耐性を評価する。
【００１９】
同図に示すように、当該ノイズ耐性評価装置２００は、取得部２０１、記憶部２０２、算出部２０３、評価部２０４、及び出力部２０５から構成される。
ノイズ耐性評価装置２００は、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスク装置等を含むコンピュータシステムである。ノイズ耐性評価装置２００の各構成要素の機能は、当該マイクロプロセッサが当該ＲＯＭに記憶されているプログラムを実行することにより実現される。情報の記憶及び当該各構成要素間での受け渡しは、当該ＲＡＭ及びハードディスク装置を用いて行われる。
【００２０】
取得部２０１は、（ａ）対象等価回路１０３に含まれる各等価回路、及び外部等価回路１０２のインピーダンス、（ｂ）実際のノイズを想定してノイズ源等価回路１０１が流す電流、及び（ｃ）ノイズによって論理部等価回路１０５に発生する電圧の絶対値に関する許容最大値を取得する。
ここで、当該インピーダンスは複素値でもよく、当該電流は直流電流を示す実数値、又は交流電流を示す複素数値の何れでもよい。また、取得部２０１は当該電流の時間変化を示す時系列値を取得してもよい。
【００２１】
記憶部２０２は、当該取得された各インピーダンス、電流、及び許容最大値を記憶する。
算出部２０３は、記憶部２０２に記憶されている各インピーダンス及び電流から、前記論理部等価回路１０５に発生する電圧を算出する。この算出は、周知の方法を用いて行うことができる。例えば、回路方程式（微分方程式を用いて表される場合を含む）を解くか、又は数値計算に基づく回路シミュレーションを行って算出する方法が考えられる。
【００２２】
評価部２０４は、当該算出された電圧の絶対値が記憶部２０２に記憶されている許容最大値以上である場合、誤動作の可能性があるので当該半導体回路のノイズ耐性は脆弱であると評価し、その他の場合、誤動作の可能性がないので当該ノイズ耐性は良好であると評価する。また、別法として、前記算出された電圧の絶対値と当該許容最大値との差を指標値として、当該半導体回路のノイズ耐性を評価することも考えられる。
【００２３】
出力部２０５は、当該評価の結果を出力する。
＜ノイズ耐性評価方法＞
図３は、実施の形態１に係るノイズ耐性評価方法を示すフローチャートである。同図は、当該ノイズ耐性評価方法を前述したノイズ耐性評価装置２００において実施する場合に、ノイズ耐性評価装置２００が行う処理を示している。
【００２４】
まず、取得部２０１は、外部等価回路１０２のインピーダンスＺ０、並びに対象等価回路１０３に含まれる各等価回路のインピーダンス、即ち、電源部等価回路１０４のインピーダンスＺｖ、論理部等価回路１０５のインピーダンスＺｌ、及び接地部等価回路１０６のインピーダンスＺｇを取得する。また、取得部２０１は、ノイズ源等価回路１０１が流す電流Ｉ、及び前述した許容最大値を取得する（ステップＳ３０１）。
【００２５】
記憶部２０２は、当該取得された各インピーダンス、電流、及び許容最大値を記憶する（ステップＳ３０２）。
続いて、算出部２０３は、一例として次のようにして、論理部等価回路１０５に発生する電圧Ｖｌを算出する。
ノイズ源等価回路１０１が流す電流Ｉは、まずノード１１０で外部等価回路１０２に流れる電流Ｉ０と対象等価回路１０３に流れる電流Ｉ１に分岐する。ここで、電流Ｉと電流Ｉ１の比である電流比Ｋは、（１）式のように表される。
【００２６】
【数１】
【００２７】
【数２】
【００２８】
【数３】
【００２９】
評価部２０４は、算出された電圧Ｖｌの絶対値と、記憶部２０２に記憶されている許容最大値とを比較し、電圧Ｖｌの絶対値が当該許容最大値よりも大きければ（ステップＳ３０４：ＹＥＳ）ノイズ耐性は脆弱であると評価し（ステップＳ３０５）、そうでなければ（ステップＳ３０４：ＮＯ）ノイズ耐性は良好であると評価する（ステップＳ３０６）。
【００３０】
出力部２０５は、当該評価結果を出力する（ステップＳ３０７）。
＜まとめ＞
以上説明したように、実施の形態１に係るノイズ耐性評価方法によれば、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路、当該半導体装置外のノイズ源を表すノイズ源等価回路、及び当該半導体装置外の回路を表す外部等価回路を含む等価回路に表し、当該等価回路に基づいて当該対象回路内の論理部等価回路に生じる電圧Ｖｌを算出し、算出された電圧Ｖｌの絶対値と、予め特定されているその許容最大値とからノイズ耐性を評価する。これにより、半導体装置の外来ノイズに対するノイズ耐性を評価する。これにより、半導体装置の外来ノイズに対するノイズ耐性評価を、当該半導体装置外の回路の影響をも考慮して行うことが可能となる。
【００３１】
なお、対象等価回路１０３に流れる電流を算出し、当該算出された電流の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価してもよい。当該電流にインピーダンスＺｌを乗ずることによりＶｌが求まるので、この方法と実施の形態１で説明した方法とは実質的に等価である。
また、ノイズ源等価回路が発生するノイズを電圧で表す方法も等価である。
【００３２】
また、実施の形態１で説明した方法によれば、等価回路を表す代数方程式へ各回路要素のインピーダンスとノイズ電流とを代入するので、ノイズが直流電流である場合の解、及びノイズが交流電流である場合の正弦波定常解が求められる。さらに別法として、等価回路を微分方程式で表して過渡応答を求める方法や、数値計算に基づく回路シミュレーションを行うことにより数値解を直接求める方法も考えられる。
＜実施の形態２＞
本発明の実施の形態２に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００３３】
実施の形態２に係るノイズ耐性評価方法は、実施の形態１と同様、等価回路１００（図１参照）に基づいて行われるが、接地部等価回路１０６に生じる電圧に基づいてノイズ耐性を評価する点が、実施の形態１から変更される。
以下、当該変更に関連する事項について詳細に説明する。
＜評価原理＞
実施の形態２に係るノイズ耐性評価の原理について、評価対象となる半導体装置の構成に照らして説明する。
【００３４】
図４は、実施の形態２において評価対象となる半導体装置の構成とその入力端子の基準電圧を説明する図である。
同図に示すように、半導体装置４０３は、電源端子や電源配線等を含む電源部４０４と、論理回路を含む論理部４０５と、接地端子や接地配線等を含む接地部４０６とから構成されている。論理部４０５は、外部信号を取得するための入力端子４０１を持ち、動作電源は電源４０２から与えられる。入力端子４０１は、例えばスイッチ４０７のような電圧選択のための手段を介して、電源４０２又は接地４０８の何れかに接続される。これにより、入力端子４０１における入力電圧Ｖｉｎが定められる。
【００３５】
即ち、入力端子４０１には接地４０８を基準電圧とする外部信号が入力され、論理部４０５は当該入力される外部信号の論理をノード４１１における電圧を基準として判定する。このため、接地４０８とノード４１１との電圧差、つまり、ノイズによって接地部４０６に発生する電圧Ｖｇが許容最大値を超えると、論理部４０５は外部信号の論理判定を誤ると考えられる。
【００３６】
この考察から、等価回路１００においてノイズによって接地部等価回路１０６に発生する電圧が許容最大値を超えることをもって、現実回路における論理部４０５が外部信号の論理判定を誤り、誤動作を生じる可能性があると判断する。
実施の形態２においては、ノイズによって接地部等価回路１０６に発生する電圧の絶対値に関して誤動作を免れるための許容最大値が、予め特定されているものとする。
＜ノイズ耐性評価方法＞
実施の形態２に係るノイズ耐性評価方法を、ノイズ耐性評価装置２００（図２参照）において実施する場合について説明する。この場合にノイズ耐性評価装置２００が行う処理は、実施の形態１で説明した処理（図３参照）から次のように変更される。
【００３７】
まず、取得部２０１は、等価回路１００に含まれる各回路のインピーダンスを取得すると共に、ノイズ源等価回路１０１が流す電流、及びノイズによって接地部等価回路１０６に発生する電圧の絶対値に関する許容最大値を取得し、記憶部２０２は、当該取得された各インピーダンス、電流、及び許容最大値を記憶する。
【００３８】
続いて、算出部２０３は、記憶部２０２に記憶されているインピーダンスＺ０、Ｚｖ、Ｚｌ、及びＺｇ、並びに電流Ｉを次の（４）式に代入することにより、接地部等価回路１０６に発生する電圧Ｖｇを算出する。
【００３９】
【数４】
＜まとめ＞
以上説明したように、実施の形態２に係るノイズ耐性評価方法によれば、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路、当該半導体装置外のノイズ源を表すノイズ源等価回路、及び当該半導体装置外の回路を表す外部等価回路を含む等価回路に表し、当該等価回路に基づいて当該対象回路内の接地部等価回路に生じる電圧Ｖｇを算出し、算出された電圧Ｖｇの絶対値と、予め特定されているその許容最大値とからノイズ耐性を評価する。これにより、半導体装置の外来ノイズに対するノイズ耐性評価を、当該半導体装置外の回路の影響をも考慮して行うことが可能となる。
【００４０】
なお、対象等価回路１０３に流れる電流を算出し、当該算出された電流の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価してもよい。当該電流にインピーダンスＺｇを乗ずることによりＶｇが求まるので、この方法と実施の形態２で説明した方法とは実質的に等価である。
また、ノイズ源等価回路が発生するノイズを電圧で表す方法も等価である。
【００４１】
また、ノイズによって電源部等価回路１０４に発生する電圧を算出し、当該算出された電圧の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価する方法も考えられる。現実回路における半導体装置の論理部４０５が外部信号の論理を電源部４０４との接続点における電圧を基準として判定する場合には、等価回路において電源部等価回路１０４に発生する電圧を誤動作原因と考えてノイズ耐性を評価できる。これは、接地部等価回路１０６に発生する電圧を誤動作原因とする場合と同様の考え方に基づく。
【００４２】
また、実施の形態２で説明した方法によれば、等価回路を表す代数方程式へ各回路要素のインピーダンスとノイズ電流とを代入するので、ノイズが直流電流である場合の解、及びノイズが交流電流である場合の正弦波定常解が求められる。さらに別法として、等価回路を微分方程式で表して過渡応答を求める方法や、数値計算に基づく回路シミュレーションを行うことにより数値解を直接求める方法も考えられる。
＜実施の形態３＞
本発明の実施の形態３に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００４３】
実施の形態３に係るノイズ耐性評価方法は、実施の形態１と同様、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路と、当該半導体装置外のノイズ源を表すノイズ源等価回路とを含む等価回路に表して行われるが、評価対象となる半導体装置の詳細な内部構成を考慮するために、当該対象等価回路における論理部等価回路が実施の形態１から詳細化される。
【００４４】
以下、当該変更に関連する事項について詳細に説明する。
＜評価原理＞
実施の形態３に係るノイズ耐性評価原理について、評価対象となる半導体装置の構成に照らして説明する。
図５は、実施の形態３において評価対象となる半導体装置の構成とその入力端子の基準電位を説明する図である。
【００４５】
同図に示すように、半導体装置５０３は、パッケージの電源ピンのリードやボンディングワイヤ、回路ブロックに分岐するまでの半導体装置内の電源配線等を含む電源部５０４と、論理回路を含む論理部５０５と、パッケージの接地ピンのリードやボンディングワイヤ、各回路ブロック共通の接地配線等を含む接地部５０６とから構成されている。
【００４６】
論理部５０５は、複数の機能単位それぞれに対応する回路ブロック５１０、５２０、及び５３０を含み、それらは並列に接続されている。回路ブロック５１０は、当該回路ブロック内の電源配線を含むブロック電源部５１１と、論理回路を含むブロック論理部５１２と、当該回路ブロック内の接地配線を含むブロック接地部５１３とを直列に接続した回路である。
【００４７】
ブロック論理部５１２は、外部信号を入力するための入力端子５０１を持ち、動作電源は電源５０２から与えられる。入力端子５０１は、例えばスイッチ５０７のような電圧選択のための手段を介して、電源５０２又は接地５０８の何れかに接続される。これにより、入力端子５０１における入力電圧Ｖｉｎが定められる。
【００４８】
ブロック論理部５１２は、信号配線５０９によってブロック論理部５２２及び５２３とそれぞれ接続され、通信信号をやり取りする。
回路ブロック５２０及び回路ブロック５３０もまた、回路ブロック５１０と同等の構成を有する。
半導体装置５０３の誤動作原因として、実施の形態１及び実施の形態２で既に説明したように、ノイズによって各ブロック論理部５１２、５２２、及び５３２に発生する電圧のためにその内部のトランジスタ素子が予期せずＯＮ／ＯＦＦすること、及びノイズによって接地部５０６からブロック接地部５１３、５２３、及び５３３の各々までに発生する電圧のために関連するブロック論理部が外部信号の論理判定を誤ることが考えられる。
【００４９】
また、半導体装置５０３においては、ブロック接地部５１３、５２３、及び５３３に生じる電圧の差が関連するブロック論理部の基準電圧の差となるため、その差が所定値を超えると当該関連するブロック論理部が通信信号の論理判定を誤り、誤動作が生じる可能性があると判断する。
さらに、２つのブロック論理部に発生する電圧の差を誤動作原因と考えてもよい。
＜等価回路＞
図６は、実施の形態３において現実回路を表すために用いられる等価回路を示している。
【００５０】
同図に示すように、等価回路６００は、等価回路１００の論理部等価回路１０５を、半導体装置に含まれる複数の回路ブロックのそれぞれに対応して設けられるブロック等価回路６１０、６２０、及び６３０が並列に接続されて成る論理部等価回路６０５に詳細化した回路である。
ブロック等価回路６１０は、対応する回路ブロックのブロック電源部を表すブロック電源部等価回路６１１と、対応する回路ブロックの論理部を表すブロック論理部等価回路６１２と、対応する回路ブロックのブロック接地部を表すブロック接地部等価回路６１３とが直列に接続された回路である。ブロック等価回路６２０及び６３０も、ブロック等価回路６１０と同様に構成される。
【００５１】
また、ブロック論理部等価回路６１２、６２２、及び６３２に発生する電圧をそれぞれＶｌ１、Ｖｌ２、及びＶｌ３と表し、接地部等価回路１０６からブロック接地部等価回路６１３、６２３、及び６３３のそれぞれまでに発生する電圧をＶｇ１、Ｖｇ２、及びＶｇ３と表す。
実施の形態３においては、電圧Ｖｇ１、Ｖｇ２、及びＶｇ３の絶対値、及びその２つの差、並びに電圧Ｖｌ１、Ｖｌ２、及びＶｌ３の絶対値、及びその２つの差に関して、それぞれ、誤動作を免れるための許容最大値が予め特定されているものとする。
＜ノイズ耐性評価方法＞
実施の形態３に係るノイズ耐性評価方法を、ノイズ耐性評価装置２００（図２参照）において実施する場合について説明する。この場合にノイズ耐性評価装置２００が行う処理は、実施の形態１で説明した処理（図３参照）から次のように変更される。
【００５２】
まず、取得部２０１は、等価回路６００における外部等価回路１０２のインピーダンス、及び対象等価回路６０３に含まれる各回路のインピーダンスを取得すると共に、ノイズ源等価回路１０１が流す電流、及び前述した各許容最大値を取得し、記憶部２０２は、当該取得された各インピーダンス、電流、及び各許容最大値を記憶する。
【００５３】
続いて、算出部２０３は、記憶部２０２に記憶されているインピーダンス及び電流を、等価回路６００を表す回路方程式へ代入するといった周知の手法を用いて、電圧Ｖｌ１、Ｖｌ２、Ｖｌ３、Ｖｇ１、Ｖｇ２、及びＶｇ３をそれぞれ算出する。
評価部２０４は、次の４つの条件、（１）算出された電圧Ｖｌ１、Ｖｌ２、及びＶｌ３の何れかの絶対値が記憶部２０２に記憶されている許容最大値よりも大きい、（２）当該絶対値の何れか２つの差が記憶部２０２に記憶されている許容最大値よりも大きい、（３）算出された電圧Ｖｇ１、Ｖｇ２、及びＶｇ３の何れかの絶対値が記憶部２０２に記憶されている許容最大値よりも大きい、（４）当該絶対値の何れか２つの差が記憶部２０２に記憶されている許容最大値よりも大きい、の何れかが満たされればノイズ耐性は脆弱であると評価し、そうでなければノイズ耐性は良好であると評価する。出力部２０５は、当該評価結果を出力する。
＜まとめ＞
以上説明したように、実施の形態３に係るノイズ耐性評価方法によれば、ノイズによって各ブロック等価回路内に生じる電圧を算出し、その絶対値に応じて個々の回路ブロックに生じる誤動作の可能性を予見し、その絶対値の差に応じて複数の回路ブロックに関係して生じる誤動作の可能性を予見する。これにより、複数回路ブロック相互の関係を考慮して、外来ノイズに対するノイズ耐性を評価できる。ここで用いられる等価回路には外部等価回路が含まれ、従って、この評価には評価対象となる半導体装置外の回路の影響も考慮される。
【００５４】
なお、各ブロック等価回路に流れる電流を算出し、当該算出された電流の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価する方法も考えられる。この方法と実施の形態３で説明した方法とは実質的に等価である。
また、ノイズ源等価回路が発生するノイズを電圧で表す方法も等価である。
【００５５】
また、ノイズによって電源部等価回路１０４からブロック電源部等価回路６１１、６２１、及び６３１の各々までに発生する電圧に基づいてノイズ耐性を評価する方法も考えられる。現実回路における半導体装置のブロック論理部５１２が外部信号の論理をブロック電源部５１１との接続点における電圧を基準として判定する場合、等価回路において算出される当該電圧を誤動作原因と考えてノイズ耐性を評価できる。
【００５６】
また、前記電圧Ｖｇ１、Ｖｇ２、及びＶｇ３のうちの２つの位相差に基づいてノイズ耐性を評価する方法も考えられる。当該２つの電圧の絶対値に差がなくても、位相差があれば関連するブロック論理部等価回路間に電流を生じ、誤動作原因となり得るからである。
さらに、各ブロック論理部等価回路に発生する電圧を算出し、そのうちの２つの位相差に基づいてノイズ耐性を評価する方法、及び各ブロック電源部等価回路に発生する電圧を算出し、そのうちの２つの位相差に基づいてノイズ耐性を評価する方法も考えられる。
【００５７】
また、実施の形態３で説明した方法によれば、等価回路を表す代数方程式へ各回路要素のインピーダンスとノイズ電流とを代入するので、ノイズが直流電流である場合の解、及びノイズが交流電流である場合の正弦波定常解が求められる。さらに別法として、等価回路を微分方程式で表して過渡応答を求める方法や、数値計算に基づく回路シミュレーションを行うことにより数値解を直接求める方法も考えられる。
＜実施の形態４＞
本発明の実施の形態４に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００５８】
実施の形態４に係るノイズ耐性評価方法は、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路と、当該半導体装置外の複数のノイズ源をそれぞれ表すノイズ源等価回路とを含む等価回路に表して、当該半導体装置のノイズ耐性を評価する方法である。
＜等価回路＞
図７は、実施の形態４において現実回路を表すために用いられる等価回路を示している。ここで、評価対象となる半導体装置はそれぞれ異なるノイズ源から影響を受ける複数の回路ブロックを含んでいるものとする。
【００５９】
同図に示すように、等価回路７００は、当該回路ブロックのそれぞれに対応して設けられる部分等価回路７００１及び７００２が共通に接地された回路である。
部分等価回路７００１は、対応する回路ブロックに影響を与えるノイズ源を表すノイズ源等価回路７０１１と、対応する回路ブロックを表すブロック等価回路７０３１と、当該半導体回路外の回路を表す外部等価回路７０２１とが並列に接続された回路である。部分等価回路７００２も、同様に構成される。
【００６０】
ブロック等価回路７０３１は、対応する回路ブロック内の電源配線等を含む電源部を表すブロック電源部等価回路７０４１と、対応する回路ブロック内の論理回路等を含む論理部を表すブロック論理部等価回路７０５１と、対応する回路ブロック内の接地配線等を含む接地部を表すブロック接地部等価回路７０６１とが直列に接続された回路である。ブロック等価回路７０３２も、同様に構成される。
【００６１】
また、ブロック論理部等価回路７０５１及び７０５２に発生する電圧を、それぞれＶｌ１及びＶｌ２と表し、ブロック接地部等価回路７０６１及び７０６２に発生する電圧を、それぞれＶｇ１及びＶｇ２と表す。
＜評価原理＞
実施の形態４に係るノイズ耐性評価の原理は、実施の形態３で述べた原理と同等である。電圧Ｖｌ１及びＶｌ２のそれぞれの絶対値又はそれらの差、若しくは、電圧Ｖｇ１及びＶｇ２のそれぞれの絶対値又はそれらの差が、所定の許容最大値を超えると誤動作を生じる可能性があると考えて、ノイズ耐性を評価する。
【００６２】
さらに、電圧Ｖｌ１及びＶｌ２の位相差、及び電圧Ｖｇ１及びＶｇ２の位相差を誤動作原因と考えてノイズ耐性を評価してもよい。またブロック電源部等価回路７０４１及び７０４２のそれぞれに生じる電圧又は電流に基づいてノイズ耐性を評価してもよい。
＜ノイズ耐性評価方法＞
実施の形態３に係るノイズ耐性評価方法を、ノイズ耐性評価装置２００（図２参照）において実施する場合について説明する。この場合にノイズ耐性評価装置２００が行う処理は、実施の形態１で説明した処理（図３参照）から次のように変更される。
【００６３】
まず、取得部２０１は、等価回路７００における外部等価回路７０２１及び７０２２のインピーダンス、及びブロック等価回路７０３１及び７０３２に含まれる各回路のインピーダンス、ノイズ源等価回路７０１１及び７０１２のそれぞれが流す電流を取得する。また、電圧Ｖｌ１の絶対値、電圧Ｖｌ２の絶対値、及びそれらの差のそれぞれに関する許容最大値、並びに、電圧Ｖｇ１の絶対値、電圧Ｖｇ２の絶対値、及びそれらの差のそれぞれに関する許容最大値を取得し、記憶部２０２は、当該取得された各インピーダンス、電流、及び各許容最大値を記憶する。
【００６４】
続いて、算出部２０３は、記憶部２０２に記憶されているインピーダンス及び電流を、等価回路７００を表す回路方程式へ代入するといった周知の手法を用いて、電圧Ｖｌ１、Ｖｌ２、Ｖｇ１、及びＶｇ２をそれぞれ算出する。
評価部２０４は、次の４つの条件、（１）算出された電圧Ｖｌ１及びＶｌ２の何れかの絶対値が記憶部２０２に記憶されている許容最大値よりも大きい、（２）当該絶対値の差が記憶部２０２に記憶されている許容最大値よりも大きい、（３）算出された電圧Ｖｇ１及びＶｇ２の何れかの絶対値が記憶部２０２に記憶されている許容最大値よりも大きい、（４）当該絶対値の差が記憶部２０２に記憶されている許容最大値よりも大きい、の何れかが満たされればノイズ耐性は脆弱であると評価し、そうでなければノイズ耐性は良好であると評価する。出力部２０５は、当該評価結果を出力する。
＜まとめ＞
以上説明したように、実施の形態４に係るノイズ耐性評価方法によれば、複数のブロック等価回路内にそれぞれ異なるノイズによって生じる電圧を算出し、その絶対値に応じて個々の回路ブロックに生じる誤動作の可能性を予見し、その絶対値の差に応じて複数の回路ブロックに関係して生じる誤動作の可能性を予見する。これにより、複数の外来ノイズに対するノイズ耐性を評価できる。ここで用いられる等価回路には外部等価回路が含まれ、従って、この評価には評価対象となる半導体装置外の回路の影響も考慮される。
【００６５】
このノイズ耐性評価方法は、特に、評価対象となる半導体装置が、複数の電源系統から給電され、当該電源系統毎に外来ノイズを受けるような場合に好適である。
なお、各ブロック等価回路に流れる電流を算出し、当該算出された電流の絶対値と、当該絶対値に関して誤動作を免れるための許容最大値とからノイズ耐性を評価してもよい。この方法と実施の形態４で説明した方法とは実質的に等価である。
【００６６】
また、ノイズ源等価回路が発生するノイズを電圧で表す方法も等価である。
また、各ブロック電源部等価回路に発生する電圧を算出し、それらの絶対値、絶対値の差、又は位相差に基づいてノイズ耐性を評価する方法も考えられる。これによれば、現実回路における半導体装置に含まれる各ブロック論理部が、外部信号の論理をブロック電源部とのとの接続点における電圧を基準として判定する場合、等価回路において算出される当該電圧を誤動作原因と考えてノイズ耐性を評価できる。
【００６７】
また、前記電圧Ｖｌ１及びＶｌ２の位相差、又は前記電圧Ｖｇ１及びＶｇ２の位相差に基づいてノイズ耐性を評価する方法も考えられる。当該２つの電圧の絶対値に差がなくても、位相差があれば関連するブロック論理部等価回路間に電流を生じ、誤動作原因となり得るからである。
また、実施の形態４で説明した方法によれば、等価回路を表す代数方程式へ各回路要素のインピーダンスとノイズ電流とを代入するので、ノイズが直流電流である場合の解、及びノイズが交流電流である場合の正弦波定常解が求められる。さらに別法として、等価回路を微分方程式で表して過渡応答を求める方法や、数値計算に基づく回路シミュレーションを行うことにより数値解を直接求める方法も考えられる。
＜実施の形態５＞
本発明の実施の形態５に係る半導体装置のノイズ耐性評価方法、及び当該方法に従って半導体装置のノイズ耐性を評価するノイズ耐性評価装置について、図面を参照しながら説明する。
【００６８】
実施の形態５に係るノイズ耐性評価方法では、実施の形態１と同様、評価対象となる半導体装置を含む現実回路を、当該半導体装置を表す対象等価回路と、当該半導体装置外のノイズ源を表すノイズ源等価回路とを含む等価回路に表して行われるが、等価回路から当該半導体装置外の回路を表す外部等価回路が省かれる点が、実施の形態１から変更される。
【００６９】
以下、当該変更に関連する事項について詳細に説明する。
＜等価回路＞
図８は、実施の形態５において現実回路を表すために用いられる等価回路を示している。
同図に示すように、等価回路８００は、実施の形態１で用いた等価回路１００（図１参照）から外部等価回路を除いた回路である。
＜ノイズ耐性評価方法＞
実施の形態５に係るノイズ耐性評価方法を、ノイズ耐性評価装置２００（図２参照）において実施する場合について説明する。この場合にノイズ耐性評価装置２００が行う処理は、実施の形態１で説明した処理（図３参照）から次のように変更される。
【００７０】
まず、取得部２０１は、等価回路８００における対象等価回路１０３に含まれる各回路のインピーダンスを取得すると共に、ノイズ源等価回路１０１が流す電流、及び許容最大値を取得し、記憶部２０２は、当該取得された各インピーダンス、電流、及び許容最大値を記憶する。
続いて、算出部２０３は、記憶部２０２に記憶されているインピーダンス及び電流を、等価回路８００を表す回路方程式へ代入するといった周知の手法を用いて、電圧Ｖｌ及びＶｇをそれぞれ算出する。
【００７１】
以降、実施の形態１と同様にして、評価部２０４は当該算出された電圧Ｖｌ及びＶｇのそれぞれの絶対値に基づいてノイズ耐性を評価し、出力部２０５は、当該評価結果を出力する。
＜まとめ＞
等価回路８００においては、ノイズ源等価回路１０１が発生したノイズの全てが対象等価回路１０３に印加される。このため、実施の形態５に係る誤動作解析方法は、評価対象となる半導体装置外の回路の影響が無視できる程度である場合のノイズ耐性評価に好適である。
【００７２】
なお、対象等価回路１０３に流れる電流に基づいてノイズ耐性を評価してもよいし、また、ノイズ源等価回路が発生するノイズを電圧で表してもよい。
また、等価回路を微分方程式で表して過渡応答を求めてもよいし、数値計算法に基づく回路シミュレーションを行うことにより数値解を直接求めてもよい。
実施の形態５では、等価回路１００から外部等価回路１０２を省いた場合を例示したが、同様に、等価回路６００から外部等価回路１０２を省いて成る等価回路により現実回路を表してノイズ耐性評価を行ってもよいし、また等価回路７００から外部等価回路７０２１及び７０２２を省いて成る等価回路により現実回路を表してノイズ耐性評価を行ってもよい。
＜実施の形態６＞
実施の形態６に係る半導体装置のノイズ耐性評価方法について、図面を参照しながら説明する。
【００７３】
実施の形態６に係るノイズ耐性評価方法では、実施の形態１で用いた等価回路１００（図１参照）における各インピーダンス、及びノイズ電流の具体値を定め、数値計算に基づく回路シミュレーションを行うことによって、ノイズ電流の周波数ｆＩに対する電圧Ｖｌ及びＶｇの周波数特性を求める。
＜等価回路＞
図９は、実施の形態６で用いられる等価回路の詳細を示している。
【００７４】
同図に示すように、等価回路９００は、等価回路１００に含まれる各回路のインピーダンス値を具体的に定めるための回路であり、このために各回路を次のように詳細化する。
ノイズ源等価回路１０１を、電流源Ｉｓ及び抵抗Ｒｉを並列に接続した回路とする。外部等価回路１０２を、抵抗Ｒ０、インダクタンスＬ０、及び容量Ｃ０を直列に接続した回路とする。
【００７５】
電源部等価回路１０４を、抵抗Ｒｖ及びインダクタンスＬｖを直列に接続した回路とする。論理部等価回路１０５を、抵抗Ｒｌ、インダクタンスＬｌ、及び容量Ｃｌを直列に接続した回路とする。接地部等価回路１０６を、抵抗Ｒｇ及びインダクタンスＬｇを直列に接続した回路とする。
外部等価回路１０２に発生する電圧をＶ０、論理部等価回路１０５に発生する電圧をＶｌ、接地部等価回路１０６に発生する電圧をＶｇと表す。
【００７６】
第１条件として、電流源Ｉｓの振幅を１Ａ、抵抗Ｒｉを１ＴΩ、抵抗Ｒ０を０．０２Ω、インダクタンスＬ０を０．７ｎＨ、容量Ｃ０を０．１μＦ、インダクタンスＬｖを６ｎＨ、抵抗Ｒｖを１Ω、抵抗Ｒｌを２Ω、インダクタンスＬｌを２ｎＨ、容量Ｃｌを１０ｐＦ、抵抗Ｒｇを１Ω、インダクタンスＬｇを６ｎＨ、電流Ｉを１Ａとする。この第１条件のもとで、１０ＭＨｚから１０００ＭＨｚまでの所定間隔に置かれた各周波数を電流源Ｉｓの周波数ｆＩとした場合のそれぞれについて、電圧Ｖ０、Ｖｌ及びＶｇを算出する。
【００７７】
図１０（Ａ）は、この第１条件における算出結果を、横軸を周波数ｆＩ、縦軸を電圧Ｖ０、Ｖｌ及びＶｇの絶対値としてプロットして補間したグラフである。
また、第２条件として、容量Ｃｌを１０００ｐＦとし、他の特性値を当該第１条件と同一とする。この第２条件のもとで、１０ＭＨｚから１０００ＭＨｚまでの所定間隔に置かれた各周波数を電流源Ｉｓの周波数ｆＩとした場合のそれぞれについて、電圧Ｖ０、Ｖｌ及びＶｇを算出する。
【００７８】
図１０（Ｂ）は、この第２条件における算出結果を、横軸を周波数ｆＩ、縦軸を電圧Ｖ０、Ｖｌ及びＶｇの絶対値としてプロットして補間したグラフである。
これらのグラフは、何れも、横軸目盛をＭＨｚ、縦軸目盛をｄＢＶ（１Ｖ＝２０）とし、電圧Ｖ０、Ｖｌ、Ｖｇの絶対値を、それぞれ実線、破線、一点鎖線で表し、こられの許容上限値を−１０ｄＢＶとしている。
【００７９】
これらのグラフから、第１条件（容量Ｃｌが１０ｐＦ）のもとでは、周波数ｆＩが７０ＭＨｚ以上で電圧Ｖｌの絶対値が許容上限値を上回り、周波数ｆＩが２５０ＭＨｚ以上で電圧Ｖｇの絶対値が許容上限値を上回る。
また、第２条件（容量Ｃｌが１０００ｐＦ）のもとでは、周波数ｆＩが６００ＭＨｚ以上で電圧Ｖｌの絶対値が許容上限値を上回り、周波数ｆＩが２００ＭＨｚ以上で電圧Ｖｇの絶対値が許容上限値を上回ることがわかる。
【００８０】
従って、容量Ｃｌが１０ｐＦの時、７０ＭＨｚ以上の周波数ｆＩに対して当該半導体装置のノイズ耐性は脆弱であると評価され、また、容量Ｃｌが１０００ｐＦの時、２００ＭＨｚ以上の周波数ｆＩに対して当該半導体装置のノイズ耐性は脆弱であると評価される。
また、Ｖ０とＶｇとの差が半導体装置特有の所定値を超える場合に、当該半導体装置へ入力される外部信号の論理判定に変化を生じさせ誤動作が発生するとして、当該半導体回路のノイズ耐性を評価してもよい。
＜まとめ＞
以上説明したように、実施の形態６に係るノイズ耐性評価方法によれば、ノイズ電流周波数に対する電圧Ｖ０、Ｖｌ、Ｖｇの絶対値を求めるので、ノイズ電流の周波数に関して、ノイズ耐性が脆弱となる範囲を特定することができる。
【００８１】
また、ノイズ電流の周波数を固定し、ノイズ電流の振幅を変化させながら同様処理をおこなえば、ノイズ電流の振幅に関して、ノイズ耐性が脆弱となる範囲を特定することもできる。
さらに、ノイズ電流の周波数及び振幅を固定し、着目するインピーダンス、例えば容量Ｃｌを変化させながら同様処理を行うことにより、必要なノイズ耐性を得るための、当該着目インピーダンスの範囲を特定することもできる。
【００８２】
なお、ノイズ源等価回路を電圧源と抵抗とを直列に接続した回路としても等価である。
＜実施の形態７＞
実施の形態７に係る半導体装置のノイズ耐性評価方法について、図面を参照しながら説明する。
【００８３】
実施の形態７に係るノイズ耐性評価方法では、実施の形態４で用いた等価回路７００（図７参照）における各インピーダンス、及びノイズ電流の具体値を定め、数値解析に基づく回路シミュレーションを行うことによって、ノイズ電流の周波数に対する電圧Ｖｌ１及びＶｌ２の周波数特性を求める。
＜等価回路＞
図１１は、実施の形態７で用いられる等価回路を示している。
【００８４】
同図に示すように、等価回路１１００は、等価回路７００に含まれる各回路のインピーダンス値を具体的に定めるための回路であり、このために各回路を次のように詳細化する。
ノイズ源等価回路７０１１及び７０１２を、それぞれ電流源Ｉｓ及びＲｉを並列に接続した回路とする。外部等価回路７０２１及び７０２２を、それぞれ抵抗Ｒ０、インダクタンスＬ０、及び容量Ｃ０を直列に接続した回路とする。
【００８５】
ブロック電源部等価回路７０４１及び７０４２を、それぞれ抵抗Ｒｖ及びインダクタンスＬｖを直列に接続した回路とする。ブロック論理部等価回路７０５１を、抵抗Ｒｌ１と、インダクタンスＬｌ１と、容量Ｃｌ１を直列に接続した回路とする。ブロック論理部等価回路７０５２を、抵抗Ｒｌ２と、インダクタンスＬｌ２と、容量Ｃｌ２を直列に接続した回路とする。ブロック接地部等価回路７０６１及び７０６２を、それぞれ抵抗Ｒｇ及びインダクタンスＬｇを直列に接続した回路とする。
【００８６】
ブロック論理部等価回路７０５１及び７０５２に発生する電圧を、それぞれＶｌ１及びＶｌ２と表し、ブロック接地部等価回路７０６１及び７０６２に発生する電圧を、それぞれＶｇ１及びＶｇ２と表す。
条件の一例として、電流源Ｉｓの振幅を１Ａ、抵抗Ｒｉを１ＴΩ、抵抗Ｒ０を０．０２Ω、インダクタンスＬ０を０．７ｎＨ、容量Ｃ０を０．１μＦ、インダクタンスＬｖを６ｎＨ、抵抗Ｒｖを１Ω、抵抗Ｒｌ１を２Ω、インダクタンスＬｌ１を２ｎＨ、容量Ｃｌ１を１０ｐＦ、抵抗Ｒｌ２を２Ω、インダクタンスＬｌ２を２ｎＨ、容量Ｃｌ２を１０００ｐＧ、抵抗Ｒｇを１Ω、インダクタンスＬｇを６ｎＨ、電流Ｉを１Ａとする。この条件のもとで、１０ＭＨｚから１０００ＭＨｚまでの所定間隔に置かれた各周波数を電流源Ｉｓの周波数ｆＩとした場合のそれぞれについて、電圧Ｖｌ１及びＶｌ２それぞれの絶対値及び位相を求める。
【００８７】
図１２は、この算出結果を、横軸を周波数ｆＩ、縦軸を電圧Ｖｌ１及びＶｌ２の絶対値及び位相としてプロットして補間したグラフである。
このグラフは、横軸目盛をＭＨｚ、縦軸第１目盛を度、縦軸第２目盛をｄＢＶ（１Ｖ＝２０）とし、電圧Ｖｌ１及びＶｌ２の位相をそれぞれ実線、及び破線で表し、電圧Ｖｌ１及びＶｌ２の絶対値をそれぞれ一点鎖線、二点鎖線で表している。またグラフ中に、両電圧の絶対値の差１２０１及び両電圧の位相の差１２０２を例示している。
【００８８】
両電圧の絶対値の差１２０１が所定の許容上限値よりも大きくなるノイズ電流周波数ｆＩの範囲において、ノイズ耐性は脆弱であると評価する。
また、両電圧の位相の差１２０２が所定の許容上限値よりも大きくなるノイズ電流周波数ｆＩの範囲においても、ノイズ耐性は脆弱であると評価する。
＜まとめ＞
以上説明したように、実施の形態７に係るノイズ耐性評価方法によれば、ノイズ電流の周波数に対する電圧Ｖｌ１及びＶｌ２それぞれの絶対値及び位相を求め、それらの絶対値の差、及び位相の差に基づいて、ノイズ電流の周波数に関して、ノイズ耐性が脆弱となる範囲を特定することができる。
【００８９】
また、ノイズ電流の周波数を固定し、ノイズ電流の振幅を変化させながら同様処理をおこなえば、ノイズ電流の振幅に関して、ノイズ耐性が脆弱となる範囲を特定することもできる。
さらに、ノイズ電流の周波数及び振幅を固定し、着目するインピーダンスを変化させながら同様処理を行うことにより、必要なノイズ耐性を得るための当該着目インピーダンスの範囲を特定することもできる。
【００９０】
また、ノイズ源等価回路を電圧源と抵抗とを直列に接続した回路としても等価である。
＜その他の変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
【００９１】
本発明は、実施の形態で説明したステップを含む方法を、コンピュータシステムを用いて実施するためのコンピュータプログラムであるとしてもよいし、前記プログラムを表すデジタル信号であるとしてもよい。
また、本発明は、前記プログラム又は前記デジタル信号を記録したコンピュータ読取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ、ＭＯ、ＤＶＤ、半導体メモリ等であるとしてもよい。
【００９２】
また、本発明は、電気通信回線、無線又は有線通信回線、若しくはインターネットに代表されるネットワーク等を経由して伝送される前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
また、本発明は、マイクロプロセッサ及びメモリを備えたコンピュータシステムであり、前記メモリは前記プログラムを記憶しており、前記マイクロプロセッサは前記メモリに記憶されている前記プログラムに従って動作することにより、前記方法を実現するとしてもよい。
【００９３】
また、前記プログラム又は前記デジタル信号は、前記記録媒体に記録されて移送され、若しくは、前記ネットワーク等を経由して移送され、独立した他のコンピュータシステムにおいて実施されるとしてもよい。
【００９４】
【発明の効果】
（１）本発明のノイズ耐性評価方法は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を等価回路に表して行われる当該半導体装置のノイズ耐性評価方法であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該ノイズが当該対象等価回路に与える影響を算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとを含む。
【００９５】
この構成によれば、当該半導体装置外のノイズ源を表すノイズ源等価回路から入力されるノイズによって、当該半導体装置を表す対象等価回路に生じる影響に基づいてノイズ耐性を評価するので、当該半導体装置の外来ノイズに対するノイズ耐性が評価できる。
（２）また、前記（１）のノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記ノイズ及び当該外部等価回路が当該対象等価回路に与える影響を算出してもよい。
【００９６】
この構成によれば、前記（１）の効果に加えて、前記評価対象回路を、前記半導体装置外の回路を表す外部等価回路を含んだ等価回路にあらわすので、当該外部の回路の影響を考慮してノイズ耐性を評価できる。
（３）本発明のノイズ耐性評価方法は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を等価回路に表して行われる当該半導体装置のノイズ耐性評価方法であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、当該対象等価回路に含まれる各等価回路のインピーダンスを用いて、次の２項目（１）当該ノイズによって当該論理部等価回路に生じる電圧、（２）当該ノイズによって当該対象等価回路に流れる電流のうちの少なくとも１つを算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとを含む。
【００９７】
この構成によれば、当該半導体装置外のノイズ源を表すノイズ源等価回路から入力されるノイズによって、当該半導体装置を表す対象等価回路に生じる電圧及び電流を誤動作原因としてノイズ耐性を評価するので、当該半導体装置の外来ノイズに対するノイズ耐性が評価できる。
（４）また、前記（３）のノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記２項目のうちの少なくとも１つを算出してもよい。
【００９８】
この構成によれば、前記（３）の効果に加えて、前記評価対象回路を、前記半導体装置外の回路を表す外部等価回路を含んだ等価回路にあらわすので、当該外部の回路の影響を考慮してノイズ耐性を評価できる。
（５）また、前記（３）のノイズ耐性評価方法において、前記半導体装置の論理部は複数の回路ブロックを含み、前記論理部等価回路は、それぞれ異なる回路ブロックに対応する複数のブロック等価回路が並列に接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、前記算出ステップは、前記電源部等価回路のインピーダンスと、前記接地部等価回路のインピーダンスと、当該各ブロック等価回路に含まれる各等価回路のインピーダンスとを用いて、次の４項目（１）前記ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）前記ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）前記ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）前記ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出してもよい。
【００９９】
この構成によれば、複数の回路ブロックそれぞれを表すブロック等価回路に前記ノイズによって生じる電圧及び電流を算出するので、その大きさの差及び位相の差によって複数の回路ブロックに関係して生じる誤動作の可能性を予見できる。これにより、外来ノイズに対する、複数回路ブロック相互の関係を考慮したノイズ耐性評価ができる。
（６）また、前記（５）のノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出してもよい。
【０１００】
この構成によれば、前記（５）の効果に加えて、前記評価対象回路を、前記半導体装置外の回路を表す外部等価回路を含んだ等価回路にあらわすので、当該外部の回路の影響を考慮してノイズ耐性を評価できる。
（７）本発明のノイズ耐性評価方法は、評価対象となる半導体装置と、当該半導体装置外に置かれる複数のノイズ源とを含む評価対象回路を等価回路に表して行われる当該半導体装置のノイズ耐性評価方法であって、当該半導体装置は、それぞれ異なるノイズ源から影響を受ける複数の回路ブロック含み、当該等価回路は、それぞれ異なる回路ブロックに対応する複数の部分等価回路が共通に接地されて成り、当該各部分等価回路は、対応する回路ブロックを表すブロック等価回路と、当該回路ブロックに影響を与えるノイズ源を表し当該ブロック等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、当該各ブロック等価回路に含まれる各等価回路のインピーダンスを用いて、次の４項目（１）当該ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）当該ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）当該ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）当該ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとを含む。
【０１０１】
この構成によれば、複数の回路ブロックそれぞれを表すブロック等価回路に、それぞれ異なるノイズによって生じる電圧及び電流を算出するので、その大きさの差及び位相の差によって複数の回路ブロックに関係して生じる誤動作の可能性を予見できる。これにより、複数の電源系統から給電され動作する半導体装置について、複数の外来ノイズが電源系統毎に印加される場合の、複数回路ブロック相互の関係を考慮したノイズ耐性評価が可能となる。
（８）また、前記（７）のノイズ耐性評価方法において、前記評価対象回路は、さらに、前記半導体装置外に置かれ、それぞれ異なる前記回路ブロックに接続される複数の外部回路を含み、前記各部分等価回路は、さらに、対応する回路ブロックに接続される外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該各外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出してもよい。
【０１０２】
この構成によれば、前記（７）の効果に加えて、前記評価対象回路を、前記半導体装置外の回路を表す外部等価回路を含んだ等価回路にあらわすので、当該外部の回路の影響を考慮してノイズ耐性を評価できる。
（９）本発明のノイズ耐性評価装置は、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するノイズ耐性評価装置であって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、当該対象等価回路に含まれる各等価回路のインピーダンスを記憶している記憶手段と、当該記憶手段に記憶されている各インピーダンスを用いて、次の２項目（１）当該ノイズによって当該論理部等価回路に生じる電圧、（２）当該ノイズによって当該対象等価回路に流れる電流のうちの少なくとも１つを算出する算出手段と、当該算出手段による算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価手段とを備える。
【０１０３】
この構成によれば、当該ノイズ耐性評価装置において、前記（３）と同様の効果を有するノイズ耐性評価を実施できる。
（１０）また、前記（９）のノイズ耐性評価装置において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記記憶手段は、さらに、当該外部等価回路のインピーダンスを記憶しているとしてもよい。
【０１０４】
この構成によれば、当該ノイズ耐性評価装置において、前記（４）と同様の効果を有するノイズ耐性評価を実施できる。
（１１）また、前記（９）のノイズ耐性評価装置において、前記半導体装置の論理部は複数の回路ブロックを含み、前記論理部等価回路は、それぞれ異なる回路ブロックに対応する複数のブロック等価回路が並列に接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、前記記憶手段は、前記論理部等価回路のインピーダンスに代えて、当該各ブロック等価回路に含まれる各等価回路のインピーダンスを記憶しており、前記算出手段は、当該記憶手段に記憶されている各インピーダンスを用いて、次の４項目（１）前記ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）前記ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）前記ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）前記ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出してもよい。
【０１０５】
この構成によれば、当該ノイズ耐性評価装置において、前記（５）と同様の効果を有するノイズ耐性評価を実施できる。
（１２）また、前記（１１）のノイズ耐性評価装置において、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記記憶手段は、さらに、当該外部等価回路のインピーダンスを記憶しているとしてもよい。
【０１０６】
この構成によれば、当該ノイズ耐性評価装置において、前記（６）と同様の効果を有するノイズ耐性評価を実施できる。
（１３）本発明のノイズ耐性評価装置は、評価対象となる半導体装置と、当該半導体装置外に置かれる複数のノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するノイズ耐性評価装置であって、当該半導体装置は、それぞれ異なるノイズ源から影響を受ける複数の回路ブロック含み、当該等価回路は、それぞれ異なる回路ブロックに対応する複数の部分等価回路が共通に接地されて成り、当該各部分等価回路は、対応する回路ブロックを表すブロック等価回路と、当該回路ブロックに影響を与えるノイズ源を表し当該ブロック等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、当該各ブロック等価回路に含まれる各等価回路のインピーダンスを記憶している記憶手段と、当該記憶手段に記憶されている各インピーダンスを用いて、次の４項目（１）当該ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）当該ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）当該ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）当該ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出する算出手段と、当該算出手段による算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価手段とを備える。
【０１０７】
この構成によれば、当該ノイズ耐性評価装置において、前記（７）と同様の効果を有するノイズ耐性評価を実施できる。
（１４）また、前記（１３）のノイズ耐性評価装置において、前記評価対象回路は、さらに、前記半導体装置外に置かれ、それぞれ異なる前記回路ブロックに接続される複数の外部回路を含み、前記各部分等価回路は、さらに、対応する回路ブロックに接続される外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記記憶手段は、さらに、当該各外部等価回路のインピーダンスを記憶しているとしてもよい。
【０１０８】
この構成によれば、当該ノイズ耐性評価装置において、前記（８）と同様の効果を有するノイズ耐性評価を実施できる。
（１５）本発明のコンピュータプログラムは、評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するためのコンピュータ実行可能なプログラムであって、当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、当該対象等価回路に含まれる各等価回路のインピーダンスを用いて、次の２項目（１）当該ノイズによって当該論理部等価回路に生じる電圧、（２）当該ノイズによって当該対象等価回路に流れる電流のうちの少なくとも１つを算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとをコンピュータに実行させる。
【０１０９】
この構成によれば、当該プログラムを実行することにより、前記（３）と同様の効果を有するノイズ耐性評価を実施できる。
（１６）また、前記（１５）のコンピュータプログラムにおいて、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記２項目のうちの少なくとも１つを算出してもよい。
【０１１０】
この構成によれば、当該プログラムを実行することにより、前記（４）と同様の効果を有するノイズ耐性評価を実施できる。
（１７）また、前記（１５）のコンピュータプログラムにおいて、前記半導体装置の論理部は複数の回路ブロックを含み、前記論理部等価回路は、それぞれ異なる回路ブロックに対応する複数のブロック等価回路が並列に接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、前記算出ステップは、前記電源部等価回路のインピーダンスと、前記接地部等価回路のインピーダンスと、当該各ブロック等価回路に含まれる各等価回路のインピーダンスとを用いて、次の４項目（１）前記ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）前記ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）前記ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）前記ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出してもよい。
【０１１１】
この構成によれば、当該プログラムを実行することにより、前記（５）と同様の効果を有するノイズ耐性評価を実施できる。
（１８）また、前記（１７）のコンピュータプログラムにおいて、前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出してもよい。
【０１１２】
この構成によれば、当該プログラムを実行することにより、前記（６）と同様の効果を有するノイズ耐性評価を実施できる。
（１９）本発明のコンピュータプログラムは、評価対象となる半導体装置と、当該半導体装置外に置かれる複数のノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するためのコンピュータ実行可能なプログラムであって、当該半導体装置は、それぞれ異なるノイズ源から影響を受ける複数の回路ブロック含み、当該等価回路は、それぞれ異なる回路ブロックに対応する複数の部分等価回路が共通に接地されて成り、当該各部分等価回路は、対応する回路ブロックを表すブロック等価回路と、当該回路ブロックに影響を与えるノイズ源を表し当該ブロック等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、当該各ブロック等価回路に含まれる各等価回路のインピーダンスを用いて、次の４項目（１）当該ノイズによって当該各ブロック論理部等価回路に生じる電圧、（２）当該ノイズによって当該各ブロック電源部等価回路に生じる電圧、（３）当該ノイズによって当該各ブロック接地部等価回路に生じる電圧、（４）当該ノイズによって当該各ブロック等価回路に流れる電流のうちの少なくとも１つを算出する算出ステップと、当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップとをコンピュータに実行させる。
【０１１３】
この構成によれば、当該プログラムを実行することにより、前記（７）と同様の効果を有するノイズ耐性評価を実施できる。
（２０）また、前記（１９）のコンピュータプログラムにおいて、前記評価対象回路は、さらに、前記半導体装置外に置かれ、それぞれ異なる前記回路ブロックに接続される複数の外部回路を含み、前記各部分等価回路は、さらに、対応する回路ブロックに接続される外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、前記算出ステップは、前記インピーダンスと当該各外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出してもよい。
【０１１４】
この構成によれば、当該プログラムを実行することにより、前記（８）と同様の効果を有するノイズ耐性評価を実施できる。
（２１）本発明の記録媒体は、コンピュータ読み取り可能な記録媒体であって、請求項１５から請求項２０までに記載の何れかのプログラムを記録している。
この構成によれば、所期のコンピュータへ当該コンピュータプログラムを移送し、当該コンピュータを用いて前述した効果を有するノイズ耐性評価を実施できる。
【図面の簡単な説明】
【図１】実施の形態１において現実回路を表すために用いられる等価回路である。
【図２】実施の形態１に係るノイズ耐性評価装置の構成を示すブロック図である。
【図３】実施の形態１に係るノイズ耐性評価方法を示すフローチャートである。
【図４】実施の形態２で評価対象となる半導体装置の構成を示すブロック図である。
【図５】実施の形態３で評価対象となる半導体装置の構成を示すブロック図である。
【図６】実施の形態３において現実回路を表すために用いられる等価回路である。
【図７】実施の形態４において現実回路を表すために用いられる等価回路である。
【図８】実施の形態５において現実回路を表すために用いられる等価回路である。
【図９】実施の形態６で用いられる詳細な等価回路である。
【図１０】（ａ）及び（ｂ）電圧Ｖ０、Ｖｌ、及びＶｇの周波数特性を表すグラフである。
【図１１】実施の形態７で用いられる詳細な等価回路である。
【図１２】電圧Ｖｌ１及びＶｌ２の絶対値及び位相の周波数特性を表すグラフである。
【図１３】従来方法において半導体装置を表すために用いられる等価回路である。
【符号の説明】
符号の説明
１００ 等価回路
１０１ ノイズ源等価回路
１０２ 外部等価回路
１０３ 対象等価回路
１０４ 電源部等価回路
１０５ 論理部等価回路
１０６ 接地部等価回路
１０８ 接地
１１０、１１１ ノード
２００ ノイズ耐性評価装置
２０１ 取得部
２０２ 記憶部
２０３ 算出部
２０４ 評価部
２０５ 出力部
４０１ 入力端子
４０２ 電源
４０３ 半導体装置
４０４ 電源部
４０５ 論理部
４０６ 接地部
４０７ スイッチ
４０８ 接地
４１１ ノード
５０１ 入力端子
５０２ 電源
５０３ 半導体装置
５０４ 電源部
５０５ 論理部
５０６ 接地部
５０７ スイッチ
５０８ 接地
５０９ 信号配線
５１０、５２０、５３０ 回路ブロック
５１１、５２１、５３１ ブロック電源部
５１２、５２２、５３２ ブロック論理部
５１３、５２３、５３３ ブロック接地部
６００ 等価回路
６０３ 対象等価回路
６０５ 論理部等価回路
６１０、６２０、６３０ ブロック等価回路
６１１、６２１、６３１ ブロック電源部等価回路
６１２、６２２、６３２ ブロック論理部等価回路
６１３、６２３、６３３ ブロック接地部等価回路
７００、８００、９００、１１００、１３００ 等価回路
１３０１、１３０２ 端子
１３１１〜１３１４ 抵抗
１３２１〜１３２４ インダクタンス
１３３１〜１３３４ 論理等価回路
７００１、７００２ 部分等価回路
７０１１、７０１２ ノイズ源等価回路
７０２１、７０２２ 外部等価回路
７０３１、７０３２ ブロック等価回路
７０４１、７０４２ ブロック電源部等価回路
７０５１、７０５２ ブロック論理部等価回路
７０６１、７０６２ ブロック接地部等価回路
Claims (13)
- 評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するノイズ耐性評価装置であって、
当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、
当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、
当該対象等価回路に含まれる各等価回路のインピーダンスを記憶している記憶手段と、
当該記憶手段に記憶されている各インピーダンスを用いて、次の２項目
（１）当該ノイズによって当該論理部等価回路に生じる電圧、
（２）当該ノイズによって当該対象等価回路に流れる電流
のうちの少なくとも１つを算出する算出手段と、
当該算出手段による算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価手段と
を備えることを特徴とするノイズ耐性評価装置。 - 前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、
前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、
前記記憶手段は、さらに、当該外部等価回路のインピーダンスを記憶している
ことを特徴とする請求項１に記載のノイズ耐性評価装置。 - 前記半導体装置の論理部は複数の回路ブロックを含み、
前記論理部等価回路は、それぞれ異なる回路ブロックに対応する複数のブロック等価回路が並列に接続されて成り、
当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、
前記記憶手段は、前記論理部等価回路のインピーダンスに代えて、当該各ブロック等価回路に含まれる各等価回路のインピーダンスを記憶しており、
前記算出手段は、当該記憶手段に記憶されている各インピーダンスを用いて、次の４項目
（１）前記ノイズによって当該各ブロック論理部等価回路に生じる電圧、
（２）前記ノイズによって当該各ブロック電源部等価回路に生じる電圧、
（３）前記ノイズによって当該各ブロック接地部等価回路に生じる電圧、
（４）前記ノイズによって当該各ブロック等価回路に流れる電流
のうちの少なくとも１つを算出する
ことを特徴とする請求項１に記載のノイズ耐性評価装置。 - 前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、
前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、
前記記憶手段は、さらに、当該外部等価回路のインピーダンスを記憶している
ことを特徴とする請求項３に記載のノイズ耐性評価装置。 - 評価対象となる半導体装置と、当該半導体装置外に置かれる複数のノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するノイズ耐性評価装置であって、
当該半導体装置は、それぞれ異なるノイズ源から影響を受ける複数の回路ブロック含み、
当該等価回路は、それぞれ異なる回路ブロックに対応する複数の部分等価回路が共通に接地されて成り、
当該各部分等価回路は、対応する回路ブロックを表すブロック等価回路と、当該回路ブロックに影響を与えるノイズ源を表し当該ブロック等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、
当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、
当該各ブロック等価回路に含まれる各等価回路のインピーダンスを記憶している記憶手段と、
当該記憶手段に記憶されている各インピーダンスを用いて、次の４項目
（１）当該ノイズによって当該各ブロック論理部等価回路に生じる電圧、
（２）当該ノイズによって当該各ブロック電源部等価回路に生じる電圧、
（３）当該ノイズによって当該各ブロック接地部等価回路に生じる電圧、
（４）当該ノイズによって当該各ブロック等価回路に流れる電流
のうちの少なくとも１つを算出する算出手段と、
当該算出手段による算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価手段と
を備えることを特徴とするノイズ耐性評価装置。 - 前記評価対象回路は、さらに、前記半導体装置外に置かれ、それぞれ異なる前記回路ブロックに接続される複数の外部回路を含み、
前記各部分等価回路は、さらに、対応する回路ブロックに接続される外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、
前記記憶手段は、さらに、当該各外部等価回路のインピーダンスを記憶している
ことを特徴とする請求項５に記載のノイズ耐性評価装置。 - 評価対象となる半導体装置と、当該半導体装置外に置かれるノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するためのコンピュータ実行可能なプログラムであって、
当該等価回路は、当該半導体装置を表す対象等価回路と、当該ノイズ源を表し当該対象等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、
当該対象等価回路は、（ａ）当該半導体装置内の電源ピン及び電源配線を含む電源部を表す電源部等価回路、及び（ｂ）当該半導体装置内の接地ピン及び接地配線を含む接地部を表す接地部等価回路の少なくとも一方と、当該半導体装置内の論理部を表す論理部等価回路とが直列に接続されて成り、
当該対象等価回路に含まれる各等価回路のインピーダンスを用いて、次の２項目
（１）当該ノイズによって当該論理部等価回路に生じる電圧、
（２）当該ノイズによって当該対象等価回路に流れる電流
のうちの少なくとも１つを算出する算出ステップと、
当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップと
をコンピュータに実行させることを特徴とするプログラム。 - 前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、
前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、
前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記２項目のうちの少なくとも１つを算出する
ことを特徴とする請求項７に記載のプログラム。 - 前記半導体装置の論理部は複数の回路ブロックを含み、
前記論理部等価回路は、それぞれ異なる回路ブロックに対応する複数のブロック等価回路が並列に接続されて成り、
当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、
前記算出ステップは、前記電源部等価回路のインピーダンスと、前記接地部等価回路のインピーダンスと、当該各ブロック等価回路に含まれる各等価回路のインピーダンスとを用いて、次の４項目
（１）前記ノイズによって当該各ブロック論理部等価回路に生じる電圧、
（２）前記ノイズによって当該各ブロック電源部等価回路に生じる電圧、
（３）前記ノイズによって当該各ブロック接地部等価回路に生じる電圧、
（４）前記ノイズによって当該各ブロック等価回路に流れる電流
のうちの少なくとも１つを算出する
ことを特徴とする請求項７に記載のプログラム。 - 前記評価対象回路は、さらに、前記半導体装置外に置かれる外部回路を含み、
前記等価回路は、さらに、当該外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、
前記算出ステップは、前記インピーダンスと当該外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出する
ことを特徴とする請求項９に記載のプログラム。 - 評価対象となる半導体装置と、当該半導体装置外に置かれる複数のノイズ源とを含む評価対象回路を表す等価回路に基づいて当該半導体装置のノイズ耐性を評価するためのコンピュータ実行可能なプログラムであって、
当該半導体装置は、それぞれ異なるノイズ源から影響を受ける複数の回路ブロック含み、
当該等価回路は、それぞれ異なる回路ブロックに対応する複数の部分等価回路が共通に接地されて成り、
当該各部分等価回路は、対応する回路ブロックを表すブロック等価回路と、当該回路ブロックに影響を与えるノイズ源を表し当該ブロック等価回路にノイズを入力するノイズ源等価回路とが接続されて成り、
当該各ブロック等価回路は、（ａ）対応する回路ブロック内の電源配線を含む電源部を表すブロック電源部等価回路、及び（ｂ）対応する回路ブロック内の接地配線を含む接地部を表すブロック接地部等価回路の少なくとも一方と、対応する回路ブロック内の論理部を表すブロック論理部等価回路とが直列に接続されて成り、
当該各ブロック等価回路に含まれる各等価回路のインピーダンスを用いて、次の４項目
（１）当該ノイズによって当該各ブロック論理部等価回路に生じる電圧、
（２）当該ノイズによって当該各ブロック電源部等価回路に生じる電圧、
（３）当該ノイズによって当該各ブロック接地部等価回路に生じる電圧、
（４）当該ノイズによって当該各ブロック等価回路に流れる電流
のうちの少なくとも１つを算出する算出ステップと、
当該算出ステップにおける算出結果に基づいて当該半導体装置のノイズ耐性を評価する評価ステップと
をコンピュータに実行させることを特徴とするプログラム。 - 前記評価対象回路は、さらに、前記半導体装置外に置かれ、それぞれ異なる前記回路ブロックに接続される複数の外部回路を含み、
前記各部分等価回路は、さらに、対応する回路ブロックに接続される外部回路を表す外部等価回路を含み、当該外部等価回路と、前記対象等価回路と、前記ノイズ源等価回路とが並列に接続されて成り、
前記算出ステップは、前記インピーダンスと当該各外部等価回路のインピーダンスとを用いて、前記４項目のうちの少なくとも１つを算出する
ことを特徴とする請求項１１に記載のプログラム。 - 請求項７から請求項１２までに記載の何れかのプログラムを記録しているコンピュータ読み取り可能な記録媒体。
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