JP4159570B2 - オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置 - Google Patents

Description

本発明は、作動・停止の制御が可能なオシレータ回路、オシレータ回路を備えた半導体装置、及び半導体記憶装置に関するものであり、特に、発振開始時における安定動作に関するものである。

近年の電子機器における高機能化の進展に伴い、半導体装置や半導体記憶装置においては、高度な制御が要求されるに及んでいる。特に、回路の高機能化と相まって消費電流の低減が強く求められている。これは単に携帯機器において必要とされるのみではなく、昨今の環境問題の高まりに起因する省エネルギー化の傾向とも絡んで今後の製品において必須の技術となりつつある。

この要求を満たすため、回路動作に必要なバイアス電流は極限まで低減されている。また、不必要な回路動作は停止する制御が行なわれるに至っている。オシレータ回路の発振動作もこれらの対象となっており、発振動作に必要なバイアス電流を極限まで低減した回路構成が提案されると共に、限定された回路動作のみが行なわれるスタンバイ時において、オシレータ回路の発振動作を止めるか、又は発振周波数を低減する制御が行なわれている。更に発振動作を止める場合に、バイアス回路の電流経路も遮断する方策が採られている。

図１３に示す半導体装置１０００では、自己の電源電圧より高い電圧で動作する外部とのインターフェースをとる場合やメモリセルにアクセスする場合に、電源電圧よりも高い昇圧電圧が必要とされたり、ＭＯＳトランジスタのバックゲートバイアス用として負電圧が必要とされる場合がある。そのため、昇圧／負電源回路２００を備えている。一般的に、半導体装置１０００において、電源電圧よりも高電圧の昇圧電圧や逆極性の負電圧をデバイス内部で生成するためには、チャージポンプ方式等でキャパシタへの電荷の供給を行なうか、又はキャパシタからの電荷の引き抜きを行なうことが必要である。そのため、昇圧／負電源回路２００にはオシレータ回路１００、１００から発振信号が入力されている。

ここで、図１３において、オシレータ回路１００、１００が２セット備えられているのは、半導体装置１０００における動作状態に応じた発振信号を昇圧／負電源回路２００に供給するためである。一方のオシレータ回路１００は活性化信号ＡＣＴがイネーブル端子に入力される。他方のオシレータ回路１００は活性化信号ＡＣＴから反転されたスタンバイ信号ＳＢＹがイネーブル端子に入力される。

活性化信号ＡＣＴが活性化されている場合には、内部回路４００が動作状態にあるので、昇圧／負電源回路２００は充分な電源供給能力を有することが必要である。従って、活性化信号ＡＣＴで活性化するオシレータ回路１００は、昇圧／負電源回路２００からの充分な電源供給能力を確保するため、高周波数の発振周波数で発振信号を出力する必要がある。この時、スタンバイ信号ＳＢＹで活性化するオシレータ回路１００は休止状態にある。

また、スタンバイ信号ＳＢＹが活性化されている場合には、内部回路４００がスタンバイ状態にある。この場合には、半導体装置１０００での消費電流を必要最小限に低減する必要がある。そこで、昇圧／負電源回路２００からは、内部回路４００におけるバイアス状態を維持するために最低限必要な電源が供給されていればよい。従って、スタンバイ信号ＳＢＹで活性化するオシレータ回路１００は、活性化状態の場合に比して低周波数で動作すればよい。この時、活性化信号ＡＣＴで活性化するオシレータ回路１００は休止状態にある。

図１４に示す半導体記憶装置２０００においても、半導体装置１０００（図１３）と同様に、内部回路４１０に昇圧電圧や負電圧を供給するための昇圧／負電源回路２００が必要とされる場合があり、活性化時に高い周波数で発振動作するオシレータ回路１００と、スタンバイ時に低い周波数で発振動作するオシレータ回路１００とを切り換えて使用する。更に、半導体記憶装置２０００においては、メモリセル５００の蓄積電荷をリフレッシュするリフレシュ制御回路３００を備えている。そして、リフレッシュ動作を周期的に行なうためにオシレータ回路１００でリフレッシュ周期を計時している。半導体記憶装置２０００では、このオシレータ回路１００は、活性化信号ＡＣＴが活性化されている状態で動作する構成である。携帯機器等において活性化状態においてのみデータの保持動作が必要な動作仕様では、スタンバイ状態でオシレータ回路１００を休止させリフレッシュ動作を止めることにより、スタンバイ時の消費電流を極限まで低減することができる。

半導体装置１０００（図１３）や、半導体記憶装置２０００（図１４）に使用されるオシレータ回路１００の回路ブロック図を図１５に示す。図１５のオシレータ回路１００では、発振部５のほか制御部４を備えており、制御部４からの発振周波数制御信号ＶＲにより発振部５の発振周波数を所定周波数に制御している。また、制御部４と発振部５とはイネーブル信号ＥＮで制御されており、イネーブル信号に応じて作動・停止が行なわれる。イネーブル信号ＥＮの制御により不要な発振動作を停止して消費電流の低減を図る構成である。また、必要最小限の消費電流で所定周波数の発振動作を得るために発振部５へのバイアスを制御部４により設定しており、休止時にはバイアス回路自体の消費電流をも低減するために、発振部５とは別構成となっている。

図１６は、従来技術における第１具体例のオシレータ回路である。制御部４３は、イネーブル信号ＥＮで制御されるスイッチ素子Ｓ１００が電源電圧ＶＤＤに接続されており、ＰＭＯＳトランジスタＴＰ１００のソース端子に接続されている。ＰＭＯＳトランジスタＴＰ１００のゲート端子とドレイン端子とは接続されており、発振周波数制御信号ＶＲを出力する。また、抵抗素子Ｒ１００を介して接地電圧ＶＳＳに接続されている。発振周波数制御信号ＶＲは、スイッチ素子Ｓ１００、ＰＭＯＳトランジスタＴＰ１００、及び抵抗素子Ｒ１００を介して形成される電流経路に流れるバイアス電流により生成される。ここで、バイアス電流は低消費電流動作の要請から限定された小電流値に設定されることが一般的である。例えば、抵抗素子Ｒ１０の抵抗値を１ＭΩに設定すれば、数マイクロアンペア程度に設定される。

また、発振部５４は、奇数段（図１６では、３段を例示）のインバータ素子ＩＮＶ１００乃至ＩＮＶ１０２がループ状に接続されてリングオシレータを構成している。各インバータ素子ＩＮＶ１００乃至ＩＮＶ１０２の電源端子は、ＰＭＯＳトランジスタＴＰ１０１を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＴＰ１０１のゲート端子は発振周波数制御信号ＶＲで制御される。そして、インバータ素子ＩＮＶ１０２から、イネーブル信号ＥＮで制御されるスイッチ素子Ｓ１０１を介して発振信号ＯＳＣが出力される。

図１７は、従来技術における第２具体例のオシレータ回路である。第１具体例の発振部５４に代えて発振部５３が備えられている。発振部５３は、インバータ素子ＩＮＶ１０２に代えてノア素子ＮＯＲ１００が備えられており、ノア素子ＮＯＲ１００の他方の入力端子にはイネーブル信号ＥＮが入力される。

第１及び第２具体例では、イネーブル信号ＥＮがロー論理レベルの状態で活性化される。スイッチ素子Ｓ１００が導通することにより制御部４３に制御電流ＩＣが流れ、発振周波数制御信号ＶＲが所定電圧値にバイアスされる。所定電圧の発振周波数制御信号ＶＲが入力される発振部５３、５４では、駆動電流として制御部４３と同様な制御電流ＩＣが流れリングオシレータが発振動作を行なう。第１具体例では、スイッチ素子Ｓ１０１も導通状態にあるので発振信号ＯＳＣが出力される。また、第２具体例では、ロー論理レベルのイネーブル信号ＥＮが入力されるノア素子ＮＯＲ１００が論理反転素子として機能するため、リングオシレータが動作して発振信号ＯＳＣが出力される。

図１９は、従来技術における第３具体例のオシレータ回路である。第２具体例の制御部４３に代えて制御部４４が備えられている。制御部４４では、スイッチ素子Ｓ１００に代えてスイッチ素子Ｓ１０２が、抵抗素子Ｒ１００と接地電圧ＶＳＳとの間に挿入されている。スイッチ素子Ｓ１０２はイネーブル信号ＥＮで制御される。また、ノア素子ＮＯＲ１００の他方の入力端子には、インバータ素子ＩＮＶ１０３でイネーブル信号ＥＮが反転されて入力される。

第３具体例では、イネーブル信号ＥＮがハイ論理レベルの状態で活性化される。スイッチ素子Ｓ１０２が導通して制御部４４に制御電流ＩＣが流れ、発振周波数制御信号ＶＲが所定電圧値にバイアスされる。発振部５３にも制御電流ＩＣが流れリングオシレータが発振動作を行なう。第３具体例では、イネーブル信号ＥＮがインバータ素子ＩＮＶ１０３で反転されてロー論理レベルとしてノア素子ＮＯＲ１００に入力される。ノア素子ＮＯＲ１００は論理反転素子として機能し、リングオシレータが動作して発振信号ＯＳＣが出力される。

第１乃至第３具体例が、発振部５３、５４への駆動電流として制御電流ＩＣを制御する電流制御型のオシレータ回路であるのに対して、図２１のオシレータ回路は、発振部５５への電源電圧を制御する、いわゆる電圧制御型のオシレータ回路の例である。制御部４５は、抵抗素子列とバッファ回路とから構成されている。抵抗素子列の所定位置の電圧をバッファ回路で駆動能力を付加した上で、発振部５５の電源電圧として供給している。制御部４５の抵抗素子列及びバッファ回路には、イネーブル信号ＥＮで制御されるスイッチ素子Ｓ１０３、Ｓ１０４が、各々、抵抗素子列及びバッファ回路の電流経路に備えられている。イネーブル信号ＥＮがロー論理レベルとなる発振不可状態では、電流経路は遮断されて発振部５５への電源供給は停止されるので発振動作は停止する。イネーブル信号ＥＮがハイ論理レベルとなる発振可能状態では、電流経路は導通されて発振部５５に電源が供給されるので発振動作が行なわれる。

しかしながら、従来技術におけるオシレータ回路１００（図１５）では、第１乃至第３具体例（図１６、１７、１９）の回路図に示すように、イネーブル信号ＥＮが、発振部５、５３、５４に入力されて、発振動作の作動・停止の制御を行なうほか、発振信号ＯＳＣの出力可否の制御を行なう場合もある。また、イネーブル信号ＥＮが、制御部４、４３、４４に入力されて、発振部５、５３，５４の発振周波数を制御する発振周波数制御信号ＶＲを制御する。イネーブル信号ＥＮの活性化後に発振周波数制御信号ＶＲが所定値に達するまでには所定時間を要するので、発振信号ＯＳＣが所定の周波数で発振する安定状態に移行するまでに発振周波数が不安定となる。活性化後に一定の不安定期間が存在してしまい問題である。

即ち、発振部５、５３、５４では、イネーブル信号ＥＮの論理レベルのみで制御状態が確定するので、イネーブル信号ＥＮが活性化されると同時に発振動作状態に移行する。これに対して、制御部４、４３、４４では、スタンバイ状態で遮断されていた電流経路が、イネーブル信号ＥＮの活性化で確立されてバイアス電流が流れることにより、発振周波数制御信号ＶＲが所定値に設定される。ここで、バイアス電流は低消費電流動作の要請から限定された小電流値であるので、発振周波数制御信号ＶＲが所定電圧値に達するまでには所定時間を要してしまうことになる。発振部５、５３、５４はイネーブル信号ＥＮの活性化と同時に発振動作状態となるので、所定値に達するまでの過渡的な電圧値を示す発振周波数制御信号ＶＲに対して、所定周波数とは異なる発振周波数で発振信号ＯＳＣが出力されてしまうこととなる。この間が不安定期間であり回路動作上種々の問題がある。

図１８に示す不安定期間Ｘ１は、第１及び第２具体例（図１６、１７）において発生する。第１及び第２具体例の制御部４３では、イネーブル信号ＥＮがハイ論理レベルとなる非活性時には、発振周波数制御信号ＶＲは接地電圧ＶＳＳまで低下していく。イネーブル信号ＥＮがロー論理レベルとなり活性化されると、発振周波数制御信号ＶＲは徐々に所定値まで上昇していくが、バイアス電流が小電流値である場合には所定の時間（不安定期間Ｘ１）が必要となる。そのためこの間は、所定値より低電圧の発振周波数制御信号ＶＲが発振部５３、５４のＰＭＯＳトランジスタＴＰ１０１に印加され、設定された制御電流ＩＣより大きな駆動電流でリングオシレータが駆動されることとなる。これにより、発振信号ＯＳＣは所定周波数より高周波数で発振してしまう。

不安定期間Ｘ１には、オシレータ回路１００自身の消費電流が増大することに加えて、半導体装置１０００や半導体記憶装置２０００における昇圧／負電源回路２００等の回路動作も必要以上に高速な動作となり、半導体記憶装置２０００ではリフレッシュ制御回路３００が必要以上に短い周期でリフレッシュ動作を実行してしまい、多大な電流消費を招き問題である。電池駆動のように電源供給能力が限定された環境で動作させたり、電源供給経路のインピーダンスが無視できない環境で動作させる場合に、不安定期間Ｘ１における多大な電流消費により、半導体装置１０００や半導体記憶装置２０００に供給される電源電圧が必要以上に降下してしまい動作不良を招くおそれもあり問題である。

また、必要以上の高周波数で昇圧／負電源回路２００が動作すると、設定値以上の電圧が発生してしまう場合もあり、デバイスの信頼性上悪影響を及ぼすおそれがあり問題である。特に、イネーブル信号ＥＮの活性化・非活性化が頻繁に繰り返される携帯機器等の使用環境において問題である。

図２０に示す不安定期間Ｘ２は、第３具体例（図１９）において発生する。第３具体例の制御部４４では、イネーブル信号ＥＮがロー論理レベルとなる非活性時に、発振周波数制御信号ＶＲは電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを減じた電圧（ＶＤＤ−Ｖｔｈｐ）あたりまで上昇する。イネーブル信号ＥＮがハイ論理レベルとなり活性化されると、発振周波数制御信号ＶＲは徐々に所定値まで降下していくが、バイアス電流が小電流値である場合には所定の時間（不安定期間Ｘ２）が必要となる。そのためこの間には所定値より高電圧の発振周波数制御信号ＶＲが発振部５３のＰＭＯＳトランジスタＴＰ１０１に印加されて、設定された制御電流ＩＣより小さな駆動電流でリングオシレータが駆動されるか、あるいは駆動しない場合もある。これにより、発振信号ＯＳＣは所定周波数より低周波数での発振、あるいは発振停止の状態となる。

不安定期間Ｘ２には、発振信号ＯＳＣの発振周波数が所定周波数より低周波数となってしまうので、半導体装置１０００や半導体記憶装置２０００における昇圧／負電源回路２００等における電圧生成が不十分となってしまう。昇圧電圧が不足すると、外部インターフェース部分の動作不良や、メモリセルへのアクセス不良を招くおそれがあり問題である。また、負電圧が不足すると、ＭＯＳトランジスタのバックゲートバイアスが不足してしまい、閾値電圧の変動やノイズ耐性の悪化等を招くおそれがある。

また、半導体記憶装置２０００では、リフレッシュ制御回路３００で制御すべきリフレッシュ動作の周期が必要以上に長くなってしまい、データ保持特性によってはデータの消失が発生してしまうおそれがあり問題である。

ここで、発振周波数制御信号ＶＲと発振信号ＯＳＣの発振周波数との関係を説明する。発振周波数は、リングオシレータを構成するインバータ素子ＩＮＶ１００乃至ＩＮＶ１０２等の伝播遅延時間で決定される。そして、この伝播遅延時間は、インバータ素子ＩＮＶ１００乃至ＩＮＶ１０２を構成するトランジスタの駆動能力が充分大きな、第１乃至第３具体例のような場合においては、各電源端子に供給される駆動電流である制御電流ＩＣによって決定される。制御電流ＩＣにより各段の入力容量の充放電時間で伝播遅延時間となるからである。即ち、発振信号ＯＳＣの発振周波数は、制御電流ＩＣに比例することとなる。

制御電流ＩＣは、ＰＭＯＳトランジスタＴＰ１０１の飽和特性で動作し、
ＩＣ＝Ｋ×（（ＶＤＤ−ＶＲ）−Ｖｔｈｐ）²
＝Ｋ×（（ＶＤＤ−Ｖｔｈｐ）−ＶＲ）²
の関係を有する。ここで、ＫはＰＭＯＳトランジスタＰ１０１が有する物理定数である。また、Ｖｔｈｐは正の値を示している。従って、閾値電圧としては、−Ｖｔｈｐとなる。この式が成立するのは、ゲート・ソース間電圧が閾値電圧を下回らないことが条件であるので、ＶＲ＜ＶＤＤ−Ｖｔｈｐでの関係式である。

従って、ＶＲ＝ＶＤＤ−Ｖｔｈｐのとき、ＩＣ＝０となり、発振動作は停止してしまうと共に、ＶＲ＜ＶＤＤ−Ｖｔｈｐの領域では、ＶＲの変化に対して２乗特性で制御電流ＩＣが変化することとなる。即ち、ＶＲの変化に対して２乗特性で発振周波数が変化してしまい、不安定期間Ｘ１、Ｘ２においては、発振信号ＯＳＣの発振周波数が大きく変化してしまう。

本発明は前記従来技術の問題点を解消するためになされたものであり、作動・停止の制御が可能なオシレータ回路の発振開始時における発振周波数の過渡的な不安定期間には、発振動作を停止させ又は発振信号の出力をさせないことにより、その後に出力される発振信号の発振周波数を安定した周波数とすることが可能なオシレータ回路、オシレータ回路を備えた半導体装置、及びオシレータ回路を備えた半導体記憶装置を提供することを目的とする。

前記目的を達成するために、別案１のオシレータ回路は、発振許可信号に応じて発振動作が可能となる発振部と、発振許可信号に応じて発振周波数を制御する発振周波数制御信号を発振部に向けて出力する制御部と、発振周波数制御信号を検出し、検出結果に応じて発振部を制御する検出信号を出力する検出部とを備えることを特徴とする。

別案１のオシレータ回路では、検出部により、発振許可信号に応じて制御部から出力される発振周波数制御信号を検出し、検出結果に応じて検出信号を出力して、発振部の発振動作を制御する。

これにより、検出部の検出結果に応じた所定の発振周波数で発振動作を行なわせることができる。発振許可信号により動作を開始する制御部からの発振周波数制御信号が安定しない過渡期間においても、不安定な発振動作をすることがなく安定した発振周波数で発振させることができる。

また、別案２に係るオシレータ回路は、別案１に記載のオシレータ回路において、検出部は、入力される発振周波数制御信号の信号値と、所定発振周波数に対応する信号値とを比較する比較部を備えることを特徴とする。

別案２のオシレータ回路では、検出部では、比較部により、発振周波数制御信号の信号値と所定発振周波数に対応する信号値とを比較して検出が行なわれる。

これにより、所定周波数に対応する信号値との比較により、発振周波数制御信号の信号値が所定数端数であるか否かを検出することができ、発振部における発振周波数を所定周波数とすることができる。

また、別案３に係るオシレータ回路は、別案１に記載のオシレータ回路において、発振許可信号により制御され、発振不可状態において発振周波数制御信号を所定クランプ値にクランプするクランプ部を備えることを特徴とする。

別案３のオシレータ回路では、発振許可信号により発振不可状態に制御されている場合には、クランプ部が、発振周波数制御信号を所定クランプ値にクランプする。

これにより、発振周波数制御信号を所定発振周波数に対応する信号値以外の信号値に維持しておくことができ、検出部での検出結果を所定状態に固定して検出信号を非活性状態に維持しておくことができ、発振部の発振出力を止めておくことができる。

また、このときの所定クランプ値は、前記発振部を、発振停止状態又は発振信号の出力停止状態に制御する信号値であることが好ましい。これにより、確実に検出部での検出結果を所定状態に固定して検出信号を非活性状態に維持しておくことができ、発振出力を止めておくことができる。

また、請求項１に係るオシレータ回路は、発振許可信号に応じて発振動作が制御される発振部と、発振許可信号に応じて起動し、発振周波数を制御する発振周波数制御信号を発振部に向けて出力する制御部と、発振許可信号に対して発振周波数制御信号が安定する遅延時間を付加した遅延信号を発振部に出力して、遅延信号に応じて発振部の発振動作を開始させる遅延部とを備えることを特徴とする。また、請求項２に係るオシレータ回路は、請求項１に記載のオシレータ回路において、遅延時間は、発振許可信号に応じて、発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間であることを特徴とする。

請求項１のオシレータ回路では、遅延部により、発振許可信号に対して発振周波数制御信号が安定する遅延時間を付加した遅延信号を出力して発振部の発振動作を制御する。また、請求項２のオシレータ回路では、発振許可信号に応じて、発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間を遅延時間とする。

これにより、発振周波数制御信号の信号値が安定する時間を遅延時間として付加することができ、発振周波数制御信号が安定して所定発振周波数に対応する信号値に達した時点以後に安定した発振信号を得ることができる。

また、請求項３に係るオシレータ回路は、請求項１に記載のオシレータ回路において、発振部は、発振動作の作動制御手段又は発振信号の出力制御手段のうち少なくとも何れか一方を備え、遅延信号による制御は、発振可能状態において発振周波数制御信号が所定発振周波数を指示する場合に、作動制御手段の活性化による発振動作の開始、又は出力制御手段の活性化による発振信号の出力のうち少なくとも何れか一方を行なうことを特徴とする。

請求項３のオシレータ回路では、発振可能状態において発振周波数制御信号が所定発振周波数を指示する場合に、発振動作の作動制御手段又は発振信号の出力制御手段のうち少なくとも何れか一方を遅延信号が制御して、発振動作の開始、又は発振信号の出力のうち少なくとも何れか一方を行なう。

これにより、発振部からの発振信号の出力は、作動制御手段による発振動作の作動・停止、又は出力制御手段による発振信号の出力・停止の何れかの手段によって制御することができ、また、これらの２つの手段を共に使用して制御することもできる。

また、請求項４に係るオシレータ回路は、請求項３に記載のオシレータ回路において、発振部は、発振許可信号により作動制御手段が活性化され、遅延信号により出力制御手段が活性化されることを特徴とする。

請求項４のオシレータ回路では、発振許可信号が作動制御手段を活性化して発振動作を開始させ、遅延信号が出力制御手段を活性化して発振信号を出力させる。

これにより、遅延信号による発振信号の出力に対して、発振許可信号による発振動作の開始を先行させておくことにより、発振信号を出力する段階ではすでに、発振部における発振動作を安定化させておくことができる。

また、請求項５に係る半導体装置は、請求項１に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする。また、請求項６に係る半導体記憶装置は、請求項１に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする。更に、請求項７に係る半導体記憶装置は、請求項１に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応じてリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする。

請求項５の半導体装置又は請求項６の半導体記憶装置では、電圧発生回路により、オシレータ回路から出力される発振信号に応じた電圧を発生する。また、請求項７の半導体記憶装置では、リフレッシュ制御回路により、オシレータ回路から出力される発振信号に応じてリフレッシュ周期を制御する。

これにより、発振許可信号により動作を開始する制御部からの発振周波数制御信号が安定しない過渡期間に、不安定な発振信号が電圧発生回路やリフレッシュ制御回路に出力されることはなく、安定した回路動作をさせることができる。

即ち、不安定な高周波数の発振信号が出力されることによる多大な消費電流や、これに伴う電源電圧降下による誤動作、あるいは過度な電圧発生による半導体装置や半導体記憶装置における信頼性上の問題等が生ずることはない。また、逆に不安定な低周波数の発振信号が出力されることによるトランジスタ特性の変動や、これに伴うノイズ耐性の悪化、あるいは半導体記憶装置における記憶データの消失等が生ずることはない。

図１に示す本発明の第１原理図は、別案１に対応する原理を説明するものである。制御部４と発振部５とは、発振許可信号（ＥＮ）により制御されている。発振許可信号（ＥＮ）により、発振部５は発振動作可能状態となり、制御部４は動作を開始する。動作を開始した制御部４は、発振周波数制御信号（ＶＲ）を所定発振周波数に対応する信号値にまで変化させる。この発振周波数制御信号（ＶＲ）は、発振部５に入力されて発振周波数を設定すると共に、検出部１に入力されて信号値の検出が行なわれる。検出部１による検出信号（ＭＯＮ）は発振部５に入力されている。

制御部４から出力される発振周波数制御信号（ＶＲ）は、発振許可信号（ＥＮ）による起動から所定周波数に対応する信号値に達するまでに所定時間を必要とする。そこで、検出部１により発振周波数制御信号（ＶＲ）の信号値を所定の信号値と比較し、発振周波数制御信号（ＶＲ）が所定信号値に達したことを検出した後に検出信号（ＭＯＮ）を発振部５に出力する。発振部５は、発振許可信号（ＥＮ）により発振可能状態にあり、検出信号（ＭＯＮ）が入力された時点で発振信号を出力するように制御する。これにより、制御部４の起動後の発振周波数制御信号（ＶＲ）が過渡状態にある過渡期間を検出することができ、過渡的な発振周波数制御信号（ＶＲ）の設定による不安定な発振信号が発振部５から出力されてしまうことはない。

図２に示す本発明の第２原理図は、別案３に対応する原理を説明するものである。第１原理図の構成要素に加えて発振周波数制御信号（ＶＲ）を所定値にクランプするクランプ部２を備えている。クランプ部２は、発振許可信号（ＥＮ）により制御されている。

検出部１は、電流消費の観点から、発振許可信号（ＥＮ）による制御部４の起動後に活性化されればよく、発振許可信号（ＥＮ）が出力されない発振不可状態では非活性の状態あることが好ましい。そこで、クランプ部２をそなえることにより、発振許可信号（ＥＮ）の制御を得て、発振不可状態において発振周波数制御信号（ＶＲ）を所定のクランプ値に維持しておく。このクランプ値を検出部１の入力段における非活性な信号値に設定しておけば、検出部１における検出動作を停止状態に維持しておくことができる。発振不可状態において、検出部１において不要な電流消費を将来することはなく、低消費電流化に寄与することができる。

尚、検出部１を非活性化状態に維持する他の方法として、発振許可信号（ＥＮ）により検出部１自身を制御する構成とすることもできる。発振不可状態で検出部１の回路動作を非活性とすれば、発振周波数制御信号（ＶＲ）の信号値にかかわらず検出部１の動作を停止させておくことができる。

図３に示す本発明の第３原理図は、請求項１に対応する本発明の原理を説明するものである。第１原理図の検出部１に代えて、遅延部３を備えている。遅延部３には発振許可信号（ＥＮ）が入力され、所定遅延時間を付加した遅延信号（Ｄ）を発振部５に出力している。発振許可信号（ＥＮ）による制御部４の起動後に発振周波数制御信号（ＶＲ）が変化する過渡期間に合わせて、所定遅延時間が設定されている。

遅延部３により、発振周波数制御信号（ＶＲ）が所定信号に達するまでの過渡期間以上の所定時間を計時して遅延信号（Ｄ）を発振部５に出力する。発振部５は、発振許可信号（ＥＮ）により発振可能状態にあり、遅延信号（Ｄ）が入力された時点で発振信号を出力するように制御する。これにより、発振周波数制御信号（ＶＲ）が過渡状態を越えて安定した信号値に達した時点以後に発振部５を動作させることができ、過渡的な発振周波数制御信号（ＶＲ）の設定による不安定な発振信号が発振部５から出力されてしまうことはない。

本発明によれば、作動・停止の制御が可能なオシレータ回路の発振開始時における発振周波数の過渡的な不安定期間には、発振動作を停止させ又は発振信号の出力をさせないことにより、その後に出力される発振信号の発振周波数を安定した周波数とすることが可能なオシレータ回路、オシレータ回路を備えた半導体装置、及びオシレータ回路を備えた半導体記憶装置を提供することが可能となる。

以下、本発明のオシレータ回路、オシレータ回路を備えた半導体装置、及びオシレータ回路を備えた半導体記憶装置について具体化した第１乃至第６実施形態を図４乃至図１４に基づき図面を参照しつつ詳細に説明する。
図４は、第１実施形態を示す回路図である（オシレータ回路）。図５は、第１実施形態の動作を示す動作波形図である。図６は、第２実施形態を示す回路図である（オシレータ回路）。図７は、第２実施形態の動作を示す動作波形図である。図８は、第３実施形態を示す回路図である（クランプ部）。図９は、第４実施形態を示す回路図である（クランプ部）。図１０は、第５実施形態を示す回路図である（検出部）。図１１は、第６実施形態を示す回路図である（オシレータ回路）。図１２は、第６実施形態の動作を示す動作波形図である。図１３は、オシレータ回路を備える半導体装置を示す回路ブロック図である。図１４は、オシレータ回路を備える半導体記憶装置を示す回路ブロック図である。

図４乃至７に示すオシレータ回路は、第１原理図（図１）に対する第１及び第２実施形態のオシレータ回路である。図４は第１実施形態のオシレータ回路である。制御部４１は、従来技術の第１具体例における制御部４３に備えられているスイッチ素子Ｓ１００をＰＭＯＳトランジスタＴＰ１で置き換えた構成である。また、発振部５１は、従来技術の第２具体例における発振部５３からスイッチ素子としてＰＭＯＳトランジスタＴＰ４を介して発振信号ＯＳＣが出力される構成である。ＰＭＯＳトランジスタＴＰ４のゲート端子は、後述の検出部１１からの出力である検出信号ＭＯＮで制御される。

検出部１１は、発振周波数制御信号ＶＲがＮＭＯＳトランジスタＴＮ１のゲート端子に入力される。ＮＭＯＳトランジスタＴＮ１のソース端子は接地電圧ＶＳＳに接続されている。ドレイン端子は、ソース端子に電源電圧ＶＤＤが接続されゲート端子に接地電圧が接続されているＰＭＯＳトランジスタＴＰ２のドレイン端子に接続されており、この接続点を出力端子とする論理反転ゲートが構成されている。この論理反転ゲートの論理反転閾値電圧は、ＰＭＯＳトランジスタＴＰ２のコンダクタンスとＮＭＯＳトランジスタＴＮ１のコンダクタンスとのバランスで設定され、発振部５１が所定発振周波数で発振動作を行なう際の発振周波数制御信号ＶＲの電圧値に対して論理反転するように設定されている。発振周波数制御信号ＶＲが所定電圧値に達したことを検出することができる電圧値を閾値電圧として設定しておき、発振周波数制御信号ＶＲが安定した電圧値を出力する状態で検出信号ＭＯＮを活性化する。制御部４１の起動に伴い、発振周波数制御信号ＶＲは接地電圧ＶＳＳから所定発振周波数を指示する所定電圧値まで上昇していくので、所定電圧値に至るまでの一定の電圧値を閾値電圧として設定しておくことにより、確実に論理反転させて検出信号ＭＯＮを活性化させることができる。初段の論理反転ゲートの出力は、２段のインバータ素子ＩＮＶ１、ＩＮＶ２により波形整形、駆動能力の確保、及び論理の整合等を行なった上で検出信号ＭＯＮとして発振部５１に出力される。

発振部５１では、リングオシレータの最終段のインバータ素子に代えてノア素子ＮＯＲ１が備えられており、発振許可信号であるイネーブル信号ＥＮで制御される。イネーブル信号ＥＮがロー論理レベルとなる発振可能状態では、ノア素子ＮＯＲ１は論理反転ゲートとして機能しリングオシレータが構成されるため、発振部５１内での発振動作が行なわれる。一方、ノア素子ＮＯＲ１の出力はＰＭＯＳトランジスタＴＰ４を介して発振信号ＯＳＣとして出力される。ＰＭＯＳトランジスタＴＰ４は検出信号ＭＯＮにより制御される。検出信号ＭＯＮは、イネーブル信号ＥＮが活性化して制御部４１が起動し発振周波数制御信号ＶＲが所定電圧値に達した段階でロー論理レベルとなり、ＰＭＯＳトランジスタＴＰ４が導通して発振信号ＯＳＣが出力される。イネーブル信号ＥＮの活性化と共に、発振部５１内のリングオシレータが構成され発振動作が開始された後、発振周波数が所定周波数に達した時点で出力信号である発振信号ＯＳＣが出力されるという２段階で発振動作が行なわれる。従って、発振信号ＯＳＣとして安定した所定発振周波数の信号が出力される。

図５に発振動作波形を示す。イネーブル信号ＥＮがロー論理レベルに遷移すると、制御部４１が起動すると共に発振部５１においてリングオシレータが構成されて発振動作が開始される。制御部４１の起動により、発振周波数制御信号ＶＲは接地電圧ＶＳＳから所定電圧値にまで徐々に上昇するが、この過渡期間（図５中、Ｘ１）においては所定電圧値より低電圧であるため、リングオシレータへの制御電流ＩＣは安定状態に比して多大となる。そのため、リングオシレータは高周波数で発振する（ノードＮ１）。しかし検出信号ＭＯＮは非活性でありＰＭＯＳトランジスタＴＰ４は非導通状態にあるので、発振信号ＯＳＣに高周波数の発振信号が出力されることはない。その後、検出部１１により発振周波数制御信号ＶＲが所定電圧値に達したことが検出されて検出信号ＭＯＮが反転する。その時点でＰＭＯＳトランジスタＴＰ４が導通して、所定発振周波数に安定して発振しているリングオシレータの発振信号が発振信号ＯＳＣとして出力される。

図６は第２実施形態のオシレータ回路である。第１実施形態の制御部４１に代えて、従来技術の第３具体例における制御部４４に備えられているスイッチ素子Ｓ１０２をＮＭＯＳトランジスタＴＮ２で置き換えた構成の制御部４２を備えている。また、第１実施形態の発振部５１におけるＰＭＯＳトランジスタＴＰ４を外し、イネーブル信号ＥＮと検出信号ＭＯＮとが入力されるノア素子ＮＯＲ２とインバータ素子ＩＮＶ３を介して、発振開始信号ＯＮがノア素子ＮＯＲ１に入力されている。発振信号ＯＳＣはノア素子ＮＯＲ１から出力される構成である。

検出部１２は、第１実施形態の検出部１１におけるインバータ素子ＩＮＶ２を外した構成であり、ローアクティブの検出信号ＭＯＮを出力する構成である。検出部１２の初段には、検出部１１の初段と同様な論理反転ゲートが備えられている。制御部４２の起動に伴い、発振周波数制御信号ＶＲは高い電圧レベルから所定発振周波数を指示する所定電圧値まで下降していくので、所定電圧値に至るまでの所定の電圧値を閾値電圧として設定しておくことにより確実に論理反転させて検出信号ＭＯＮを活性化させることができる。制御部４２の構成が第１実施形態の制御部４１とは反転した極性を有して動作するので、これに合わせて検出部１２のインバータ素子の構成が第１実施形態の検出部１１に比して１段少ない構成となっている。

図７に発振動作波形を示す。イネーブル信号ＥＮがロー論理レベルに遷移すると、制御部４２が起動して発振周波数制御信号ＶＲは電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐだけ降下した高電圧レベル（ＶＤＤ−Ｖｔｈｐ）から所定電圧値にまで徐々に下降するが、この過渡期間（図７中、Ｘ２）においては所定電圧値より高電圧であるため、リングオシレータへの制御電流ＩＣは安定状態に比して少ない。その時の検出部初段は反転していないので、検出信号ＭＯＮはハイ論理レベルを維持しており、ノア素子ＮＯＲ２を介して発振信号ＯＳＣをローレベルに固定している。即ち、リングオシレータにおける発振動作を停止すると共に発振信号ＯＳＣもローレベルに固定している。その後、検出部１２により発振周波数制御信号ＶＲが所定電圧値に達したことが検出されて検出信号ＭＯＮがロー論理レベルに反転する。その時点でノア素子ＮＯＲ２の入力信号は共にロー論理レベルとなり出力がハイ論理レベルに反転して、ノア素子ＮＯＲ１を論理反転ゲートとして機能させリングオシレータでの発振動作を開始させる。この発振動作は同時に発振信号ＯＳＣからも出力される。この時点では、発振周波数制御信号ＶＲが所定電圧値に達しているので、発振動作は所定発振周波数に安定して行なわれることとなり、安定した発振出力が発振信号ＯＳＣとして出力される。

以上に説明したように、第１及び第２実施形態によれば、検出部１１、１２の検出結果である検出信号ＭＯＮに応じて、発振周波数制御信号ＶＲで設定される所望の発振周波数で発振動作を行なわせることができる。発振許可信号であるイネーブル信号ＥＮにより動作を開始する制御部４１、４２からの発振周波数制御信号ＶＲが安定しない過渡期間（図５中、Ｘ１、図７中、Ｘ２）においても、不安定な発振動作をすることがなく安定した発振周波数で発振させることができる。

また、検出部１１、１２の初段回路において、発振周波数制御信号ＶＲの信号値を所定周波数に対応する信号値と比較して、発振部５１、５２における発振周波数を所定周波数とすることができる。

アナログ電圧値である発振周波数制御信号ＶＲを、所定発振周波数に対応する信号値を閾値電圧とする、検出部１１、１２の初段回路の論理反転ゲートで検出することができる。検出信号ＭＯＮをディジタル信号として取り出すことができ、後段の発振部５１、５２での発振開始等の処理をディジタル信号により行なうことができる。これにより小規模な回路で低消費電流動作により高速な処理を行なうことができる。

また、発振部５１のノア素子ＮＯＲ１、発振部５２のノア素子ＮＯＲ２が、信号合成部として機能することにより、発振許可信号であるイネーブル信号ＥＮと検出信号ＭＯＮとが論理合成されて出力されるので、両信号が共にロー論理レベルにあることを検出した上で、作動制御手段であるリングオシレータの最終段を構成するノア素子ＮＯＲ１を制御することができる。

図８乃至１０に示す第３乃至第５実施形態は、第２原理図（図２）に対する実施形態である。図８の第３実施形態ではクランプ部２１を示している。検出部１１又は１２に入力される発振周波数制御信号ＶＲと、所定電圧Ｖとの間にＮＭＯＳトランジスタＴＮ３が備えられており、イネーブル信号ＥＮで制御されている。ここでは、イネーブル信号ＥＮはローアクティブな信号である場合を例示している。即ち、イネーブル信号ＥＮがロー論理レベルとなり発振可能状態にあるときは、ＮＭＯＳトランジスタＴＮ３は非導通となり、制御部で生成される発振周波数制御信号ＶＲが検出部１１又は１２に入力され検出動作が行なわれる。イネーブル信号ＥＮがハイ論理レベルとなり発振不可状態にあるときは、ＮＭＯＳトランジスタＴＮ３が導通して、発振周波数制御信号ＶＲを所定電圧Ｖにクランプされる。ここで所定電圧Ｖは、検出部１１又は１２の初段回路における論理反転前の電圧に設定されているので、検出信号ＭＯＮが出力されることはない。具体的には、発振不可状態で発振周波数制御信号ＶＲが接地電圧ＶＳＳになる第１実施形態に対しては、所定電圧Ｖを接地電圧ＶＳＳに設定し、発振不可状態で発振周波数制御信号ＶＲが（ＶＤＤ−Ｖｔｈｐ）の高い電圧になる第２実施形態に対しては、所定電圧（ＶＤＤ−Ｖｔｈｐ）又はそれ以上の電圧に設定すればよい。

図９の第４実施形態ではクランプ部２２を示している。第３実施形態のクランプ部２１に加えて、発振不可状態において、検出部１１又は１２の入力端子と発振周波数制御信号ＶＲを出力する制御部の出力端子とを遮断するトランスファゲートＴ１を備えている。トランスファゲートＴ１のＰＭＯＳトランジスタのゲート端子にはローアクティブのイネーブル信号ＥＮが入力され、ＮＭＯＳトランジスタのゲート端子にはイネーブル信号ＥＮがインバータ素子ＩＮＶ４で反転されて入力される。イネーブル信号ＥＮがロー論理レベルとなり発振可能状態にあるときは、ＮＭＯＳトランジスタＴＮ３が非導通となると共に、トランスファゲートＴ１が導通して発振周波数制御信号ＶＲが検出部１１又は１２に入力され検出動作が行なわれる。イネーブル信号ＥＮがハイ論理レベルとなり発振不可状態にあるときは、ＮＭＯＳトランジスタＴＮ３が導通すると共に、トランスファゲートＴ１が非導通となって検出部１１又は１２の入力端子が所定電圧Ｖにクランプされる。

図１０の第５実施形態は、検出部１３を示している。検出部１３は、イネーブル信号ＥＮに応じて活性・非活性が切り替えられる回路構成である。第１実施形態の検出部１１の初段回路にＮＭＯＳトランジスタＴＮ４を付加した構成である。ＮＭＯＳトランジスタＴＮ４は、ＮＭＯＳトランジスタＴＮ１と初段回路の出力端子との間に接続され、ゲート端子にはイネーブル信号ＥＮがインバータ素子ＩＮＶ５で反転されて入力されている。イネーブル信号ＥＮがロー論理レベルとなり発振可能状態にあるときは、ＮＭＯＳトランジスタＴＮ４が導通して初段回路が活性化されるため検出動作が行なわれる。イネーブル信号ＥＮがハイ論理レベルとなり発振不可状態にあるときは、ＮＭＯＳトランジスタＴＮ４が非導通となり、初段回路の出力端子は電源電圧ＶＤＤに固定され検出動作は行なわれない。

尚、第５実施形態の検出部１３では、検出部１１に対応する回路構成を例示したが、第２実施形態の検出部１２に対応する回路構成とすることもできる。この場合には、検出部１３におけるＮＭＯＳトランジスタＴＮ４に代えて、ＰＭＯＳトランジスタＴＰ２と初段回路の出力端子との間にＰＭＯＳトランジスタを挿入し、ゲート端子にはイネーブル信号ＥＮを入力すればよい。イネーブル信号ＥＮがロー論理レベルとなり発振可能状態にあるときは、新たに接続されたＰＭＯＳトランジスタが導通して検出動作が行なわれる。イネーブル信号ＥＮがハイ論理レベルとなり発振不可状態にあるときは、新たに接続されたＰＭＯＳトランジスタが非導通となり、初段回路の出力端子は接地電圧ＶＳＳに固定され検出動作は行なわれない。

以上に説明したように、第３、第４実施形態によれば、発振周波数制御信号ＶＲを所定発振周波数に対応する信号値以外の信号値に維持しておくことができ、検出部１１又は１２での検出動作を停止させることができ、発振出力を止めておくことができる。

また、このときの所定クランプ値は、第１実施形態の構成の場合には接地電圧ＶＳＳとし、第２実施形態の構成の場合には電源電圧ＶＤＤ等の（ＶＤＤ−Ｖｔｈｐ）より高い電圧レベルとしておけば、確実に検出部１１又は１２での検出動作を停止させることができ、発振出力を止めておくことができる。

また、第５実施形態によれば、イネーブル信号ＥＮにより、検出部１３自体の回路動作を非活性とすることができるので、発振不可状態において不要な電流消費を低減することができる。

図１１に示すオシレータ回路は、第３原理図（図３）に対する第６実施形態のオシレータ回路である。第２実施形態のオシレータ回路における検出部１２に代えて遅延部３１を備えている。また、発振部５３では、発振部５２における２入力のノア素子ＮＯＲ２に代えて３入力のノア素子ＮＯＲ３を備えている。ノア素子ＮＯＲ３の各入力端子には、イネーブル信号ＥＮが直接入力されている他、遅延部３１の第１遅延部Ｄ１からの遅延信号、及び遅延部３１の第２遅延部Ｄ２からの遅延信号が各々入力されている。

第１遅延部Ｄ１は、偶数段のインバータ素子（図１１は、４段の場合を例示。）が直列に接続されて構成されている。第２遅延部Ｄ２は、イネーブル信号ＥＮがロー論理レベルに遷移した後、所定遅延時間を計時する遅延回路を構成している。イネーブル信号ＥＮはインバータ素子で反転されてナンド素子ＮＡ１の各々の入力端子に入力される。一方の入力端子には直接入力され、他方の入力端子には、インバータ素子やＣＲ遅延素子等で構成される遅延ユニットτを介して所定遅延時間の遅延を受けた信号が入力される。これにより、ナンド素子ＮＡ１の出力端子にはイネーブル信号ＥＮの反転信号の立ち上がりエッジに対して遅延した信号が出力される。この遅延信号がインバータ素子で反転されることにより、イネーブル信号ＥＮの反転信号の立ち上がりエッジから遅延ユニットτで設定されている所定遅延時間のパルス幅を有するハイ論理レベルのパルス信号が遅延信号Ｄとして得られる。ここで、イネーブル信号ＥＮの反転信号の立ち上がりエッジとは、イネーブル信号ＥＮのロー論理レベルへの立ち下がりエッジであり発振開始のタイミングに対応する。

尚、イネーブル信号ＥＮがロー論理レベルに遷移してから遅延信号Ｄがハイ論理レベルにセットされるまでの間には回路上の遅延時間が存在するので、発振部５３のインバータ素子ＩＮＶ３から出力される発振開始信号ＯＮにロー論理レベルのハザードが発生する可能性がある。第１遅延部Ｄ１はこの対策として備えられている。即ち、第１遅延部Ｄ１による遅延信号により、イネーブル信号ＥＮのロー論理レベルへの遷移からの回路上の遅延時間の間に、ノア素子ＮＯＲ３の少なくとも１つの入力端子にハイ論理レベルが入力されていることとなり、ハザードを防止することができる。

図１２に発振動作開始時の動作波形を示す。イネーブル信号ＥＮがロー論理レベルに遷移すると、制御部４２が起動して発振周波数制御信号ＶＲは高電圧レベル（ＶＤＤ−Ｖｔｈｐ）から所定電圧値にまで徐々に下降する。しかしながらこの過渡期間（図１２中、Ｘ２）は、発振周波数制御信号ＶＲが所定電圧値より高電圧であるため、リングオシレータへの制御電流ＩＣは安定状態に比して少ない。そこでこの期間の発振動作を止めておくために、遅延部３１において、第１遅延部Ｄ１の遅延時間に引き続いて第２遅延部Ｄ２によりハイ論理レベルの遅延信号Ｄを出力する。これにより、発振部５３のノア素子ＮＯＲ３のうち少なくとも１つの入力端子はハイ論理レベルに維持されることとなり、発振開始信号ＯＮはハイ論理レベルに維持される。そのため、発振部５３のリングオシレータが動作することはない。この期間は、第２遅延部Ｄ２の遅延ユニットτで設定される所定遅延時間の間、遅延信号Ｄがハイ論理レベルに維持されることにより継続する。所定遅延時間の後、遅延信号Ｄがロー論理レベルに反転すると、ノア素子ＮＯＲ３の他の入力端子に入力されている信号もロー論理レベルであるので、発振開始信号ＯＮがロー論理レベルに反転して発振部５３における発振動作が開始され、発振信号ＯＳＣが出力される。所定遅延時間を発振周波数制御信号ＶＲが所定電圧値に達する時点以降に設定しておけば、発振動作は安定した所定発振周波数で行なわれることとなり、安定した発振出力として発振信号ＯＳＣが出力される。

以上に説明したように、第６実施形態によれば、発振許可信号であるイネーブル信号ＥＮにより動作を開始する制御部４２からの発振周波数制御信号ＶＲの信号値が、安定する時間を所定遅延時間として遅延部３１の第２遅延部Ｄ２に設定することができ、発振周波数制御信号ＶＲが安定して所定発振周波数に対応する信号値に達した時点以後に安定した発振信号ＯＳＣを得ることができる。

また、ここで、第２遅延部Ｄ２における遅延ユニットを構成するＣＲ遅延回路等を、制御部４２における制御電流ＩＣの電流系路等の抵抗成分と、ＰＭＯＳトランジスタＴＰ１、ＴＰ３のゲート容量等の容量成分とで構成されるＣＲ遅延回路構成の時定数と対応させておけば、発振周波数制御信号ＶＲが安定状態に達するまでの時間と同等の時間を遅延部３１により計時することができる。遅延部３１として最適なタイミングで所定遅延時間を計時することができる。

また、以上に説明した第１、第２、及び第６実施形態によれば、発振部５１乃至５３からの発振信号ＯＳＣの出力は、作動制御手段であるノア素子ＮＯＲ１によるリングオシレータの発振動作の作動・停止、又は出力制御手段であるＰＭＯＳトランジスタＴＰ４による発振信号ＯＳＣの出力・停止のいずれの手段によっても制御することができ、これらの２つの手段を共に使用して制御することもできる。

また、第１実施形態の発振部５１のように、イネーブル信号ＥＮがノア素子ＮＯＲ１を活性化して発振動作を開始し、検出信号ＭＯＮがＰＭＯＳトランジスタＴＰ４を活性化して発振信号ＯＳＣを出力する２段階の構成とすれば、検出信号ＭＯＮによる発振信号ＯＳＣの出力に対して、イネーブル信号ＥＮによるリングオシレータの発振動作の開始を先行させておくことができ、発振信号ＯＳＣを出力する際に、発振部５１における発振動作を安定化させルことができる。また、この２段階構成は、第２実施形態の発振部５２、第６実施形態の発振部５３にも同様に適用することができる。

以上に説明したオシレータ回路を、オシレータ回路１００に代えて半導体装置１０００（図１３）や半導体記憶装置２０００（図１４）に備えることにより、半導体装置１０００や半導体記憶装置２０００は、電圧発生回路である昇圧／負電源回路２００においてオシレータ回路から出力される発振信号ＯＳＣに応じた電圧を安定して発生することができる。また、リフレッシュ制御回路３００においてオシレータ回路から出力される発振信号ＯＳＣに応じて安定したリフレッシュ周期で制御することができる。

これにより、イネーブル信号ＥＮにより動作を開始する制御部４１、４２からの発振周波数制御信号ＶＲが安定しない過渡期間に、不安定な発振信号ＯＳＣが昇圧／負電現回路２００やリフレッシュ制御回路３００に出力されることはなく、安定した回路動作をさせることができる。

具体的には、不安定な高周波数の発振信号ＯＳＣが出力されることによる、多大な消費電流やこれに伴う電源電圧の電圧降下による誤動作、あるいは過度な電圧発生による半導体装置１０００や半導体記憶装置２０００における信頼性上の問題等が生ずることはない。また、逆に不安定な低周波数の発振信号ＯＳＣが出力されることによる、トランジスタ特性の変動やこれに伴うノイズ耐性の悪化、あるいは半導体記憶装置２０００における記憶データの消失等が生ずることはない。ここで、トランジスタ特性変動やノイズ耐性の悪化とは、ＭＯＳトランジスタにおけるバックゲートバイアス電圧の変動等が考えられる。

尚、本発明は前記第１乃至第６実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態では、電流駆動型のオシレータ回路について例示したが、本発明はこれに限定されるものではなく、図２１に例示した電圧駆動型のオシレータ回路においても同様に適用することができる。
また、電流駆動型、電圧駆動型の何れの方式においても、制御すべき駆動電流や駆動電圧は、高電源電圧側に備える構成とすることも、低電源電圧側に備える構成とすることもできる。更に、高電源電圧側及び低電源電圧側の双方に備える構成とすることもできる。この場合、駆動電流や駆動電圧の挿入位置により制御部の回路構成を適宜変更することは言うまでもない。
また、発振部における発振動作の作動・停止については、第１実施形態において、リングオシレータの動作制御をイネーブル信号ＥＮにより行い、発振信号ＯＳＣの出力制御を検出信号ＭＯＮにより行なう構成を示し、第２及び第６実施形態については、リングオシレータの動作制御を、イネーブル信号ＥＮと、検出信号ＭＯＮあるいは遅延信号Ｄとの論理合成により生成された発振開始信号ＯＮにより行なう場合について例示した。しかしながら、本発明はこれに限定されるものではなく、制御信号と発振動作の作動・停止手段との組み合わせについては例示された組み合わせ以外にも任意に設定することができる。
また、発振周波数制御信号ＶＲにより設定される発振周波数は固定として説明したが、制御部における抵抗素子を可変とする構成とすれば、抵抗値に応じて発振周波数制御信号ＶＲの電圧レベルを可変とすることができ、発振周波数を可変することができる。このとき、可変抵抗としては、抵抗素子を切り替えることのほか、ゲート端子へのバイアスを可変とすることによりＭＯＳトランジスタのオン抵抗を利用することもできる。
また、発振部については、リングオシレータで構成する場合について説明したが、本発明はこれに限定されるものではなく、双安定マルチバイブレータや容量成分への充放電を繰り返す方式等、発振動作を行なう回路構成であれば回路方式にかかわらず適用することができる。

（付記１） 発振許可信号に応じて発振動作が可能となる発振部と、
前記発振許可信号に応じて発振周波数を制御する発振周波数制御信号を前記発振部に向けて出力する制御部と、
前記発振周波数制御信号を検出し、検出結果に応じて前記発振部を制御する検出信号を出力する検出部とを備えることを特徴とするオシレータ回路。
（付記２） 前記検出部は、
入力される前記発振周波数制御信号の信号値と、所定発振周波数に対応する信号値とを比較する比較部を備えることを特徴とする付記１に記載のオシレータ回路。
（付記３） 前記信号値は、アナログ電圧値であり、
前記比較部は、前記所定発振周波数に対応する信号値を閾値電圧とする論理ゲート素子を含むことを特徴とする付記２に記載のオシレータ回路。
（付記４） 前記検出部は、前記発振許可信号により制御され、発振不可状態において非活性化されることを特徴とする付記１に記載のオシレータ回路。
（付記５） 前記発振許可信号により制御され、発振不可状態において前記発振周波数制御信号を所定クランプ値にクランプするクランプ部を備えることを特徴とする付記１に記載のオシレータ回路。
（付記６） 前記所定クランプ値は、前記発振部を、発振停止状態又は発振信号の出力停止状態に制御する信号値であることを特徴とする付記５に記載のオシレータ回路。
（付記７） 発振許可信号に応じて発振動作が可能となる発振部と、
前記発振許可信号に応じて発振周波数を制御する発振周波数制御信号を前記発振部に向けて出力する制御部と、
前記発振許可信号に対して所定遅延時間を付加した遅延信号を、前記発振部に出力する遅延部とを備えることを特徴とするオシレータ回路。
（付記８） 前記所定遅延時間は、前記発振許可信号に応じて、前記発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間であることを特徴とする付記７に記載のオシレータ回路。
（付記９） 前記遅延部は、
前記発振周波数制御信号を生成する回路構成と同等の回路構成を有することを特徴とする付記７に記載のオシレータ回路。
（付記１０） 前記発振部は、
前記発振動作の作動制御手段又は発振信号の出力制御手段のうち少なくとも何れか一方を備え、
前記検出信号又は前記遅延信号による制御は、前記発振許可信号による発振可能状態において前記発振周波数制御信号が所定発振周波数を指示する場合に、前記作動制御手段の活性化による発振動作の開始、又は前記出力制御手段の活性化による前記発振信号の出力のうち少なくとも何れか一方を行なうことを特徴とする付記１又は７に記載のオシレータ回路。
（付記１１） 前記発振部は、
前記発振許可信号と、前記検出信号又は前記遅延信号との信号の合成を行なう信号合成部を備え、
前記信号合成部からの出力信号に応じて、前記作動制御手段又は前記出力制御手段のうち少なくとも何れか一方の活性化を行なうことを特徴とする付記１０に記載のオシレータ回路。
（付記１２） 前記発振部は、
前記発振許可信号により前記作動制御手段が活性化され、
前記検出信号又は前記遅延信号により前記出力制御手段が活性化されることを特徴とする付記１０に記載のオシレータ回路。
（付記１３） 前記発振部は、駆動電源電流により発振周波数が制御され、
前記発振周波数制御信号は、前記駆動電源電流であるか、又は、
前記駆動電源電流を供給するための定電流源を制御する電流信号又は電圧信号であることを特徴とする付記１又は７に記載のオシレータ回路。
（付記１４） 前記発振部は、駆動電源電圧により発振周波数が制御され、
前記発振周波数制御信号は、前記駆動電源電圧であるか、又は、
前記駆動電源電圧を供給するための定電圧源を制御する電流信号又は電圧信号であることを特徴とする付記１又は７に記載のオシレータ回路。
（付記１５） 付記１又は７に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする半導体装置。
（付記１６） 前記電圧発生回路は、昇圧回路であり、前記発振信号に応じた昇圧電圧を発生することを特徴とする付記１５に記載の半導体装置。
（付記１７） 前記電圧発生回路は、負電圧発生回路であり、前記発振信号に応じた負電圧を発生することを特徴とする付記１５に記載の半導体装置。
（付記１８） 付記１又は７に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする半導体記憶装置。
（付記１９） 前記電圧発生回路は、昇圧回路であり、前記発振信号に応じた昇圧電圧を発生することを特徴とする付記１８に記載の半導体記憶装置。
（付記２０） 前記電圧発生回路は、負電圧発生回路であり、前記発振信号に応じた負電圧を発生することを特徴とする付記１８に記載の半導体記憶装置。
（付記２１） 付記１又は７に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応じてリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする半導体記憶装置。
（付記２２） 発振許可信号に応じて発振動作が可能となる発振部と、前記発振許可信号に応じて発振周波数を制御する発振周波数制御信号を前記発振部に向けて出力する制御部とを有するオシレータ回路の制御方法であって、
前記発振許可信号による発振可能状態において、前記発振周波数制御信号が所定発振周波数を指示する状態に達した時点以後の所定タイミングで、前記発振部の発振動作の開始、又は前記発振部からの発振信号の出力のうち少なくとも何れか一方を行なうことを特徴とするオシレータ回路の制御方法。
（付記２３） 前記所定タイミングは、前記発振周波数制御信号の信号値と所定発振周波数に対応する信号値との比較により検出されることを特徴とする付記２２に記載のオシレータ回路の制御方法。
（付記２４） 前記発振許可信号による発振不可状態において、前記発振周波数制御信号の信号値と前記所定発振周波数に対応する信号値との比較動作は、非活性化されることを特徴とする付記２３に記載のオシレータ回路の制御方法。
（付記２５） 前記発振許可信号による発振不可状態において、前記発振周波数制御信号は、前記所定発振周波数を指示する状態に達せず非活性な信号値に維持されることを特徴とする付記２３に記載のオシレータ回路の制御方法。
（付記２６） 前記所定タイミングは、前記発振許可信号からの所定遅延時間の経過以後のタイミングとして設定されることを特徴とする付記２２に記載のオシレータ回路の制御方法。
（付記２７） 前記所定遅延時間は、前記発振許可信号に応じて、前記発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間であることを特徴とする付記２６に記載のオシレータ回路の制御方法。
（付記２８） 前記発振許可信号による発振可能状態において前記発振部の発振動作を開始し、
前記所定タイミングで前記発振部からの発振信号の出力を行なうことを特徴とする付記２２に記載のオシレータ回路の制御方法。

ここで、付記３によれば、アナログ電圧値である発振周波数制御信号を、所定発振周波数に対応する信号値を閾値電圧として調整した論理ゲート素子で検出することができ、検出結果としてディジタル信号を得ることができる。後段の処理をディジタル信号により行なうことができ、小規模な回路で低消費電流動作により高速な処理を行なうことができる。
また、付記４によれば、発振許可信号により検出部の活性・非活性を制御することができるので、発振不可状態において検出部を非活性として、不要な電流消費を低減することができる。
また、付記９によれば、制御部において発振許可信号に応じて発振周波数制御信号を生成する回路構成と同等の回路構成で所定遅延時間を計時する回路を構成しておけば、最適なタイミングで所定遅延時間を構成することができる。
また、付記１１によれば、発振許可信号と、検出信号又は遅延信号とが信号合成部により合成されて出力信号として出力されるので、両信号が所定の状態にあることを検出した上で、作動制御手段又は出力制御手段を制御することができる。

本発明の第１原理を示すブロック図である。 本発明の第２原理を示すブロック図である。 本発明の第３原理を示すブロック図である。 第１実施形態を示す回路図である（オシレータ回路）。 第１実施形態の動作を示す動作波形図である。 第２実施形態を示す回路図である（オシレータ回路）。 第２実施形態の動作を示す動作波形図である。 第３実施形態を示す回路図である（クランプ部）。 第４実施形態を示す回路図である（クランプ部）。 第５実施形態を示す回路図である（検出部）。 第６実施形態を示す回路図である（オシレータ回路）。 第６実施形態の動作を示す動作波形図である。 オシレータ回路を備える半導体装置を示す回路ブロック図である。 オシレータ回路を備える半導体記憶装置を示す回路ブロック図である。 従来技術のオシレータ回路を示す回路ブロック図である。 従来技術のオシレータ回路の第１具体例を示す回路図である。 従来技術のオシレータ回路の第２具体例を示す回路図である。 従来技術の第１及び第２具体例の動作を示す動作波形図である。 従来技術のオシレータ回路の第３具体例を示す回路図である。 従来技術の第３具体例の動作を示す動作波形図である。 従来技術の電圧制御型オシレータ回路を示す回路図である。

符号の説明

１、１１、１２、１３ 検出部
２、２１、２２ クランプ部
３、３１ 遅延部
４、４１、４２、４３、４４、４５ 制御部
５、５１、５２、５３、５４、５５ 発振部
１０ オシレータ回路（第１原理）
２０ オシレータ回路（第２原理）
３０ オシレータ回路（第３原理）
１００ オシレータ回路（従来技術）
２００ 昇圧／負電源回路
３００ リフレッシュ制御回路
４００、４１０ 内部回路
５００ メモリセル
１０００ 半導体装置
２０００ 半導体記憶装置
Ｄ１ 第１遅延部
Ｄ２ 第２遅延部
Ｄ 遅延信号
ＥＮ イネーブル信号
ＭＯＮ 検出信号
ＯＳＣ 発振信号
ＯＮ 発振開始信号
ＶＲ 発振周波数制御信号

Claims (11)

1. 発振許可信号に応じて発振動作が制御される発振部と、
   前記発振許可信号に応じて起動し、発振周波数を制御する発振周波数制御信号を前記発振部に向けて出力する制御部と、
   前記発振許可信号に対して前記発振周波数制御信号が安定する遅延時間を付加した遅延信号を前記発振部に出力して、前記遅延信号に応じて前記発振部の前記発振動作を開始させる遅延部とを備えることを特徴とするオシレータ回路。
2. 前記遅延時間は、前記発振許可信号に応じて、前記発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間であることを特徴とする請求項１に記載のオシレータ回路。
3. 前記発振部は、
   前記発振動作の作動制御手段又は発振信号の出力制御手段のうち少なくとも何れか一方を備え、
   前記遅延信号による制御は、前記発振許可信号による発振可能状態において前記発振周波数制御信号が所定発振周波数を指示する場合に、前記作動制御手段の活性化による発振動作の開始、又は前記出力制御手段の活性化による前記発振信号の出力のうち少なくとも何れか一方を行なうことを特徴とする請求項１に記載のオシレータ回路。
4. 前記発振部は、
   前記発振許可信号により前記作動制御手段が活性化され、
   前記遅延信号により前記出力制御手段が活性化されることを特徴とする請求項３に記載のオシレータ回路。
5. 請求項１に記載のオシレータ回路と、
   前記オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする半導体装置。
6. 請求項１に記載のオシレータ回路と、
   前記オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする半導体記憶装置。
7. 請求項１に記載のオシレータ回路と、
   前記オシレータ回路から出力される発振信号に応じてリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする半導体記憶装置。
8. 発振許可信号に応じて発振状態が制御される発振部と、
   前記発振許可信号に応じて起動し、前記発振部の発振周波数を指定する第１信号の第１状態と第２状態との遷移を、前記発振許可信号に応じて制御する制御部と、
   前記発振許可信号を遅延させて、前記発振状態を制御する第２信号を生成する第１遅延部とを有し、
   前記第１遅延部は、前記発振許可信号に対する前記第２信号の遅延量を、前記第１信号が前記第１状態から前記第２状態へ遷移する期間以上とし、
   前記発振器は、前記第２状態において、予め定められた発振周波数となることを特徴とする半導体装置。
9. 発振許可信号に応じて発振状態が制御される発振部と、
   前記発振許可信号に応じて起動し、前記発振部の発振周波数を指定する第１信号の第１状態と第２状態との遷移を、前記発振許可信号に応じて制御する制御部と、
   前記発振許可信号を遅延させて、前記発振状態を制御する第２信号を生成する第１遅延部とを有し、
   前記第１遅延部は、前記第１信号が前記第１状態から前記第２状態に遷移している期間において前記第２信号が前記発振器を前記発振状態にしないようにし、前記第１信号が前記第２状態において前記第２信号が前記発振器を前記発振状態にするように、前記発振許可信号を遅延させて前記第２信号を生成し、
   前記発振器は、前記第２状態において、予め定められた発振周波数となることを特徴とする半導体装置。
10. 前記発振許可信号を遅延させて、前記発振状態を制御する第３信号を生成する第２遅延部を有し、
    前記第２遅延部は、前記第３信号における前記発振状態を指定する期間が、前記第２信号における前記発振状態を指定する期間と重なるように、前記発振許可信号に対して前記第３信号を遅延させることを特徴とする請求項８または９に記載の半導体装置。
11. 前記発振部は、前記発振許可信号、前記第２信号、および前記第３信号が共に前記発振状態を指定する場合に発信することを特徴とする請求項１０に記載の半導体装置。

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