JP4158401B2 - Sampling phase adjusting device for color liquid crystal display device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、３画素同時書込み方式のカラー液晶表示装置のサンプリング位相調整装置に関する。
【０００２】
【従来の技術】
以下に、図１を参照して、３画素同時書込み方式のカラー液晶表示装置の全体の構成を説明する。１０はカラー映像信号源で、このカラー映像信号源１０よりの青、赤、緑信号Ｉｎ（Ｂ）、Ｉｎ（Ｒ）、Ｉｎ（Ｇ）を、液晶ドライバ１１に入力し、その液晶ドライバ１１より出力された青、赤、緑信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）を、液晶表示パネル１３に供給する。１２は液晶コントローラで、この液晶コントローラ１２よりの液晶駆動パルスとしての、互いに逆相の水平クロックＨＣＫ１、ＨＣＫ２、水平表示開始信号ＨＳＴ及びコントロール信号ＣＴＳを液晶表示パネル１３に供給する。又、液晶コントローラ１２は、後述するサンプリング・ホールド・パルスＳＨＰを、液晶ドライバ１１に供給する。
【０００３】
液晶表示パネル１３は、Ｈ（水平）シフトレジスタ１４を備える。そのＨシフトレジスタ１４は、水平クロックＨＣＫ１、ＨＣＫ２を受けて、所定の一定時間間隔を有するｎ個の水平走査パルス（サンプリングパルス）Ｇａｔｅ（１）〜Ｇａｔｅ（ｎ）を順次生成する。液晶表示パネル１３は、ｎ個のアナログスイッチＳＷ1 〜ＳＷn を備える。このアナログスイッチＳＷ1 〜ＳＷn は、Ｈシフトレジスタ１４よりの水平走査パルス（サンプリングパルス）Ｇａｔｅ（１）〜Ｇａｔｅ（ｎ）によって順次オンにされる。これらアナログスイッチＳＷ1 〜ＳＷn のそれぞれは、図示を省略するも、青、赤、緑信号用の３種類のアナログスイッチから構成される。この場合、青、赤、緑信号用の３種類のアナログスイッチに対しては、ｎ個の水平走査パルス（サンプリングパルス）Ｇａｔｅ（１）〜Ｇａｔｅ（ｎ）は、共通である。液晶ドライバ１１よりの青、赤、緑信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）が、アナログスイッチＳＷ1 〜ＳＷn を構成するそれぞれ３種類のアナログスイッチによって順次サンプリングされて、その各サンプリング出力がそれぞれのデータラインＤＬに出力される。その各データラインも、それぞれ青、赤、緑信号用の３種類のデータラインから構成される。
【０００４】
液晶表示パネル１３は、Ｖ（垂直）シフトレジスタ１５を備える。そのＶシフトレジスタ１５は、液晶コントローラ１２よりの水平クロックＨＣＫ１、ＨＣＫ２を受けて、垂直走査パルスを生成し、その垂直走査パルスはゲートラインＧＬに供給される。その各垂直走査パルスは、青、赤、緑信号用の走査パルスから構成される。その各ゲートラインＧＬも、それぞれ青、赤、緑信号用の３種類のゲートラインから構成される。そして、各データラインＤＬ及び各ゲートラインＧＬの各交点に、それぞれ薄膜トランジスタ（ＴＦＴ）Ｔｒが接続され、その各トランジスタＴｒにそれぞれ表示電極ＤＥが接続され、その各トランジスタＴｒ及び各表示電極ＤＥにて、それぞれ液晶画素が構成される。その各液晶画素もそれぞれ青、赤、緑用の３種類の液晶画素から構成される。
【０００５】
例えば、アナログスイッチＳＷn がオンとなって、そのアナログスイッチＳＷn に接続されているデータラインＤＬに、映像信号に基づく電圧Ｖ（ｎ）が得られているときに、そのデータラインＤＬと交叉するゲートラインＧＬのいずれかに垂直走査パルスが与えられると、その液晶画素に電圧Ｖ（ｎ）が充電される。この場合は、実際には、アナログスイッチＳＷn を構成する青、赤、緑信号用のアナログスイッチがオンとなって、その青、赤、緑信号用のアナログスイッチに接続されている青、赤、緑信号用のデータラインに、青、赤、緑信号に基づく電圧が得られて、それぞれ青、赤、緑の液晶画素に充電される。
【０００６】
薄膜トランジスタＴｒがポリシリコンから構成されている場合、液晶表示パネル１３内のアナログスイッチＳＷ1 〜ＳＷn 等の遅延時間のばらつきによって、画像表示の解像度が劣化する。
【０００７】
次に、図２を参照して、３画素同時書込み方式のカラー液晶表示装置の詳細な回路を説明する。信号源１０からの青、赤、緑入力信号Ｉｎ（Ｂ）、Ｉｎ（Ｒ）、Ｉｎ（Ｇ）が、液晶ドライバ１１内のサンプリング・ホールド回路１６Ｂ、１６Ｒ、１６Ｇにそれぞれ供給されて、液晶コントローラ１２からのサンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG によって、サンプルホールドされる。又、これらサンプリング・ホールド回路１６Ｂ、１６Ｒ、１６Ｇよりの各出力信号Ｓig（Ｂ）、Ｓig（Ｒ）、Ｓig（Ｇ）が、更に、サンプリング・ホールド回路１６ＢＡ、１６ＲＡ、１６ＧＡに供給されて、液晶コントローラ１２よりの共通のサンプリング・ホールド・パルスＳＨＰA によって、サンプルホールドされる。サンプリング・ホールド回路１６ＢＡ、１６ＲＡ、１６ＧＡによってサンプルホールドされた青、赤、緑出力信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）が液晶表示パネル１３に供給される。液晶ドライバ１１よりの青、赤、緑出力信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）が、アナログスイッチＳＷ1B、ＳＷ1R、ＳＷ1G〜ＳＷnB、ＳＷnR、ＳＷnGに供給されて、Ｈシフトレジスタ１４よりの、３画素に共通の水平走査パルスＧａｔｅ（１）〜Ｇａｔｅ（ｎ）によって、サンプリングされる。
【０００８】
次に、図３のタイミングチャートを参照して、図２の３画素同時書込み方式のカラー液晶表示装置の回路の一部の動作を説明する。青、赤、緑入力信号Ｉｎ（Ｂ）、Ｉｎ（Ｒ）、Ｉｎ（Ｇ）を、サンプリング・ホールド回路１６Ｂ、１６Ｒ、１６Ｇに供給して、青、赤、緑毎にタイミングを異にするサンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG によってサンプルホールドする。この場合、サンプリング・ホールド・パルスＳＨＰG は、レベルの一定な信号で、サンプリング・ホールド回路１６Ｇでは、入力信号Ｉｎ（Ｇ）のサンプル・ホールドは行われず、入力信号Ｉｎ（Ｇ）が出力信号Ｓig（Ｇ）としてそのまま出力される。
【０００９】
そして、これらサンプリング・ホールド回路１６Ｂ、１６Ｒ、１６Ｇよりの各出力信号Ｓig（Ｂ）、Ｓig（Ｒ）、Ｓig（Ｇ）が、更に、サンプリング・ホールド回路１６ＢＡ、１６ＲＡ、１６ＧＡに供給されて、液晶コントローラ１２よりの共通なサンプリング・ホールド・パルスＳＨＰA によって、サンプルホールドされることによって、同時化された青、赤、緑出力信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）が出力される。
【００１０】
そして、その同時化された青、赤、緑出力信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）がアナログスイッチＳＷ1B、ＳＷ1R、ＳＷ1G〜ＳＷnB、ＳＷnR、ＳＷnGに供給されて、Ｈシフトレジスタ１４よりの、青、赤、緑で同じタイミングの水平走査パルスＧａｔｅ（ｎ）の立ち上がりエッジによってサンプリングされて、青、赤、緑信号の電圧Ｖ（１Ｂ）、Ｖ（１Ｒ）、Ｖ（１Ｇ）〜Ｖ（ｎＢ）、Ｖ（ｎＲ）、Ｖ（ｎＧ）が出力される。
【００１１】
尚、青、赤、緑入力信号Ｉｎ（Ｂ）、Ｉｎ（Ｒ）、Ｉｎ（Ｇ）は、デューティが５０％で水平周期を有し、水平周期／６ずつ位相がずれた色信号である。又、サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰA は、周期が水平周期／２のパルスである。サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR の位相差は、水平周期／６である。
【００１２】
【発明が解決しようとする課題】
この３画素同時書込み方式のカラー液晶表示装置では、液晶表示パネル１３に対する駆動周波数が、１画素書込み方式のカラー液晶表示装置の場合の駆動周波数の１／３になるという利点があるが、その反面、液晶ドライバ１１内や液晶表示パネル１３内における信号線の遅延量のばらつきによって、画像表示の解像度が劣化するという欠点がある。
【００１３】
この画像表示の解像度が劣化する原因は、サンプリング・ホールド・パルスＳＰＨA によってサンプルホールドされた各色信号に対し、液晶表示パネル１３内の水平走査パルスによるサンプリング位相がずれたときに、隣接した液晶画素に混合書込みや誤書込みが発生するためである。
【００１４】
以下に、図４を参照して、サンプリング位相による解像度劣化の原理を説明する。図４はデータラインへのサンプリング位相が最適な状態のとき及び最悪な状態のときをそれぞれ示すタイミングチャートである。
【００１５】
図４の一段目は、タイミングを異にする青、赤、緑入力信号が、それぞれ青（赤）（緑）入力信号に同期したサンプリング・ホールドパルスＳＨＰA の立ち上がりエッジでサンプルホールドされて、同時化された青、赤、緑出力信号Ｏｕｔ（Ｂ／Ｒ／Ｇ）を示す。このアナログスイッチＳＷ1 〜ＳＷm に供給されてサンプリングされる青、赤、緑出力信号Ｏｕｔ（Ｂ／Ｒ／Ｇ）は、実際には、液晶表示パネル１３内の配線インピーダンスや配線容量によって、図４の２段目に示すＯｕｔ２（Ｂ／Ｒ／Ｇ）の波形のように、波形鈍りが生じてしまう。この場合、液晶表示パネル１３内の配線インピーダンスや配線容量による青、赤、緑出力信号の波形鈍り無くすことは、殆ど不可能である。
【００１６】
又、３画素同時書込み方式のカラー液晶表示装置の場合は、駆動周波数の低下によって、液晶ドライバ１１や液晶表示パネル１３内の信号線による遅延が問題となり、水平シフトレジスタ１４よりの水平走査パルス（サンプリングパルス）Ｇａｔｅ（１）〜Ｇａｔｅ（ｎ）に遅延ばらつきが生じる。しかし、この水平走査パルス（サンプリングパルス）のタイミングを是正することは可能である。
【００１７】
このアナログスイッチＳＷ1 〜ＳＷm に供給されてサンプリングされる青、赤、緑出力信号の波形鈍りや、水平シフトレジスタよりの水平走査パルス（サンプリングパルス）の遅延ばらつきは、カラー液晶表示装置自体の特性のばらつき、カラー液晶表示装置に供給される電源電圧の変動、カラー液晶表示装置自体の温度及びその周囲の温度によっても変化する。
【００１８】
このように、青、赤、緑出力信号Ｏｕｔ（Ｂ／Ｒ／Ｇ）に対する水平シフトレジスタ１４よりの水平走査パルス（サンプリングパルス）のタイミングが最適であれば、液晶表示パネル１３によって、高品位な映像表示を行うことができるが、そのタイミングが最適な状態から外れると、隣接した液晶画素に混合書込みや誤書込みが発生し、表示映像の解像度は劣化する。特に、液晶表示パネル１３が、ポリシリコンパネルの場合は、サンプリング期間が短いため、上述のタイミングのずれを極力抑える必要がある。
【００１９】
データラインへのサンプリング位相が最適な状態のときは、順次に発生する、水平周期／２の位相差を有する水平走査パルスＧａｔｅ１（ｎ）、Ｇａｔｅ１（ｎ＋１）それぞれの立ち上がりエッジによって、波形の鈍った青、赤、緑出力信号Ｏｕｔ２（Ｂ／Ｒ／Ｇ）の略中央の正規値がサンプリングされて、それぞれのアナログスイッチに接続されたデータラインに、青、赤、緑出力信号Ｏｕｔ２（Ｂ／Ｒ／Ｇ）がサンプリングされた正規な電圧Ｖ１（ｎ）、Ｖ１（ｎ＋１）が出力され、これら電圧Ｖ１（ｎ）、Ｖ１（ｎ＋１）の間には、
Ｖ１（ｎ）＞Ｖ１（ｎ＋１）
の関係を有する。
【００２０】
ところが、水平走査パルスＧａｔｅ２（ｎ）、Ｇａｔｅ２（ｎ＋１）が、青、赤、緑出力信号Ｏｕｔ２（Ｂ／Ｒ／Ｇ）に対し、１．５画素分遅れている場合は、順次に発生する水平走査パルスＧａｔｅ２（ｎ）、Ｇａｔｅ２（ｎ＋１）それぞれの立ち上がりエッジによって、波形の鈍った青（赤）（緑）出力信号Ｏｕｔ２（Ｂ／Ｒ／Ｇ）の中間値がサンプリングされて、それぞれのアナログスイッチに接続されたデータラインに、略同じレベルのサンプリング電圧Ｖ２（ｎ）、Ｖ２（ｎ＋１）が得られる。これら電圧Ｖ２（ｎ）、Ｖ２（ｎ＋１）間には、
Ｖ２（ｎ）≒Ｖ２（ｎ＋１）
関係があり、これが混合書込みである。
【００２１】
３画素同時書込み方式の場合、水平走査パルスによる最適なサンプル位相と最も解像度劣化が生じるサンプリング位相の差は、１．５画素となる。３画素同時書込みの場合、この位相差は水平クロックパルスＨＣＫ１が高レベルになっている水平周期／２の更に半分の期間となる。
【００２２】
水平クロックパルスＨＣＫ１が高レベルになっている水平周期／２の期間で、青、赤、緑の各１画素のサンプリングを行うため、この期間の位相を３６０度とすると、３画素同時書込み方式の場合、最適なサンプル位相と最も解像度劣化が生じるサンプリング位相の差は、１８０度に相当する。
【００２３】
かかる点に鑑み、本発明は、ｘ組（ｘ＝１、２、３、‥‥‥‥）の３原色画素信号同時書込み方式によるカラー液晶表示装置における各部回路における信号遅延量のばらつきによるｘ組の３原色画素信号の解像度劣化を、カラー液晶表示装置の歩留りを低下させることなく、確実に改善することのできるカラー液晶表示装置のサンプリング位相調整回路を提案しようとするものである。
【００２４】
【課題を解決するための手段】
第１の発明は、デューティが５０％で水平周期を有し、水平周期／６ずつ位相がずれた３原色画素信号のｘ組（ｘ＝１、２、３、‥‥‥‥）を、水平周期／２の周期を有する共通のサンプリング・ホールド・パルスによってサンプリングホールドして、ｘ組の同時化３原色画素信号を得る３原色のサンプリング・ホールド回路と、その３原色のサンプリング・ホールド回路より得られたｘ組の同時化３原色画素信号を、水平周期／２の周期を有する水平走査パルスによってサンプリングして、それぞれサンプリング電圧を得る複数のサンプリング回路、その複数のサンプリング回路にそれぞれ接続された複数のデータライン、垂直走査パルスが供給される複数のゲートライン及び複数のデータライン及び複数のゲートラインの各交叉部にそれぞれ接続された複数の３原色液晶画素を備える液晶表示パネルとを有するカラー液晶表示装置において、サンプリング・ホールド・パルスの位相を、水平周期／２を偶数で除算して得た所定位相ずつ切換える位相切換え回路と、テストパターンを表示させた液晶表示パネルの画面の輝度レベルを測定するビデオカメラと、そのビデオカメラによって測定された輝度レベルの差が最小となるサンプリング・ホールド・パルスの位相を検出する検出回路とを有し、検出回路によって検出されたサンプリング・ホールド・パルスの位相を、水平周期／４だけずらして得た位相に、サンプリング・ホールド・パルスの位相を設定するようにしたカラー液晶表示装置のサンプリング位相調整回路である。
【００２５】
第１の発明によれば、位相切換え回路によって、サンプリング・ホールド・パルスの位相を、水平周期／２を偶数で除算して得た所定位相ずつ切換え、ビデオカメラによって、テストパターンを表示させた液晶表示パネルの画面の輝度レベルを測定し、検出回路によって、そのビデオカメラによって測定された輝度レベルの差が最小となるサンプリング・ホールド・パルスの位相を検出し、その検出回路によって検出されたサンプリング・ホールド・パルスの位相を、水平周期／４だけずらして得た位相に、サンプリング・ホールド・パルスの位相を設定するようにする。
【００２６】
第２の発明は、第１の発明のカラー液晶表示装置のサンプリング位相調整回路において、少なくとも基準水平クロックを含む基準信号を発生する基準信号発生回路と、その基準信号発生回路よりの基準信号の位相を制御して、液晶表示パネルの水平シフトレジスタに供給する位相調整回路と、水平走査パルスによって、ダミー画素信号をサンプリングするサンプリング回路と、そのサンプリング回路よりのサンプリングされたダミー画素信号を、基準ダミー画素信号と位相比較する位相比較回路とを有し、サンプリングされたダミー画素信号及び基準ダミー画素信号間の位相差が、所定位相差を保持するように、位相比較回路よりの位相制御信号によって、位相調整回路を制御するようにしたカラー液晶表示装置のサンプリング位相調整回路である。
【００２７】
【発明の実施の形態】
以下に、図５を参照して、本発明の実施の形態の３画素同時書込み方式のカラー液晶表示装置のサンプリング位相調整装置の一例を詳細に説明する。尚、図５において、図１及び図２と対応する部分には、同一符号を付して説明すると共に、一部、重複説明及び重複図示を省略する。
【００２８】
図５において、図１の信号源１０からの入力信号Ｉｎ｛青、赤、緑入力信号Ｉｎ（Ｂ）、Ｉｎ（Ｒ）、Ｉｎ（Ｇ）｝が、液晶ドライバ１１内の、時間軸調整回路としての、サンプリング・ホールド回路１６に供給されて、サンプリング・ホールドパルスＳＨＰ′によってサンプリングホールドされる。このサンプリング・ホールド回路１６及びサンプリング・ホールドパルスＳＨＰ′は、それぞれ図２と同様に構成されている。即ち、青、赤、緑入力信号Ｉｎ（Ｂ）、Ｉｎ（Ｒ）、Ｉｎ（Ｇ）が、サンプリング・ホールド回路１６Ｂ、１６Ｒ、１６Ｇに供給されて、液晶コントローラ１２よりのサンプリング・ホールドパルスＳＨＰB 、ＳＨＰR 、ＳＨＰG によってサンプルホールドされる。又、サンプリング・ホールド回路１６Ｂ、１６Ｒ、１６Ｇの出力信号Ｓfg（Ｂ）、Ｓig（Ｒ）、Ｓig（Ｇ）は、サンプリング・ホールド回路１６ＢＡ、１６ＲＡ、１６ＧＡに供給されて、液晶コントローラ１２よりの共通のサンプリング・ホールドパルスＳＨＰA によってサンプルホールドされる。
【００２９】
液晶コントローラ１２内において、３０は基準パルス発生回路で、各種の基準パルス、即ち、各種の基準サンプリング・ホールド・パルスＳＨＰ、基準水平クロックパルスＨＣＫ１、ＨＣＫ２、基準水平表示開始信号ＨＳＴ及び基準ダミー画素サンプリングパルスＴＥＳＴＰ（図５においては、図示されてはいない）を発生する。
【００３０】
そして、各種の基準サンプリング・ホールド・パルスＳＨＰは、第１の位相調整回路３３によって位相調整され、その位相調整されたサンプリング・ホールド・パルスＳＨＰ′がサンプリング・ホールド回路１６に供給される。このサンプリング・ホールド・パルスＳＨＰ′は、既に詳述されている。
【００３１】
以下に、この第１の位相調整回路３３における位相調整について説明する。先ず、図５において図示を省略した信号源１０からの入力信号Ｉｎとしてのテストパターン信号が、液晶ドライバ１１のサンプリング・ホールド回路（時間軸調整回路）１６に供給される。そして、マイクロコンピュータ３５によって、第１の位相調整回路３３の位相が切換えられ、これによって、サンプリング・ホールド・パルスＳＨＰ（ＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA ）のタイミングが、所定位相量ずつ変化せしめられる。このため、入力信号Ｉｎとしてのテストパターン信号のタイミングが変化せしめられる。この状態で、ビデオカメラ３７によって、液晶表示パネル１３の画面を撮像して、隣接した液晶画素の輝度レベルをそれぞれ測定し、その測定された輝度レベルの差を、そのときのサンプリング・ホールド・パルスＳＨＰA の位相と共に、メモリ３６に格納する。
【００３２】
そして、サンプリング・ホールド・パルスＳＨＰA の所定位相量の総和が、サンプリング・ホールド・パルスＳＨＰA の１周期になるまで、サンプリング・ホールド・パルスＳＨＰA の位相を変化させる。メモリ３６に記憶された複数の輝度レベル差のうち、その絶対値が最も小さくなるときの、サンプリング・ホールド・パルスＳＨＰA の位相を、１８０度、即ち、サンプリング・ホールド・パルスＳＨＰA の（１／２）周期ずらした位相を、第１の位相調整回路３３におけるサンプリング・ホールド・パルスＳＨＰA の位相とする。
【００３３】
図５においては図示を省略するが、液晶ドライバ１１よりの青、赤、緑出力信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）が、液晶表示パネル１３の、図２と同様のアナログスイッチＳＷ1B、ＳＷ1R、ＳＷ1G〜ＳＷnB、ＳＷnR、ＳＷnG（図５では、図示を省略する）によってサンプリングされる。尚、これらアナログスイッチＳＷ1B、ＳＷ1R、ＳＷ1G〜ＳＷnB、ＳＷnR、ＳＷnGには、共通な水平走査パルス（サンプリングパルス）Ｇａｔｅ（１）〜Ｇａｔｅ（ｎ）が供給される。
【００３４】
サンプリング・ホールド・パルスＳＨＰの位相調整によって、液晶表示パネル１３の内部のサンプリング信号遅延だけでなく、信号処理系の遅延に対しても、補正が可能で、カラー液晶表示装置のセット毎に固有のデバイス個体差／電源電圧による遅延ばらつきに対して、高品位のな画像の表示が可能となる。このサンプリング・ホールド・パルスＳＨＰの位相調整は、特に、温度特性による遅延変動の影響をあまり受けない低画素数の液晶表示パネルに好適である。
【００３５】
但し、サンプリング期間の特に短い高精細な液晶表示パネルに対しては、温度特性による遅延ばらつきに対しても解像度劣化の原因になるため、これについて調整する必要がある。この場合、映像信号のタイミング調整は、ビデオカメラを使用するため、常時タイミング関係をモニタすることができない。その場合には、液晶表示パネルから、隣接する液晶画素の映像信号レベルを検出する回路を設けることで、その隣接する液晶画素の映像信号レベルの比較を行うことが可能となる。信号処理系の温度特性による遅延ばらつきは、液晶表示パネル内部のサンプリング信号に対して、無視できる程小さいため、調整は液晶表示パネル側のサンプリング信号のみで行えば良い。
【００３６】
又、図１と同様に、液晶表示パネル１３は、Ｖ（垂直）シフトレジスタ１５を備えるが、ここでは、図示を省略している。又、図１と同様に、各データラインＤＬ及び各ゲートラインＧＬの各交点に、各薄膜トランジスタ（ＴＦＴ）Ｔｒが接続され、その各トランジスタＴｒにそれぞれ表示電極ＤＥが接続され、その各トランジスタＴｒ及び各表示電極ＤＥにて、それぞれ画素が構成されるが、これも、図５においては、図示を省略している。
【００３７】
上述したように、図５においては図示を省略するが、液晶ドライバ１１よりの青、赤、緑出力信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）が、液晶表示パネル１３の、図２と同様のアナログスイッチＳＷ1B、ＳＷ1R、ＳＷ1G〜ＳＷnB、ＳＷnR、ＳＷnG（図５では、図示を省略する）によってサンプリングされる。これらアナログスイッチＳＷ1B、ＳＷ1R、ＳＷ1G〜ＳＷnB、ＳＷnR、ＳＷnGには、共通の水平走査パルス（サンプリング・パルス）Ｇａｔｅ（１）〜Ｇａｔｅ（ｎ）が供給される。
【００３８】
水平走査パルス（サンプリングパルス）Ｇａｔｅ（１）〜Ｇａｔｅ（ｎ）の位相調整を行うために、液晶表示パネル１３におけるサンプリング遅延量を検出する必要がある。そこで、図５に示す如く、Ｈシフトレジスタ１４よりの水平走査パルス（サンプリングパルス）Ｇａｔｅ（ｎ′）が供給されるダミーのアナログスイッチＳＷｄを設け、このアナログスイッチＳＷｄによってサンプリングされたダミー画素信号ＨＤＬＹを波形整形回路３４によって波形整形して、波形整形され且つサンプリングされたダミー画素信号ＨＤＬＹ（図６参照）を得る。検波及び比較回路３２において、波形整形され且つサンプリングされたダミー画素信号ＨＤＬＹと、液晶コントローラ１２内の基準ダミー画素サンプリングパルスＴＥＳＴＰ（図５においては、図示されてはいない）との間の位相を比較して、その位相差が常時一定となるように、液晶コントローラ１２内の第２の位相調整回路３１において、基準パルス発生回路３０よりの基準水平クロックパルスＨＣＫ１、ＨＣＫ２、基準水平表示開始信号ＨＳＴ及び基準ダミー画素サンプリングパルスＴＳＴＰの位相を調整する。図６に示すＴＥＳＴＰ′は、基準ダミー画素サンプリングパルスＴＥＳＴＰに対し、位相調整されたダミー画素サンプリングパルスを示す。
【００３９】
波形整形は、２値化処理を行うために一般的にはコンパレータが使用されるが、立ち下がり波形の位相変化が少ない場合であれば、他の回路を使用しても問題はない。
【００４０】
検波及び比較回路３２は、カウンタ及びラッチ回路を利用して、マスタクロックＣＬＫ（図６参照）若しくはそのマスタクロックＣＬＫの整数倍のクロックで、波形整形され且つサンプリングされたダミー画素信号ＨＤＬＹ及び液晶コントローラ１２内の基準ダミー画素サンプリングパルスＴＥＳＴＰを計数することで、波形整形され且つサンプリングされたダミー画素信号ＨＤＬＹと、液晶コントローラ１２内の基準ダミー画素サンプリングパルスＴＥＳＴＰとの間の位相差を検波すると共に、その位相差に対して補正量を決定し、第２の位相調整回路３１における位相を制御すると共に、ノイズ対策のために積分回路又はデバイド回路で平均化処理を行う。尚、図６におけるＴＰＳは、テストパターン信号を示す。
【００４１】
図５及び図６に示す如く、第２の位相調整回路３１による位相調整によって、液晶コントローラ１２内の遅延量Ｄｅｌａｙ（ＴＧ）が決定される。そして、先ず、第１の位相調整回路３３及び第２の位相調整回路３１の位相調整を同時に行って、液晶表示パネル１３に解像度の良い高品位な画像表示を行わせる。その後、第１の位相調整回路３３のみの位相調整を行わせる。この場合、仮に、温度特性などで、液晶表示パネル１３の内部のサンプリング遅延量Ｄｅｌａｙ（ＬＣＤ）が変化しても、遅延量Ｄｅｌａｙ（ＴＧ）及び遅延量Ｄｅｌａｙ（ＬＣＤ）の和Ｄｅｌａｙが一定、即ち、
Ｄｅｌａｙ（ＴＧ）＋Ｄｅｌａｙ（ＬＣＤ）＝Ｄｅｌａｙ＝一定
になるように、第２の位相調整回路３１による上述の各信号の位相調整を行う。
【００４２】
仮に、温度特性などで液晶表示パネル１３の内部のサンプリング遅延量Ｄｅｌａｙ（ＬＣＤ）が変化しても、サンプリング調整を行っており、その遅延量に対して補正が掛かるようになっているため、常に解像度の良い高品位な画像が、液晶表示パネル１３に表示される。
【００４３】
次に、図７のフローチャートを参照して、図５のカラー液晶表示装置のサンプリング位相調整回路の調整例を説明する。ステップＳＴ−１では、第２の位相調整回路３１の位相調整を開始する。ステップＳＴ−１の次は、ステップＳＴ−２に移行して、第２の位相調整回路３１の位相量をある値に設定する。このとき、基準パルス発生回路３０よりの基基準水平クロックパルスＨＣＫ１、ＨＣＫ２、基準水平表示開始信号ＨＳＴ及び基準ダミー画素サンプリングパルスＴＳＴＰが、第２の位相調整回路３１に供給されて位相調整され、その位相調整された水平クロックパルスＨＣＫ１′、ＨＣＫ２′及び水平表示開始信号ＨＳＴ′が液晶表示パネル１３に入力されると共に、位相調整されたダミー画素サンプリングパルスＴＳＴＰ′が、検波及び比較回路３２に入力される。アナログスイッチＳＷｄによってサンプリングされたダミー画素信号ＨＤＬＹが、波形整形回路３４に入力されて波形整形された後、液晶コントローラ１２に入力される。液晶コントローラ１２内の検波及び比較回路３２において、第２の位相調整回路３１から出力された、位相調整されたダミー画素サンプリングパルスＴＥＳＴＰ′の遅延量Ｄｅｌａｙ（ＴＧ）と、波形整形回路３４より出力されたダミー画素信号ＨＤＬＹの遅延量Ｄｅｌａｙ（ＬＣＤ）とを測定し、遅延量Ｄｅｌａｙ（ＴＧ）及びＤｅｌａｙ（ＬＣＤ）の和の遅延量の最長遅延量をＫとしたとき、Ｄｅｌａｙ（ＴＧ）＝Ｋ−Ｄｅｌａｙ（ＬＣＤ）の演算を行って、その得られたＤｅｌａｙ（ＴＧ）＝Ｋ−Ｄｅｌａｙ（ＬＣＤ）を、第２の位相調整回路３１の位相量として設定する。この一連の処理は、ステップＳＴ−２において、常時行われる。
【００４４】
ステップＳＴ−２の次は、ステップＳＴ−３に移行して、ステップＳＴ−２における動作が行われている状態の下で、マイクロコンピュータ３５の制御によって、第１の位相調整回路３３の位相調整を開始する。ステップＳＴ−３の次は、ステップＳＴ−４に移行して、図１の信号源１０からのテストパターン信号ＴＰＳを、液晶ドライバ１１に供給する。このテストパターン信号ＴＰＳは、図８に示す如く、デューティが０．５の水平クロックＨＣＫ１のパルス幅Ｔと同じパルス幅Ｔを有し、白／黒切り換わる信号（デューティは０．５）である。
【００４５】
ステップＳＴ−４の次は、ステップＳＴ−５に移行して、サンプリング・ホールド回路（時間軸調整回路）１６のタイミング設定を行う。
【００４６】
ここで、図１０について説明する。図１０は、図５におけるサンプリング・ホールド回路１６（その具体的回路構成は、図２について説明したのと同様である）に供給する、通常表示の場合の第１の位相調整回路３３より出力されるサンプリング・ホールド・パルスＳＨＰ、即ち、サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA の位相（マイクロコンピュータ３５の制御による）の設定の仕方を示す。サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA は、水平クロックＨＣＫ１の周期ＴH の１／２倍の周期を有する。サンプリング・ホールド・パルスＳＨＰＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA のパルス幅τは、その周期の１／３、即ち、水平クロックＨＣＫ１の周期ＴH の１／６である。サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA の位相を、水平クロックＨＣＫ１の周期ＴH の１／１２ずつ、即ち、サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA のパルス幅τの１／２、即ち、０．５τずる変化させる。そして、水平クロックＨＣＫ１の立ち上がり及び立ち下がりエッジに対し、τだけ遅れたサンプリング・ホールド・パルスＳＨＰA を基準として、これと同位相（０τ）、それぞれ０．５τ、１．０τ、１．５τ、２．０τ、２．５τ、３．０τ（０τ）遅延したサンプリング・ホールド・パルスＳＨＰA をそれぞれ、ＳＨＰA ０、ＳＨＰA １、ＳＨＰA ２、ＳＨＰA ３、ＳＨＰA ４、ＳＨＰA ５、ＳＨＰA ６（＝ＳＨＰA ０）とする。サンプリング・ホールド・パルスＳＨＰA ０、ＳＨＰA １、ＳＨＰA ２、ＳＨＰA ３、ＳＨＰA ４、ＳＨＰA ５、ＳＨＰA ６（＝ＳＨＰA ０）にそれぞれ対応し、それぞれ位相差τ、２τを有するサンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 及び常開サンプリング・ホールド・パルスＳＨＰG をそれぞれ、サンプリング・ホールド・パルスＳＨＰB ０、ＳＨＰR ０、ＳＨＰG ０；ＳＨＰB １、ＳＨＰR １、ＳＨＰG １；ＳＨＰB ２、ＳＨＰR ２、ＳＨＰG ２；ＳＨＰB ３、ＳＨＰR ３、ＳＨＰG ３；ＳＨＰB ４、ＳＨＰR ４、ＳＨＰG ４；ＳＨＰB ５、ＳＨＰR ５、ＳＨＰG ５；ＳＨＰB ６（＝ＳＨＰB ０）、ＳＨＰR ６（＝ＳＨＰR ０）、ＳＨＰG ６（＝ＳＨＰG ０）とする。
【００４７】
次に、図１１及び図１２について説明する。図１１及び図１２は、図５におけるサンプリング・ホールド回路１６（その具体的回路構成は、図２について説明したのと同様である）に供給する、テストパターン信号がＢＲＧ共通の場合の第１の位相調整回路３３より出力されるサンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA の位相（マイクロコンピュータ３５の制御による）の設定の仕方を示す。サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA は、水平クロックＨＣＫ１の周期ＴH の１／２倍の周期を有する。サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA のパルス幅τは、その周期の１／３、即ち、水平クロックＨＣＫ１の周期ＴH の１／６である。テストパターン信号ＴＰＳは、水平クロックＨＣＫ１の周期ＴH と同じ周期ＴH を有し、水平クロックＨＣＫ１に対し、ＴH ／６の位相差を有する。サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA の位相を、水平クロックＨＣＫ１の周期ＴH の１／１２ずつ、即ち、サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA のパルス幅τの１／２、即ち、０．５τずる変化させる。そして、水平クロックＨＣＫ１の立ち上がり及び立ち下がりエッジに対し、τだけ遅れたサンプリング・ホールド・パルスＳＨＰA を基準として、これと同位相（０τ）、それぞれ０．５τ、１．０τ、１．５τ、２．０τ、２．５τ、３．０τ（０τ）遅延したサンプリング・ホールド・パルスＳＨＰA をそれぞれ、ＳＨＰA ０、ＳＨＰA １、ＳＨＰA ２、ＳＨＰA ３、ＳＨＰA ４、ＳＨＰA ５、ＳＨＰA ６（＝ＳＨＰA ０）とする。サンプリング・ホールド・パルスＳＨＰA ０、ＳＨＰA １、ＳＨＰA ２、ＳＨＰA ３、ＳＨＰA ４、ＳＨＰA ５、ＳＨＰA ６（＝ＳＨＰA ０）にそれぞれ対応し、共に位相差１．５τを有するサンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG をそれぞれ、サンプリング・ホールド・パルスＳＨＰB ０、ＳＨＰR ０、ＳＨＰG ０；ＳＨＰB １、ＳＨＰR １、ＳＨＰG １；ＳＨＰB ２、ＳＨＰR ２、ＳＨＰG ２；ＳＨＰB ３、ＳＨＰR ３、ＳＨＰG ３；ＳＨＰB ４、ＳＨＰR ４、ＳＨＰG ４；ＳＨＰB ５、ＳＨＰR ５、ＳＨＰG ５；ＳＨＰB ６（＝ＳＨＰB ０）、ＳＨＰR ６（＝ＳＨＰR ０）、ＳＨＰG ６（＝ＳＨＰG ０）とする。
【００４８】
そして、ステップＳＴ−５では、マイクロコンピュータ３５の制御によって、図１０又は図１１及び図１２におけるサンプリング・ホールド・パルスＳＨＰA ０、ＳＨＰB ０、ＳＨＰR ０ＳＨＰG ０を初期設定サンプリング・ホールド・パルスとして、第１の位相調整回路３３からサンプリング・ホールド回路１６に供給し、これによりタイミングが設定された各色信号が、液晶ドライバ１１から液晶表示パネル１３に供給される。
【００４９】
ステップＳＴ−５の次は、ステップＳＴ−６に移行して、マイクロコンピュータ３５の制御の下に、ビデオカメラ３７によって液晶表示パネル１３の画面を撮像して、サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA の位相が変化する毎に、隣接した液晶画素の輝度レベルを測定し、次に、ステップＳＴ−７に移行して、マイクロコンピュータ３５の制御の下に、サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA の位相が変化する毎に、その測定された隣接した液晶画素の輝度レベルの差をメモリ３６に記憶する。
【００５０】
図９Ａ及びＢは、図８のテストパターン信号ＴＰＳに基づく液晶表示パネル１３に表示される白／黒ストライプ画像を示し、Ａは解像度が良い場合を、Ｂは解像度は悪い場合をそれぞれ示す。Ｔは、図８におけるテストパターン信号ＴＰＳのパルス幅Ｔに相当する白ストライプ及び黒ストライプの幅を示す。そして、ビデオカメラ３７によって、この液晶表示パネル１３に表示される白／黒ストライプ画像を撮像して、その濃淡のレベル差を測定する。そして、その濃淡のレベル差と、サンプリング・ホールド・パルスＳＨＰA の位相とをメモリ３６に記憶しておく。この場合、液晶表示パネル１３全体の輝度レベルを測定し、これをサンプリング・ホールド・パルスＳＨＰA の位相と共に、メモリ３６に記憶させるようにしても良い。
【００５１】
ステップＳＴ−７の次は、ステップＳＴ−８に移行して、サンプリング・ホールド回路（時間軸調整回路）１６のタイミングを変更する。即ち、図１０又は図１１及び図１２に示すように、第１の位相調整回路３３から、サンプリング・ホールド・パルスＳＨＰA ０、ＳＨＰA １、ＳＨＰA ２、ＳＨＰA ３、ＳＨＰA ４、ＳＨＰA ５、ＳＨＰA ６（＝ＳＨＰA ０）、ＳＨＰB ０、ＳＨＰR ０、ＳＨＰG ０；ＳＨＰB １、ＳＨＰR １、ＳＨＰG １；ＳＨＰB ２、ＳＨＰR ２、ＳＨＰG ２；ＳＨＰB ３、ＳＨＰR ３、ＳＨＰG ３；ＳＨＰB ４、ＳＨＰR ４、ＳＨＰG ４；ＳＨＰB ５、ＳＨＰR ５、ＳＨＰG ５；ＳＨＰB ６（＝ＳＨＰB ０）、ＳＨＰR ６（＝ＳＨＰR ０）、ＳＨＰG ６（＝ＳＨＰG ０）を順次に切換えて出力して、サンプリング・ホールド回路１６に供給し、各色信号のタイミングを設定し、そのタイミングが設定された各色信号が、液晶ドライバ１１から液晶表示パネル１３に供給される。
【００５２】
ステップＳＴ−８の次は、ステップＳＴ−９に移行する。ステップＳＴ−９では、図１０又は図１１及び図１２に示す、第１の位相調整回路３３から出力される、サンプリング・ホールド・パルスＳＨＰA ０、ＳＨＰA １、ＳＨＰA ２、ＳＨＰA ３、ＳＨＰA ４、ＳＨＰA ５、ＳＨＰA ６（＝ＳＨＰA ０）、ＳＨＰB ０、ＳＨＰR ０、ＳＨＰG ０；ＳＨＰB １、ＳＨＰR １、ＳＨＰG １；ＳＨＰB ２、ＳＨＰR ２、ＳＨＰG ２；ＳＨＰB ３、ＳＨＰR ３、ＳＨＰG ３；ＳＨＰB ４、ＳＨＰR ４、ＳＨＰG ４；ＳＨＰB ５、ＳＨＰR ５、ＳＨＰG ５；ＳＨＰB ６（＝ＳＨＰB ０）、ＳＨＰR ６（＝ＳＨＰR ０）、ＳＨＰG ６（＝ＳＨＰG ０）が一巡したか否かを判別し、ＮＯのときは、ステップＳＴ−６に戻り、ＹＥＳのときは、ステップＳＴ−１０に移行する。
【００５３】
ステップＳＴ−９の次は、ステップＳＴ−１０に移行して、マイクロコンピュータ３５によって、メモリ３６に記憶されている輝度レベル差を比較する。
【００５４】
ステップＳＴ−１０の次は、ステップＳＴ−１１に移行して、マイクロコンピュータ３５によって、サンプリング・ホールド・パルスＳＨＰA ０、ＳＨＰA １、ＳＨＰA ２、ＳＨＰA ３、ＳＨＰA ４、ＳＨＰA ５、ＳＨＰA ６（＝ＳＨＰA ０）のうち、最も輝度レベル差の小さい位相のサンプリング・ホールド・パルスＳＨＰA を検出し、サンプリング・ホールド・パルスＳＨＰA の位相を、最も輝度レベル差の小さい位相を１８０°、即ち、１．５τずらした位相に設定する。その場合、サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG も、サンプリング・ホールド・パルスＳＨＰA の位相に合わせる。
【００５５】
例えば、最も輝度レベル差の小さい位相のサンプリング・ホールド・パルスＳＨＰA がサンプリング・ホールド・パルスＳＨＰA １であったときは、第１の位相調整回路３３より出力されるサンプリング・ホールド・パルスＳＨＰA 、ＳＨＰB 、ＳＨＰR 、ＳＨＰG として、サンプリング・ホールド・パルスＳＨＰA ４、ＳＨＰB ４、ＳＨＰR ４、ＳＨＰG ４を設定する。
【００５６】
ステップＳＴ−１１の次は、ステップＳＴ−１２に移行して、ステップＳＴ−１１で設定されたサンプリング・ホールド・パルスＳＨＰA 、ＳＨＰB 、ＳＨＰR 、ＳＨＰG に基づいて、サンプリング・ホールド回路（時間軸調整回路）１６から出力されて、液晶表示パネル１３に供給される青、赤、緑信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）のタイミングを設定する。
【００５７】
ステップＳＴ−１２の次は、ステップＳＴ−１３に移行して、第１の位相調整回路３３の位相調整を解除する。
【００５８】
次に、サンプリング位相調整装置の他の例を説明する。図７について説明したサンプリング位相調整例では、第１の位相調整回路において、サンプリングホールドパルスＳＨＰ′の位相を所定量ずつ変化させ、その位相変化を一巡させるようにした場合であるが、以下に述べるサンプリング位相調整例は、位相調整に要する時間を短縮化するようにした場合である。
【００５９】
次に、図１３のフローチャートを参照して、図５のカラー液晶表示装置のサンプリング位相調整回路の他の調整例を説明する。ステップＳＴ−２１では、第２の位相調整回路３１の位相調整を開始する。
【００６０】
ステップＳＴ−２１の次は、ステップＳＴ−２２に移行して、第２の位相調整回路３１の位相量をある値に設定する。このとき、基準パルス発生回路３０よりの基基準水平クロックパルスＨＣＫ１、ＨＣＫ２、基準水平表示開始信号ＨＳＴ及び基準ダミー画素サンプリングパルスＴＳＴＰが、第２の位相調整回路３１に供給されて位相調整され、その位相調整された水平クロックパルスＨＣＫ１′、ＨＣＫ２′及び水平表示開始信号ＨＳＴ′が液晶表示パネル１３に入力されると共に、位相調整されたダミー画素サンプリングパルスＴＳＴＰ′は、検波及び比較回路３２に入力される。アナログスイッチＳＷｄによってサンプリングされたダミー画素信号ＨＤＬＹが、波形整形回路３４に入力されて波形整形された後、液晶コントローラ１２に入力される。液晶コントローラ１２の内部で、第２の位相調整回路３１から出力された、位相調整されたダミー画素サンプリングパルスＴＥＳＴＰ′の遅延量Ｄｅｌａｙ（ＴＧ）と、波形整形回路３４より出力されたダミー画素信号ＨＤＬＹの遅延量Ｄｅｌａｙ（ＬＣＤ）とを測定する。遅延量Ｄｅｌａｙ（ＴＧ）及びＤｅｌａｙ（ＬＣＤ）の和の遅延量の最長遅延量をＫとしたとき、Ｄｅｌａｙ（ＴＧ）＝Ｋ−Ｄｅｌａｙ（ＬＣＤ）の演算を行って、その得られたＤｅｌａｙ（ＴＧ）＝Ｋ−Ｄｅｌａｙ（ＬＣＤ）を、第２の位相調整回路３１の位相量として設定する。この一連の処理が、ステップＳＴ−２２において、常時行われている。
【００６１】
ステップＳＴ−２２の次は、ステップＳＴ−２３に移行して、ステップＳＴ−２２における動作が行われている状態で、マイクロコンピュータ３５の制御によって、第１の位相調整回路３３の位相調整を開始する。ステップＳＴ−２３の次は、ステップＳＴ−２４に移行して、図１の信号源１０からのテストパターン信号ＴＰＳを、液晶ドライバ１１に供給する。このテストパターン信号ＴＰＳは、図８に示す如く、デューティが０．５の水平クロックＨＣＫ１のパルス幅Ｔと同じパルス幅Ｔを有し、白／黒切り換わる信号（デューティは０．５）である。
【００６２】
ステップＳＴ−２４の次は、ステップＳＴ−２５に移行して、サンプリング・ホールド回路（時間軸調整回路）１６のタイミング設定を行う。
【００６３】
図１０〜図１２についての重複説明を省略する。
【００６４】
そして、ステップＳＴ−２５では、マイクロコンピュータ３５の制御によって、図１０又は図１１及び図１２におけるサンプリング・ホールド・パルスＳＨＰA ０、ＳＨＰB ０、ＳＨＰR ０ＳＨＰG ０を初期設定サンプリング・ホールド・パルスとして、第１の位相調整回路３３からサンプリング・ホールド回路１６に供給し、これによりタイミングが設定された各色信号が、液晶ドライバ１１から液晶表示パネル１３に供給される。
【００６５】
ステップＳＴ−２５の次は、ステップＳＴ−２６に移行して、マイクロコンピュータ３５の制御の下に、ビデオカメラ３７によって液晶表示パネル１３の画面を撮像して、サンプリング・ホールド・パルスＳＨＰB 、ＳＨＰR 、ＳＨＰG 、ＳＨＰA の位相が変化する毎に、隣接した液晶画素の輝度差レベルを測定する。
【００６６】
図１５Ａ及びＢは、図８のテストパターン信号ＴＰＳに基づく液晶表示パネル１３に表示される白／黒ストライプ画像を示し、Ａは解像度が良い場合を、Ｂは解像度は悪い場合をそれぞれ示す。
【００６７】
図１４Ａ、Ｂは、初期調整時における液晶表示パネルに表示される画像のそれぞれ解像度が良い場合と、解像度が悪い場合とを示す。図１４Ａ、ＢにおけるＰ画素目の輝度ＬP （ｎ）と、（Ｐ＋１）画素目の輝度Ｌ(P+1) （ｎ）との差、即ち、輝度差レベルをＹ（ｎ）とすると、この輝度差レベルＹ（ｎ）は、
Ｙ（ｎ）＝Ｌ(P+1) （ｎ）−ＬP （ｎ）
のように表される。
【００６８】
次に、ステップＳＴ−２７に移行して、図５のメモリ３６にそれぞれ記憶した現在の輝度差レベルＹ（ｋ）｛そのときのサンプリング・ホールド・パルスＳＨＰA の位相をＤ（ｋ）とする｝と、１つ前の輝度差レベルＹ（ｋ−１）｛そのときのサンプリング・ホールド・パルスＳＨＰA の位相をＤ（ｋ−１）とする｝との差のレベル、即ち、
Ｙ（ｋ）−Ｙ（ｋ−１）
を図５のマイクロコンピュータ３５によって演算する。
【００６９】
ステップＳＴ−２７の次は、ステップＳＴ−２８に移行して、マイクロコンピュータ３５によって、ステップＳＴ−２７における演算結果の符号が正か否かを検査し、ＮＯ、即ち、正でないときは、ステップＳＴ−２６に戻り、ＹＥＳ、即ち、正のときは、ステップＳＴ−２９に移行して、位相Ｄ（ｋ−１）を１８０°ずらす。
【００７０】
図１５は、サンプリング・ホールド・パルスＳＨＰA の位相Ｄ（ｎ−３）、Ｄ（ｎ−２）、Ｄ（ｎ−１）、Ｄ（ｎ）、Ｄ（ｎ＋１）、Ｄ（ｎ＋２）における輝度差レベルＹ（ｎ−３）、Ｙ（ｎ−２）、Ｙ（ｎ−１）、Ｙ（ｎ）、Ｙ（ｎ＋１）、Ｙ（ｎ＋２）の変化を示す。この例では、隣接する輝度差の大小関係を示すと、次のようになる。
Ｙ（ｎ−３）＞Ｙ（ｎ−２）＞Ｙ（ｎ−１）＞Ｙ（ｎ）＜Ｙ（ｎ＋１）＜Ｙ（ｎ＋２）
従って、これら輝度差レベルのルの差であるＹ（ｋ）−Ｙ（ｋ−１）の符号は次のようになる。
Ｙ（ｎ−２）−Ｙ（ｎ−３）の符号：−
Ｙ（ｎ−１）−Ｙ（ｎ−２）の符号：−
Ｙ（ｎ） −Ｙ（ｎ−１）の符号：−
Ｙ（ｎ＋１）−Ｙ（ｎ） の符号：＋
Ｙ（ｎ＋２）−Ｙ（ｎ＋１）の符号：＋
この例の場合は、輝度差レベルＹ（ｎ）が最小値となり、そのときのサンプリング・ホールド・パルスＳＨＰA の位相は、Ｄ（ｎ）となる。
【００７１】
ステップＳＴ−２９の次は、ステップＳＴ−３０に移行して、ステップＳＴ−２９で設定された位相のサンプリング・ホールド・パルスＳＨＰA 、ＳＨＰB 、ＳＨＰR 、ＳＨＰG に基づいて、サンプリング・ホールド回路（時間軸調整回路）１６から出力されて、液晶表示パネル１３に供給される青、赤、緑信号Ｏｕｔ（Ｂ）、Ｏｕｔ（Ｒ）、Ｏｕｔ（Ｇ）のタイミングを設定する。
【００７２】
ステップＳＴ−３０の次は、ステップＳＴ−３１に移行して、第１の位相調整回路３３の位相調整を解除する。
【００７３】
この図１３のサンプリング位相調整例では、Ｙ（ｋ）−Ｙ（ｋ−１）の符号の変化のみで、輝度差レベルＹが最小となるサンプリング・ホールド・パルスＳＨＰA の位相を検出するのに要する時間が短縮される。例えば、測定すべき輝度差レベルが１００個あるとき、運が良ければ、最小２回の輝度差レベルの測定で、輝度差レベルが最小のときの、サンプリング・ホールド・パルスＳＨＰA の位相を検出することができる。勿論、運が悪ければ、輝度レベルを最大１００回測定しなければならない場合もある。
【００７４】
さて、図１６Ａ、Ｂは、図１４Ａ、Ｂに相当するが、ビデオカメラ３７によって、輝度レベル差を測定できない場合は、ビデオカメラ３７のズームレンズのフォーカス調整を無限大にして、ビデオカメラ３７のよって撮像される液晶表示パネルの画像があたかも図１６Ｃ（解像度が良い場合）及び図１６Ｄ（解像度が悪い場合）に示すようにして、液晶表示パネルの全体の輝度を測定する方法がある。
【００７５】
図１７は、液晶の信号レベルと輝度レベルとの間の特性を示す。この場合に、ビデオカメラ３７のズームレンズのフォーカスを無限大にすると、図１７に示すように、解像度が良い場合の輝度は、｛Ｌ（白）＋Ｌ（黒）｝／２となり、解像度が悪い場合の輝度は、Ｌ（混合）≒Ｌ（黒）となる。
【００７６】
この場合は、サンプリング・ホールド・パルスＳＨＰA の位相と、液晶表示パネルの画面全体の輝度Ｌとの間の関係は、図１８に示すようになる。
【００７７】
そこで、この場合には、図１３のフローチャートにおいて、ステップＳＴ−２７を次のよう変更する。即ち、ステップＳＴ−２７では、図５のメモリ３６にそれぞれ記憶した現在の画面全体の輝度レベルＬ（ｋ）｛そのときのサンプリング・ホールド・パルスＳＨＰA の位相をＤ（ｋ）とする｝と、１つ前の画面全体の輝度レベルＬ（ｋ−１）｛そのときのサンプリング・ホールド・パルスＳＨＰA の位相をＤ（ｋ−１）とする｝と、の差のレベル、即ち、
Ｌ（ｋ）−Ｌ（ｋ−１）
を図５のマイクロコンピュータ３５によって演算する。
【００７８】
ステップＳＴ−２７の次のステップＳＴ−２８を次のよう変更する。即ち、ステップＳＴ−２８では、マイクロコンピュータ３５によって、ステップＳＴ−２７における演算結果の符号が正か否かを検査し、ＮＯ、即ち、正でないときは、ステップＳＴ−２６に戻り、ＹＥＳ、即ち、正のときは、ステップＳＴ−２９に移行して、位相Ｄ（ｋ−１）を１８０°ずらす。
【００７９】
図１８は、サンプリング・ホールド・パルスＳＨＰA の位相Ｄ（ｎ−３）、Ｄ（ｎ−２）、Ｄ（ｎ−１）、Ｄ（ｎ）、Ｄ（ｎ＋１）、Ｄ（ｎ＋２）における画面全体の輝度レベルＬ（ｎ−３）、Ｌ（ｎ−２）、Ｌ（ｎ−１）、Ｌ（ｎ）、Ｌ（ｎ＋１）、Ｌ（ｎ＋２）の変化を示す。この例では、隣接する画面全体の輝度レベルの大小関係を示すと、次のようになる。
Ｌ（ｎ−３）＞Ｌ（ｎ−２）＞Ｌ（ｎ−１）＞Ｌ（ｎ）＜Ｌ（ｎ＋１）＜Ｌ（ｎ＋２）
従って、これら画面全体の輝度レベルのルの差であるＬ（ｋ）−Ｌ（ｋ−１）の符号は次のようになる。
Ｌ（ｎ−２）−Ｌ（ｎ−３）の符号：−
Ｌ（ｎ−１）−Ｌ（ｎ−２）の符号：−
Ｌ（ｎ） −Ｌ（ｎ−１）の符号：−
Ｌ（ｎ＋１）−Ｌ（ｎ） の符号：＋
Ｌ（ｎ＋２）−Ｌ（ｎ＋１）の符号：＋
この例の場合は、画面全体の輝度レベルＬ（ｎ）が最小値となり、そのときのサンプリング・ホールド・パルスＳＨＰA の位相は、Ｄ（ｎ）となる。
【００８０】
【発明の効果】
第１の発明によれば、デューティが５０％で水平周期を有し、水平周期／６ずつ位相がずれた３原色画素信号のｘ組（ｘ＝１、２、３、‥‥‥‥）を、水平周期／２の周期を有する共通のサンプリング・ホールド・パルスによってサンプリングホールドして、ｘ組の同時化３原色画素信号を得る３原色のサンプリング・ホールド回路と、その３原色のサンプリング・ホールド回路より得られたｘ組の同時化３原色画素信号を、水平周期／２の周期を有する水平走査パルスによってサンプリングして、それぞれサンプリング電圧を得る複数のサンプリング回路、その複数のサンプリング回路にそれぞれ接続された複数のデータライン、垂直走査パルスが供給される複数のゲートライン及び複数のデータライン及び複数のゲートラインの各交叉部にそれぞれ接続された複数の３原色液晶画素を備える液晶表示パネルとを有するカラー液晶表示装置において、サンプリング・ホールド・パルスの位相を、水平周期／２を偶数で除算して得た所定位相ずつ切換える位相切換え回路と、テストパターンを表示させた液晶表示パネルの画面の輝度レベルを測定するビデオカメラと、そのビデオカメラによって測定された輝度レベルの差が最小となるサンプリング・ホールド・パルスの位相を検出する検出回路とを有し、検出回路によって検出されたサンプリング・ホールド・パルスの位相を、水平周期／４だけずらして得た位相に、サンプリング・ホールド・パルスの位相を設定するようにしたので、ｘ組（ｘ＝１、２、３、‥‥‥‥）の３原色画素信号同時書込み方式によるカラー液晶表示装置における各部回路における信号遅延量のばらつきによるｘ組の３原色画素信号の解像度劣化を、カラー液晶表示装置の歩留りを低下させることなく、確実に改善することのできるカラー液晶表示装置のサンプリング位相調整回路を提案しようとするものである。
【００８１】
第２の発明によれば、第１の発明のカラー液晶表示装置のサンプリング位相調整回路において、少なくとも基準水平クロックを含む基準信号を発生する基準信号発生回路と、その基準信号発生回路よりの基準信号の位相を制御して、液晶表示パネルの水平シフトレジスタに供給する位相調整回路と、水平走査パルスによって、ダミー画素信号をサンプリングするサンプリング回路と、そのサンプリング回路よりのサンプリングされたダミー画素信号を、基準ダミー画素信号と位相比較する位相比較回路とを有し、サンプリングされたダミー画素信号及び基準ダミー画素信号間の位相差が、所定位相差を保持するように、位相比較回路よりの位相制御信号によって、位相調整回路を制御するようにしたので、ｘ組（ｘ＝１、２、３、‥‥‥‥）の３原色画素信号同時書込み方式によるカラー液晶表示装置における各部回路における信号遅延量のばらつきによるｘ組の３原色画素信号の解像度劣化を、カラー液晶表示装置の歩留りを低下させることなく、一層確実に改善することのできるカラー液晶表示装置のサンプリング位相調整回路を得ることができる。
【図面の簡単な説明】
【図１】３画素同時書込み方式のカラー液晶表示装置の概要を示すブロック線図である。
【図２】図１の３画素同時書込み方式のカラー液晶表示装置の具体回路を示す回路図である。
【図３】３画素同時書込み方式のカラー液晶表示装置の場合のタイミングチャートである。
【図４】液晶表示パネル上のサンプリング位相による解像度劣化の原理を説明するためのタイミングチャートである。
【図５】本発明の実施の形態のカラー液晶表示装置のサンプリング位相調整装置の例を示すブロック線図である。
【図６】サンプリング位相の調整原理を示すタイミングチャートである。
【図７】本発明の実施の形態のカラー液晶表示装置のサンプリング位相調整例を示すフローチャートである。
【図８】テストパターン信号を、水平クロックと共に示すタイミングチャートである。
【図９】初期調整時における液晶表示パネルに表示される画像を示す説明図である。
【図１０】通常表示のサンプリングパルスを示すタイミングチャートである。
【図１１】テストパターンがＲＧＢ共通の場合のサンプリングパルスを示すタイミングチャートである。
【図１２】テストパターンがＲＧＢ共通の場合のサンプリングパルスを示すタイミングチャートであって、図１１の続きを示す。
【図１３】本発明の実施の形態のカラー液晶表示装置の他のサンプリング位相調整例を示すフローチャートである。
【図１４】初期調整時における液晶表示パネルに表示される画像を示す説明図である。
【図１５】サンプリング・ホールド・パルスＳＨＰA の位相と輝度差との関係を示す棒グラフである。
【図１６】初期調整時における液晶表示パネルに表示される画像を示す説明図である。
【図１７】液晶の信号／輝度特性を示す特性曲線図である。
【図１８】サンプリング・ホールド・パルスＳＨＰA の位相と画面全体の輝度との関係を示す棒グラフである。
【符号の説明】
１０ 信号源、１１ 液晶ドライバ、１２ 液晶コントローラ、１３ 液晶表示パネル、１４ 水平シフトレジスタ、１５ 垂直シフトレジスタ、ＳＷ1 〜ＳＷn 、ＳＷ1B、ＳＷ1R、ＳＷ1G〜ＳＷnB、ＳＷnR、ＳＷnG アナログスイッチ、Ｔｒ 薄膜トランジスタ（ＴＦＴ）、ＤＥ 表示電極、ＤＬ データライン、ＧＬ ゲートライン、１６（１６Ｂ、１６Ｒ、１６Ｇ、１６ＢＡ、１６ＲＡ、１６ＧＡ） サンプリング・ホールド回路、３０ 基準パルス発生回路、３１ 第２の位相調整回路、３２ 検波及び比較回路、３３ 第１の位相調整回路、３４ 波形整形回路、ＳＷｄ ダミーのアナログスイッチ、３５ マイクロコンピュータ、３６ メモリ、３７ ビデオカメラ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a sampling phase adjustment device for a color liquid crystal display device of a three-pixel simultaneous writing system.
[0002]
[Prior art]
Hereinafter, the overall configuration of a three-pixel simultaneous writing type color liquid crystal display device will be described with reference to FIG. Reference numeral 10 denotes a color video signal source. The blue, red, and green signals In (B), In (R), and In (G) from the color video signal source 10 are input to the liquid crystal driver 11. The output blue, red, and green signals Out (B), Out (R), and Out (G) are supplied to the liquid crystal display panel 13. A liquid crystal controller 12 supplies horizontal clocks HCK 1 and HCK 2, a horizontal display start signal HST, and a control signal CTS having opposite phases as liquid crystal drive pulses from the liquid crystal controller 12 to the liquid crystal display panel 13. The liquid crystal controller 12 supplies a sampling hold pulse SHP described later to the liquid crystal driver 11.
[0003]
The liquid crystal display panel 13 includes an H (horizontal) shift register 14. The H shift register 14 receives the horizontal clocks HCK1 and HCK2, and sequentially generates n horizontal scanning pulses (sampling pulses) Gate (1) to Gate (n) having a predetermined fixed time interval. The liquid crystal display panel 13 has n analog switches SW. 1 ~ SW n Is provided. This analog switch SW 1 ~ SW n Are sequentially turned on by horizontal scanning pulses (sampling pulses) Gate (1) to Gate (n) from the H shift register 14. These analog switches SW 1 ~ SW n Each of these is composed of three types of analog switches for blue, red and green signals, although not shown. In this case, n horizontal scanning pulses (sampling pulses) Gate (1) to Gate (n) are common to three types of analog switches for blue, red, and green signals. The blue, red, and green signals Out (B), Out (R), and Out (G) from the liquid crystal driver 11 are analog switches SW. 1 ~ SW n Are sequentially sampled by three types of analog switches, and the respective sampling outputs are output to the respective data lines DL. Each data line is also composed of three types of data lines for blue, red and green signals.
[0004]
The liquid crystal display panel 13 includes a V (vertical) shift register 15. The V shift register 15 receives horizontal clocks HCK1 and HCK2 from the liquid crystal controller 12 and generates a vertical scanning pulse, and the vertical scanning pulse is supplied to the gate line GL. Each vertical scanning pulse is composed of scanning pulses for blue, red and green signals. Each of the gate lines GL is also composed of three types of gate lines for blue, red and green signals. A thin film transistor (TFT) Tr is connected to each intersection of each data line DL and each gate line GL, a display electrode DE is connected to each transistor Tr, and each transistor Tr and each display electrode DE The liquid crystal pixels are respectively configured. Each liquid crystal pixel is also composed of three types of liquid crystal pixels for blue, red, and green.
[0005]
For example, analog switch SW n Is turned on and its analog switch SW n When a voltage V (n) based on a video signal is obtained for a data line DL connected to the data line DL, if a vertical scanning pulse is applied to one of the gate lines GL intersecting with the data line DL, The voltage V (n) is charged in the liquid crystal pixel. In this case, the analog switch SW is actually used. n The blue, red, and green signal analog switches that make up the blue, red, and green signal data lines that are connected to the blue, red, and green signal analog switches The voltage based on the green signal is obtained, and the blue, red, and green liquid crystal pixels are charged, respectively.
[0006]
When the thin film transistor Tr is made of polysilicon, the analog switch SW in the liquid crystal display panel 13 is used. 1 ~ SW n Due to variations in delay time such as the above, the resolution of image display deteriorates.
[0007]
Next, a detailed circuit of the color liquid crystal display device of the three-pixel simultaneous writing system will be described with reference to FIG. The blue, red, and green input signals In (B), In (R), and In (G) from the signal source 10 are respectively supplied to the sampling and holding circuits 16B, 16R, and 16G in the liquid crystal driver 11, and the liquid crystal controller Sampling hold pulse SHP from 12 B , SHP R , SHP G The sample is held by. The output signals Sig (B), Sig (R), and Sig (G) from the sampling and holding circuits 16B, 16R, and 16G are further supplied to the sampling and holding circuits 16BA, 16RA, and 16GA, and liquid crystal Common sampling hold pulse SHP from controller 12 A The sample is held by. The blue, red, and green output signals Out (B), Out (R), and Out (G) sampled and held by the sampling and holding circuits 16BA, 16RA, and 16GA are supplied to the liquid crystal display panel 13. The blue, red, and green output signals Out (B), Out (R), and Out (G) from the liquid crystal driver 11 are analog switches SW. 1B , SW 1R , SW 1G ~ SW nB , SW nR , SW nG And is sampled by the horizontal scanning pulses Gate (1) to Gate (n) common to the three pixels from the H shift register.
[0008]
Next, the operation of a part of the circuit of the three-pixel simultaneous writing type color liquid crystal display device of FIG. 2 will be described with reference to the timing chart of FIG. Sampling by supplying blue, red, and green input signals In (B), In (R), and In (G) to the sampling and holding circuits 16B, 16R, and 16G, with different timings for each of blue, red, and green・ Hold pulse SHP B , SHP R , SHP G To hold the sample. In this case, sampling hold pulse SHP G Is a signal having a constant level, and the sampling and holding circuit 16G does not sample and hold the input signal In (G), but outputs the input signal In (G) as it is as the output signal Sig (G).
[0009]
The output signals Sig (B), Sig (R), and Sig (G) from the sampling and holding circuits 16B, 16R, and 16G are further supplied to the sampling and holding circuits 16BA, 16RA, and 16GA, and the liquid crystal Common sampling hold pulse SHP from controller 12 A As a result of the sampling and holding, the synchronized blue, red, and green output signals Out (B), Out (R), and Out (G) are output.
[0010]
The synchronized blue, red, and green output signals Out (B), Out (R), and Out (G) are analog switches SW. 1B , SW 1R , SW 1G ~ SW nB , SW nR , SW nG And is sampled at the rising edge of the horizontal scanning pulse Gate (n) at the same timing in blue, red and green from the H shift register 14, and the voltages V (1B) and V of the blue, red and green signals are sampled. (1R), V (1G) to V (nB), V (nR), and V (nG) are output.
[0011]
The blue, red, and green input signals In (B), In (R), and In (G) are color signals having a duty cycle of 50%, a horizontal period, and a phase difference of horizontal period / 6. Sampling hold pulse SHP B , SHP R , SHP A Is a pulse with a period of horizontal period / 2. Sampling hold pulse SHP B , SHP R Is a horizontal period / 6.
[0012]
[Problems to be solved by the invention]
The three-pixel simultaneous writing type color liquid crystal display device has an advantage that the driving frequency for the liquid crystal display panel 13 is 1/3 of the driving frequency in the case of the one-pixel writing type color liquid crystal display device. There is a drawback that the resolution of image display is deteriorated due to variations in the delay amount of the signal lines in the liquid crystal driver 11 and the liquid crystal display panel 13.
[0013]
The reason why the resolution of this image display deteriorates is the sampling hold pulse SPH. A This is because mixed writing and erroneous writing occur in adjacent liquid crystal pixels when the sampling phase due to the horizontal scanning pulse in the liquid crystal display panel 13 is shifted with respect to each color signal sampled and held by.
[0014]
Hereinafter, the principle of resolution degradation due to the sampling phase will be described with reference to FIG. FIG. 4 is a timing chart showing when the sampling phase to the data line is in the optimum state and when it is in the worst state.
[0015]
The first stage of FIG. 4 shows a sampling and holding pulse SHP in which the blue, red and green input signals having different timings are synchronized with the blue (red) (green) input signals, respectively. A The blue, red, and green output signals Out (B / R / G) that are sampled and held at the rising edge of FIG. This analog switch SW 1 ~ SW m The blue, red, and green output signals Out (B / R / G) that are supplied to and sampled are actually output 2 shown in the second stage of FIG. 4 depending on the wiring impedance and wiring capacity in the liquid crystal display panel 13. The waveform becomes dull like the waveform of (B / R / G). In this case, it is almost impossible to eliminate the blunting of the blue, red, and green output signals due to the wiring impedance and wiring capacitance in the liquid crystal display panel 13.
[0016]
In the case of a three-pixel simultaneous writing type color liquid crystal display device, a delay due to a signal line in the liquid crystal driver 11 and the liquid crystal display panel 13 becomes a problem due to a decrease in driving frequency, and a horizontal scanning pulse ( Sampling pulse) Delay variation occurs in Gate (1) to Gate (n). However, it is possible to correct the timing of the horizontal scanning pulse (sampling pulse).
[0017]
This analog switch SW 1 ~ SW m The waveform of the blue, red, and green output signals that are supplied to and sampled, and the delay variation of the horizontal scanning pulse (sampling pulse) from the horizontal shift register, the variation in the characteristics of the color liquid crystal display device itself, the color liquid crystal display device It also changes depending on fluctuations in the power supply voltage supplied to the LCD, the temperature of the color liquid crystal display device itself, and the surrounding temperature.
[0018]
As described above, if the timing of the horizontal scanning pulse (sampling pulse) from the horizontal shift register 14 with respect to the blue, red, and green output signals Out (B / R / G) is optimum, the liquid crystal display panel 13 can improve the quality. Although video display can be performed, if the timing deviates from the optimum state, mixed writing or erroneous writing occurs in adjacent liquid crystal pixels, and the resolution of the display video deteriorates. In particular, when the liquid crystal display panel 13 is a polysilicon panel, the sampling period is short, so it is necessary to suppress the above-described timing shift as much as possible.
[0019]
When the sampling phase to the data line is in an optimal state, the waveform becomes dull due to the rising edges of the horizontal scanning pulses Gate1 (n) and Gate1 (n + 1), which are sequentially generated and have a phase difference of horizontal period / 2. The normal value at the approximate center of the blue, red, and green output signal Out2 (B / R / G) is sampled, and the blue, red, and green output signals Out2 (B / R) are connected to the data lines connected to the respective analog switches. / G) is output as normal voltages V1 (n) and V1 (n + 1) sampled, and between these voltages V1 (n) and V1 (n + 1),
V1 (n)> V1 (n + 1)
Have the relationship.
[0020]
However, when the horizontal scanning pulses Gate2 (n) and Gate2 (n + 1) are delayed by 1.5 pixels with respect to the blue, red, and green output signals Out2 (B / R / G), the horizontally generated horizontal pulses are sequentially generated. The intermediate values of the blue (red) (green) output signal Out2 (B / R / G) having a dull waveform are sampled by the rising edges of the scanning pulses Gate2 (n) and Gate2 (n + 1), and the analog switches are respectively sampled. Sampling voltages V2 (n) and V2 (n + 1) at substantially the same level are obtained on the data lines connected to. Between these voltages V2 (n) and V2 (n + 1),
V2 (n) ≈V2 (n + 1)
There is a relationship, this is mixed writing.
[0021]
In the case of the three-pixel simultaneous writing method, the difference between the optimum sample phase due to the horizontal scanning pulse and the sampling phase that causes the most resolution degradation is 1.5 pixels. In the case of three-pixel simultaneous writing, this phase difference is a half period of the horizontal period / 2 in which the horizontal clock pulse HCK1 is at a high level.
[0022]
Sampling of each pixel of blue, red, and green is performed in a period of horizontal period / 2 in which the horizontal clock pulse HCK1 is at a high level. If the phase of this period is set to 360 degrees, the three-pixel simultaneous writing method is used. In this case, the difference between the optimum sample phase and the sampling phase that causes the most resolution degradation corresponds to 180 degrees.
[0023]
In view of such a point, the present invention provides x sets (x = 1, 2, 3,...) By variation in signal delay in each part circuit in a color liquid crystal display device using the three primary color pixel signal simultaneous writing method. The sampling phase adjustment circuit of the color liquid crystal display device that can surely improve the resolution degradation of the three primary color pixel signals without reducing the yield of the color liquid crystal display device is proposed.
[0024]
[Means for Solving the Problems]
In the first invention, x sets (x = 1, 2, 3,...) Of three primary color pixel signals having a horizontal period with a duty of 50% and a phase shifted by horizontal period / 6 are horizontally converted. Sampling and holding by a common sampling and holding pulse having a period of 2 periods to obtain x sets of synchronized three primary color pixel signals, and the three primary color sampling and holding circuit, and the three primary color sampling and holding circuit A plurality of sampling circuits which sample the x sets of synchronized three primary color pixel signals by a horizontal scanning pulse having a period of horizontal period / 2 and respectively obtain sampling voltages, and a plurality of sampling circuits respectively connected to the plurality of sampling circuits Data lines, a plurality of gate lines to which vertical scanning pulses are supplied, a plurality of data lines and a plurality of gate lines at each crossing portion thereof. In a color liquid crystal display device having a liquid crystal display panel having a plurality of three primary color liquid crystal pixels connected to each other, the phase of the sampling hold pulse is switched by a predetermined phase obtained by dividing horizontal period / 2 by an even number. A switching circuit and a video camera that measures the luminance level of the screen of the liquid crystal display panel on which the test pattern is displayed, and the phase of the sampling hold pulse that minimizes the difference in luminance level measured by the video camera. A color liquid crystal display that has a detection circuit and sets the phase of the sampling and holding pulse to a phase obtained by shifting the phase of the sampling and holding pulse detected by the detection circuit by the horizontal period / 4. It is a sampling phase adjustment circuit of an apparatus.
[0025]
According to the first aspect of the present invention, the phase of the sampling and holding pulse is switched by a predetermined phase obtained by dividing the horizontal period / 2 by an even number by the phase switching circuit, and the test pattern is displayed by the video camera. The brightness level of the screen of the display panel is measured, the phase of the sampling hold pulse that minimizes the difference in the brightness level measured by the video camera is detected by the detection circuit, and the sampling level detected by the detection circuit is detected. The phase of the sampling and holding pulse is set to the phase obtained by shifting the phase of the holding pulse by the horizontal period / 4.
[0026]
According to a second invention, in the sampling phase adjusting circuit of the color liquid crystal display device of the first invention, a reference signal generating circuit for generating a reference signal including at least a reference horizontal clock, and a phase of the reference signal from the reference signal generating circuit A phase adjustment circuit that supplies a horizontal shift register of the liquid crystal display panel, a sampling circuit that samples a dummy pixel signal by a horizontal scanning pulse, and a dummy pixel signal sampled from the sampling circuit, A phase comparison circuit that performs phase comparison with the pixel signal, and a phase control signal from the phase comparison circuit so that the phase difference between the sampled dummy pixel signal and the reference dummy pixel signal maintains a predetermined phase difference, Sampling phase adjustment circuit for color liquid crystal display device controlling phase adjustment circuit A.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an example of the sampling phase adjusting device of the three-pixel simultaneous writing type color liquid crystal display device according to the embodiment of the present invention will be described with reference to FIG. In FIG. 5, parts corresponding to those in FIGS. 1 and 2 are denoted by the same reference numerals, and a part of overlapping explanation and overlapping illustration are omitted.
[0028]
5, an input signal In {blue, red, green input signals In (B), In (R), In (G)} from the signal source 10 of FIG. Is supplied to the sampling and holding circuit 16 and is sampled and held by the sampling and holding pulse SHP '. The sampling and holding circuit 16 and the sampling and holding pulse SHP ′ are configured in the same manner as in FIG. That is, the blue, red, and green input signals In (B), In (R), and In (G) are supplied to the sampling and holding circuits 16B, 16R, and 16G, and the sampling and holding pulse SHP from the liquid crystal controller 12 is supplied. B , SHP R , SHP G Is sampled and held. The output signals Sfg (B), Sig (R), and Sig (G) of the sampling and holding circuits 16B, 16R, and 16G are supplied to the sampling and holding circuits 16BA, 16RA, and 16GA, and are shared by the liquid crystal controller 12. Sampling and hold pulse SHP A Is sampled and held.
[0029]
In the liquid crystal controller 12, reference numeral 30 denotes a reference pulse generation circuit. Various reference pulses, that is, various reference sampling and holding pulses SHP, reference horizontal clock pulses HCK1 and HCK2, reference horizontal display start signal HST, and reference dummy pixel sampling. A pulse TESTP (not shown in FIG. 5) is generated.
[0030]
The various reference sampling and holding pulses SHP are phase-adjusted by the first phase adjusting circuit 33, and the sampling and holding pulses SHP ′ adjusted in phase are supplied to the sampling and holding circuit 16. This sampling and holding pulse SHP 'has already been described in detail.
[0031]
Hereinafter, phase adjustment in the first phase adjustment circuit 33 will be described. First, a test pattern signal as an input signal In from the signal source 10 (not shown in FIG. 5) is supplied to a sampling and holding circuit (time axis adjustment circuit) 16 of the liquid crystal driver 11. The phase of the first phase adjustment circuit 33 is switched by the microcomputer 35, whereby the sampling hold pulse SHP (SHP B , SHP R , SHP G , SHP A ) Is changed by a predetermined phase amount. For this reason, the timing of the test pattern signal as the input signal In is changed. In this state, the video camera 37 captures an image of the screen of the liquid crystal display panel 13 and measures the luminance level of the adjacent liquid crystal pixels, and the difference between the measured luminance levels is determined by the sampling hold pulse at that time. SHP A Are stored in the memory 36.
[0032]
And sampling hold pulse SHP A The total sum of the predetermined phase amount is the sampling hold pulse SHP A Sampling and hold pulse SHP until 1 cycle A Change the phase. Sampling hold pulse SHP when the absolute value of the plurality of luminance level differences stored in memory 36 is the smallest A 180 degrees, that is, the sampling hold pulse SHP A The sampling / holding pulse SHP in the first phase adjustment circuit 33 is shifted in phase by (1/2) period. A Phase.
[0033]
Although not shown in FIG. 5, the blue, red, and green output signals Out (B), Out (R), and Out (G) from the liquid crystal driver 11 are the same as those in FIG. Switch SW 1B , SW 1R , SW 1G ~ SW nB , SW nR , SW nG (The illustration is omitted in FIG. 5). These analog switches SW 1B , SW 1R , SW 1G ~ SW nB , SW nR , SW nG Are supplied with common horizontal scanning pulses (sampling pulses) Gate (1) to Gate (n).
[0034]
By adjusting the phase of the sampling hold pulse SHP, not only the sampling signal delay inside the liquid crystal display panel 13 but also the delay of the signal processing system can be corrected, which is unique to each set of color liquid crystal display devices. High-quality images can be displayed against delay variations due to individual device differences / power supply voltage. This phase adjustment of the sampling and holding pulse SHP is particularly suitable for a liquid crystal display panel having a low number of pixels that is not significantly affected by delay variation due to temperature characteristics.
[0035]
However, for a high-definition liquid crystal display panel with a particularly short sampling period, the delay variation due to the temperature characteristic also causes the resolution deterioration, and thus it is necessary to adjust this. In this case, since the timing adjustment of the video signal uses a video camera, the timing relationship cannot always be monitored. In that case, it is possible to compare the video signal levels of the adjacent liquid crystal pixels by providing a circuit for detecting the video signal level of the adjacent liquid crystal pixels from the liquid crystal display panel. Since the delay variation due to the temperature characteristics of the signal processing system is negligibly small with respect to the sampling signal inside the liquid crystal display panel, the adjustment may be performed only with the sampling signal on the liquid crystal display panel side.
[0036]
Similarly to FIG. 1, the liquid crystal display panel 13 includes a V (vertical) shift register 15, but is not illustrated here. Similarly to FIG. 1, each thin film transistor (TFT) Tr is connected to each intersection of each data line DL and each gate line GL, and a display electrode DE is connected to each transistor Tr. Each display electrode DE constitutes a pixel, which is also omitted in FIG.
[0037]
As described above, although not shown in FIG. 5, the blue, red, and green output signals Out (B), Out (R), and Out (G) from the liquid crystal driver 11 are displayed on the liquid crystal display panel 13. Analog switch SW similar to 2 1B , SW 1R , SW 1G ~ SW nB , SW nR , SW nG (The illustration is omitted in FIG. 5). These analog switches SW 1B , SW 1R , SW 1G ~ SW nB , SW nR , SW nG Are supplied with common horizontal scanning pulses (sampling pulses) Gate (1) to Gate (n).
[0038]
In order to adjust the phase of the horizontal scanning pulses (sampling pulses) Gate (1) to Gate (n), it is necessary to detect the sampling delay amount in the liquid crystal display panel 13. Therefore, as shown in FIG. 5, a dummy analog switch SWd to which a horizontal scanning pulse (sampling pulse) Gate (n ′) from the H shift register 14 is supplied is provided, and a dummy pixel signal HDLY sampled by the analog switch SWd. Is waveform-shaped by the waveform shaping circuit 34 to obtain a dummy pixel signal HDLY (see FIG. 6) that has been waveform-shaped and sampled. The detection and comparison circuit 32 compares the phase between the waveform-shaped and sampled dummy pixel signal HDLY and the reference dummy pixel sampling pulse TESTP (not shown in FIG. 5) in the liquid crystal controller 12. Then, in the second phase adjustment circuit 31 in the liquid crystal controller 12, the reference horizontal clock pulses HCK 1 and HCK 2 from the reference pulse generation circuit 30, the reference horizontal display start signal HST, and the phase difference are always constant. The phase of the reference dummy pixel sampling pulse TSTP is adjusted. TESTP ′ shown in FIG. 6 indicates a dummy pixel sampling pulse whose phase is adjusted with respect to the reference dummy pixel sampling pulse TESTP.
[0039]
In the waveform shaping, a comparator is generally used to perform binarization processing, but there is no problem even if other circuits are used if the phase change of the falling waveform is small.
[0040]
The detection and comparison circuit 32 uses a counter and a latch circuit, and a dummy pixel signal HDLY and a liquid crystal controller that are waveform-shaped and sampled with a master clock CLK (see FIG. 6) or an integer multiple of the master clock CLK. 12 is used to detect a phase difference between the waveform-shaped and sampled dummy pixel signal HDLY and the reference dummy pixel sampling pulse TESTP in the liquid crystal controller 12 by counting the reference dummy pixel sampling pulse TESTP in FIG. A correction amount is determined for the phase difference, the phase in the second phase adjustment circuit 31 is controlled, and an averaging process is performed by an integration circuit or a divide circuit for noise countermeasures. Note that TPS in FIG. 6 indicates a test pattern signal.
[0041]
As shown in FIGS. 5 and 6, the delay amount Delay (TG) in the liquid crystal controller 12 is determined by the phase adjustment by the second phase adjustment circuit 31. First, the phase adjustment of the first phase adjustment circuit 33 and the second phase adjustment circuit 31 is performed simultaneously to cause the liquid crystal display panel 13 to display a high-quality image with good resolution. Thereafter, the phase adjustment of only the first phase adjustment circuit 33 is performed. In this case, even if the sampling delay amount Delay (LCD) inside the liquid crystal display panel 13 changes due to temperature characteristics or the like, the sum Delay of the delay amount Delay (TG) and the delay amount Delay (LCD) is constant, that is, ,
Delay (TG) + Delay (LCD) = Delay = Constant
Thus, the phase adjustment of each signal described above is performed by the second phase adjustment circuit 31.
[0042]
Even if the sampling delay amount Delay (LCD) inside the liquid crystal display panel 13 changes due to temperature characteristics or the like, the sampling adjustment is performed, and the delay amount is always corrected. A high-quality image with good resolution is displayed on the liquid crystal display panel 13.
[0043]
Next, an example of adjustment of the sampling phase adjustment circuit of the color liquid crystal display device of FIG. 5 will be described with reference to the flowchart of FIG. In step ST-1, the phase adjustment of the second phase adjustment circuit 31 is started. After step ST-1, the process proceeds to step ST-2, where the phase amount of the second phase adjustment circuit 31 is set to a certain value. At this time, the base reference horizontal clock pulses HCK1 and HCK2, the reference horizontal display start signal HST, and the reference dummy pixel sampling pulse TSTP from the reference pulse generation circuit 30 are supplied to the second phase adjustment circuit 31, and the phase is adjusted. The phase-adjusted horizontal clock pulses HCK 1 ′, HCK 2 ′ and horizontal display start signal HST ′ are input to the liquid crystal display panel 13, and the phase-adjusted dummy pixel sampling pulse TSTP ′ is input to the detection and comparison circuit 32. The The dummy pixel signal HDLY sampled by the analog switch SWd is input to the waveform shaping circuit 34 and subjected to waveform shaping, and then input to the liquid crystal controller 12. In the detection and comparison circuit 32 in the liquid crystal controller 12, the delay amount Delay (TG) of the phase-adjusted dummy pixel sampling pulse TESTP ′ output from the second phase adjustment circuit 31 and the waveform shaping circuit 34 output. The delay amount Delay (LCD) of the dummy pixel signal HDLY is measured, and when the longest delay amount of the sum of the delay amount Delay (TG) and Delay (LCD) is K, Delay (TG) = K− Delay (LCD) is calculated, and the obtained Delay (TG) = K−Delay (LCD) is set as the phase amount of the second phase adjustment circuit 31. This series of processing is always performed in step ST-2.
[0044]
After step ST-2, the process proceeds to step ST-3, and the phase adjustment of the first phase adjustment circuit 33 is controlled by the microcomputer 35 under the state in which the operation in step ST-2 is performed. To start. After step ST-3, the process proceeds to step ST-4, where the test pattern signal TPS from the signal source 10 of FIG. As shown in FIG. 8, the test pattern signal TPS is a signal (duty is 0.5) which has the same pulse width T as the pulse width T of the horizontal clock HCK1 having a duty of 0.5 and switches between white and black. .
[0045]
After step ST-4, the process proceeds to step ST-5 where the timing of the sampling and holding circuit (time axis adjustment circuit) 16 is set.
[0046]
Here, FIG. 10 will be described. FIG. 10 is output from the first phase adjustment circuit 33 in the normal display, which is supplied to the sampling and holding circuit 16 in FIG. 5 (the specific circuit configuration is the same as that described with reference to FIG. 2). Sampling hold pulse SHP, ie sampling hold pulse SHP B , SHP R , SHP G , SHP A The method of setting the phase (by control of the microcomputer 35) is shown. Sampling hold pulse SHP B , SHP R , SHP G , SHP A Is the period T of the horizontal clock HCK1 H Has a period that is 1/2 times as long. Sampling hold pulse SHPSHP B , SHP R , SHP G , SHP A Is 1/3 of the period, that is, the period T of the horizontal clock HCK1. H 1/6. Sampling hold pulse SHP B , SHP R , SHP G , SHP A Is the period T of the horizontal clock HCK1. H 1/12 of each, that is, sampling hold pulse SHP B , SHP R , SHP G , SHP A ½ of the pulse width τ, that is, 0.5τ. The sampling hold pulse SHP delayed by τ with respect to the rising and falling edges of the horizontal clock HCK1. A And the same phase (0τ) with respect to the sampling hold pulse SHP delayed by 0.5τ, 1.0τ, 1.5τ, 2.0τ, 2.5τ, 3.0τ (0τ), respectively. A Respectively, SHP A 0, SHP A 1, SHP A 2, SHP A 3, SHP A 4, SHP A 5, SHP A 6 (= SHP A 0). Sampling hold pulse SHP A 0, SHP A 1, SHP A 2, SHP A 3, SHP A 4, SHP A 5, SHP A 6 (= SHP A 0) and sampling and holding pulses SHP respectively having phase differences τ and 2τ, respectively. B , SHP R And normally open sampling hold pulse SHP G Sampling hold pulse SHP B 0, SHP R 0, SHP G 0: SHP B 1, SHP R 1, SHP G 1; SHP B 2, SHP R 2, SHP G 2; SHP B 3, SHP R 3, SHP G 3; SHP B 4, SHP R 4, SHP G 4; SHP B 5, SHP R 5, SHP G 5; SHP B 6 (= SHP B 0), SHP R 6 (= SHP R 0), SHP G 6 (= SHP G 0).
[0047]
Next, FIGS. 11 and 12 will be described. 11 and 12 show the first case where the test pattern signal supplied to the sampling and holding circuit 16 in FIG. 5 (the specific circuit configuration is the same as that described with reference to FIG. 2) is common to the BRG. Sampling hold pulse SHP output from the phase adjustment circuit 33 B , SHP R , SHP G , SHP A The method of setting the phase (by control of the microcomputer 35) is shown. Sampling hold pulse SHP B , SHP R , SHP G , SHP A Is the period T of the horizontal clock HCK1 H Has a period that is 1/2 times as long. Sampling hold pulse SHP B , SHP R , SHP G , SHP A Is 1/3 of the period, that is, the period T of the horizontal clock HCK1. H 1/6. The test pattern signal TPS has a period T of the horizontal clock HCK1. H Same period T H For the horizontal clock HCK1, T H The phase difference is / 6. Sampling hold pulse SHP B , SHP R , SHP G , SHP A Is the period T of the horizontal clock HCK1. H 1/12 of each, that is, sampling hold pulse SHP B , SHP R , SHP G , SHP A ½ of the pulse width τ, that is, 0.5τ. The sampling hold pulse SHP delayed by τ with respect to the rising and falling edges of the horizontal clock HCK1. A And the same phase (0τ) with respect to the sampling hold pulse SHP delayed by 0.5τ, 1.0τ, 1.5τ, 2.0τ, 2.5τ, 3.0τ (0τ), respectively. A Respectively, SHP A 0, SHP A 1, SHP A 2, SHP A 3, SHP A 4, SHP A 5, SHP A 6 (= SHP A 0). Sampling hold pulse SHP A 0, SHP A 1, SHP A 2, SHP A 3, SHP A 4, SHP A 5, SHP A 6 (= SHP A 0) and sampling and holding pulses SHP each having a phase difference of 1.5τ B , SHP R , SHP G Sampling hold pulse SHP B 0, SHP R 0, SHP G 0: SHP B 1, SHP R 1, SHP G 1; SHP B 2, SHP R 2, SHP G 2; SHP B 3, SHP R 3, SHP G 3; SHP B 4, SHP R 4, SHP G 4; SHP B 5, SHP R 5, SHP G 5; SHP B 6 (= SHP B 0), SHP R 6 (= SHP R 0), SHP G 6 (= SHP G 0).
[0048]
In step ST-5, the sampling hold pulse SHP in FIG. 10, FIG. 11 and FIG. A 0, SHP B 0, SHP R 0SHP G 0 is supplied as the initial setting sampling hold pulse from the first phase adjustment circuit 33 to the sampling hold circuit 16, and the respective color signals whose timings are set by this are supplied from the liquid crystal driver 11 to the liquid crystal display panel 13. The
[0049]
After step ST-5, the process proceeds to step ST-6, where the video camera 37 images the screen of the liquid crystal display panel 13 under the control of the microcomputer 35, and the sampling hold pulse SHP is obtained. B , SHP R , SHP G , SHP A Each time the phase of the liquid crystal pixel changes, the luminance level of the adjacent liquid crystal pixel is measured, and then the process proceeds to step ST-7 where the sampling and holding pulse SHP is controlled under the control of the microcomputer 35. B , SHP R , SHP G , SHP A Each time the phase changes, the difference between the measured brightness levels of adjacent liquid crystal pixels is stored in the memory 36.
[0050]
9A and 9B show white / black stripe images displayed on the liquid crystal display panel 13 based on the test pattern signal TPS of FIG. 8, where A shows a case where the resolution is good and B shows a case where the resolution is bad. T indicates the width of the white stripe and the black stripe corresponding to the pulse width T of the test pattern signal TPS in FIG. Then, the video camera 37 captures a white / black stripe image displayed on the liquid crystal display panel 13 and measures the level difference between the shades. And the level difference between the shade and the sampling hold pulse SHP A Are stored in the memory 36. In this case, the brightness level of the entire liquid crystal display panel 13 is measured, and this is sampled, held and pulsed SHP. A The phase may be stored in the memory 36.
[0051]
After step ST-7, the process proceeds to step ST-8, where the timing of the sampling and holding circuit (time axis adjustment circuit) 16 is changed. That is, as shown in FIG. 10 or FIG. 11 and FIG. 12, from the first phase adjustment circuit 33, the sampling hold pulse SHP A 0, SHP A 1, SHP A 2, SHP A 3, SHP A 4, SHP A 5, SHP A 6 (= SHP A 0), SHP B 0, SHP R 0, SHP G 0: SHP B 1, SHP R 1, SHP G 1; SHP B 2, SHP R 2, SHP G 2; SHP B 3, SHP R 3, SHP G 3; SHP B 4, SHP R 4, SHP G 4; SHP B 5, SHP R 5, SHP G 5; SHP B 6 (= SHP B 0), SHP R 6 (= SHP R 0), SHP G 6 (= SHP G 0) are sequentially switched and output, supplied to the sampling and holding circuit 16, the timing of each color signal is set, and each color signal for which the timing has been set is supplied from the liquid crystal driver 11 to the liquid crystal display panel 13. .
[0052]
After step ST-8, the process proceeds to step ST-9. In step ST-9, the sampling and holding pulse SHP output from the first phase adjustment circuit 33 shown in FIG. 10 or FIG. 11 and FIG. A 0, SHP A 1, SHP A 2, SHP A 3, SHP A 4, SHP A 5, SHP A 6 (= SHP A 0), SHP B 0, SHP R 0, SHP G 0: SHP B 1, SHP R 1, SHP G 1; SHP B 2, SHP R 2, SHP G 2; SHP B 3, SHP R 3, SHP G 3; SHP B 4, SHP R 4, SHP G 4; SHP B 5, SHP R 5, SHP G 5; SHP B 6 (= SHP B 0), SHP R 6 (= SHP R 0), SHP G 6 (= SHP G 0), it is determined whether or not it has made a round. If NO, the process returns to step ST-6, and if YES, the process proceeds to step ST-10.
[0053]
After step ST-9, the process proceeds to step ST-10, and the microcomputer 35 compares the luminance level difference stored in the memory 36.
[0054]
After step ST-10, the process proceeds to step ST-11, where the microcomputer 35 performs sampling and holding pulse SHP. A 0, SHP A 1, SHP A 2, SHP A 3, SHP A 4, SHP A 5, SHP A 6 (= SHP A 0) of the sampling hold pulse SHP having the smallest luminance level difference. A Sampling and hold pulse SHP A Is set to a phase shifted by 180 °, ie, 1.5τ, from the phase having the smallest luminance level difference. In that case, sampling hold pulse SHP B , SHP R , SHP G Sampling hold pulse SHP A Adjust to the phase of.
[0055]
For example, sampling / holding pulse SHP having the phase with the smallest luminance level difference A Sampling hold pulse SHP A If 1, the sampling hold pulse SHP output from the first phase adjustment circuit 33 A , SHP B , SHP R , SHP G Sampling hold pulse SHP A 4, SHP B 4, SHP R 4, SHP G 4 is set.
[0056]
After step ST-11, the process proceeds to step ST-12, where the sampling hold pulse SHP set in step ST-11 is set. A , SHP B , SHP R , SHP G The timing of the blue, red, and green signals Out (B), Out (R), and Out (G) output from the sampling and holding circuit (time axis adjustment circuit) 16 and supplied to the liquid crystal display panel 13 based on Set.
[0057]
After step ST-12, the process proceeds to step ST-13 to cancel the phase adjustment of the first phase adjustment circuit 33.
[0058]
Next, another example of the sampling phase adjustment device will be described. The sampling phase adjustment example described with reference to FIG. 7 is a case where the phase of the sampling hold pulse SHP ′ is changed by a predetermined amount in the first phase adjustment circuit, and the phase change is cycled. The sampling phase adjustment example is a case where the time required for the phase adjustment is shortened.
[0059]
Next, another adjustment example of the sampling phase adjustment circuit of the color liquid crystal display device of FIG. 5 will be described with reference to the flowchart of FIG. In step ST-21, the phase adjustment of the second phase adjustment circuit 31 is started.
[0060]
After step ST-21, the process proceeds to step ST-22, where the phase amount of the second phase adjustment circuit 31 is set to a certain value. At this time, the base reference horizontal clock pulses HCK1 and HCK2, the reference horizontal display start signal HST, and the reference dummy pixel sampling pulse TSTP from the reference pulse generation circuit 30 are supplied to the second phase adjustment circuit 31, and the phase is adjusted. The phase-adjusted horizontal clock pulses HCK 1 ′, HCK 2 ′ and horizontal display start signal HST ′ are input to the liquid crystal display panel 13, and the phase-adjusted dummy pixel sampling pulse TSTP ′ is input to the detection and comparison circuit 32. The The dummy pixel signal HDLY sampled by the analog switch SWd is input to the waveform shaping circuit 34 and subjected to waveform shaping, and then input to the liquid crystal controller 12. The delay amount Delay (TG) of the phase-adjusted dummy pixel sampling pulse TESTP ′ output from the second phase adjustment circuit 31 and the dummy pixel signal HDLY output from the waveform shaping circuit 34 inside the liquid crystal controller 12. The delay amount Delay (LCD) is measured. When the longest delay amount of the sum of the delay amounts Delay (TG) and Delay (LCD) is K, the calculation of Delay (TG) = K-Delay (LCD) is performed, and the obtained Delay (TG) ) = K-Delay (LCD) is set as the phase amount of the second phase adjustment circuit 31. This series of processing is always performed in step ST-22.
[0061]
After step ST-22, the process proceeds to step ST-23, and the phase adjustment of the first phase adjustment circuit 33 is started under the control of the microcomputer 35 while the operation in step ST-22 is performed. To do. After step ST-23, the process proceeds to step ST-24, where the test pattern signal TPS from the signal source 10 of FIG. As shown in FIG. 8, the test pattern signal TPS is a signal (duty is 0.5) which has the same pulse width T as the pulse width T of the horizontal clock HCK1 having a duty of 0.5 and switches between white and black. .
[0062]
After step ST-24, the process proceeds to step ST-25 to set the timing of the sampling and holding circuit (time axis adjustment circuit) 16.
[0063]
The overlapping description about FIGS. 10 to 12 will be omitted.
[0064]
In step ST-25, the sampling hold pulse SHP in FIG. 10, FIG. 11 and FIG. A 0, SHP B 0, SHP R 0SHP G 0 is supplied as the initial setting sampling hold pulse from the first phase adjustment circuit 33 to the sampling hold circuit 16, and the respective color signals whose timings are set by this are supplied from the liquid crystal driver 11 to the liquid crystal display panel 13. The
[0065]
After step ST-25, the process proceeds to step ST-26, where the screen of the liquid crystal display panel 13 is imaged by the video camera 37 under the control of the microcomputer 35, and the sampling hold pulse SHP is taken. B , SHP R , SHP G , SHP A Each time the phase changes, the luminance difference level between adjacent liquid crystal pixels is measured.
[0066]
15A and 15B show white / black stripe images displayed on the liquid crystal display panel 13 based on the test pattern signal TPS of FIG. 8, and A shows a case where the resolution is good and B shows a case where the resolution is bad.
[0067]
14A and 14B show a case where the resolution of an image displayed on the liquid crystal display panel at the time of initial adjustment is good and a case where the resolution is bad. The luminance L of the P pixel in FIGS. 14A and 14B P (N) and luminance L of the (P + 1) -th pixel (P + 1) When the difference from (n), that is, the luminance difference level is Y (n), the luminance difference level Y (n) is
Y (n) = L (P + 1) (N) -L P (N)
It is expressed as
[0068]
Next, the process proceeds to step ST-27, where the current luminance difference level Y (k) stored in the memory 36 of FIG. 5 {the sampling hold pulse SHP at that time> A D (k)} and the previous luminance difference level Y (k−1) {sampling hold pulse SHP at that time A Is the level of the difference with D (k−1)}, that is,
Y (k) -Y (k-1)
Is calculated by the microcomputer 35 of FIG.
[0069]
After step ST-27, the process proceeds to step ST-28, and the microcomputer 35 checks whether the sign of the calculation result in step ST-27 is positive. If NO, that is, if not positive, step 35 Returning to ST-26, if YES, ie, positive, the process proceeds to step ST-29, and the phase D (k-1) is shifted by 180 °.
[0070]
FIG. 15 shows a sampling hold pulse SHP. A Luminance difference levels Y (n-3), Y () in the phases D (n-3), D (n-2), D (n-1), D (n), D (n + 1), D (n + 2). n-2), changes in Y (n-1), Y (n), Y (n + 1), Y (n + 2) are shown. In this example, the magnitude relationship between adjacent luminance differences is as follows.
Y (n-3)> Y (n-2)> Y (n-1)> Y (n) <Y (n + 1) <Y (n + 2)
Therefore, the sign of Y (k) -Y (k-1), which is the difference between the luminance difference levels, is as follows.
Symbol of Y (n-2) -Y (n-3):-
Sign of Y (n-1) -Y (n-2):-
The sign of Y (n) -Y (n-1):-
Sign of Y (n + 1) -Y (n): +
Sign of Y (n + 2) -Y (n + 1): +
In this example, the luminance difference level Y (n) becomes the minimum value, and the sampling hold pulse SHP at that time A The phase of D (n) is D (n).
[0071]
After step ST-29, the process proceeds to step ST-30 and the sampling hold pulse SHP having the phase set in step ST-29. A , SHP B , SHP R , SHP G The timing of the blue, red, and green signals Out (B), Out (R), and Out (G) output from the sampling and holding circuit (time axis adjustment circuit) 16 and supplied to the liquid crystal display panel 13 based on Set.
[0072]
After step ST-30, the process proceeds to step ST-31, and the phase adjustment of the first phase adjustment circuit 33 is canceled.
[0073]
In the sampling phase adjustment example of FIG. 13, only a change in the sign of Y (k) -Y (k-1), and the sampling hold pulse SHP that minimizes the luminance difference level Y A The time required to detect the phase is reduced. For example, when there are 100 luminance difference levels to be measured, if the luck is good, the sampling hold pulse SHP when the luminance difference level is the minimum in the measurement of the luminance difference level at least twice. A Can be detected. Of course, if you are unlucky, you may have to measure the brightness level up to 100 times.
[0074]
16A and 16B correspond to FIGS. 14A and 14B, but when the luminance level difference cannot be measured by the video camera 37, the focus adjustment of the zoom lens of the video camera 37 is set to infinity, and the video camera 37 Therefore, there is a method of measuring the entire luminance of the liquid crystal display panel as shown in FIG. 16C (when the resolution is good) and FIG. 16D (when the resolution is bad) as an image of the liquid crystal display panel to be captured.
[0075]
FIG. 17 shows the characteristics between the signal level and the luminance level of the liquid crystal. In this case, when the focus of the zoom lens of the video camera 37 is infinite, as shown in FIG. 17, the luminance when the resolution is good is {L (white) + L (black)} / 2, and the resolution is poor. In this case, the luminance is L (mixed) ≈L (black).
[0076]
In this case, sampling hold pulse SHP A The relationship between the phase and the luminance L of the entire screen of the liquid crystal display panel is as shown in FIG.
[0077]
Therefore, in this case, step ST-27 is changed as follows in the flowchart of FIG. That is, in step ST-27, the brightness level L (k) of the entire current screen stored in the memory 36 of FIG. 5 {the sampling hold pulse SHP at that time A And the luminance level L (k−1) of the entire previous screen {sampling hold pulse SHP at that time} A The phase of D (k−1)}, that is, the level of the difference,
L (k) -L (k-1)
Is calculated by the microcomputer 35 of FIG.
[0078]
Step ST-28 following step ST-27 is changed as follows. That is, in step ST-28, the microcomputer 35 checks whether the sign of the calculation result in step ST-27 is positive. If NO, that is, if not positive, the process returns to step ST-26 and YES, If positive, the process proceeds to step ST-29, and the phase D (k-1) is shifted by 180 °.
[0079]
FIG. 18 shows the sampling hold pulse SHP. A Luminance levels L (n−3) of the entire screen at the phases D (n−3), D (n−2), D (n−1), D (n), D (n + 1), and D (n + 2), Changes in L (n−2), L (n−1), L (n), L (n + 1), and L (n + 2) are shown. In this example, the relationship between the brightness levels of the entire adjacent screens is shown as follows.
L (n-3)> L (n-2)> L (n-1)> L (n) <L (n + 1) <L (n + 2)
Therefore, the sign of L (k) −L (k−1), which is the difference in luminance level between the entire screens, is as follows.
L (n-2) -L (n-3) sign:-
L (n-1) -L (n-2) sign:-
L (n)-sign of L (n-1):-
The sign of L (n + 1) -L (n): +
Sign of L (n + 2) -L (n + 1): +
In this example, the luminance level L (n) of the entire screen becomes the minimum value, and the sampling hold pulse SHP at that time A The phase of D (n) is D (n).
[0080]
【The invention's effect】
According to the first invention, x sets (x = 1, 2, 3,...) Of three primary color pixel signals having a duty cycle of 50%, a horizontal period, and a phase shifted by horizontal period / 6. , A sampling and holding circuit for three primary colors that are sampled and held by a common sampling and holding pulse having a period of horizontal period / 2 to obtain x sets of synchronized three primary color pixel signals, and a sampling and holding circuit for the three primary colors The obtained x sets of synchronized three primary color pixel signals are sampled by a horizontal scanning pulse having a horizontal period / 2, and are respectively connected to a plurality of sampling circuits for obtaining a sampling voltage, and the plurality of sampling circuits. A plurality of data lines, a plurality of gate lines to which a vertical scanning pulse is supplied, a plurality of data lines, and a crossing portion of the plurality of gate lines In a color liquid crystal display device having a liquid crystal display panel including a plurality of three primary color liquid crystal pixels connected to each other, the phase of sampling, hold, and pulse is switched by a predetermined phase obtained by dividing horizontal period / 2 by an even number. A switching circuit and a video camera that measures the luminance level of the screen of the liquid crystal display panel on which the test pattern is displayed, and the phase of the sampling hold pulse that minimizes the difference in luminance level measured by the video camera. Since the sampling hold pulse phase is set to the phase obtained by shifting the phase of the sampling hold pulse detected by the detection circuit by the horizontal period / 4, Color liquid crystal display device using three primary color pixel signal simultaneous writing system (x = 1, 2, 3,...) Sampling phase adjustment circuit of color liquid crystal display device capable of reliably improving resolution degradation of x sets of three primary color pixel signals due to variation in signal delay amount in each circuit in each circuit without reducing yield of color liquid crystal display device Is to try to propose.
[0081]
According to the second invention, in the sampling phase adjusting circuit of the color liquid crystal display device of the first invention, the reference signal generating circuit for generating a reference signal including at least the reference horizontal clock, and the reference signal from the reference signal generating circuit A phase adjustment circuit that controls the phase of the liquid crystal display panel and supplies it to a horizontal shift register of the liquid crystal display panel, a sampling circuit that samples a dummy pixel signal by a horizontal scanning pulse, and a dummy pixel signal sampled from the sampling circuit, A phase comparison circuit for comparing the phase with the reference dummy pixel signal, and a phase control signal from the phase comparison circuit so that the phase difference between the sampled dummy pixel signal and the reference dummy pixel signal maintains a predetermined phase difference. Since the phase adjustment circuit is controlled by x, x sets (x = 1, 2, 3,...) In the color liquid crystal display device using the three primary color pixel signal simultaneous writing method, resolution degradation of x sets of three primary color pixel signals due to variations in the signal delay amount in each circuit is more reliably improved without reducing the yield of the color liquid crystal display device. A sampling phase adjustment circuit of a color liquid crystal display device that can be obtained can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an outline of a color liquid crystal display device of a three-pixel simultaneous writing method.
2 is a circuit diagram showing a specific circuit of the color liquid crystal display device of the three-pixel simultaneous writing method of FIG. 1;
FIG. 3 is a timing chart in the case of a three-pixel simultaneous writing type color liquid crystal display device.
FIG. 4 is a timing chart for explaining the principle of resolution degradation due to a sampling phase on a liquid crystal display panel.
FIG. 5 is a block diagram showing an example of a sampling phase adjustment device of the color liquid crystal display device according to the embodiment of the present invention.
FIG. 6 is a timing chart illustrating the principle of adjusting the sampling phase.
FIG. 7 is a flowchart showing an example of sampling phase adjustment of the color liquid crystal display device according to the embodiment of the present invention.
FIG. 8 is a timing chart showing a test pattern signal together with a horizontal clock.
FIG. 9 is an explanatory diagram showing an image displayed on the liquid crystal display panel at the time of initial adjustment.
FIG. 10 is a timing chart showing sampling pulses for normal display.
FIG. 11 is a timing chart showing sampling pulses when a test pattern is common to RGB.
12 is a timing chart showing sampling pulses when the test pattern is common to RGB, and is a continuation of FIG.
FIG. 13 is a flowchart showing another sampling phase adjustment example of the color liquid crystal display device according to the embodiment of the present invention.
FIG. 14 is an explanatory diagram showing an image displayed on the liquid crystal display panel during initial adjustment.
FIG. 15: Sampling hold pulse SHP A It is a bar graph which shows the relationship between the phase of this, and a luminance difference.
FIG. 16 is an explanatory diagram showing an image displayed on the liquid crystal display panel at the time of initial adjustment.
FIG. 17 is a characteristic curve diagram showing signal / luminance characteristics of a liquid crystal.
FIG. 18: Sampling hold pulse SHP A It is a bar graph which shows the relationship between the phase of this, and the brightness | luminance of the whole screen.
[Explanation of symbols]
10 signal source, 11 liquid crystal driver, 12 liquid crystal controller, 13 liquid crystal display panel, 14 horizontal shift register, 15 vertical shift register, SW 1 ~ SW n , SW 1B , SW 1R , SW 1G ~ SW nB , SW nR , SW nG Analog switch, Tr thin film transistor (TFT), DE display electrode, DL data line, GL gate line, 16 (16B, 16R, 16G, 16BA, 16RA, 16GA) Sampling and holding circuit, 30 Reference pulse generating circuit, 31 2nd Phase adjustment circuit, 32 detection and comparison circuit, 33 first phase adjustment circuit, 34 waveform shaping circuit, SWd dummy analog switch, 35 microcomputer, 36 memory, 37 video camera.

Claims (2)

デューティが５０％で水平周期を有し、水平周期／６ずつ位相がずれた３原色画素信号のｘ組（ｘ＝１、２、３、‥‥‥‥）を、水平周期／２の周期を有する共通のサンプリング・ホールド・パルスによってサンプリングホールドして、ｘ組の同時化３原色画素信号を得る３原色のサンプリング・ホールド回路と、
該３原色のサンプリング・ホールド回路より得られた上記ｘ組の同時化３原色画素信号を、水平周期／２の周期を有する水平走査パルスによってサンプリングして、それぞれサンプリング電圧を得る複数のサンプリング回路、該複数のサンプリング回路にそれぞれ接続された複数のデータライン、垂直走査パルスが供給される複数のゲートライン及び上記複数のデータライン及び上記複数のゲートラインの各交叉部にそれぞれ接続された複数の３原色液晶画素を備える液晶表示パネルとを有するカラー液晶表示装置において、
上記サンプリング・ホールド・パルスの位相を、水平周期／２を偶数で除算して得た所定位相ずつ切換える位相切換え回路と、
テストパターンを表示させた上記液晶表示パネルの画面の輝度レベルを測定するビデオカメラと、
該ビデオカメラによって測定された輝度レベルの差が最小となる上記サンプリング・ホールド・パルスの位相を検出する検出回路とを有し、
上記検出回路によって検出された上記サンプリング・ホールド・パルスの位相を、水平周期／４だけずらして得た位相に、上記サンプリング・ホールド・パルスの位相を設定することを特徴とするカラー液晶表示装置のサンプリング位相調整回路。A set of three primary color pixel signals (x = 1, 2, 3,...) Having a horizontal period with a duty of 50% and a horizontal period of / 6, and a period of horizontal period / 2. Sampling and holding by a common sampling and holding pulse having three primary color sampling and holding circuits to obtain x sets of synchronized three primary color pixel signals;
A plurality of sampling circuits that sample the x sets of synchronized three primary color pixel signals obtained from the sampling and hold circuit of the three primary colors with a horizontal scanning pulse having a period of horizontal period / 2, and obtain sampling voltages respectively; A plurality of data lines respectively connected to the plurality of sampling circuits, a plurality of gate lines to which a vertical scanning pulse is supplied, and a plurality of 3 connected to the intersections of the plurality of data lines and the plurality of gate lines, respectively. In a color liquid crystal display device having a liquid crystal display panel comprising primary color liquid crystal pixels,
A phase switching circuit for switching the phase of the sampling hold pulse by a predetermined phase obtained by dividing horizontal period / 2 by an even number;
A video camera for measuring the brightness level of the screen of the liquid crystal display panel displaying the test pattern;
A detection circuit for detecting a phase of the sampling hold pulse that minimizes a difference in luminance level measured by the video camera;
In the color liquid crystal display device, the phase of the sampling hold pulse is set to a phase obtained by shifting the phase of the sampling hold pulse detected by the detection circuit by a horizontal period / 4. Sampling phase adjustment circuit. 請求項１に記載のカラー液晶表示装置のサンプリング位相調整回路において、
少なくとも基準水平クロックを含む基準信号を発生する基準信号発生回路と、該基準信号発生回路よりの基準信号の位相を制御して、上記液晶表示パネルの水平シフトレジスタに供給する位相調整回路と、
上記水平走査パルスによって、ダミー画素信号をサンプリングするサンプリング回路と、
該サンプリング回路よりのサンプリングされたダミー画素信号を、基準ダミー画素信号と位相比較する位相比較回路とを有し、
上記サンプリングされたダミー画素信号及び上記基準ダミー画素信号間の位相差が、所定位相差を保持するように、上記位相比較回路よりの位相制御信号によって、上記位相調整回路を制御するようにしたことを特徴とするカラー液晶表示装置のサンプリング位相調整回路。The sampling phase adjustment circuit of the color liquid crystal display device according to claim 1,
A reference signal generation circuit for generating a reference signal including at least a reference horizontal clock; a phase adjustment circuit for controlling the phase of the reference signal from the reference signal generation circuit and supplying the reference signal to the horizontal shift register of the liquid crystal display panel;
A sampling circuit for sampling a dummy pixel signal by the horizontal scanning pulse;
A phase comparison circuit that compares the phase of the sampled dummy pixel signal from the sampling circuit with a reference dummy pixel signal;
The phase adjustment circuit is controlled by the phase control signal from the phase comparison circuit so that the phase difference between the sampled dummy pixel signal and the reference dummy pixel signal maintains a predetermined phase difference. A sampling phase adjustment circuit for a color liquid crystal display device.
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