JP4158248B2 - Manufacturing method of electronic device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は電子装置の製造方法に関し、さらに詳しくは、高集積度半導体装置をはじめとする電子装置の、多層配線構造の層間接続 (Interconnection)において、上層導電層の形成 (Metalization) 工程に入る前の、前処理工程に特徴を有する電子装置の製造方法に関する。
【0002】
【従来の技術】
ULSI(Ultra Large Scale Integrated Circuits) 等の半導体装置の高集積化が進展し、その設計デザインルールが微細化するとともに、多層配線構造が多用されつつある。多層配線構造においては、層間絶縁膜に形成された接続孔 (Via Contact Hall,以下ビアホールと略記する) を介して、下層導電層と上層導電層とが電気的に接続される。このビアホールも微細化の方向にあり、例えば最小デザインルールが0.18μmの半導体装置においては、ビアホールの開口径は0.24μm程度である。層間絶縁膜の厚さそのものは、配線間容量や耐圧の関係から0.5μm程度あるので、接続孔のアスペクト比は2程度となる。
【0003】
このような微細開口径のビアホールにより、低抵抗で信頼性の高い多層配線構造を実現するためには、ビアホールの底部に露出した下層の導電層表面に不可避的に形成された、自然酸化膜や汚染物等(以下自然酸化膜等と略記する)を除去する前処理工程、すなわち清浄化工程が不可欠である。
【0004】
ビアホール底部に露出する下層導電層表面の自然酸化膜等は、下層導電層材料の酸化物を主体とし、エッチング残渣やレジスト残渣あるいは吸着水分等をも含むものである。この自然酸化膜等の除去には、Ar+ イオンによる逆スパッタリングを用いたドライ洗浄が提案され、Al系金属等を下層導電層とするビアホールの前処理等には実用化されている。Ar+ イオンは電界等によりその方向性を制御できるので、微細なビアホール底部の自然酸化膜等の除去は容易である。しかしながら、ゲート電極から延在する下層導電層表面の自然酸化膜等の除去においては、入射するAr+ イオンによる電荷の蓄積により、ゲート絶縁膜破壊をおこす懸念が指摘されている。
【0005】
そこで、本発明者はビアホールを介した上層導電層を形成する際の前処理方法として、低基板バイアスかつ高密度プラズマ処理装置を用いたソフトエッチング方法を、特開平7−094473号公報に開示した。この方法によれば、低エネルギのAr+ イオンを用いた低ダメージの清浄化が可能である。またこれにより懸念されるエッチングレートの低下は、プラズマ密度の向上により補うことができる。
【0006】
【発明が解決しようとする課題】
かかる低基板バイアスかつ高密度プラズマ処理装置を用いたソフトエッチングによる前処理法の採用により、微細化の進んだビアホール底部の自然酸化膜等の清浄化に大きな進展が見られた。しかしながら、被処理基体表面に強固に吸着した水分を完全に除去するには至らず、上層導電層形成時にアウトガスを発生したり、長期的に見るとコンタクト界面での電気的特性を不安定にする要因となる虞れを残していた。
【0007】
半導体装置の高集積度化がさらに進み、例えばゲート絶縁膜の厚さが10nm以下となり、不純物拡散層の深さも同様に薄膜化しつつある現状においては、一層の低ダメージかつ安定な清浄化方法が望まれる。また上層導電層としてAl系金属のスパッタリング形成以外に、タングステン等の高融点金属や、低抵抗の銅等の金属をCVD法や電界めっき法で形成する場合には、より厳しい清浄化度が要求される。
【0008】
本発明は、上述した背景技術の問題点を解決することをその課題とする。
すなわち本発明は、サブクオータミクロンのデザインルールが適用される半導体装置等においても、被処理基体上の自然酸化膜等はもとより、微量の吸着水をも除去ならびに清浄化でき、しかもこの清浄化を、被処理基体にダメージを与えることなく実施できる電子装置の製造方法を提供することをその課題とする。
【0009】
【課題を解決するための手段】
本発明の電子装置の製造方法は、上述の課題を達成するために提案するものである。すなわち、本発明の電子装置の製造方法は、被処理基体上の下層導電層上に形成された層間絶縁膜に、この下層導電層に臨む接続孔を開口する工程、この接続孔底部に露出した下層導電層表面を清浄化する工程、連続的に、少なくともこの接続孔内に上層導電層を形成する工程を具備する電子装置の製造方法であって、この清浄化工程は、プラズマ生成電力と基板バイアス電圧を独立に制御できるプラズマ処理装置を用い、プラズマ生成電力を所定電力値まで漸次増加した後、所電圧定値の基板バイアス電圧を印加して、被処理基体をスパッタエッチングし、接続孔底部に露出した前記下層導電層表面の自然酸化膜を除去する工程であり、スパッタエッチングは、希ガスにHCl又はH 2 からなる還元性ガスを添加した非酸化性ガスにより施すことを特徴とする。
【0010】
また本発明の別の電子装置の製造方法は、被処理基体上の導電層上に形成された下層層間絶縁膜に、この下層導電層に臨む接続孔を開口する工程、この接続孔底部に露出した下層導電層表面を清浄化する工程、連続的に、少なくともこの接続孔内に上層導電層を形成する工程を具備する電子装置の製造方法であって、この清浄化工程は、プラズマ生成電力と基板バイアス電圧を独立に制御できるプラズマ処理装置を用い、プラズマ生成電力を所定電力値まで漸次増加するとともに、基板バイアス電圧を所定電圧値まで漸次高めつつ印加して、被処理基体をスパッタエッチングし、接続孔底部に露出した下層導電層表面の自然酸化膜を除去する工程であり、スパッタエッチングは、希ガスにHCl又はH 2 からなる還元性ガスを添加した非酸化性ガスにより施すことを特徴とする。
【0011】
いずれの電子装置の製造方法においても、このスパッタエッチングは、希ガスに、HClまたはH 2 からなる還元性ガスを添加した非酸化性ガスにより施すことが望ましい。非酸化性とは、不活性あるいは還元性という意味である。
【0012】
またいずれの電子装置の製造方法においても、このプラズマ処理装置は、1×1010cm-3以上1×1014cm-3未満のプラズマ密度が得られるプラズマ発生源を有することが望ましい。
【0013】
連続的とは、言うまでもなく被処理基体を大気等の汚染雰囲気に曝すことなく、真空ゲートバルブ等により導電層形成装置に搬送して、次工程の上層導電層の形成工程を施すということである。かかる連続処理により、清浄化された被処理基体の再酸化や再吸着を回避して、上層導電層を形成することができる。
【0014】
本発明で好適に採用されるプラズマ生成方式としては、プラズマ生成電力と基板バイアス電圧とを個別に制御できるものであり、トライオード型の平行平板型プラズマ処理装置が例示される。またより高密度のプラズマ発生源を有するICP (Inductively Coupled Plasma) 方式、TCP (Transformer Coupled Plasma) 方式、ヘリコン波プラズマ方式あるいはECR (Electron Cyclotron Resonance) プラズマ方式等はより好ましく採用される。これらの装置は、1×1011cm-3以上の高密度プラズマ発生源を有する。プラズマ密度は高い方が望ましいが、1×1014cm-3のプラズマ密度は、現状の高密度プラズマ処理装置においては、ほぼ限界値である。
【0015】
本発明が対象とする電子装置は、TFT (Thin Film Transistor) を含め、メモリ、ロジック、CCD (Charge Coupled Device)等の高集積度半導体装置をはじめとし、多層コイル方式の薄膜磁気ヘッド装置、薄膜インダクタ装置、薄膜コイル装置、あるいはマイクロマシン装置等、接続孔による多層配線が採用される微小電子装置が例示される。
【0016】
〔作用〕
本発明によれば、汚染等により処理チャンバのインピーダンスが変化した場合においても、プラズマ生成電力を漸次すなわち小幅なステップ状あるいは無段階に増加することにより、インピーダンスマッチングが容易に得られ、プラズマはスムーズに立ち上がり、また安定して放電を持続することができる。この状態で基板バイアスを印加することにより、被処理基体に対して安定なスパッタエッチングを施すことができる。
【0017】
さらに、基板バイアスをも漸次増加する場合には、放電持続に及ぼす影響が小さく、このためプラズマはさらに安定となり、被処理基体に対して、より安定なスパッタエッチングを施すことができる。
【0018】
したがって、被処理基体のバッチ数を重ねても均一かつ低ダメージな清浄化を施すことができる。
【0019】
【発明の実施の形態】
まず、本発明の電子装置の製造方法で使用したプラズマ処理装置の構成例を、図2〜図4を参照して説明する。
【0020】
図2はトライオード平行平板型プラズマ処理装置の概略断面図である。
すなわち、プラズマ処理室16内には、被処理基体10を載置するとともに、一方の電極ともなる基板ステージ11と、対向電極13、およびこれら平行配置された容量電極の中間位置に、格子電極15が配置されている。基板ステージ11には、基板バイアス電位を与える基板バイアス電源12が、対向電極13にはプラズマ生成電源14がそれぞれ接続される一方、格子電極15は接地電位とされている。
なお図2ではガス導入手段、ガス排気手段、被処理基体10の搬入搬出手段等の装置細部は図示を省略する。また、後工程で被処理基体10を真空搬送し、連続的に上層導電層を成膜するスパッタリング装置等の成膜装置も図示していない。
【0021】
図2のプラズマ処理装置によれば、対向電極13と格子電極15間に109 cm-3台のプラズマ17が生成されるとともに、プラズマ生成電源14の入力レベルとは独立して被処理基体10に対するイオンの入射エネルギを制御することができる。すなわち、プラズマ17中のAr+ 等の陽イオンは、格子電極15を通過し、基板バイアス電源12が形成する弱い基板バイアス電位により、被処理基体10に向けて入射し、その表面を清浄化する。生成した気体状反応生成物は、ガス排気手段により大部分が排気される。
なお、対向電極13の裏側や、プラズマ処理室16の周囲に磁石を配置し、プラズマ17中の電子のマグネトロン運動を用いたマグネトロン平行平板型プラズマ処理装置として構成すれば、1010cm-3台のプラズマ密度を得ることができる。
【0022】
図3は誘導結合型プラズマ(ICP)処理装置の概略断面図である。
すなわち、プラズマ処理室16内には、被処理基体10を載置した基板ステージ11が配設されている。この基板ステージ11には、基板バイアス電位を与える基板バイアス電源12が接続されている。石英やアルミナ等の誘電体材料からなるプラズマ処理室16の周囲には、誘導結合コイル18が多重に巻回されており、ここにはICP電源19が接続されている。
なお図3でもガス導入手段、ガス排気手段、被処理基体10の搬入搬出手段等の装置細部は図示を省略する。また、後工程で被処理基体10を真空搬送し、連続的に上層導電層を成膜するスパッタリング装置等の成膜装置も図示していない。
【0023】
図3のプラズマ処理装置によれば、誘導結合コイル18が形成する交番電界により、1×1011cm-3以上1×1014cm-3未満程度の高密度のプラズマ17を生成することができる。プラズマ17中の大量のAr+ 等の陽イオンは、基板バイアス電源12が形成する弱い基板バイアス電位により、被処理基体10に向けて入射する。
【0024】
図2および図3のプラズマ処理装置の基板ステージ11の概略断面図を図4に示す。
被処理基体10を載置する基板ステージ11内には、ヒータ21、およびエタノールやフロリナート(商標名)等の冷媒を循環させる冷媒配管22が配設されており、不図示の温度センサおよび温度制御手段により、被処理基体10の温度を所望の温度に制御することができる。被処理基体10直下の基板ステージ11表面は、放射形状等の微細な溝が形成された石英等のセラミックスにより構成され、その下部には静電吸着電極20が埋め込まれている。また基板ステージ11の中心部を貫通して、Heガス等の熱伝導ガスを導入する熱伝導媒体導入孔23が形成されている。
【0025】
図4の基板ステージ11の構成により、被処理基体10は基板ステージ11表面に密着し、また熱伝導ガスによる熱伝導効果も加わって、被処理基体10の温度を高精度に制御することができる。
【0026】
図2および図3に例示したプラズマ処理装置によれば、被処理基体温度を例えば80℃〜700℃の範囲内の所望の温度に制御するとともに、基板バイアス電位を10V〜300Vの範囲の比較的低電位に保ちつつ、被処理基体に対して希ガスイオンあるいは水素活性種を照射することができる。したがって、低ダメージ条件での自然酸化膜の除去は勿論のこと、吸着水分も充分に除去され、再汚染や再酸化の虞もなく、後の上層導電層形成工程において、低抵抗かつ高信頼性のコンタクトを形成することができる。
【0027】
つぎに電子装置の一例として高集積度半導体装置の製造方法を例にとり、図1を参照して説明する。
【0028】
図1は半導体装置の製造方法の要部の工程を示す概略断面図である。
このうち、図1(a)は清浄化工程を施す前の被処理基体を示す。半導体基体1上に下層層間絶縁膜2が形成され、半導体基体1に形成された不図示の不純物拡散層に臨み、コンタクトホール3が開口している。このコンタクトホール3内および下層層間絶縁膜2上には、下層導電層4が形成されている。下層導電層4は、下からバリア層と配線層から構成されている。下層のバリア層はTi、TiN、TiあるいはTiSi2 等の高融点金属あるいはその化合物の単層や積層からなる。また配線層はAl系金属、WやMo等の高融点金属、高融点金属ポリサイド、多結晶シリコン、あるいは低抵抗配線材料である、CuやAg等からなる。
【0029】
この下層導電層4上に、上層層間絶縁膜6が形成されており、ここに接続孔(ビアホール)7が開口している。この接続孔7の底部に露出する下層導電層4表面には、自然酸化膜等5が形成されている。この自然酸化膜等5は、本来の自然酸化膜、および接続孔7形成工程におけるエッチング残渣やレジスト残渣、あるいは反応生成物等の有機物を含むものである。さらに被処理基体表面には、その全面にわたって、水分の吸着層(不図示)が形成されている。この吸着層は、層厚は極めて薄く、図示は省略するものの、被処理基体表面に強固に付着している。
【0030】
この自然酸化膜等5が存在したまま、後工程の上層導電層形成工程に入ると、埋め込み形状の悪化や、コンタクト抵抗の上昇等の悪影響を与える。
したがって、本発明はこの自然酸化膜等5を、完全に、しかも半導体基体に形成されたMOSトランジスタ等の素子にダメージを与えることなく、除去することを目的とする。
【0031】
図1(b)はこの自然酸化膜等5を除去しつつある清浄化工程を示す。すなわち、非酸化性ガスの放電プラズマ処理、ここではAr+ イオンの照射処理により自然酸化膜等5をスパッタアウトしている状態を模式的に示している。このとき、被処理基体温度は100℃以上に制御されている。あるいは被処理基体はすでに減圧雰囲気中で加熱処理されている。この状態では吸着水分も同時に除去される。被処理基体を予備加熱すれば、ほとんどの吸着水分はすでに除去されているが、この放電プラズマ処理により、ほぼ完全に除去される。
希ガスとしては、一般的なArの他にXe、Kr、HeあるいはRn等も使用することができる。また希ガスとともに、H2 、HClやHF等の還元性ガスを添加してもよい。
【0032】
図1(c)は接続孔7底部に露出する、清浄化された下層導電層4表面にコンタクトする上層導電層8を形成した状態である。上層導電層8は、清浄化された被処理基体を大気に曝すことなく、連続的に形成し、これをパターニングしたものである。上層導電層8も、下からバリア層と配線層から構成されている。下層のバリア層はTi、TiN、TiあるいはTiSi2 等の高融点金属あるいはその化合物の単層や積層からなる。また上層の配線層はAl系金属、WやMo等の高融点金属、多結晶シリコン、あるいは低抵抗配線材料であるCuやAg等からなる。
図1(c)では接続孔7を埋め込むコンタクトプラグと、さらに上層層間絶縁膜6上に延在する上層配線が一体となった構造を示すが、これらが異なる材料で別体に構成されてもよい。
【0033】
図1は一例として接続孔7底部に露出する下層導電層4の表面の自然酸化膜等5の清浄化工程を示したが、さらに上層導電層8上に層間絶縁膜を形成し、この層間絶縁膜に開口した接続孔から露出する上層導電層8に臨んで形成された接続孔に清浄化工程を施してもよい。さらに最終パッシベーション膜の開口から露出するパッド電極を下層導電層とし、このパッド電極に清浄化を施してもよい。
【0034】
【実施例】
以下、本発明をさらに詳しく実施例により説明する。しかしながら、これら実施例は単なる例示であり、本発明は以下の実施例になんら限定されない。
【0035】
〔実施例1〕
本実施例は、図2に示したトライオード平行平板型プラズマ処理装置により、接続孔底部に露出した下層導電層表面の自然酸化膜等を、希ガスのスパッタエッチングにより清浄化した例である。この際、プラズマ生成電力を漸増して所定の値とした後、所定値の基板バイアス電圧を印加した。この工程を再度図1を参照して説明する。
【0036】
図1(a)に示す清浄化処理前の被処理基体は、前述した構成であり、このうち半導体基体1はシリコン単結晶、下層層間絶縁膜2はSiO2 、下層導電層4はTiN/Ti=70/30nmからなるバリア層と、Al−0.5%Cuからなる0.5μmの厚さの配線層との積層構造からなる。この下層導電層4上にはSiO2 からなる上層層間絶縁膜6が形成されており、この下層導電層4に臨む接続孔7が形成されている。接続孔7の開口径は約0.24μm、上層層間絶縁膜6の厚さは約0.5μm、接続孔7のアスペクト比は約2である。
【0037】
この接続孔7の底部に露出する下層導電層4表面には、自然酸化膜等5が不所望に形成され、さらに吸着水分層(不図示)が強固に付着している。図1(a)では、この自然酸化膜等5は説明のため実際より厚く表示されている。
【0038】
図1(a)に示す被処理基体を、図2に示すプラズマ処理装置の基板ステージ11上に搬入し、希ガスのスパッタエッチングを次の3ステップで施した。
(ステップ1)
Ar 25 sccm
圧力 0.7 Pa
プラズマ生成電力 300 W(2MHz)
基板バイアス電圧 0 V
基板ステージ温度 50 ℃
時間 5 sec
(ステップ2)
Ar 25 sccm
圧力 0.7 Pa
プラズマ生成電力 600 W(2MHz)
基板バイアス電圧 0 V
基板ステージ温度 50 ℃
時間 5 sec
(ステップ3)
Ar 25 sccm
圧力 0.7 Pa
プラズマ生成電力 600 W(2MHz)
基板バイアス電圧 250 V(13.56MHz)
基板ステージ温度 50 ℃
時間 60 sec
【0039】
このスパッタエッチング工程では、ステップ1でプラズマ放電がスムーズに立ち上がり、ステップ2で所定のパワーでプラズマが安定化し、最後のステップ3では、比較的低エネルギの希ガスイオンによるスパッタエッチングが開始される。
【0040】
このスパッタエッチング工程では、図1(b)のように実線の矢印で示すAr+ イオンの照射により、接続孔7底部の自然酸化膜等5はスパッタアウトされ、破線矢印で示す気体状反応生成物となって除去される。本実施例でのAr+ イオンの照射エネルギは比較的低エネルギであり、被処理基体10にダメージを与える虞は小さい。またAr+ イオンの照射密度は高く、エッチングレートが低下することはない。
【0041】
清浄化された被処理基体10は、ゲートバルブを介して不図示の成膜装置の一例であるスパッタリング装置のステージ上に真空搬送し、直ちに上層導電層8を形成する。本実施例では、上層導電層8として、TiN/Ti=60/30nmからなるバリア層と、Al−0.5%Cuからなる0.6μmの厚さの配線層とを、連続的にスパッタリング成膜した積層構造からなる。上層導電層8を形成した状態を図1(c)に示す。上層導電層8のスパッタリング工程では、被処理基体10からの放出ガスが少なく、また接続孔7から露出する下層導電層4表面が清浄化されているので、埋め込み形状の良い、低抵抗のビアコンタクトを形成することができる。上層導電層8はこの後、所望の配線パターンにエッチングされるか、CMP (Chemical mechanical polishing)により接続孔7内に埋め込まれてビアコンタクトプラグとなる。
【0042】
本実施例により100バッチ連続処理した試料につき、104 個のビアチェーンを形成したテスト回路での抵抗値が、所定の値に収まったものの良品率は100%であった。
これに対し、プラズマ生成電力と基板バイアス電圧とを1ステップで加えて100バッチ連続処理した試料の同じテスト回路の良品率は30%に留まった。
【0043】
〔実施例2〕
本実施例は、図3に示したプラズマ処理装置により、接続孔底部に露出した導電層表面の自然酸化膜等を、スパッタエッチングにより清浄化した例である。この際、プラズマ生成電力および基板バイアス電圧をともに漸増しつつ印加した。またスパッタエッチングは還元性ガスHClを加えて施した。この工程を再度図1を参照して説明する。
【0044】
図1(a)に示す清浄化処理前の被処理基体は、前実施例1と同じであり、重複する説明は省略する。
この被処理基体を、図3に示すプラズマ処理装置の基板ステージ11上に搬入し、Ar/HCl混合ガスによるスパッタエッチングを次の3ステップで施した。
(ステップ1)
Ar 25 sccm
HCl 5 sccm
圧力 0.3 Pa
ICP電力 500 W(450kHz)
基板バイアス電圧 0 V
基板ステージ温度 50 ℃
時間 5 sec
(ステップ2)
Ar 25 sccm
HCl 5 sccm
圧力 0.3 Pa
ICP電力 750 W(450kHz)
基板バイアス電圧 50 V(13.56MHz)
基板ステージ温度 50 ℃
時間 5 sec
(ステップ3)
Ar 25 sccm
HCl 5 sccm
圧力 0.3 Pa
ICP電力 1000 W(450kHz)
基板バイアス電圧 100 V(13.56MHz)
基板ステージ温度 50 ℃
時間 40 sec
【0045】
このスパッタエッチング工程では、ステップ1でプラズマ放電がスムーズに立ち上がり、ステップ2でプラズマ生成電力を高めるとともに、ごく低エネルギの基板バイアス電圧を印加する。さらにステップ3では所定のパワーでプラズマを安定化させるとともに、所定基板バイアスのAr/HClによるスパッタエッチングを施す。
なお、基板バイアス電圧は、ステップ3で印加を開始してもよい。
【0046】
このスパッタエッチング工程では、実施例1に比較して高真空雰囲気でのスパッタエッチングであるので、高密度のイオン種が散乱なく被処理基体に入射する。この入射エネルギは比較的低エネルギであり、図1(b)のように実線の矢印で示すAr+ イオンの照射により、接続孔7底部に露出する自然酸化膜等5はスパッタアウトされ、破線矢印で示す気体状反応生成物となって除去される。また同時に、添加したHClにより、自然酸化膜等5は還元反応も加わり、一層効果的に除去され、クリーンな導電層表面が露出する。
【0047】
清浄化された被処理基体10は、ゲートバルブを介して不図示の成膜装置の一例であるスパッタリング装置のステージ上に真空搬送し、直ちに上層導電層8を形成する。本実施例でも、上層導電層8としては、TiN/Ti=60/30nmからなるバリア層と、Al−0.5%Cuからなる0.6μmの厚さの配線層とを、連続的にスパッタリング成膜した積層構造からなる。上層導電層8を形成した状態を図1(c)に示す。上層導電層8はこの後、所望の配線パターンにエッチングされるか、CMPにより接続孔7内に埋め込まれてビアコンタクトプラグとなる。上層導電層8は真空蒸着法やCVD法により形成してもよい。
【0048】
本実施例により100バッチ連続処理した試料につき、104 個のバイアチェーンを形成したテスト回路での抵抗値が、所定の値に収まったものの良品率は同じく100%であった。
これに対し、プラズマ生成電力と基板バイアス電圧とを1ステップで加えて100バッチ連続処理した試料の同じテスト回路の良品率は35%に留まった。
【0049】
以上、本発明を2例の実施例により詳細に説明したが、本発明はこれら実施例に何ら限定されるものではない。
【0050】
例えば、プラズマ生成電力および基板バイアス電圧は、いずれもステップ状(階段状)に漸増したが、ステップの数は実施例に限定されない。また、無段階にスムーズに漸増してもよい。
【0051】
またプラズマ処理装置として、トライオード型平行平板型プラズマ処理装置やICP装置の他に、ECRプラズマ処理装置やヘリコン波プラズマ処理装置等を採用することができる。低イオンエネルギでの清浄化が可能という観点からは、イオン密度が1×1011cm-3以上の高密度プラズマ処理装置が好ましく使用される。
【0052】
これら非酸化性ガスのスパッタエッチングではArを用いたが、He、Xe、KrあるいはRn等他の希ガスを用いてもよく、また還元性ガスとしてHClの他にH2 等を添加して用いてもよい。
【0053】
また被処理基体上の下層導電層として、シリコン基板に形成されたゲート電極・配線の他に、不純物拡散層や薄膜トランジスタの半導体膜等であってもよい。また半導体基体として、シリコンの他に、SiGeやGe、あるいはGaAs等の化合物半導体であってもよい。
【0054】
その他、被処理基体の構成等、適宜変更可能であることは言う迄もない。
本発明は、半導体装置の他に多層コイル方式の薄膜磁気ヘッド装置、薄膜インダクタ装置、薄膜コイル装置、あるいはマイクロマシン装置等、接続孔による多層配線あるいは電極形成が採用される微小電子装置が対象となる。
【0055】
【発明の効果】
以上の説明から明らかなように、本発明の電子装置の製造方法によれば、サブクオータミクロンのデザインルールが適用される高集積度半導体装置等の微細電子装置においても、被処理基体に低ダメージかつ均一な清浄化処理を施すことができる。
【0056】
したがって、高集積度半導体装置等の電子装置における、微細開口径かつ高アスペクト比の接続孔による層間接続構造を、低抵抗かつ信頼性の高いものとすることができる。
【図面の簡単な説明】
【図1】本発明の電子装置の一例の、半導体装置の製造方法の工程を説明する概略断面図である。
【図2】本発明の電子装置の製造方法に適用するプラズマ処理装置の概略断面図である。
【図3】本発明の電子装置の製造方法に適用する、他のプラズマ処理装置の概略断面図である。
【図4】図2および図3のプラズマ処理装置の基板ステージの構成を示す概略断面図である。
【符号の説明】
1…半導体基体、2…下層層間絶縁膜、3…コンタクトホール、4…下層導電層、5…自然酸化膜等、6…上層層間絶縁膜、7…接続孔(ビアホール)、8…上層導電層
10…被処理基体、11…基板ステージ、12…基板バイアス電源、13…対向電極、14…プラズマ生成電源、15…格子電極、16…プラズマ処理室、17…プラズマ、18…誘導結合コイル、19…ICP電源、20…静電吸着電極、21…ヒータ、22…冷媒配管、23…熱伝導媒体導入孔[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing an electronic device, and more particularly, to an electronic device including a highly integrated semiconductor device, before entering a metallization step of an upper conductive layer in an interconnection of a multilayer wiring structure. The present invention relates to a method for manufacturing an electronic device characterized by a pretreatment process.
[0002]
[Prior art]
With the progress of high integration of semiconductor devices such as ULSI (Ultra Large Scale Integrated Circuits), the design and design rules thereof are becoming finer, and multilayer wiring structures are being used frequently. In a multilayer wiring structure, a lower conductive layer and an upper conductive layer are electrically connected via a connection hole (via contact hole, hereinafter abbreviated as a via hole) formed in an interlayer insulating film. This via hole is also in the direction of miniaturization. For example, in a semiconductor device having a minimum design rule of 0.18 μm, the opening diameter of the via hole is about 0.24 μm. Since the thickness of the interlayer insulating film itself is about 0.5 μm from the relationship between the capacitance between wirings and the withstand voltage, the aspect ratio of the connection hole is about 2.
[0003]
In order to realize a low-resistance and high-reliability multi-layer wiring structure with such a fine opening diameter via hole, a natural oxide film inevitably formed on the lower conductive layer surface exposed at the bottom of the via hole or A pretreatment process for removing contaminants (hereinafter abbreviated as a natural oxide film), that is, a cleaning process is indispensable.
[0004]
The natural oxide film or the like on the surface of the lower conductive layer exposed at the bottom of the via hole is mainly composed of an oxide of the lower conductive layer material, and also contains etching residue, resist residue, adsorbed moisture, and the like. For removal of this natural oxide film etc., Ar+Dry cleaning using reverse sputtering with ions has been proposed, and has been put into practical use for pretreatment of via holes using Al-based metal or the like as a lower conductive layer. Ar+Since the directionality of ions can be controlled by an electric field or the like, it is easy to remove a natural oxide film or the like at the bottom of a fine via hole. However, in removing the natural oxide film etc. on the surface of the lower conductive layer extending from the gate electrode, incident Ar+Concerns have been pointed out that the gate insulating film may be destroyed due to the accumulation of charges due to ions.
[0005]
Therefore, the present inventor has disclosed a soft etching method using a low substrate bias and a high-density plasma processing apparatus as a pretreatment method in forming an upper conductive layer through a via hole in Japanese Patent Application Laid-Open No. 7-094473. . According to this method, low energy Ar+Low damage cleaning using ions is possible. Further, the decrease in the etching rate that is concerned about this can be compensated by the improvement of the plasma density.
[0006]
[Problems to be solved by the invention]
By adopting a pre-processing method by soft etching using such a low substrate bias and high-density plasma processing apparatus, great progress has been made in cleaning the natural oxide film and the like at the bottom of via holes that have been miniaturized. However, the moisture firmly adsorbed on the surface of the substrate to be processed cannot be completely removed, and an outgas is generated when the upper conductive layer is formed, or the electrical characteristics at the contact interface are unstable in the long term. He left a fear of becoming a factor.
[0007]
In the present situation where the degree of integration of semiconductor devices is further advanced, for example, the thickness of the gate insulating film is 10 nm or less, and the depth of the impurity diffusion layer is also becoming thinner, there is a further less damage and stable cleaning method. desired. In addition to sputtering formation of Al-based metal as the upper conductive layer, a stricter degree of cleanness is required when a high melting point metal such as tungsten or a metal such as low resistance copper is formed by CVD or electroplating. Is done.
[0008]
This invention makes it the subject to solve the problem of the background art mentioned above.
That is, the present invention can remove and clean a small amount of adsorbed water as well as a natural oxide film on a substrate to be processed even in a semiconductor device to which a sub-quarter micron design rule is applied. An object of the present invention is to provide an electronic device manufacturing method that can be performed without damaging the substrate to be processed.
[0009]
[Means for Solving the Problems]
The method of manufacturing an electronic device according to the present invention is proposed in order to achieve the above-described problem. That is, in the method for manufacturing an electronic device according to the present invention, the step of opening a connection hole facing the lower conductive layer in the interlayer insulating film formed on the lower conductive layer on the substrate to be processed, exposed at the bottom of the connection hole A method of manufacturing an electronic device comprising a step of cleaning a surface of a lower conductive layer, and a step of continuously forming an upper conductive layer in at least the connection hole, wherein the cleaning step includes plasma generation power and a substrate. Using a plasma processing apparatus that can control the bias voltage independently, after gradually increasing the plasma generation power to a predetermined power value, a substrate bias voltage with a constant voltage is applied, and the substrate to be processed is sputter-etched to the bottom of the connection hole This is a step of removing the natural oxide film on the exposed surface of the lower conductive layer. Sputter etching is performed in a rare gas.HCl or H 2 Consist ofIt is characterized by being applied by a non-oxidizing gas to which a reducing gas is added.
[0010]
According to another method of manufacturing the electronic device of the present invention, a step of opening a connection hole facing the lower conductive layer in a lower interlayer insulating film formed on the conductive layer on the substrate to be processed, exposed at the bottom of the connection hole. A method of manufacturing an electronic device comprising: a step of cleaning the surface of the lower conductive layer, and a step of continuously forming an upper conductive layer in at least the connection hole. Using a plasma processing apparatus capable of independently controlling the substrate bias voltage, the plasma generation power is gradually increased to a predetermined power value, and the substrate bias voltage is gradually increased to the predetermined voltage value, and the substrate to be processed is sputter etched, This is a process to remove the natural oxide film on the surface of the lower conductive layer exposed at the bottom of the connection hole.HCl or H 2 Consist ofIt is characterized by being applied by a non-oxidizing gas to which a reducing gas is added.
[0011]
In any electronic device manufacturing method, this sputter etching isIn rare gas, HCl or H 2 A reducing gas consisting ofIt is desirable to apply with a non-oxidizing gas. Non-oxidizing means inactive or reducing.
[0012]
In any method for manufacturing an electronic device, the plasma processing apparatus is 1 × 10Ten
[0013]
Needless to say, continuous means that the substrate to be processed is transported to a conductive layer forming apparatus by a vacuum gate valve or the like without being exposed to a polluted atmosphere such as the air, and the next step of forming an upper conductive layer is performed. . By such continuous processing, it is possible to avoid reoxidation and re-adsorption of the cleaned substrate to be processed, and to form an upper conductive layer.
[0014]
As a plasma generation method suitably employed in the present invention, the plasma generation power and the substrate bias voltage can be individually controlled, and a triode type parallel plate type plasma processing apparatus is exemplified. In addition, an ICP (Inductively Coupled Plasma) method, a TCP (Transformer Coupled Plasma) method, a helicon wave plasma method, an ECR (Electron Cyclotron Resonance) plasma method, etc. having a higher density plasma generation source are more preferably employed. These devices are 1x1011cm-3It has the above high-density plasma generation source. Higher plasma density is desirable, but 1 × 1014cm-3The plasma density is almost the limit value in the current high-density plasma processing apparatus.
[0015]
Electronic devices targeted by the present invention include TFT (Thin Film Transistor), highly integrated semiconductor devices such as memory, logic, CCD (Charge Coupled Device), multilayer coil type thin film magnetic head device, thin film Examples thereof include microelectronic devices such as an inductor device, a thin film coil device, a micromachine device, etc., in which multilayer wiring using connection holes is employed.
[0016]
[Action]
According to the present invention, even when the impedance of the processing chamber changes due to contamination or the like, impedance matching can be easily obtained by gradually increasing the plasma generation power, that is, in a small step or steplessly, and the plasma is smooth. The discharge can be continued stably. By applying a substrate bias in this state, stable sputter etching can be performed on the substrate to be processed.
[0017]
Further, when the substrate bias is gradually increased, the influence on the sustaining of the discharge is small, so that the plasma becomes more stable, and more stable sputter etching can be performed on the substrate to be processed.
[0018]
Therefore, even if the number of batches of the substrate to be processed is repeated, it is possible to perform cleaning with uniform and low damage.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
First, a configuration example of a plasma processing apparatus used in the method for manufacturing an electronic device according to the present invention will be described with reference to FIGS.
[0020]
FIG. 2 is a schematic cross-sectional view of a triode parallel plate type plasma processing apparatus.
In other words, the substrate 10 to be processed is placed in the
In FIG. 2, details of the apparatus such as a gas introduction unit, a gas exhaust unit, and a loading / unloading unit for the substrate 10 to be processed are not shown. Further, a film forming apparatus such as a sputtering apparatus for vacuum-transferring the substrate 10 to be processed in a subsequent process and continuously forming an upper conductive layer is not shown.
[0021]
According to the plasma processing apparatus of FIG.9cm-3While the plasma 17 of the stage is generated, the incident energy of ions to the substrate 10 can be controlled independently of the input level of the plasma generation power source 14. That is, Ar in the plasma 17+The positive ions, such as ions, pass through the
If a magnet is arranged on the back side of the
[0022]
FIG. 3 is a schematic cross-sectional view of an inductively coupled plasma (ICP) processing apparatus.
That is, the substrate stage 11 on which the substrate 10 to be processed is placed is disposed in the
In FIG. 3, details of the apparatus such as the gas introducing means, the gas exhausting means, and the means for carrying in / out the substrate 10 to be processed are not shown. Further, a film forming apparatus such as a sputtering apparatus for vacuum-transferring the substrate 10 to be processed in a subsequent process and continuously forming an upper conductive layer is not shown.
[0023]
According to the plasma processing apparatus of FIG. 3, the alternating electric field formed by the inductive coupling coil 18
[0024]
A schematic cross-sectional view of the substrate stage 11 of the plasma processing apparatus of FIGS. 2 and 3 is shown in FIG.
In the substrate stage 11 on which the substrate 10 to be processed is placed, a heater 21 and a refrigerant pipe 22 for circulating a refrigerant such as ethanol and Fluorinert (trade name) are arranged. A temperature sensor and temperature control (not shown) are provided. By means, the temperature of the substrate to be processed 10 can be controlled to a desired temperature. The surface of the substrate stage 11 immediately below the substrate 10 to be processed is made of ceramics such as quartz in which fine grooves having a radial shape or the like are formed, and an electrostatic chucking electrode 20 is embedded below the ceramic stage. A heat conduction medium introduction hole 23 is formed through the central portion of the substrate stage 11 to introduce a heat conduction gas such as He gas.
[0025]
With the configuration of the substrate stage 11 in FIG. 4, the substrate 10 to be processed is in close contact with the surface of the substrate stage 11, and the temperature of the substrate 10 to be processed can be controlled with high accuracy by adding a heat conduction effect by the heat conduction gas. .
[0026]
According to the plasma processing apparatus illustrated in FIGS. 2 and 3, the temperature of the substrate to be processed is controlled to a desired temperature within a range of, for example, 80 ° C. to 700 ° C., and the substrate bias potential is relatively high within a range of 10V to 300V. While maintaining a low potential, the substrate to be treated can be irradiated with rare gas ions or hydrogen active species. Therefore, not only the removal of the natural oxide film under low damage conditions, but also the adsorbed moisture is sufficiently removed, there is no risk of recontamination and reoxidation, and low resistance and high reliability in the subsequent upper conductive layer formation process. Can be formed.
[0027]
Next, a method for manufacturing a highly integrated semiconductor device will be described as an example of an electronic device with reference to FIG.
[0028]
FIG. 1 is a schematic cross-sectional view showing the main steps of the semiconductor device manufacturing method.
Among these, FIG. 1A shows the substrate to be processed before the cleaning process is performed. A lower
[0029]
An upper
[0030]
If the upper conductive layer forming step is performed in a later step while the natural oxide film 5 or the like is present, adverse effects such as deterioration of the embedded shape and an increase in contact resistance are caused.
Therefore, an object of the present invention is to remove the natural oxide film 5 and the like completely and without damaging elements such as MOS transistors formed on the semiconductor substrate.
[0031]
FIG. 1B shows a cleaning process in which the natural oxide film 5 or the like is being removed. That is, discharge plasma treatment of non-oxidizing gas, here Ar+The state where the natural oxide film 5 is sputtered out by ion irradiation treatment is schematically shown. At this time, the temperature of the substrate to be processed is controlled to 100 ° C. or higher. Alternatively, the substrate to be processed has already been heat-treated in a reduced pressure atmosphere. In this state, adsorbed moisture is also removed at the same time. If the substrate to be treated is preheated, most of the adsorbed moisture has already been removed, but this discharge plasma treatment removes it almost completely.
As the rare gas, Xe, Kr, He, Rn or the like can be used in addition to general Ar. Along with rare gas, H2A reducing gas such as HCl or HF may be added.
[0032]
FIG. 1C shows a state in which an upper conductive layer 8 exposed to the bottom of the connection hole 7 and in contact with the cleaned lower
FIG. 1C shows a structure in which a contact plug for embedding the connection hole 7 and an upper layer wiring extending on the upper
[0033]
FIG. 1 shows a cleaning process of the natural oxide film 5 on the surface of the lower
[0034]
【Example】
Hereinafter, the present invention will be described in more detail by way of examples. However, these examples are merely illustrative, and the present invention is not limited to the following examples.
[0035]
[Example 1]
In this embodiment, the trioxide parallel plate type plasma processing apparatus shown in FIG. 2 is used to clean the natural oxide film on the surface of the lower conductive layer exposed at the bottom of the connection hole by sputtering with a rare gas. At this time, the plasma generation power was gradually increased to a predetermined value, and then a substrate bias voltage having a predetermined value was applied. This process will be described again with reference to FIG.
[0036]
The substrate to be processed before the cleaning process shown in FIG. 1A has the above-described configuration. Among these, the
[0037]
A natural oxide film 5 or the like is undesirably formed on the surface of the lower
[0038]
The substrate to be processed shown in FIG. 1A was loaded onto the substrate stage 11 of the plasma processing apparatus shown in FIG. 2, and sputter etching with a rare gas was performed in the following three steps.
(Step 1)
Ar 25 sccm
Pressure 0.7 Pa
Plasma generation power 300 W (2 MHz)
Substrate bias voltage 0 V
Substrate stage temperature 50 ℃
Time 5 sec
(Step 2)
Ar 25 sccm
Pressure 0.7 Pa
Plasma generation power 600 W (2 MHz)
Substrate bias voltage 0 V
Substrate stage temperature 50 ℃
Time 5 sec
(Step 3)
Ar 25 sccm
Pressure 0.7 Pa
Plasma generation power 600 W (2 MHz)
Substrate bias voltage 250 V (13.56 MHz)
Substrate stage temperature 50 ℃
60 sec
[0039]
In this sputter etching process, plasma discharge rises smoothly in
[0040]
In this sputter etching process, Ar indicated by a solid arrow as shown in FIG.+By the ion irradiation, the natural oxide film 5 etc. at the bottom of the connection hole 7 is sputtered out and removed as a gaseous reaction product indicated by a broken line arrow. Ar in this example+The ion irradiation energy is relatively low, and there is little risk of damage to the substrate 10 to be processed. Ar+The ion irradiation density is high, and the etching rate does not decrease.
[0041]
The cleaned substrate 10 is vacuum-transferred via a gate valve onto a stage of a sputtering apparatus, which is an example of a film forming apparatus (not shown), and the upper conductive layer 8 is immediately formed. In this embodiment, as the upper conductive layer 8, a barrier layer made of TiN / Ti = 60/30 nm and a wiring layer made of Al-0.5% Cu and having a thickness of 0.6 μm are continuously formed by sputtering. It consists of a laminated structure. The state where the upper conductive layer 8 is formed is shown in FIG. In the sputtering process of the upper conductive layer 8, the amount of gas released from the substrate 10 to be processed is small, and the surface of the lower
[0042]
10 samples per 100 batches continuously processed according to this example.FourAlthough the resistance value in the test circuit in which each via chain was formed was within a predetermined value, the yield rate was 100%.
In contrast, the non-defective product ratio of the same test circuit of the sample subjected to 100 batch continuous processing by adding the plasma generation power and the substrate bias voltage in one step remained at 30%.
[0043]
[Example 2]
In this embodiment, the natural oxide film on the surface of the conductive layer exposed at the bottom of the connection hole is cleaned by sputter etching using the plasma processing apparatus shown in FIG. At this time, both the plasma generation power and the substrate bias voltage were applied while gradually increasing. Sputter etching was performed by adding reducing gas HCl. This process will be described again with reference to FIG.
[0044]
The substrate to be processed before the cleaning process shown in FIG. 1A is the same as that in the first embodiment, and a duplicate description is omitted.
The substrate to be processed was carried onto the substrate stage 11 of the plasma processing apparatus shown in FIG. 3, and sputter etching with an Ar / HCl mixed gas was performed in the following three steps.
(Step 1)
Ar 25 sccm
HCl 5 sccm
Pressure 0.3 Pa
ICP power 500 W (450 kHz)
Substrate bias voltage 0 V
Substrate stage temperature 50 ℃
Time 5 sec
(Step 2)
Ar 25 sccm
HCl 5 sccm
Pressure 0.3 Pa
ICP power 750 W (450 kHz)
Substrate bias voltage 50 V (13.56 MHz)
Substrate stage temperature 50 ℃
Time 5 sec
(Step 3)
Ar 25 sccm
HCl 5 sccm
Pressure 0.3 Pa
ICP power 1000 W (450 kHz)
Substrate bias voltage 100 V (13.56 MHz)
Substrate stage temperature 50 ℃
Time 40 sec
[0045]
In this sputter etching process, plasma discharge rises smoothly at
Note that the application of the substrate bias voltage may be started in
[0046]
In this sputter etching process, since the sputter etching is performed in a higher vacuum atmosphere than in the first embodiment, high-density ion species enter the substrate to be processed without scattering. This incident energy is relatively low energy, and Ar indicated by a solid arrow as shown in FIG.+The natural oxide film 5 exposed at the bottom of the connection hole 7 is sputtered out by ion irradiation, and is removed as a gaseous reaction product indicated by a broken arrow. At the same time, due to the added HCl, the natural oxide film 5 is also subjected to a reduction reaction, and is more effectively removed, exposing a clean conductive layer surface.
[0047]
The cleaned substrate 10 is vacuum-transferred via a gate valve onto a stage of a sputtering apparatus, which is an example of a film forming apparatus (not shown), and the upper conductive layer 8 is immediately formed. Also in this embodiment, as the upper conductive layer 8, a barrier layer made of TiN / Ti = 60/30 nm and a wiring layer made of Al-0.5% Cu and having a thickness of 0.6 μm are continuously sputtered. It consists of the laminated structure formed into a film. The state where the upper conductive layer 8 is formed is shown in FIG. Thereafter, the upper conductive layer 8 is etched into a desired wiring pattern or buried in the connection hole 7 by CMP to form a via contact plug. The upper conductive layer 8 may be formed by vacuum deposition or CVD.
[0048]
10 samples per 100 batches continuously processed according to this example.FourAlthough the resistance value in the test circuit in which each via chain was formed was within a predetermined value, the yield rate was 100%.
In contrast, the non-defective product ratio of the same test circuit of the sample subjected to 100 batch continuous processing by adding the plasma generation power and the substrate bias voltage in one step remained at 35%.
[0049]
As mentioned above, although the present invention was explained in detail by two examples, the present invention is not limited to these examples.
[0050]
For example, the plasma generation power and the substrate bias voltage are both increased stepwise (stepped), but the number of steps is not limited to the example. Further, it may be gradually increased steplessly and smoothly.
[0051]
Further, as the plasma processing apparatus, an ECR plasma processing apparatus, a helicon wave plasma processing apparatus, or the like can be adopted in addition to the triode type parallel plate type plasma processing apparatus and the ICP apparatus. From the standpoint of cleaning with low ion energy, the ion density is 1 × 1011cm-3The above high-density plasma processing apparatus is preferably used.
[0052]
In sputter etching of these non-oxidizing gases, Ar is used, but other rare gases such as He, Xe, Kr, or Rn may be used, and H or H may be used as a reducing gas in addition to HCl.2Etc. may be used.
[0053]
In addition to the gate electrode / wiring formed on the silicon substrate, the lower conductive layer on the substrate to be processed may be an impurity diffusion layer, a semiconductor film of a thin film transistor, or the like. In addition to silicon, the semiconductor substrate may be a compound semiconductor such as SiGe, Ge, or GaAs.
[0054]
In addition, it goes without saying that the configuration of the substrate to be processed can be appropriately changed.
The present invention is directed to a microelectronic device employing multilayer wiring or electrode formation by connection holes, such as a multilayer coil thin film magnetic head device, a thin film inductor device, a thin film coil device, or a micromachine device, in addition to a semiconductor device. .
[0055]
【The invention's effect】
As is apparent from the above description, according to the method for manufacturing an electronic device of the present invention, even in a fine electronic device such as a highly integrated semiconductor device to which a sub-quarter micron design rule is applied, the substrate to be processed is less damaged. In addition, a uniform cleaning process can be performed.
[0056]
Therefore, an interlayer connection structure using a connection hole having a fine opening diameter and a high aspect ratio in an electronic device such as a highly integrated semiconductor device can have low resistance and high reliability.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view illustrating steps of a method for manufacturing a semiconductor device as an example of an electronic device according to the invention.
FIG. 2 is a schematic cross-sectional view of a plasma processing apparatus applied to an electronic device manufacturing method of the present invention.
FIG. 3 is a schematic cross-sectional view of another plasma processing apparatus applied to the method for manufacturing an electronic device of the present invention.
4 is a schematic cross-sectional view showing a configuration of a substrate stage of the plasma processing apparatus of FIGS. 2 and 3. FIG.
[Explanation of symbols]
DESCRIPTION OF
DESCRIPTION OF SYMBOLS 10 ... Substrate to be processed, 11 ... Substrate stage, 12 ... Substrate bias power source, 13 ... Counter electrode, 14 ... Plasma generation power source, 15 ... Grid electrode, 16 ... Plasma processing chamber, 17 ... Plasma, 18 ... Inductive coupling coil, 19 ... ICP power supply, 20 ... Electrostatic adsorption electrode, 21 ... Heater, 22 ... Refrigerant piping, 23 ... Heat conduction medium introduction hole
Claims (2)
前記接続孔底部に露出した前記下層導電層表面を清浄化する工程、
連続的に、少なくとも前記接続孔内に上層導電層を形成する工程を具備する電子装置の製造方法であって、
前記清浄化工程は、プラズマ生成電力と基板バイアス電圧を独立に制御できるプラズマ処理装置を用い、前記プラズマ生成電力を所定電力値まで漸次増加した後、所定電圧値の前記基板バイアス電圧を印加して、前記被処理基体をスパッタエッチングし、前記接続孔底部に露出した前記下層導電層表面の自然酸化膜を除去する工程であり、
前記スパッタエッチングは、希ガスにHCl又はH2からなる還元性ガスを添加した非酸化性ガスにより施す
ことを特徴とする電子装置の製造方法。Opening a connection hole facing the lower conductive layer in an interlayer insulating film formed on the lower conductive layer on the substrate to be processed;
Cleaning the surface of the lower conductive layer exposed at the bottom of the connection hole;
A method of manufacturing an electronic device comprising a step of continuously forming an upper conductive layer in at least the connection hole,
The cleaning step uses a plasma processing apparatus capable of independently controlling a plasma generation power and a substrate bias voltage, and gradually increases the plasma generation power to a predetermined power value, and then applies the substrate bias voltage with a predetermined voltage value. , The step of sputter etching the substrate to be processed to remove the natural oxide film on the surface of the lower conductive layer exposed at the bottom of the connection hole,
The sputter etching is performed by a non-oxidizing gas obtained by adding a reducing gas composed of HCl or H 2 to a rare gas.
前記接続孔底部に露出した前記下層導電層表面を清浄化する工程、
連続的に、少なくとも前記接続孔内に上層導電層を形成する工程を具備する電子装置の製造方法であって、
前記清浄化工程は、プラズマ生成電力と基板バイアス電圧を独立に制御できるプラズマ処理装置を用い、前記プラズマ生成電力を所定電力値まで漸次増加するとともに、前記基板バイアス電圧を所定電圧値まで漸次高めつつ印加して、前記被処理基体をスパッタエッチングし、前記接続孔底部に露出した前記下層導電層表面の自然酸化膜を除去する工程であり、
前記スパッタエッチングは、希ガスにHCl又はH2からなる還元性ガスを添加した非酸化性ガスにより施す
ことを特徴とする電子装置の製造方法。Opening a connection hole facing the lower conductive layer in an interlayer insulating film formed on the lower conductive layer on the substrate to be processed;
Cleaning the surface of the lower conductive layer exposed at the bottom of the connection hole;
A method of manufacturing an electronic device comprising a step of continuously forming an upper conductive layer in at least the connection hole,
The cleaning step uses a plasma processing apparatus capable of independently controlling the plasma generation power and the substrate bias voltage, and gradually increases the plasma generation power to a predetermined power value and gradually increases the substrate bias voltage to a predetermined voltage value. Applying, sputter etching the substrate to be processed, and removing a natural oxide film on the surface of the lower conductive layer exposed at the bottom of the connection hole,
The sputter etching is performed by a non-oxidizing gas obtained by adding a reducing gas composed of HCl or H 2 to a rare gas.
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