JP4156217B2 - 情報処理端末装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ホストコンピュータとのポーリング通信を行う端末装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
公営競技における自動発払端末のように、ホストコンピュータと接続された複数の端末装置から情報を収集するシステムでは、ホストコンピュータが各端末装置から情報を収集するために各端末装置に対して順番にポーリングによるデータ通信を行うことが知られている。
【０００３】
このような端末装置では、発券払戻の要求毎に、データをホストへ送信し発券払戻の許可応答を受信してから処理を行っている。そのため、発券払戻処理を短時間に処理するためにはポーリングの頻度を高くすることが必要である。
【０００４】
【発明が解決しようとする課題】
ところが、端末装置からみればポーリングのタイミング時においてデータ送信要求があるとは限らず、かえって端末装置内での負荷を大きくしてしまうことも多かった。
【０００５】
すなわち、各自動発払端末装置は、通信処理以外にも表示処理や券面印刷処理等の多くの処理を並行して行わなければならず、高い頻度でのポーリングは自動発払端末装置内の中央処理装置（ＣＰＵ）の負荷を大きくし、本来の券売処理を遅延させる要因となる可能性があった。
【０００６】
これを解決するためには、端末装置内に通信処理用の別の中央処理装置（ＣＰＵ）と専用のバッファメモリを設けて負荷を低減する方法も考えられるが、ハードウエアの追加による回路構成の複雑化やコスト高となる問題があった。
【０００７】
本発明は、このような点に鑑みてなされたものであり、ホストコンピュータからのポーリング頻度が高まっても簡易な機構を付加するのみで端末装置内での負荷を増大させずに通信処理が可能となる技術を提供することを技術的課題とする。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明は、ＤＭＡコントローラを備えた通信端末装置において、受信回路で受信したデータがポーリング信号であるか受信データであるかを比較する手段とともに、ポーリング信号であったときに転送すべきデータの有無を判断するための判別手段を設けておき、受信データがポーリング信号でありかつ転送すべきデータが存在しないときにＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を完了するようにした。このように通信端末において、全てのポーリングに対してＣＰＵ割り込みを行うのではなく、送信データの有無を判断してからＣＰＵ割り込み処理を行うようにしたことにより、ホストコンピュータからのポーリング頻度を高めても端末装置内での負荷をそれほど増大させることなく通信処理が可能となる。
【０００９】
【発明の実施の形態】
【実施例】
以下、図面に基づいて、本発明の実施の形態を説明する。
図１は、本発明のシステム構成図である。
同図に示すように、本実施例のシステムは、ホストコンピュータ１とそれに蛸足状に接続された端末装置２ａ，２ｂ，２ｃ・・・２ｎとで構成されている。
【００１０】
この端末装置（以下、符号２で代表する）は、たとえば公営競技の自動発払端末装置であり、利用者からの入金、投票用紙の読み込み、投票券の発行、的中投票券の読取り、払戻金の排出等を行う機能を有している。
【００１１】
また、ホストコンピュータ１は、前記端末装置２からの投票情報を収集して、オッズ等を計算し、最終的にレース結果発表後の的中投票券に対する払戻金額を決定し、前記端末装置２に通知する機能等を有している。
【００１２】
図２は、本実施例の端末装置２におけるハードウエア構成を示すブロック図である。
【００１３】
この図のように、端末装置２は、中央処理装置（ＣＰＵ）３を中心にバス４を有しており、このバス４にはＤＭＡコントローラ（ＤＭＡＣ）５、受信回路６、メモリ７および比較回路８が接続されている。
【００１４】
ＤＭＡコントローラ（ＤＭＡＣ）５は、図示は省略するが、メモリ７のアドレス値を保持するアドレスレジスタと、転送量を計数する転送カウンタを有している。
【００１５】
受信回路６は、図示しない回線が接続され、前述のホストコンピュータ１と通信可能となっており、その受信回路６の内部にはＦＩＦＯメモリ等のバッファが設けられている。
【００１６】
比較回路８は、受信回路６で受信された受信データがポーリング信号であるか否かの比較を行う機能を有している。この機能については後述する。また、比較回路８は、送信要求ビット格納部を有しており、当該送信要求ビット格納部を参照することにより、当該端末装置２からホストコンピュータ１への送信要求の有無を確認できる構成となっている。
【００１７】
送信要求ビットは、たとえば中央処理装置３がメモリ７のデータ蓄積状況を参照し、一定値以上である場合に中央処理装置３からの指示により設定されるフラグとして実現されている。
【００１８】
図３は、本実施例の処理手順を示すフロー図である。
ホストコンピュータ１からのデータ受信が開始されると（ステップ３０１）、受信回路６からＤＭＡコントローラ（ＤＭＡＣ）５に対してＤＭＡによるメモリアクセス要求が発生する（３０２）。
【００１９】
これによってＤＭＡコントローラ（ＤＭＡＣ）５は、中央処理装置（ＣＰＵ）３に対してバス４の獲得を要求する（３０３）。
【００２０】
中央処理装置（ＣＰＵ）３は、バス４を確保すると、バス４の使用許可をＤＭＡコントローラ（ＤＭＡＣ）５に対して通知する（３０４）。
【００２１】
次に、ＤＭＡコントローラ（ＤＭＡＣ）５は、受信回路６のバッファからデータを読み出して、メモリ７に書き込む（３０５）。
【００２２】
次に、このようにしてメモリ７に書き込まれたデータは、比較回路８によって読み出されて、このデータがポーリング信号であるか否かを判定する（３０６）。
【００２３】
このとき、ポーリング信号である場合には、比較回路８の送信要求ビットを参照して、送信要求フラグが立っているか否かを参照する。このとき、送信要求フラグが立っていないとき、すなわち送信要求が無いときには、ＤＭＡコントローラ（ＤＭＡＣ）はバス４を開放し、処理を完了する（３１５）。
【００２４】
前記、ステップ３１２において、送信要求ビットが立っており送信要求が存在する場合には、ＤＭＡコントローラ（ＤＭＡＣ）５のアドレスレジスタ値および転送カウンタ値が更新され比較回路８から中央処理装置（ＣＰＵ）３に対してポーリング受信割り込みを実行する（３１４）。
【００２５】
以上のステップ３１２〜３１４に示すように、受信したデータがポーリング信号であっても端末装置側に送信要求が無いときには直ちにバス４を開放して処理を完了するため、頻度の高いポーリング受信を行ったとしても端末装置２の負担は少ない。
【００２６】
一方、比較回路８による判定結果（ステップ３０６）により、受信データがポーリング信号ではなく、ホストコンピュータ１からの指示データや制御コードである場合には、ＤＭＡコントローラ（ＤＭＡＣ）５のアドレスレジスタ値および転送カウンタ値が更新され通常のＤＭＡ制御が行われる。すなわち、制御コードや指示データの最終部である場合には中央処理装置（ＣＰＵ）３に対して割り込み処理を行う。また、指示データの最終部でない場合には、そのままＤＭＡコントローラ３１１に対してバス４の開放を指示する。
【００２７】
以上、本発明を実施例に基づいて説明したが、本発明はこれに限定されるものではなく、以下の付記的事項を含む概念である。
（付記的事項）
（付記１） ホストコンピュータからのポーリング信号によって蓄積されたデータを前記ホストコンピュータに対して送信するとともに、内部のメモリへのデータアクセスを制御するＤＭＡコントローラを備えた通信端末装置であって、
ホストコンピュータからの受信データを一時蓄積するバッファを備えた受信回路と、
前記受信回路で受信したデータがポーリング信号であるか受信データであるかを比較する手段と、
ポーリング信号であった場合に転送すべきデータの有無を判断するための判別手段と、
前記ポーリング信号でありかつ転送すべきデータが存在しないときに前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を完了する強制終了手段とを備えた通信端末装置。
（付記２） ホストコンピュータからのポーリング信号によって蓄積されたデータを前記ホストコンピュータに対して送信するとともに、内部のメモリへのデータアクセスを制御するＤＭＡコントローラを備えた通信端末装置の内部制御方法であって、
前記ホストコンピュータから受信したデータがポーリング信号であるか受信データであるかを比較し、
前記データが受信データである場合には、ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して受信回路のバッファに蓄積された受信データをＤＭＡコントローラの制御下でメモリに書き込み、
前記データがポーリング信号である場合には、前記ホストコンピュータに対して送信すべきデータがあるか否かを判定し、
送信すべきデータが存在している場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して中央処理装置に対してポーリング割り込みを行い、
送信すべきデータが存在していない場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を終了するＤＭＡコントローラを備えた通信端末装置の内部制御方法。
（付記３） 前記通信端末は、公営競技の自動発払端末装置である付記１または２記載の通信端末装置またはその内部制御方法。
（付記４） ホストコンピュータからのポーリング信号によって蓄積されたデータを前記ホストコンピュータに対して送信するとともに、内部のメモリへのデータアクセスを制御するＤＭＡコントローラを備えた通信端末装置の内部制御プログラムであって、
前記ホストコンピュータから受信したデータがポーリング信号であるか受信データであるかを比較し、
前記データが受信データである場合には、ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して受信回路のバッファに蓄積された受信データをＤＭＡコントローラの制御下でメモリに書き込み、
前記データがポーリング信号である場合には、前記ホストコンピュータに対して送信すべきデータがあるか否かを判定し、
送信すべきデータが存在している場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して中央処理装置に対してポーリング割り込みを行い、
送信すべきデータが存在していない場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を終了するＤＭＡコントローラを備えた通信端末装置の内部制御プログラム。
【発明の効果】
本発明によれば、端末装置内に簡易な機構を付加するだけで、ホストコンピュータからのポーリング頻度が高まっても端末装置側の負荷を増大させること無く効率的な処理が可能となる。
【図面の簡単な説明】
【図１】 本発明のシステム構成を示す図
【図２】 実施例の端末装置の構成を示す図
【図３】 実施例の端末装置での処理手順を示すフロー図
【符号の説明】
１ ホストコンピュータ
２ａ〜２ｎ 端末装置
３ 中央処理装置（ＣＰＵ）
４ バス
５ ＤＭＡコントローラ（ＤＭＡＣ）
６ 受信回路
７ メモリ
８ 比較回路
【発明の属する技術分野】
本発明は、ホストコンピュータとのポーリング通信を行う端末装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
公営競技における自動発払端末のように、ホストコンピュータと接続された複数の端末装置から情報を収集するシステムでは、ホストコンピュータが各端末装置から情報を収集するために各端末装置に対して順番にポーリングによるデータ通信を行うことが知られている。
【０００３】
このような端末装置では、発券払戻の要求毎に、データをホストへ送信し発券払戻の許可応答を受信してから処理を行っている。そのため、発券払戻処理を短時間に処理するためにはポーリングの頻度を高くすることが必要である。
【０００４】
【発明が解決しようとする課題】
ところが、端末装置からみればポーリングのタイミング時においてデータ送信要求があるとは限らず、かえって端末装置内での負荷を大きくしてしまうことも多かった。
【０００５】
すなわち、各自動発払端末装置は、通信処理以外にも表示処理や券面印刷処理等の多くの処理を並行して行わなければならず、高い頻度でのポーリングは自動発払端末装置内の中央処理装置（ＣＰＵ）の負荷を大きくし、本来の券売処理を遅延させる要因となる可能性があった。
【０００６】
これを解決するためには、端末装置内に通信処理用の別の中央処理装置（ＣＰＵ）と専用のバッファメモリを設けて負荷を低減する方法も考えられるが、ハードウエアの追加による回路構成の複雑化やコスト高となる問題があった。
【０００７】
本発明は、このような点に鑑みてなされたものであり、ホストコンピュータからのポーリング頻度が高まっても簡易な機構を付加するのみで端末装置内での負荷を増大させずに通信処理が可能となる技術を提供することを技術的課題とする。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明は、ＤＭＡコントローラを備えた通信端末装置において、受信回路で受信したデータがポーリング信号であるか受信データであるかを比較する手段とともに、ポーリング信号であったときに転送すべきデータの有無を判断するための判別手段を設けておき、受信データがポーリング信号でありかつ転送すべきデータが存在しないときにＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を完了するようにした。このように通信端末において、全てのポーリングに対してＣＰＵ割り込みを行うのではなく、送信データの有無を判断してからＣＰＵ割り込み処理を行うようにしたことにより、ホストコンピュータからのポーリング頻度を高めても端末装置内での負荷をそれほど増大させることなく通信処理が可能となる。
【０００９】
【発明の実施の形態】
【実施例】
以下、図面に基づいて、本発明の実施の形態を説明する。
図１は、本発明のシステム構成図である。
同図に示すように、本実施例のシステムは、ホストコンピュータ１とそれに蛸足状に接続された端末装置２ａ，２ｂ，２ｃ・・・２ｎとで構成されている。
【００１０】
この端末装置（以下、符号２で代表する）は、たとえば公営競技の自動発払端末装置であり、利用者からの入金、投票用紙の読み込み、投票券の発行、的中投票券の読取り、払戻金の排出等を行う機能を有している。
【００１１】
また、ホストコンピュータ１は、前記端末装置２からの投票情報を収集して、オッズ等を計算し、最終的にレース結果発表後の的中投票券に対する払戻金額を決定し、前記端末装置２に通知する機能等を有している。
【００１２】
図２は、本実施例の端末装置２におけるハードウエア構成を示すブロック図である。
【００１３】
この図のように、端末装置２は、中央処理装置（ＣＰＵ）３を中心にバス４を有しており、このバス４にはＤＭＡコントローラ（ＤＭＡＣ）５、受信回路６、メモリ７および比較回路８が接続されている。
【００１４】
ＤＭＡコントローラ（ＤＭＡＣ）５は、図示は省略するが、メモリ７のアドレス値を保持するアドレスレジスタと、転送量を計数する転送カウンタを有している。
【００１５】
受信回路６は、図示しない回線が接続され、前述のホストコンピュータ１と通信可能となっており、その受信回路６の内部にはＦＩＦＯメモリ等のバッファが設けられている。
【００１６】
比較回路８は、受信回路６で受信された受信データがポーリング信号であるか否かの比較を行う機能を有している。この機能については後述する。また、比較回路８は、送信要求ビット格納部を有しており、当該送信要求ビット格納部を参照することにより、当該端末装置２からホストコンピュータ１への送信要求の有無を確認できる構成となっている。
【００１７】
送信要求ビットは、たとえば中央処理装置３がメモリ７のデータ蓄積状況を参照し、一定値以上である場合に中央処理装置３からの指示により設定されるフラグとして実現されている。
【００１８】
図３は、本実施例の処理手順を示すフロー図である。
ホストコンピュータ１からのデータ受信が開始されると（ステップ３０１）、受信回路６からＤＭＡコントローラ（ＤＭＡＣ）５に対してＤＭＡによるメモリアクセス要求が発生する（３０２）。
【００１９】
これによってＤＭＡコントローラ（ＤＭＡＣ）５は、中央処理装置（ＣＰＵ）３に対してバス４の獲得を要求する（３０３）。
【００２０】
中央処理装置（ＣＰＵ）３は、バス４を確保すると、バス４の使用許可をＤＭＡコントローラ（ＤＭＡＣ）５に対して通知する（３０４）。
【００２１】
次に、ＤＭＡコントローラ（ＤＭＡＣ）５は、受信回路６のバッファからデータを読み出して、メモリ７に書き込む（３０５）。
【００２２】
次に、このようにしてメモリ７に書き込まれたデータは、比較回路８によって読み出されて、このデータがポーリング信号であるか否かを判定する（３０６）。
【００２３】
このとき、ポーリング信号である場合には、比較回路８の送信要求ビットを参照して、送信要求フラグが立っているか否かを参照する。このとき、送信要求フラグが立っていないとき、すなわち送信要求が無いときには、ＤＭＡコントローラ（ＤＭＡＣ）はバス４を開放し、処理を完了する（３１５）。
【００２４】
前記、ステップ３１２において、送信要求ビットが立っており送信要求が存在する場合には、ＤＭＡコントローラ（ＤＭＡＣ）５のアドレスレジスタ値および転送カウンタ値が更新され比較回路８から中央処理装置（ＣＰＵ）３に対してポーリング受信割り込みを実行する（３１４）。
【００２５】
以上のステップ３１２〜３１４に示すように、受信したデータがポーリング信号であっても端末装置側に送信要求が無いときには直ちにバス４を開放して処理を完了するため、頻度の高いポーリング受信を行ったとしても端末装置２の負担は少ない。
【００２６】
一方、比較回路８による判定結果（ステップ３０６）により、受信データがポーリング信号ではなく、ホストコンピュータ１からの指示データや制御コードである場合には、ＤＭＡコントローラ（ＤＭＡＣ）５のアドレスレジスタ値および転送カウンタ値が更新され通常のＤＭＡ制御が行われる。すなわち、制御コードや指示データの最終部である場合には中央処理装置（ＣＰＵ）３に対して割り込み処理を行う。また、指示データの最終部でない場合には、そのままＤＭＡコントローラ３１１に対してバス４の開放を指示する。
【００２７】
以上、本発明を実施例に基づいて説明したが、本発明はこれに限定されるものではなく、以下の付記的事項を含む概念である。
（付記的事項）
（付記１） ホストコンピュータからのポーリング信号によって蓄積されたデータを前記ホストコンピュータに対して送信するとともに、内部のメモリへのデータアクセスを制御するＤＭＡコントローラを備えた通信端末装置であって、
ホストコンピュータからの受信データを一時蓄積するバッファを備えた受信回路と、
前記受信回路で受信したデータがポーリング信号であるか受信データであるかを比較する手段と、
ポーリング信号であった場合に転送すべきデータの有無を判断するための判別手段と、
前記ポーリング信号でありかつ転送すべきデータが存在しないときに前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を完了する強制終了手段とを備えた通信端末装置。
（付記２） ホストコンピュータからのポーリング信号によって蓄積されたデータを前記ホストコンピュータに対して送信するとともに、内部のメモリへのデータアクセスを制御するＤＭＡコントローラを備えた通信端末装置の内部制御方法であって、
前記ホストコンピュータから受信したデータがポーリング信号であるか受信データであるかを比較し、
前記データが受信データである場合には、ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して受信回路のバッファに蓄積された受信データをＤＭＡコントローラの制御下でメモリに書き込み、
前記データがポーリング信号である場合には、前記ホストコンピュータに対して送信すべきデータがあるか否かを判定し、
送信すべきデータが存在している場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して中央処理装置に対してポーリング割り込みを行い、
送信すべきデータが存在していない場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を終了するＤＭＡコントローラを備えた通信端末装置の内部制御方法。
（付記３） 前記通信端末は、公営競技の自動発払端末装置である付記１または２記載の通信端末装置またはその内部制御方法。
（付記４） ホストコンピュータからのポーリング信号によって蓄積されたデータを前記ホストコンピュータに対して送信するとともに、内部のメモリへのデータアクセスを制御するＤＭＡコントローラを備えた通信端末装置の内部制御プログラムであって、
前記ホストコンピュータから受信したデータがポーリング信号であるか受信データであるかを比較し、
前記データが受信データである場合には、ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して受信回路のバッファに蓄積された受信データをＤＭＡコントローラの制御下でメモリに書き込み、
前記データがポーリング信号である場合には、前記ホストコンピュータに対して送信すべきデータがあるか否かを判定し、
送信すべきデータが存在している場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して中央処理装置に対してポーリング割り込みを行い、
送信すべきデータが存在していない場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を終了するＤＭＡコントローラを備えた通信端末装置の内部制御プログラム。
【発明の効果】
本発明によれば、端末装置内に簡易な機構を付加するだけで、ホストコンピュータからのポーリング頻度が高まっても端末装置側の負荷を増大させること無く効率的な処理が可能となる。
【図面の簡単な説明】
【図１】 本発明のシステム構成を示す図
【図２】 実施例の端末装置の構成を示す図
【図３】 実施例の端末装置での処理手順を示すフロー図
【符号の説明】
１ ホストコンピュータ
２ａ〜２ｎ 端末装置
３ 中央処理装置（ＣＰＵ）
４ バス
５ ＤＭＡコントローラ（ＤＭＡＣ）
６ 受信回路
７ メモリ
８ 比較回路
Claims (4)
- ホストコンピュータからのポーリング信号によって蓄積されたデータを前記ホストコンピュータに対して送信するとともに、中央処理装置および内部メモリへのデータアクセスを制御するＤＭＡコントローラを備えた情報処理端末装置であって、
ホストコンピュータからの受信データを受信し、一時蓄積するバッファを備えた受信回路と、
前記受信回路で受信したデータがポーリング信号であるか受信データであるかを比較する比較手段と、
前記比較手段の比較の結果ポーリング信号であった場合には転送すべきデータの有無を判断するための判別手段と、
前記比較手段の比較の結果ポーリング信号でない受信データである場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新し、かつ、中央処理装置に対して割り込み処理を行い、
前記ポーリング信号でありかつ中央処理装置が設定したフラグによって転送すべきデータの存在が確認されたときに前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新し、かつ、中央処理装置に対してポーリング受信割込みを実行し、
さらに、前記ポーリング信号でありかつ転送すべきデータが存在しないときに前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を完了する強制終了手段と
を備えた情報処理端末装置。 - ホストコンピュータからのポーリング信号によって蓄積されたデータを前記ホストコンピュータに対して送信するとともに、中央処理装置および内部メモリへのデータアクセスを制御するＤＭＡコントローラを備えた情報処理端末装置の内部制御方法であって、
前記ホストコンピュータから受信したデータがポーリング信号であるか受信データであるかを比較し、
前記データが受信データである場合には、ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して受信回路のバッファに蓄積された受信データをＤＭＡコントローラの制御下でメモリに書き込み、
前記データがポーリング信号であり、かつ中央処理装置が設定したフラグによって転送すべきデータの存在が確認された場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新して中央処理装置に対してポーリング割り込みを行い、送信すべきデータが存在していない場合には、前記ＤＭＡコントローラのアドレスレジスタ値と転送カウンタ値とを更新することなく処理を終了するＤＭＡコントローラを備えた情報処理端末装置の内部制御方法。 - 前記情報処理端末装置は、公営競技の自動発払端末装置である請求項１記載の情報処理端末装置。
- 前記情報処理端末装置は、公営競技の自動発払端末装置である請求項２記載の情報処理端末装置の内部制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189543A JP4156217B2 (ja) | 2001-06-22 | 2001-06-22 | 情報処理端末装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189543A JP4156217B2 (ja) | 2001-06-22 | 2001-06-22 | 情報処理端末装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003006141A JP2003006141A (ja) | 2003-01-10 |
| JP4156217B2 true JP4156217B2 (ja) | 2008-09-24 |
Family
ID=19028447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001189543A Expired - Fee Related JP4156217B2 (ja) | 2001-06-22 | 2001-06-22 | 情報処理端末装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4156217B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764461B2 (en) | 2005-12-19 | 2010-07-27 | Fujitsu Limited | Cable carrying mechanism and library apparatus |
-
2001
- 2001-06-22 JP JP2001189543A patent/JP4156217B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764461B2 (en) | 2005-12-19 | 2010-07-27 | Fujitsu Limited | Cable carrying mechanism and library apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003006141A (ja) | 2003-01-10 |
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| JP2859746B2 (ja) | カード識別番号分配装置 |
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