JP4156008B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

この発明は、同一基板上に形成された複数の半導体素子を有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a plurality of semiconductor elements formed on the same substrate and a method for manufacturing the same.

従来、携帯電話や携帯小型受像機等に用いられる無線通信用半導体集積回路装置の形成には、主としてアナログ回路素子領域に用いられるバイポーラ素子とデジタル回路素子領域に用いられるＣＭＯＳ(相補性金属酸化膜半導体(Complementary Metal Oxide))素子とを同一基板上に形成するＢi‐ＣＭＯＳプロセスが用いられてきた。しかしながら、バイポーラプロセスとＣＭＯＳプロセスとの混在は集積回路装置形成のプロセスを複雑にしており、アナログ回路素子領域とデジタル回路素子領域とを共にＣＭＯＳプロセスで形成する技術が開発されている。   Conventionally, the formation of a semiconductor integrated circuit device for wireless communication used for a mobile phone, a portable small size receiver, etc., mainly uses a bipolar element used in an analog circuit element region and a CMOS (complementary metal oxide film used in a digital circuit element region). A Bi-CMOS process in which a semiconductor (Complementary Metal Oxide) element is formed on the same substrate has been used. However, the mixture of the bipolar process and the CMOS process complicates the process of forming an integrated circuit device, and a technique for forming both an analog circuit element region and a digital circuit element region by a CMOS process has been developed.

ＣＭＯＳトランジスタのゲート絶縁膜としては、Ｎ2ＯやＮＯ等の窒素を含むガスを用いた熱酸化法によって形成されたシリコン酸窒化膜(ＳiＯxＮ1-x; ０＜ｘ＜１)、または、Ｏ2等のガスを用いた熱酸化法によって形成されたシリコン酸化膜(ＳiＯ2)が一般に用いられている。この場合、Ｎ2ＯやＮＯ等の窒素を含むガスを用いた熱酸化法によって形成したシリコン酸窒化膜には、特に低周波アナログ回路で問題となる１/ｆ雑音が発生するということが知られており、例えば、“J.-P.Xu et al., Solid-State Electronics 45, p431, 2001”(非特許文献１)には、シリコン酸窒化膜においてはシリコン酸化膜に比べて１/ｆ雑音強度がおよそ１桁多いことが記載されている。１/ｆ雑音発生の仕組みは完全には解明されていないが、ＣＭＯＳトランジスタにおいてはキャリアが周期的にゲート絶縁膜の準位に捕獲されることに起因していると考えられている。 As a gate insulating film of a CMOS transistor, a silicon oxynitride film (SiO x N 1-x ; 0 <x <1) formed by a thermal oxidation method using a gas containing nitrogen such as N 2 O or NO, or In general, a silicon oxide film (SiO 2 ) formed by a thermal oxidation method using a gas such as O 2 is used. In this case, the silicon oxynitride film formed by the thermal oxidation method using a gas containing nitrogen such as N 2 O or NO generates 1 / f noise which is a problem particularly in a low-frequency analog circuit. For example, in “J.-P.Xu et al., Solid-State Electronics 45, p431, 2001” (Non-Patent Document 1), the silicon oxynitride film is 1 / f It is described that the noise intensity is about one digit higher. Although the mechanism of 1 / f noise generation has not been completely elucidated, it is considered that the carrier is periodically trapped in the level of the gate insulating film in the CMOS transistor.

また、特開２０００‐７７５３３号公報(特許文献１)には、アナログ回路素子領域のゲート絶縁膜にシリコン酸化膜を用いる一方、デジタル回路素子領域のゲート絶縁膜にはシリコン酸窒化膜を用いる半導体集積回路装置が開示されている。これは、以下のようにして形成することができる。   Japanese Laid-Open Patent Publication No. 2000-77533 (Patent Document 1) discloses a semiconductor in which a silicon oxide film is used as a gate insulating film in an analog circuit element region, and a silicon oxynitride film is used as a gate insulating film in a digital circuit element region. An integrated circuit device is disclosed. This can be formed as follows.

図６(a)に示すように、半導体基板１上に形成したシリコン酸化膜からなる素子分離領域２によって隔てられたデジタル回路素子領域３とアナログ回路素子領域４とに、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜５を形成する。さらに、このシリコン酸窒化膜５上に多結晶シリコン層６およびシリコン酸化膜層７を堆積させ、デジタル回路素子領域３上に電極パターン形成用のフォトレジストマスク８で形成する。 As shown in FIG. 6A, N 2 O is used for the digital circuit element region 3 and the analog circuit element region 4 separated by the element isolation region 2 made of a silicon oxide film formed on the semiconductor substrate 1. A silicon oxynitride film 5 is formed by thermal oxidation. Further, a polycrystalline silicon layer 6 and a silicon oxide film layer 7 are deposited on the silicon oxynitride film 5 and formed on the digital circuit element region 3 with a photoresist mask 8 for forming an electrode pattern.

次に、図６(b)に示すように、上記フォトレジストマスク８を用いて、シリコン酸化膜層７および多結晶シリコン層６を順にドライエッチングして電極パターンを形成する。さらに、フッ酸等を用いてシリコン酸窒化膜５を選択的に除去してデジタル回路素子領域３上にシリコン酸化膜７からなるキャップ層で覆われたゲート電極パターンを形成する。   Next, as shown in FIG. 6B, the silicon oxide film layer 7 and the polycrystalline silicon layer 6 are sequentially dry etched using the photoresist mask 8 to form an electrode pattern. Further, the silicon oxynitride film 5 is selectively removed using hydrofluoric acid or the like to form a gate electrode pattern covered with a cap layer made of the silicon oxide film 7 on the digital circuit element region 3.

次に、図６(c)に示すように、上記アナログ回路素子領域４上にシリコン酸化膜９を形成し、デジタル回路素子領域３上と同様の手法によって、多結晶シリコン層１０およびシリコン酸化膜層１１を堆積させ、ドライエッチングによって電極パターンを形成する。こうして、シリコン酸化膜層１１からなるキャップ層で覆われたゲート電極パターンを形成する。   Next, as shown in FIG. 6 (c), a silicon oxide film 9 is formed on the analog circuit element region 4, and the polycrystalline silicon layer 10 and the silicon oxide film are formed in the same manner as on the digital circuit element region 3. Layer 11 is deposited and an electrode pattern is formed by dry etching. Thus, a gate electrode pattern covered with the cap layer made of the silicon oxide film layer 11 is formed.

最後に、図６(d)に示すように、上記シリコン酸化膜層７およびシリコン酸化膜層１１からなるキャップ層をフッ酸等を用いて除去し、ゲート電極パターンを残す。   Finally, as shown in FIG. 6 (d), the cap layer formed of the silicon oxide film layer 7 and the silicon oxide film layer 11 is removed using hydrofluoric acid or the like to leave the gate electrode pattern.

しかしながら、上記特許文献１に開示された従来の半導体集積回路装置には以下のような問題がある。すなわち、半導体装置においては、半導体プロセスの微細化に伴ってデジタル回路部を構成するＣＭＯＳトランジスタにおけるゲート絶縁膜の薄膜化が進み、従来用いられてきたシリコン酸窒化膜の物理膜厚も１nm程度となり限界を迎え、また、薄膜化が進むことでゲート絶縁膜を通して流れるリーク電流も増大してきている。   However, the conventional semiconductor integrated circuit device disclosed in Patent Document 1 has the following problems. In other words, in semiconductor devices, as the semiconductor process is miniaturized, the gate insulating film of a CMOS transistor that constitutes a digital circuit portion has been made thinner, and the physical thickness of a silicon oxynitride film that has been conventionally used is about 1 nm. The limit has been reached, and the leakage current flowing through the gate insulating film has increased as the film thickness has decreased.

さらに、上記アナログ回路素子領域を構成するトランジスタと上記デジタル回路素子領域を構成するトランジスタとに関して、ゲート絶縁膜およびゲート電極を別々の工程で形成するため、工程が複雑で且つ多工数になり、加工精度の点で問題がある。
特開２０００‐７７５３３号公報 J.-P.Xu et al., Solid-State Electronics 45, p431, 2001 Furthermore, since the gate insulating film and the gate electrode are formed in separate steps with respect to the transistor constituting the analog circuit element region and the transistor constituting the digital circuit element region, the process is complicated and man-hours are increased. There is a problem in terms of accuracy.
JP 2000-77533 A J.-P.Xu et al., Solid-State Electronics 45, p431, 2001

そこで、この発明の課題は、少ない工程で簡便に製造することが可能な同一基板上に複数の半導体素子を有する半導体装置およびその製造方法を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a plurality of semiconductor elements on the same substrate, which can be easily manufactured with a small number of steps, and a manufacturing method thereof.

上記課題を解決するため、この発明の半導体装置は、
シリコンウェルが形成された半導体基板あるいはシリコン基板でなる半導体基板の第１領域上に形成された第１ＭＯＳ型半導体素子と、
上記半導体基板の第２領域上に形成された第２ＭＯＳ型半導体素子と
を備え、
上記第１ＭＯＳ型半導体素子は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が酸化されて形成されたシリコン酸化膜の表面が窒化されて形成されたシリコン酸窒化膜から成る第１絶縁膜と、この第１絶縁膜上に形成された第１導電性電極とを含み、
上記第２ＭＯＳ型半導体素子は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が窒化されて形成されたシリコン窒化膜から成る第２絶縁膜と、この第２絶縁膜上に、上記第１ＭＯＳ型半導体素子の上記第１導電性電極と同一工程で形成された第２導電性電極とを含み、
上記第１絶縁膜を構成する上記シリコン酸窒化膜は、上記シリコン酸化膜の表面に、上記第２絶縁膜を構成する上記シリコン窒化膜が形成される際に、表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されて形成された薄膜であり、
上記半導体基板上に、上記第１絶縁膜を構成する上記シリコン酸窒化膜を熱酸化法によって形成した場合に比べて１/ｆ雑音発生が少ない上記第１ＭＯＳ型半導体素子と、上記第２絶縁膜をシリコン酸化膜あるいはシリコン酸窒化膜で形成した場合に比べてリーク電流が１/１０以下に低下している上記第２ＭＯＳ型半導体素子とを、併設した
ことを特徴としている。 In order to solve the above problems, a semiconductor device of the present invention is
A first MOS type semiconductor element formed on a first region of a semiconductor substrate made of a semiconductor substrate or a silicon substrate on which a silicon well is formed ;
A second MOS type semiconductor element formed on the second region of the semiconductor substrate,
The first MOS type semiconductor device includes a first insulating film made of a silicon oxynitride film formed by nitriding a silicon well film of the semiconductor substrate or a silicon oxide film formed by oxidizing the surface of the silicon substrate. And a first conductive electrode formed on the first insulating film,
The second MOS type semiconductor device includes a second insulating film made of a silicon nitride film formed by nitriding the silicon well of the semiconductor substrate or the surface of the silicon substrate, and the first MOS type semiconductor element on the second insulating film. and a second conductive electrode formed in the first conductive electrode and the same step of the semiconductor device viewed including,
The silicon oxynitride film constituting the first insulating film has a thickness direction at most from the surface when the silicon nitride film constituting the second insulating film is formed on the surface of the silicon oxide film. It is a thin film formed by introducing nitrogen into only up to half of the area,
The first MOS type semiconductor element that generates less 1 / f noise than the case where the silicon oxynitride film constituting the first insulating film is formed on the semiconductor substrate by a thermal oxidation method, and the second insulating film The second MOS type semiconductor element having a leakage current reduced to 1/10 or less as compared with the case where the silicon oxide film or the silicon oxynitride film is formed is also provided.

上記構成によれば、第１ＭＯＳ型半導体素子におけるシリコン酸窒化膜から成る第１絶縁膜上に形成された第１導電性電極と、第２ＭＯＳ型半導体素子におけるシリコン窒化膜から成る第２絶縁膜上に形成された第２導電性電極とは、同一の工程で形成されている。したがって、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができ、加工精度を高めることもできる。 According to the above configuration, the first conductive electrode formed on the first insulating film made of the silicon oxynitride film in the first MOS type semiconductor element and the second insulating film made of the silicon nitride film in the second MOS type semiconductor element. The second conductive electrode formed in is formed in the same process. Therefore, it is possible to easily form a semiconductor device having two semiconductor elements formed by forming conductive electrodes on two insulating films having different compositions from each other in a small number of steps, and to improve processing accuracy. I can .

さらに、上記シリコン窒化膜は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面におけるシリコンが窒化されて形成されている。したがって、プラズマ窒化法等を用いることによって、上記シリコン窒化膜を簡単に形成することができる。 Further , the silicon nitride film is formed by nitriding silicon on the silicon well of the semiconductor substrate or the surface of the silicon substrate. Therefore, the silicon nitride film can be easily formed by using a plasma nitriding method or the like .

さらに、上記第１領域における上記シリコン酸化膜の窒化と、上記第２領域における上記シリコン窒化膜の形成とを、同時に行うことができる。したがって、第１ＭＯＳ型半導体素子の第１導電性電極と第２ＭＯＳ型半導体素子の第２導電性電極とを、同一の工程で形成することが可能になる。 Furthermore , nitridation of the silicon oxide film in the first region and formation of the silicon nitride film in the second region can be performed simultaneously. Therefore, the first conductive electrode of the first MOS type semiconductor element and the second conductive electrode of the second MOS type semiconductor element can be formed in the same process .

さらに、プラズマ窒化法等を用いて、上記第１領域における上記シリコン酸化膜の表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されて、上記シリコン酸窒化膜が構成されている。したがって、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ないＭＯＳ型半導体素子を得ることができる。また、上記第２領域上にシリコン窒化膜を形成しているので、シリコン酸化膜あるいはシリコン酸窒化膜を形成した場合に比べてリーク電流を１/１０以下に下げることができる。 Further , the silicon oxynitride film is configured by introducing nitrogen into only a region from the surface of the silicon oxide film in the first region to at most half of the film thickness direction by using a plasma nitridation method or the like. . Therefore, it is possible to obtain a MOS type semiconductor device with less 1 / f noise generation as compared with the case where a silicon oxynitride film is formed by a thermal oxidation method using N 2 O. Further, since the silicon nitride film is formed on the second region, the leakage current can be reduced to 1/10 or less as compared with the case where the silicon oxide film or the silicon oxynitride film is formed.

また、この発明の半導体装置の製造方法は、
上記半導体装置の製造方法であって、
半導体基板に形成されたシリコンウェルあるいはシリコン基板における第１領域上にシリコン酸化膜を形成する工程と、
上記半導体基板上に形成されたシリコンウェルあるいは上記シリコン基板における第２領域の表面に窒素を導入して上記第２領域上にシリコン窒化膜を形成すると同時に、上記第１領域上のシリコン酸化膜の表面から１nm以上且つ２nm以下の深さまでの領域に窒素を導入してシリコン酸窒化膜を形成する工程と、
上記第１領域のシリコン酸窒化膜上と上記第２領域のシリコン窒化膜上とに、導電性電極を形成する工程と
を含むことを特徴としている。 In addition, a method for manufacturing a semiconductor device according to the present invention includes:
A method for manufacturing the semiconductor device, comprising:
Forming a silicon oxide film on the silicon well formed on the semiconductor substrate or on the first region of the silicon substrate;
Nitrogen is introduced into the surface of the silicon well formed on the semiconductor substrate or the second region of the silicon substrate to form a silicon nitride film on the second region, and at the same time, the silicon oxide film on the first region is formed. Forming a silicon oxynitride film by introducing nitrogen into a region from the surface to a depth of 1 nm or more and 2 nm or less;
And a step of forming a conductive electrode on the silicon oxynitride film in the first region and the silicon nitride film in the second region.

上記構成によれば、第１領域上に形成されたシリコン酸化膜の窒化と第２領域上におけるシリコン窒化膜の形成とを同時に行うので、上記第１領域の導電性電極と上記第２領域の導電性電極とを同一の工程で形成することが可能になる。したがって、この発明によれば、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができ、加工精度を高めることもできる。   According to the above configuration, since the nitridation of the silicon oxide film formed on the first region and the formation of the silicon nitride film on the second region are simultaneously performed, the conductive electrode of the first region and the second region are formed. The conductive electrode can be formed in the same process. Therefore, according to the present invention, a semiconductor device having two semiconductor elements formed by forming conductive electrodes on two insulating films having different compositions from each other can be easily formed with a small number of steps. Processing accuracy can also be increased.

さらに、上記シリコン酸窒化膜は、例えばプラズマ窒化法を用いて、上記シリコン酸化膜の表面のみに１nm以上且つ２nm以下の深さで窒素が導入されて形成されている。したがって、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ない半導体素子を形成することが可能になる。また、シリコン窒化膜による絶縁膜を有する半導体装置は、高い誘電率を実現できるため、同じ膜厚のシリコン酸化膜あるいはシリコン酸窒化膜による絶縁膜を有する半導体装置に比べて、リーク電流を低減することができる。上記構成においては、上記第２領域上にシリコン窒化膜を形成しているので、シリコン酸化膜あるいはシリコン酸窒化膜を形成した場合に比べてリーク電流を１/１０以下に下げることができる。 Further, the silicon oxynitride film is formed by introducing nitrogen at a depth of 1 nm or more and 2 nm or less only on the surface of the silicon oxide film using, for example, a plasma nitriding method. Therefore, it is possible to form a semiconductor element with less 1 / f noise compared to the case where a silicon oxynitride film is formed by a thermal oxidation method using N 2 O. In addition, since a semiconductor device having an insulating film made of a silicon nitride film can realize a high dielectric constant, leakage current is reduced as compared with a semiconductor device having an insulating film made of a silicon oxide film or a silicon oxynitride film having the same film thickness. be able to. In the above configuration, since the silicon nitride film is formed on the second region, the leakage current can be reduced to 1/10 or less as compared with the case where the silicon oxide film or the silicon oxynitride film is formed.

すなわち、この発明によれば、１/ｆ雑音発生の少ない半導体素子と、リーク電流が１/１０以下である半導体素子とを、同一基板上に形成することができるのである。   That is, according to the present invention, a semiconductor element with less 1 / f noise generation and a semiconductor element with a leak current of 1/10 or less can be formed on the same substrate.

また、１実施の形態の半導体装置の製造方法では、
上記第２領域上における上記シリコン窒化膜の形成は、上記第２領域上に露出したシリコンと活性化された窒素との反応によって形成される。 In the manufacturing method of the semiconductor device of one embodiment,
The silicon nitride film is formed on the second region by a reaction between silicon exposed on the second region and activated nitrogen.

この実施の形態によれば、上記シリコン窒化膜は、上記第２領域の表面におけるシリコンが窒化されて形成されている。したがって、プラズマ窒化法等を用いることによって、上記シリコン窒化膜を簡単に形成することができる。   According to this embodiment, the silicon nitride film is formed by nitriding silicon on the surface of the second region. Therefore, the silicon nitride film can be easily formed by using a plasma nitriding method or the like.

以上より明らかなように、この発明の半導体装置は、第１ＭＯＳ型半導体素子におけるシリコン酸窒化膜から成る第１絶縁膜上に形成された第１導電性電極と、第２ＭＯＳ型半導体素子におけるシリコン窒化膜から成る第２絶縁膜上に形成された第２導電性電極を、同一の工程で形成された導電性電極で構成したので、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができる。したがって、工程が少ない分だけ加工精度を高めることができる。   As apparent from the above, the semiconductor device according to the present invention includes the first conductive electrode formed on the first insulating film made of the silicon oxynitride film in the first MOS type semiconductor element and the silicon nitride in the second MOS type semiconductor element. Since the second conductive electrode formed on the second insulating film made of the film is composed of the conductive electrode formed in the same process, the conductive electrode on each of the two insulating films having different compositions from each other A semiconductor device having two semiconductor elements formed by forming can be easily formed with fewer steps. Therefore, the machining accuracy can be increased by the number of steps.

さらに、上記第１領域における上記シリコン酸化膜の窒化と、上記第２領域における上記シリコン窒化膜の形成とを、同時に行うことができるので、上記第１ＭＯＳ型半導体素子の第１導電性電極と上記第２ＭＯＳ型半導体素子の第２導電性電極とを、同一の工程で形成することが可能になる。Furthermore, since the nitridation of the silicon oxide film in the first region and the formation of the silicon nitride film in the second region can be performed simultaneously, the first conductive electrode of the first MOS type semiconductor device and the above-mentioned The second conductive electrode of the second MOS type semiconductor element can be formed in the same process.

さらに、プラズマ窒化法等を用いて、上記第１領域における上記シリコン酸化膜の表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されて、上記シリコン酸窒化膜が構成されるので、ＮFurthermore, the silicon oxynitride film is configured by introducing nitrogen into only the region from the surface of the silicon oxide film in the first region to at most half of the film thickness direction by using a plasma nitridation method or the like. , N 22 Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ないＭＯＳ型半導体素子を得ることができる。また、上記第２領域上にシリコン窒化膜を形成するので、シリコン酸化膜あるいはシリコン酸窒化膜を形成した場合に比べてリーク電流を１/１０以下に下げることができる。Compared with the case where a silicon oxynitride film is formed by a thermal oxidation method using O, a MOS type semiconductor element with less 1 / f noise can be obtained. Further, since the silicon nitride film is formed on the second region, the leakage current can be reduced to 1/10 or less as compared with the case where the silicon oxide film or the silicon oxynitride film is formed.

また、この発明の半導体装置の製造方法は、第１領域上に形成されたシリコン酸化膜の窒化と第２領域上におけるシリコン窒化膜の形成とを同時に行うので、上記第１領域の導電性電極と上記第２領域の導電性電極とを同一の工程で形成することが可能になる。したがって、この発明によれば、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができ、加工精度を高めることもできる。   In the method of manufacturing a semiconductor device according to the present invention, the nitridation of the silicon oxide film formed on the first region and the formation of the silicon nitride film on the second region are simultaneously performed. And the conductive electrode in the second region can be formed in the same process. Therefore, according to the present invention, a semiconductor device having two semiconductor elements formed by forming conductive electrodes on two insulating films having different compositions from each other can be easily formed with a small number of steps. Processing accuracy can also be increased.

さらに、上記第１領域上にはシリコン酸窒化膜を形成すると共に、上記第２領域上にはシリコン窒化膜を形成するので、１/ｆ雑音発生の少ない半導体素子と、リーク電流が１/１０以下である半導体素子とを、同一基板上に形成することができる。   Furthermore, since a silicon oxynitride film is formed on the first region and a silicon nitride film is formed on the second region, a semiconductor element with less 1 / f noise and a leakage current of 1/10 The following semiconductor elements can be formed on the same substrate.

以下、この発明を図示の実施の形態により詳細に説明する。尚、各実施の形態で説明に使用する図においては、同一機能を有する部分には同一符号を付して、その繰り返しの説明を省略する。また、製造工程中において詳述しない部分については、公知の手段を用いることとする。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments. Note that in the drawings used for description in each embodiment, portions having the same function are denoted by the same reference numerals, and repetitive description thereof is omitted. In addition, well-known means are used for portions not described in detail during the manufacturing process.

・第１実施の形態
図１および図２は、本実施の形態の半導体装置における製造方法の説明図である。尚、本半導体装置は、同一基板上にデジタル回路素子およびアナログ回路素子を混載した半導体装置である。 First Embodiment FIGS. 1 and 2 are explanatory diagrams of a manufacturing method in a semiconductor device according to the present embodiment. This semiconductor device is a semiconductor device in which a digital circuit element and an analog circuit element are mixedly mounted on the same substrate.

図１(a)に示すように、シリコン基板２１上に、フォトレジストマスクの形成とイオン注入とを繰り返してｐ型ウェル領域とｎ型ウェル領域とを形成し、形成されたｐ型ウェル領域およびｎ型ウェル領域を素子形成領域２３とする。但し、図１および図２には、素子形成領域２３として上記ｐ型ウェル領域およびｎ型ウェル領域の何れか一方のみが画かれている。さらに、シリコン基板２１上に、シリコン酸化膜からなる素子分離領域２２を公知の手段を用いて形成し、素子形成領域２３がデジタル回路素子領域２４とアナログ回路素子領域２５とに分離される。さらに、デジタル回路素子領域２４とアナログ回路素子領域２５との夫々には、閾値電圧調整のためにイオン注入がフォトレジストマスクを用いて選択的になされる。   As shown in FIG. 1A, a p-type well region and an n-type well region are formed on a silicon substrate 21 by repeating formation of a photoresist mask and ion implantation. The n-type well region is referred to as an element formation region 23. However, in FIG. 1 and FIG. 2, only one of the p-type well region and the n-type well region is illustrated as the element formation region 23. Further, an element isolation region 22 made of a silicon oxide film is formed on the silicon substrate 21 using a known means, and the element formation region 23 is separated into a digital circuit element region 24 and an analog circuit element region 25. Further, ion implantation is selectively performed in each of the digital circuit element region 24 and the analog circuit element region 25 by using a photoresist mask for adjusting the threshold voltage.

次に、図１(b)に示すように、上記アナログ回路素子領域２５の表面に、３nm〜５０nm程度の膜厚でシリコン酸化膜２６を形成する。このシリコン酸化膜２６は、以下のようにして形成することができる。すなわち、７００℃〜１０００℃程度の熱酸化法を用いて、素子形成領域２３の表面にシリコン酸化膜を形成させる。ここでは、シリコン酸化膜層の形成に熱酸化法を一例として用いているが、ＲＴＯ(Raped Thermal Oxidation)法やプラズマ酸化法を用いてもよい。次に、アナログ回路素子領域２５を覆うフォトレジストマスクのパターンを形成し、開口部となっているデジタル回路素子領域２４上に形成されているシリコン酸化膜を１％程度の濃度のフッ酸を用いて除去する。こうして、アナログ回路素子領域２５のみにシリコン酸化膜２６を残すのである。続いて、酸素プラズマによる灰化処理および硫酸を用いた剥離処理によって上記フォトレジストマスクを除去する。   Next, as shown in FIG. 1B, a silicon oxide film 26 is formed on the surface of the analog circuit element region 25 with a film thickness of about 3 nm to 50 nm. The silicon oxide film 26 can be formed as follows. That is, a silicon oxide film is formed on the surface of the element formation region 23 using a thermal oxidation method of about 700 ° C. to 1000 ° C. Here, the thermal oxidation method is used as an example for forming the silicon oxide film layer, but an RTO (Raped Thermal Oxidation) method or a plasma oxidation method may be used. Next, a photoresist mask pattern covering the analog circuit element region 25 is formed, and a hydrofluoric acid having a concentration of about 1% is used for the silicon oxide film formed on the digital circuit element region 24 serving as the opening. To remove. Thus, the silicon oxide film 26 is left only in the analog circuit element region 25. Subsequently, the photoresist mask is removed by an ashing process using oxygen plasma and a stripping process using sulfuric acid.

次に、図１(c)に示すように、４００℃〜８００℃程度のプラズマ窒化法によって、デジタル回路素子領域２４の表面に、２nm〜４nm程度の膜厚でシリコン窒化膜２７を形成する。その際に、アナログ回路素子領域２５に既に形成されているシリコン酸化膜２６の表面にも同時に１nm〜２nm程度の深さに窒素が導入され、シリコン酸窒化膜２８が形成される。以下、表面に窒素が導入されたシリコン酸化膜２６の全体をシリコン酸窒化膜２８と言うことにする。   Next, as shown in FIG. 1C, a silicon nitride film 27 having a thickness of about 2 nm to 4 nm is formed on the surface of the digital circuit element region 24 by a plasma nitridation method of about 400 ° C. to 800 ° C. At that time, nitrogen is simultaneously introduced into the surface of the silicon oxide film 26 already formed in the analog circuit element region 25 to a depth of about 1 nm to 2 nm to form a silicon oxynitride film 28. Hereinafter, the entire silicon oxide film 26 having nitrogen introduced into the surface is referred to as a silicon oxynitride film 28.

次に、図１(d)に示す様に、ＬＰ‐ＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用いて、後にゲート電極となる多結晶シリコン薄膜層２９を１００nm程度の膜厚で堆積させる。本実施の形態においては、上記多結晶シリコン薄膜層２９を導電性電極を構成する材料の一例として用いているが、この導電性電極の形成には非晶質シリコン薄膜や金属薄膜等を用いてもよい。続いて、デジタル回路素子領域２４とアナログ回路素子領域２５との夫々にゲート電極形成用のフォトレジストマスク３０を形成する。   Next, as shown in FIG. 1 (d), a polycrystalline silicon thin film layer 29 to be a gate electrode later is deposited with a film thickness of about 100 nm by using LP-CVD (Low Pressure Chemical Vapor Deposition) method. In the present embodiment, the polycrystalline silicon thin film layer 29 is used as an example of a material constituting the conductive electrode. For the formation of the conductive electrode, an amorphous silicon thin film, a metal thin film, or the like is used. Also good. Subsequently, a photoresist mask 30 for forming a gate electrode is formed in each of the digital circuit element region 24 and the analog circuit element region 25.

次に、図２(e)に示すように、上記フォトレジストマスク３０をマスクとして、Ｃl2やＨＢrやＯ2等のエッチングガスを用いたドライエッチングによって、シリコン窒化膜２７およびシリコン酸窒化膜２８の上面が露出するまで多結晶シリコン薄膜層２９をエッチングして除去する。さらに、リン酸を用いて、上面が露出したシリコン窒化膜２７を選択的に除去する。続いて、フッ酸を用いて、上面が露出したシリコン酸窒化膜２８を選択的に除去する。こうして、デジタル回路素子領域２４のゲート電極パターンとアナログ回路素子領域２５のゲート電極パターンとが、同一のフォトリソグラフィ工程によって形成されるのである。 Next, as shown in FIG. 2E, the silicon nitride film 27 and the silicon oxynitride film 28 are formed by dry etching using an etching gas such as Cl 2 , HBr, or O 2 using the photoresist mask 30 as a mask. The polycrystalline silicon thin film layer 29 is removed by etching until the upper surface of is exposed. Further, the silicon nitride film 27 whose upper surface is exposed is selectively removed using phosphoric acid. Subsequently, the silicon oxynitride film 28 whose upper surface is exposed is selectively removed using hydrofluoric acid. Thus, the gate electrode pattern in the digital circuit element region 24 and the gate electrode pattern in the analog circuit element region 25 are formed by the same photolithography process.

次に、最終的にＬＤＤ(Lightly Doped Drain)領域にイオン注入を行った後に、図２(f)に示すように、ＬＰ‐ＣＶＤ法によってシリコン窒化膜を５０nm程度の膜厚で堆積させ、このシリコン窒化膜をエッチングすることによって、ゲート電極側壁にサイドウォール３１を形成する。さらに、ソース領域およびドレイン領域にイオン注入を行った後、１０００℃程度のＲＴＡ法によって活性化を行う。続いて、ゲート電極,ソース電極およびドレイン電極の表面にシリサイド層３２を形成する。さらに、エッチングストッパー膜のシリコン窒化膜３３を全体に堆積させ、その上層にシリコン酸化膜系の層間絶縁膜３４を堆積させた後、ＣＭＰ(chemical Mechanical Polishing)法等によって表面を平坦化する。   Next, after ion implantation is finally performed in an LDD (Lightly Doped Drain) region, a silicon nitride film is deposited to a thickness of about 50 nm by LP-CVD as shown in FIG. By etching the silicon nitride film, sidewalls 31 are formed on the side walls of the gate electrode. Further, after ion implantation is performed on the source region and the drain region, activation is performed by an RTA method at about 1000 ° C. Subsequently, a silicide layer 32 is formed on the surfaces of the gate electrode, the source electrode, and the drain electrode. Further, a silicon nitride film 33 as an etching stopper film is deposited on the entire surface, and a silicon oxide-based interlayer insulating film 34 is deposited thereon, and then the surface is flattened by a CMP (chemical mechanical polishing) method or the like.

そして、フォトリソグラフィとドライエッチング法とによってコンタクトホールを開口し、このコンタクトホール内にバリア膜のＴiＮとタングステン膜３５とを堆積させ、層間絶縁膜３４の表面とタングステン膜３５の表面とが同一の高さになるように平坦化させる。続いて、金属配線層となるアルミニウム膜を堆積させ、フォトリソグラフィとドライエッチング法とによって金属配線層３６を形成して、本実施の形態における半導体装置が形成される。   Then, a contact hole is opened by photolithography and dry etching, and TiN as a barrier film and a tungsten film 35 are deposited in the contact hole, and the surface of the interlayer insulating film 34 and the surface of the tungsten film 35 are the same. Flatten to a height. Subsequently, an aluminum film serving as a metal wiring layer is deposited, and a metal wiring layer 36 is formed by photolithography and dry etching, so that the semiconductor device in the present embodiment is formed.

図５(a)に、本実施の形態によるデジタル回路素子(ＭＯＳトランジスタ)とアナログ回路素子(ＭＯＳトランジスタ)とを混載したシリコン基板上における各素子のゲート絶縁膜構造を示す断面模式図を示す。尚、２４はデジタル回路素子領域であり、２５はアナログ回路素子領域であり、２７はシリコン窒化膜であり、２８はシリコン酸窒化膜である。   FIG. 5A is a schematic cross-sectional view showing a gate insulating film structure of each element on a silicon substrate on which a digital circuit element (MOS transistor) and an analog circuit element (MOS transistor) according to the present embodiment are mounted. Incidentally, 24 is a digital circuit element region, 25 is an analog circuit element region, 27 is a silicon nitride film, and 28 is a silicon oxynitride film.

さらに、図５(c)には、上記特許文献１に開示された半導体集積回路装置の断面模式図を示す。尚、３はデジタル回路素子領域であり、４はアナログ回路素子領域であり、５はシリコン酸窒化膜であり、９はシリコン酸化膜である。   Further, FIG. 5C shows a schematic cross-sectional view of the semiconductor integrated circuit device disclosed in Patent Document 1. 3 is a digital circuit element region, 4 is an analog circuit element region, 5 is a silicon oxynitride film, and 9 is a silicon oxide film.

・第２実施の形態
図３および図４は、本実施の形態の半導体装置における製造方法の説明図である。尚、本半導体装置は、同一基板上にデジタル回路素子およびアナログ回路素子を混載した半導体装置である。 Second Embodiment FIG. 3 and FIG. 4 are explanatory diagrams of a manufacturing method in the semiconductor device of the present embodiment. This semiconductor device is a semiconductor device in which a digital circuit element and an analog circuit element are mixedly mounted on the same substrate.

図３(a)に示すように、シリコン基板４１上に、フォトレジストマスクの形成とイオン注入とを繰り返してｐ型ウェル領域とｎ型ウェル領域とを形成し、形成されたｐ型ウェル領域およびｎ型ウェル領域を素子形成領域４３とする。但し、図３および図４には、素子形成領域４３として上記ｐ型ウェル領域およびｎ型ウェル領域の何れか一方のみが画かれている。さらに、シリコン基板４１上に、シリコン酸化膜からなる素子分離領域４２を公知の手段を用いて形成し、素子形成領域４３がデジタル回路素子領域４４とアナログ回路素子領域４５とに分離される。さらに、デジタル回路素子領域４４とアナログ回路素子領域４５との夫々には、閾値電圧調整のためにイオン注入がフォトレジストマスクを用いて選択的になされる。   As shown in FIG. 3A, a p-type well region and an n-type well region are formed on a silicon substrate 41 by repeating formation of a photoresist mask and ion implantation, and the formed p-type well region and The n-type well region is referred to as an element formation region 43. However, in FIG. 3 and FIG. 4, only one of the p-type well region and the n-type well region is illustrated as the element formation region 43. Further, an element isolation region 42 made of a silicon oxide film is formed on the silicon substrate 41 using a known means, and the element formation region 43 is separated into a digital circuit element region 44 and an analog circuit element region 45. Further, ion implantation is selectively performed in each of the digital circuit element region 44 and the analog circuit element region 45 by using a photoresist mask for adjusting the threshold voltage.

次に、図３(b)に示すように、上記アナログ回路素子領域４５の表面に、３nm〜５０nm程度の膜厚でシリコン酸化膜４６を形成する。このシリコン酸化膜４６は、以下のようにして形成することができる。すなわち、７００℃〜１０００℃程度の熱酸化法を用いて、素子形成領域４３の表面にシリコン酸化膜を形成させる。ここでは、シリコン酸化膜層の形成に熱酸化法を一例として用いているが、ＲＴＯ法やプラズマ酸化法を用いてもよい。次に、アナログ回路素子領域４５を覆うフォトレジストマスクパターンを形成し、開口部となっているデジタル回路素子領域４４上に形成されたシリコン酸化膜を１％程度の濃度のフッ酸を用いて除去する。こうして、アナログ回路素子領域４５のみにシリコン酸化膜４６を残すのである。続いて、酸素プラズマによる灰化処理および硫酸を用いた剥離処理によって、上記フォトレジストマスクを除去する。   Next, as shown in FIG. 3B, a silicon oxide film 46 is formed on the surface of the analog circuit element region 45 with a film thickness of about 3 nm to 50 nm. This silicon oxide film 46 can be formed as follows. That is, a silicon oxide film is formed on the surface of the element formation region 43 using a thermal oxidation method of about 700 ° C. to 1000 ° C. Here, the thermal oxidation method is used as an example for forming the silicon oxide film layer, but an RTO method or a plasma oxidation method may be used. Next, a photoresist mask pattern covering the analog circuit element region 45 is formed, and the silicon oxide film formed on the digital circuit element region 44 serving as the opening is removed using hydrofluoric acid having a concentration of about 1%. To do. Thus, the silicon oxide film 46 is left only in the analog circuit element region 45. Subsequently, the photoresist mask is removed by an ashing process using oxygen plasma and a stripping process using sulfuric acid.

次に、図３(c)に示すように、４００℃〜８００℃程度のプラズマ窒化法によって、デジタル回路素子領域４４の表面に、２nm〜４nm程度の膜厚でシリコン窒化膜４７を形成する。その際に、アナログ回路素子領域４５に既に形成されているシリコン酸化膜４６の表面にも同様に１nm〜２nm程度の深さに窒素が導入され、シリコン酸窒化膜４８が形成される。以下、表面に窒素が導入されたシリコン酸化膜４６の全体をシリコン酸窒化膜４８と言うことにする。   Next, as shown in FIG. 3C, a silicon nitride film 47 having a film thickness of about 2 nm to 4 nm is formed on the surface of the digital circuit element region 44 by a plasma nitridation method of about 400 ° C. to 800 ° C. At this time, nitrogen is similarly introduced into the surface of the silicon oxide film 46 already formed in the analog circuit element region 45 to a depth of about 1 nm to 2 nm to form a silicon oxynitride film 48. Hereinafter, the entire silicon oxide film 46 having nitrogen introduced on the surface is referred to as a silicon oxynitride film 48.

次に、図３(d)に示すように、２５０℃〜３５０℃程度の温度でＡＬＤ(Atomic Layer Deposition)法あるいはＬＰ‐ＣＶＤ法によって、ＨfＡlＯx等でなる高誘電体薄膜層４９を２nm〜３nm程度の膜厚で堆積させる。さらに、ＬＰ‐ＣＶＤ法を用いて、後にゲート電極となる多結晶シリコン薄膜層５０を１００nm程度の膜厚で堆積させる。本実施の形態では、上記多結晶シリコン薄膜層５０を導電性電極を構成する材料の一例として用いているが、この導電性電極には非晶質シリコン薄膜や金属薄膜等を用いてもよい。続いて、デジタル回路素子領域４４とアナログ回路素子領域４５との夫々にゲート電極形成用のフォトレジストマスク５１を形成する。 Next, as shown in FIG. 3 (d), a high dielectric thin film layer 49 made of HfAlO x or the like is formed at a temperature of about 250 ° C. to 350 ° C. by an ALD (Atomic Layer Deposition) method or LP-CVD method. The film is deposited with a thickness of about 3 nm. Furthermore, a polycrystalline silicon thin film layer 50 to be a gate electrode later is deposited with a film thickness of about 100 nm using the LP-CVD method. In the present embodiment, the polycrystalline silicon thin film layer 50 is used as an example of a material constituting the conductive electrode, but an amorphous silicon thin film, a metal thin film, or the like may be used for the conductive electrode. Subsequently, a photoresist mask 51 for forming a gate electrode is formed in each of the digital circuit element region 44 and the analog circuit element region 45.

次に、図４(e)に示すように、上記フォトレジストマスク５１をマスクとして、Ｃl2やＨＢrやＯ2等のエッチングガスを用いたドライエッチングによって、高誘電体薄膜層４９の上面が露出するまで多結晶シリコン薄膜層５０をエッチングする。さらに、高誘電体材料をウェットエッチングする薬液を用いて、高誘電体薄膜層４９を選択的に除去する。ここで、上記薬液としては、フッ素化合物を含む薬液または熱濃硫酸を用いればよい。あるいは、高誘電体薄膜層４９の除去に、Ｃl2およびＨＢr等のガスを用いたドライエッチング法を用いてもよい。続いて、リン酸を用いて、上面が露出したシリコン窒化膜４７を選択的に除去する。続いて、フッ酸を用いて、上面が露出したシリコン酸窒化膜４８を選択的に除去する。こうして、デジタル回路素子領域４４のゲート電極パターンとアナログ回路素子領域４５のゲート電極パターンとが、同一のフォトリソグラフィ工程によって形成されるのである。 Next, as shown in FIG. 4E, the upper surface of the high dielectric thin film layer 49 is exposed by dry etching using an etching gas such as Cl 2 , HBr, or O 2 using the photoresist mask 51 as a mask. The polycrystalline silicon thin film layer 50 is etched until this is done. Further, the high dielectric thin film layer 49 is selectively removed using a chemical that wet etches the high dielectric material. Here, as the chemical solution, a chemical solution containing a fluorine compound or hot concentrated sulfuric acid may be used. Alternatively, the high dielectric thin film layer 49 may be removed by a dry etching method using a gas such as Cl 2 and HBr. Subsequently, the silicon nitride film 47 whose upper surface is exposed is selectively removed using phosphoric acid. Subsequently, the silicon oxynitride film 48 whose upper surface is exposed is selectively removed using hydrofluoric acid. Thus, the gate electrode pattern of the digital circuit element region 44 and the gate electrode pattern of the analog circuit element region 45 are formed by the same photolithography process.

次に、最終的にＬＤＤ領域にイオン注入を行った後に、図４(f)に示すように、ＬＰ‐ＣＶＤ法によってシリコン窒化膜を５０nm程度の膜厚で堆積させ、このシリコン窒化膜をエッチングすることによってゲート電極側壁にサイドウォール５２を形成する。さらに、ソース領域およびドレイン領域にイオン注入を行った後、１０００℃程度のＲＴＡ法によって活性化を行う。続いて、ゲート電極,ソース電極およびドレイン電極の表面にシリサイド層５３を形成する。さらに、エッチングストッパー膜のシリコン窒化膜５４を全体に堆積させ、その上層にシリコン酸化膜系の層間絶縁膜５５を堆積させた後、ＣＭＰ法等によって表面を平坦化する。   Next, after finally implanting ions into the LDD region, as shown in FIG. 4 (f), a silicon nitride film is deposited to a thickness of about 50 nm by LP-CVD, and this silicon nitride film is etched. As a result, sidewalls 52 are formed on the side walls of the gate electrode. Further, after ion implantation is performed on the source region and the drain region, activation is performed by an RTA method at about 1000 ° C. Subsequently, a silicide layer 53 is formed on the surfaces of the gate electrode, the source electrode, and the drain electrode. Further, a silicon nitride film 54 as an etching stopper film is deposited on the entire surface, and a silicon oxide-based interlayer insulating film 55 is deposited thereon, and then the surface is planarized by CMP or the like.

そして、フォトリソグラフィとドライエッチング法とによってコンタクトホールを開口し、このコンタクトホール内にバリア膜のＴiＮとタングステン膜５６とを堆積させ、層間絶縁膜５５の表面とタングステン膜５６の表面とが同一の高さになるように平坦化させる。続いて、金属配線層となるアルミニウム膜を堆積させ、フォトリソグラフィとドライエッチング法とによって金属配線層５７を形成して、本実施の形態における半導体装置が形成される。   Then, a contact hole is opened by photolithography and dry etching, and a barrier film TiN and a tungsten film 56 are deposited in the contact hole, and the surface of the interlayer insulating film 55 and the surface of the tungsten film 56 are the same. Flatten to a height. Subsequently, an aluminum film to be a metal wiring layer is deposited, and a metal wiring layer 57 is formed by photolithography and dry etching, so that the semiconductor device in the present embodiment is formed.

図５(b)に、本実施の形態によるデジタル回路素子(ＭＯＳトランジスタ)とアナログ回路素子(ＭＯＳトランジスタ)とを混載したシリコン基板上における各素子のゲート絶縁膜構造を示す断面模式図を示す。尚、４４はデジタル回路素子領域であり、４５はアナログ回路素子領域であり、４７はシリコン窒化膜であり、４８はシリコン酸窒化膜であり、４９は高誘電体薄膜層である。   FIG. 5B is a schematic cross-sectional view showing a gate insulating film structure of each element on a silicon substrate on which a digital circuit element (MOS transistor) and an analog circuit element (MOS transistor) according to the present embodiment are mounted. 44 is a digital circuit element region, 45 is an analog circuit element region, 47 is a silicon nitride film, 48 is a silicon oxynitride film, and 49 is a high dielectric thin film layer.

以上のごとく、上記各実施の形態においては、上記アナログ回路素子領域２５,４５におけるシリコン酸化膜２６,４６の表面への窒素導入と、デジタル回路素子領域２４,４４におけるシリコン窒化膜２７,４７の形成とを、プラズマ窒化法によって同一の工程で行うようにしている。したがって、デジタル回路素子領域２４,４４のゲート電極パターンとアナログ回路素子領域２５,４５のゲート電極パターンとを、同一のフォトリソグラフィ工程によって形成することが可能になる。その結果、互いに異なる組成を有する２つのゲート絶縁膜上の夫々にゲート電極パターンを形成して成る２つのＭＯＳ半導体素子を、少ない工程で簡単に形成することができ、工程が少ない分だけ加工精度を高めることができる。   As described above, in each of the above embodiments, the introduction of nitrogen into the surface of the silicon oxide films 26 and 46 in the analog circuit element regions 25 and 45 and the formation of the silicon nitride films 27 and 47 in the digital circuit element regions 24 and 44 are performed. The formation is performed in the same process by plasma nitriding. Therefore, the gate electrode pattern of the digital circuit element regions 24 and 44 and the gate electrode pattern of the analog circuit element regions 25 and 45 can be formed by the same photolithography process. As a result, it is possible to easily form two MOS semiconductor elements formed by forming gate electrode patterns on two gate insulating films having different compositions from each other with a small number of steps, and processing accuracy corresponding to the small number of steps. Can be increased.

また、上記アナログ回路素子領域２５,４５におけるシリコン酸窒化膜２８,４８は、プラズマ窒化法等を用いて、シリコン酸化膜２６,４６の表面に１nm〜２nm程度の深さに窒素を導入することによって形成されている。したがって、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ないＭＯＳトランジスタを形成することができる。 The silicon oxynitride films 28 and 48 in the analog circuit element regions 25 and 45 are formed by introducing nitrogen to the surface of the silicon oxide films 26 and 46 to a depth of about 1 nm to 2 nm using a plasma nitridation method or the like. Is formed by. Therefore, compared with the case where the silicon oxynitride film is formed by the thermal oxidation method using N 2 O, a MOS transistor with less 1 / f noise generation can be formed.

また、上述したように、上記デジタル回路素子領域２４,４４には、シリコン基板２１,４１を窒化してなるシリコン窒化膜２７,４７が形成されている。したがって、誘電率の高い絶縁膜を形成することができ、シリコン酸窒化膜を形成した場合に比べて、リーク電流を１/１０以下にすることができる。   Further, as described above, silicon nitride films 27 and 47 formed by nitriding the silicon substrates 21 and 41 are formed in the digital circuit element regions 24 and 44. Therefore, an insulating film having a high dielectric constant can be formed, and the leakage current can be reduced to 1/10 or less as compared with the case where a silicon oxynitride film is formed.

尚、上記各実施の形態においては、シリコン基板２１,４１上にシリコン窒化膜２７,４７およびシリコン酸窒化膜２８,４８を形成する場合を例に上げて説明している。しかしながら、この発明は、これに限定されるものではなく、半導体基板に形成されたシリコンウェル上にシリコン窒化膜およびシリコン酸窒化膜を形成することも可能である。   In each of the above embodiments, the case where the silicon nitride films 27 and 47 and the silicon oxynitride films 28 and 48 are formed on the silicon substrates 21 and 41 is described as an example. However, the present invention is not limited to this, and a silicon nitride film and a silicon oxynitride film can be formed on a silicon well formed on a semiconductor substrate.

また、上記各実施の形態においては、ＭＯＳ型半導体素子としてＭＯＳトランジスタを形成する場合を例示しているが、ＭＯＳ型構造を有していればトランジスタに限定されるものではない。   In each of the above embodiments, a MOS transistor is formed as the MOS semiconductor element. However, the MOS transistor is not limited to the transistor as long as it has a MOS structure.

この発明の半導体装置における製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method in the semiconductor device of this invention. 図１に続く製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method following FIG. 図１とは異なる半導体装置の製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device different from FIG. 1. 図３に続く製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method following FIG. この発明の半導体装置と従来の半導体装置とにおける各素子のゲート絶縁膜の構造を示す断面図である。It is sectional drawing which shows the structure of the gate insulating film of each element in the semiconductor device of this invention, and the conventional semiconductor device. 従来の半導体装置における製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method in the conventional semiconductor device.

符号の説明Explanation of symbols

２１,４１…シリコン基板、
２２,４２…素子分離領域、
２３,４３…素子形成領域、
２４,４４…デジタル回路素子領域、
２５,４５…アナログ回路素子領域、
２６,４６…シリコン酸化膜、
２７,３３,４７,５４…シリコン窒化膜、
２８,４８…シリコン酸窒化膜、
２９,５０…多結晶シリコン薄膜層、
３０,５１…フォトレジストマスク、
３１,５２…サイドウォール、
３２,５３…シリサイド層、
３４,５５…層間絶縁膜、
３５,５６…タングステン膜、
３６,５７…金属配線層、
４９…高誘電体薄膜層。 21, 41 ... silicon substrate,
22, 42 ... element isolation region,
23, 43 ... Element formation region,
24, 44 ... Digital circuit element area,
25, 45 ... Analog circuit element area,
26, 46 ... silicon oxide film,
27, 33, 47, 54 ... silicon nitride film,
28, 48 ... silicon oxynitride film,
29, 50 ... polycrystalline silicon thin film layer,
30, 51 ... Photoresist mask,
31, 52 ... sidewall,
32, 53 ... silicide layer,
34, 55 ... interlayer insulating film,
35, 56 ... tungsten film,
36, 57 ... metal wiring layer,
49: High dielectric thin film layer.

Claims (3)

シリコンウェルが形成された半導体基板あるいはシリコン基板でなる半導体基板の第１領域上に形成された第１ＭＯＳ型半導体素子と、
上記半導体基板の第２領域上に形成された第２ＭＯＳ型半導体素子と
を備え、
上記第１ＭＯＳ型半導体素子は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が酸化されて形成されたシリコン酸化膜の表面が窒化されて形成されたシリコン酸窒化膜から成る第１絶縁膜と、この第１絶縁膜上に形成された第１導電性電極とを含み、
上記第２ＭＯＳ型半導体素子は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が窒化されて形成されたシリコン窒化膜から成る第２絶縁膜と、この第２絶縁膜上に、上記第１ＭＯＳ型半導体素子の上記第１導電性電極と同一工程で形成された第２導電性電極とを含み、
上記第１絶縁膜を構成する上記シリコン酸窒化膜は、上記シリコン酸化膜の表面に、上記第２絶縁膜を構成する上記シリコン窒化膜が形成される際に、表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されて形成された薄膜であり、
上記半導体基板上に、上記第１絶縁膜を構成する上記シリコン酸窒化膜を熱酸化法によって形成した場合に比べて１/ｆ雑音発生が少ない上記第１ＭＯＳ型半導体素子と、上記第２絶縁膜をシリコン酸化膜あるいはシリコン酸窒化膜で形成した場合に比べてリーク電流が１/１０以下に低下している上記第２ＭＯＳ型半導体素子とを、併設した
ことを特徴とする半導体装置。 A first MOS type semiconductor element formed on a first region of a semiconductor substrate made of a semiconductor substrate or a silicon substrate on which a silicon well is formed ;
A second MOS type semiconductor element formed on the second region of the semiconductor substrate,
The first MOS type semiconductor device includes a first insulating film made of a silicon oxynitride film formed by nitriding a silicon well film of the semiconductor substrate or a silicon oxide film formed by oxidizing the surface of the silicon substrate. And a first conductive electrode formed on the first insulating film,
The second MOS type semiconductor device includes a second insulating film made of a silicon nitride film formed by nitriding the silicon well of the semiconductor substrate or the surface of the silicon substrate, and the first MOS type semiconductor element on the second insulating film. and a second conductive electrode formed in the first conductive electrode and the same step of the semiconductor device viewed including,
The silicon oxynitride film constituting the first insulating film has a thickness direction at most from the surface when the silicon nitride film constituting the second insulating film is formed on the surface of the silicon oxide film. It is a thin film formed by introducing nitrogen into only up to half of the area,
The first MOS type semiconductor element that generates less 1 / f noise than the case where the silicon oxynitride film constituting the first insulating film is formed on the semiconductor substrate by a thermal oxidation method, and the second insulating film A semiconductor device characterized in that the second MOS type semiconductor element having a leakage current reduced to 1/10 or less as compared with the case of forming a silicon oxide film or a silicon oxynitride film is also provided. . 請求項１に記載の半導体装置の製造方法であって、
半導体基板に形成されたシリコンウェルあるいはシリコン基板における第１領域上にシリコン酸化膜を形成する工程と、
上記半導体基板上に形成されたシリコンウェルあるいは上記シリコン基板における第２領域の表面に窒素を導入して上記第２領域上にシリコン窒化膜を形成すると同時に、上記第１領域上のシリコン酸化膜の表面から１nm以上且つ２nm以下の深さまでの領域に窒素を導入してシリコン酸窒化膜を形成する工程と、
上記第１領域のシリコン酸窒化膜上と上記第２領域のシリコン窒化膜上とに、導電性電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
Silicon wafer Rua Rui formed on a semi-conductor substrate is a step of forming a silicon oxide film on the first region in the silicon substrate,
Nitrogen is introduced into the surface of the silicon well formed on the semiconductor substrate or the second region of the silicon substrate to form a silicon nitride film on the second region, and at the same time, the silicon oxide film on the first region is formed. Forming a silicon oxynitride film by introducing nitrogen into a region from the surface to a depth of 1 nm or more and 2 nm or less;
Forming a conductive electrode on the silicon oxynitride film in the first region and on the silicon nitride film in the second region;
A method for manufacturing a semiconductor device , comprising: 請求項２に記載の半導体装置の製造方法において、
上記第２領域上における上記シリコン窒化膜の形成は、上記第２領域上に露出したシリコンと活性化された窒素との反応によって形成される
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2,
The formation of the silicon nitride film in the second region, the method of manufacturing a semiconductor device according to claim Rukoto formed by the reaction between the silicon and activated nitrogen exposed in the second region.
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