JP4155215B2 - Manufacturing method of electron source - Google Patents

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Description

本発明は、電界放射により電子線を放射するようにした電子源の製造方法に関するものである。   The present invention relates to a method of manufacturing an electron source that emits an electron beam by field emission.

従来から、この種の電子源として、例えば、図4や図5に示す構成の電子源10’,10”が知られている。   Conventionally, as this type of electron source, for example, electron sources 10 ′ and 10 ″ configured as shown in FIGS. 4 and 5 are known.

図4に示す構成の電子源10’は、導電性基板としてのn形シリコン基板1の主表面(一表面)側に酸化した多孔質多結晶シリコンよりなる強電界ドリフト層6’が形成され、強電界ドリフト層6’上に金属薄膜(例えば、金薄膜)よりなる表面電極7が形成されている。また、n形シリコン基板1の裏面にはオーミック電極2が形成されており、n形シリコン基板1とオーミック電極2とで下部電極12を構成している。なお、表面電極7の厚さ寸法は例えば10nm程度に設定されている。また、図4に示す構成の電子源10’では、下部電極12と強電界ドリフト層6’との間にノンドープの多結晶シリコン層3を介在させてあり、多結晶シリコン層3と強電界ドリフト層6’とで、下部電極12と表面電極7との間に介在し電子が通過する電子通過層を構成しているが、多結晶シリコン層3を介在させずに強電界ドリフト層6’のみで電子通過層を構成したものも提案されている。   In the electron source 10 ′ configured as shown in FIG. 4, a strong electric field drift layer 6 ′ made of oxidized porous polycrystalline silicon is formed on the main surface (one surface) side of an n-type silicon substrate 1 as a conductive substrate. A surface electrode 7 made of a metal thin film (for example, a gold thin film) is formed on the strong electric field drift layer 6 ′. An ohmic electrode 2 is formed on the back surface of the n-type silicon substrate 1, and the n-type silicon substrate 1 and the ohmic electrode 2 constitute a lower electrode 12. In addition, the thickness dimension of the surface electrode 7 is set to about 10 nm, for example. Further, in the electron source 10 ′ having the configuration shown in FIG. 4, the non-doped polycrystalline silicon layer 3 is interposed between the lower electrode 12 and the strong electric field drift layer 6 ′, and the polycrystalline silicon layer 3 and the strong electric field drift are The layer 6 ′ constitutes an electron passage layer that is interposed between the lower electrode 12 and the surface electrode 7 and allows electrons to pass therethrough, but only the strong electric field drift layer 6 ′ without the polycrystalline silicon layer 3 being interposed. A structure in which an electron passage layer is formed is proposed.

一方、図5に示した電子源10”は、絶縁性を有するガラス基板よりなる絶縁性基板11の一表面上に形成した金属膜により下部電極12を構成している点が図4の構成とは相違するだけなので、図4に示した電子源10’と同様の構成要素には同一の符号を付して説明を省略する。   On the other hand, the electron source 10 ″ shown in FIG. 5 has the configuration shown in FIG. 4 in that the lower electrode 12 is formed of a metal film formed on one surface of an insulating substrate 11 made of an insulating glass substrate. Are the same, the same components as those of the electron source 10 ′ shown in FIG.

上述の電子源10’,10”から電子を放出させるには、例えば、表面電極7に対向配置されたコレクタ電極21を設け、表面電極7とコレクタ電極21との間を真空とした状態で、表面電極7が下部電極12に対して高電位側となるように表面電極7と下部電極12との間に直流電圧Vpsを印加するとともに、コレクタ電極21が表面電極7に対して高電位側となるようにコレクタ電極21と表面電極7との間に直流電圧Vcを印加する。ここに、直流電圧Vpsを適宜に設定すれば、下部電極12から注入された電子が強電界ドリフト層6’をドリフトし表面電極7を通して放出される(図4、図5中の一点鎖線は表面電極7を通して放出された電子eの流れを示す)。なお、強電界ドリフト層6’の表面に到達した電子はホットエレクトロンであると考えられ、表面電極7を容易にトンネルし真空中に放出される。 In order to emit electrons from the above-described electron sources 10 ′ and 10 ″, for example, a collector electrode 21 disposed opposite to the surface electrode 7 is provided, and a vacuum is applied between the surface electrode 7 and the collector electrode 21. A DC voltage Vps is applied between the surface electrode 7 and the lower electrode 12 so that the surface electrode 7 is on the high potential side with respect to the lower electrode 12, and the collector electrode 21 is on the high potential side with respect to the surface electrode 7. A DC voltage Vc is applied between the collector electrode 21 and the surface electrode 7. If the DC voltage Vps is appropriately set here, electrons injected from the lower electrode 12 cause the strong electric field drift layer 6 'to pass through. (The dashed line in FIGS. 4 and 5 indicates the flow of electrons e emitted through the surface electrode 7.) Electrons reaching the surface of the strong electric field drift layer 6 ′ Is hot electro Believed to be, the surface electrodes 7 easily tunnel to be emitted into the vacuum.

上述の各電子源10’,10”では、表面電極7と下部電極12との間に流れる電流をダイオード電流Ipsと呼び、コレクタ電極21と表面電極7との間に流れる電流をエミッション電流(放出電子電流)Ieと呼ぶことにすれば(図4、図5参照)、ダイオード電流Ipsに対するエミッション電流Ieの比率(=Ie/Ips)が大きいほど電子放出効率(=(Ie/Ips)×100〔%〕)が高くなる。なお、上述の電子源10’,10”では、表面電極7と下部電極12との間に印加する直流電圧Vpsを10〜20V程度の低電圧としても電子を放出させることができ、直流電圧Vpsが大きいほどエミッション電流Ieが大きくなる。   In each of the above-described electron sources 10 ′ and 10 ″, the current flowing between the surface electrode 7 and the lower electrode 12 is called a diode current Ips, and the current flowing between the collector electrode 21 and the surface electrode 7 is an emission current (emission). The electron current (Ie) is referred to as Ie (see FIGS. 4 and 5). As the ratio of the emission current Ie to the diode current Ips (= Ie / Ips) increases, the electron emission efficiency (= (Ie / Ips) × 100 [ Note that the above-described electron sources 10 ′ and 10 ″ emit electrons even when the DC voltage Vps applied between the surface electrode 7 and the lower electrode 12 is set to a low voltage of about 10 to 20V. The emission current Ie increases as the DC voltage Vps increases.

ところで、電界放射により電子線を放射する電子源としては、上述の構成のもの以外にも種々の構成のものが提案されており、例えば、電子通過部を絶縁体層としたMIM(Metal−Insulator−Metal)構造の電子源や、電子通過部を絶縁体層とし電子通過部と下部電極との間に半導体層を介在させたMIS(Metal−Insulator−Semiconductor)構造の電子源などが提案されている。   By the way, as an electron source that emits an electron beam by field emission, various sources other than those described above have been proposed. For example, an MIM (Metal-Insulator) having an electron passage portion as an insulator layer is proposed. -Metal) electron sources, and MIS (Metal-Insulator-Semiconductor) structure electron sources with an electron passage portion as an insulator layer and a semiconductor layer interposed between the electron passage portion and the lower electrode have been proposed. Yes.

また、ディスプレイ用の電子源として、図5に示した構成の電子源10”における下部電極12と電子通過層と表面電極7とで構成される電子源素子に相当する構造を1つの基板に多数形成した構成の電子源も提案されている。(例えば、特許文献1、2、3参照)。   In addition, as a display electron source, a large number of structures corresponding to an electron source element including the lower electrode 12, the electron passage layer, and the surface electrode 7 in the electron source 10 ″ having the configuration shown in FIG. An electron source having a formed configuration has also been proposed (see, for example, Patent Documents 1, 2, and 3).

図6に示す電子源10は、ディスプレイ用の電子源を構成した一例であって、絶縁性を有するガラス基板よりなる絶縁性基板11と、絶縁性基板11の一表面上に列設された金属材料からなる複数本の帯板状の下部配線12aと、下部配線12aに重なる形で形成された複数の酸化した多孔質多結晶シリコン層よりなるドリフト部6aおよびドリフト部6aの間を埋めるノンドープの多結晶シリコン層よりなる分離部6bとを有する強電界ドリフト層6と、各ドリフト部6aそれぞれに積層された複数の表面電極7と、強電界ドリフト層6上に形成され各表面電極7それぞれに対応する部位が開口された絶縁層8と、絶縁層8上において下部配線12aと交差する方向(直交する方向)に列設された複数のバス電極25とを備えている。   An electron source 10 shown in FIG. 6 is an example of an electron source for a display, and includes an insulating substrate 11 made of a glass substrate having an insulating property, and metals arranged on one surface of the insulating substrate 11. A plurality of strip-like lower wirings 12a made of a material, and a drift portion 6a made of a plurality of oxidized porous polycrystalline silicon layers formed so as to overlap the lower wiring 12a, and a non-doped structure that fills between the drift portions 6a A strong electric field drift layer 6 having a separation part 6b made of a polycrystalline silicon layer, a plurality of surface electrodes 7 stacked on each drift part 6a, and a strong electric field drift layer 6 formed on each surface electrode 7 respectively. The insulating layer 8 is provided with a corresponding portion opened, and a plurality of bus electrodes 25 are arranged on the insulating layer 8 in a direction intersecting (orthogonal to) the lower wiring 12a.

ここにおいて、バス電極25は、下部配線12aに交差する方向に列設された複数の表面電極7を各列ごとに共通接続するものであって、表面電極7の側方に位置しており、各表面電極7の側縁からは、絶縁層8の表面およびバス電極25における表面電極7側の一側面を沿ってバス電極25の表面まで延長され表面電極7とバス電極25とを電気的に接続する接続配線16が連続一体に形成されている。言い換えれば、接続配線16は、表面電極7の側縁からバス電極25上まで延長され表面電極7とバス電極25との間を電気的に接続するものであり、表面電極7と同じ材料により同時一体に形成されている。また、下部配線12aは、長手方向の両端部上にそれぞれパッド27が形成されている。また、バス電極25は長手方向の両端部でそれぞれパッド28に接続されている。なお、バス電極25は電子をトンネルさせる必要がないので、表面電極7に比べて膜厚を厚くすることができ、低抵抗化を図ることができる。   Here, the bus electrode 25 is for commonly connecting a plurality of surface electrodes 7 arranged in a direction intersecting the lower wiring 12a for each column, and is located on the side of the surface electrode 7, From the side edge of each surface electrode 7, it extends to the surface of the bus electrode 25 along the surface of the insulating layer 8 and one side surface of the bus electrode 25 on the surface electrode 7 side, and the surface electrode 7 and the bus electrode 25 are electrically connected to each other. Connection wiring 16 to be connected is formed continuously and integrally. In other words, the connection wiring 16 extends from the side edge of the surface electrode 7 to the bus electrode 25 and electrically connects the surface electrode 7 and the bus electrode 25, and is simultaneously made of the same material as the surface electrode 7. It is integrally formed. The lower wiring 12a has pads 27 formed on both ends in the longitudinal direction. The bus electrodes 25 are connected to the pads 28 at both ends in the longitudinal direction. Since the bus electrode 25 does not need to tunnel electrons, the bus electrode 25 can be made thicker than the surface electrode 7 and the resistance can be reduced.

図6に示した構成の電子源10では、絶縁性基板11の一表面上に列設された複数本の下部配線12aと、強電界ドリフト層6上に形成された複数の表面電極7との間に強電界ドリフト層6のドリフト部6aが挟まれているから、バス電極25と下部配線12aとの組を適宜選択して選択した組間に電圧を印加することにより、選択されたバス電極25において下部配線12aとの交点に相当する部位に近接した表面電極7下のドリフト部6aにのみ強電界が作用して電子が放出される。つまり、図6に示した構成の電子源10は、表面電極7と表面電極7下のドリフト部6aと下部配線12aのうちドリフト部6aおよび表面電極7に重なる部分(この部分が図5における下部電極12を構成する)とからなる電子源素子を表面電極7の数だけ備えていることになり、電圧を印加するバス電極25と下部配線12aとの組を選択することによって所望の電子源素子から電子を放出させることが可能になる。なお、図6に示した電子源10では、強電界ドリフト層6が電子通過層を構成しており、電子通過層におけるドリフト部6aを電子が下部配線12aから表面電極7へ向かって通過するが、電子通過層の全てをドリフト部6aにより構成した構造も提案されている。
特開2000−188057号公報 特開2002−343230号公報 特開2003−197088号公報
In the electron source 10 having the configuration shown in FIG. 6, a plurality of lower wirings 12 a arranged on one surface of the insulating substrate 11 and a plurality of surface electrodes 7 formed on the strong electric field drift layer 6. Since the drift portion 6a of the strong electric field drift layer 6 is sandwiched between them, the selected bus electrode is selected by appropriately selecting a set of the bus electrode 25 and the lower wiring 12a and applying a voltage between the selected sets. In FIG. 25, a strong electric field acts only on the drift portion 6a below the surface electrode 7 close to the portion corresponding to the intersection with the lower wiring 12a, and electrons are emitted. That is, the electron source 10 having the configuration shown in FIG. 6 includes the surface electrode 7, the drift portion 6a below the surface electrode 7, and the portion of the lower wiring 12a that overlaps the drift portion 6a and the surface electrode 7 (this portion is the lower portion in FIG. The number of the surface source electrodes 7 is the same as that of the surface electrode 7, and a desired electron source element is selected by selecting a set of the bus electrode 25 and the lower wiring 12a to which a voltage is applied. It becomes possible to emit electrons from. In the electron source 10 shown in FIG. 6, the strong electric field drift layer 6 constitutes an electron passage layer, and electrons pass through the drift portion 6 a in the electron passage layer from the lower wiring 12 a toward the surface electrode 7. A structure in which all of the electron passage layer is configured by the drift portion 6a has also been proposed.
JP 2000-188057 A JP 2002-343230 A Japanese Patent Laid-Open No. 2003-197088

ところで、図6に示した電子源10におけるバス電極25のパターン形成方法としてはリフトオフやドライエッチングを利用した形成方法が考えられるが、いずれのパターン形成方法を採用した場合にも、バス電極25の形状異常が確率的に発生し、このようなバス電極25の形状異常が発生した時には結果的に接続配線16が断線してバス電極5と表面電極7との間の導通不良が発生するので、電子源10の信頼性、動作安定性が低下するという不具合や、製造歩留まりが低下して製造コストが増大するという不具合があった。   By the way, as a pattern formation method of the bus electrode 25 in the electron source 10 shown in FIG. 6, a formation method using lift-off or dry etching can be considered. When a shape abnormality occurs stochastically and such a shape abnormality of the bus electrode 25 occurs, the connection wiring 16 is disconnected as a result, and a conduction failure between the bus electrode 5 and the surface electrode 7 occurs. There was a problem that the reliability and operational stability of the electron source 10 were lowered, and a problem that the manufacturing yield was reduced and the manufacturing cost was increased.

以下、電子源10の製造方法の一例について図7を参照しながら説明する。なお、図7(b)〜(d)では、バス電極25の形状異常が発生した場合について示してある。   Hereinafter, an example of a method for manufacturing the electron source 10 will be described with reference to FIG. 7B to 7D show a case where the shape abnormality of the bus electrode 25 occurs.

まず、絶縁性基板11の一表面上に下部配線12a用の金属膜をスパッタ法や蒸着法などによって成膜してから、フォトリソグラフィ技術およびエッチング技術を利用して上記金属膜をパターニングすることによって複数本の下部配線12aを形成し、その後、絶縁性基板11の上記一表面側に各下部配線12aの表面および隣り合う下部配線12aの間の部位を覆うノンドープの多結晶シリコン層をCVD法によって形成した後、上記多結晶シリコン層のうちドリフト部6aの形成予定部位に対して、陽極酸化処理、電気化学的な酸化処理を順次施すことでドリフト部6aを形成するとともに強電界ドリフト層6を形成し、絶縁性基板11の上記一表面側にSiO膜からなる絶縁層8をCVD法などによって形成し、絶縁層8のうち表面電極7の形成予定部位に対応した部分をフォトリソグラフィ技術およびエッチング技術を利用して除去することによって、図7(a)に示す構造となる。 First, a metal film for the lower wiring 12a is formed on one surface of the insulating substrate 11 by sputtering, vapor deposition, or the like, and then the metal film is patterned by using a photolithography technique and an etching technique. After forming a plurality of lower wirings 12a, a non-doped polycrystalline silicon layer covering the surface of each lower wiring 12a and a portion between adjacent lower wirings 12a is formed on the one surface side of the insulating substrate 11 by the CVD method. After the formation, the drift portion 6a is formed by subjecting the polycrystalline silicon layer to the portion where the drift portion 6a is to be formed by anodizing treatment and electrochemical oxidation treatment in sequence, and the strong electric field drift layer 6 is formed. An insulating layer 8 made of a SiO 2 film is formed on the one surface side of the insulating substrate 11 by a CVD method or the like. By removing the portion corresponding to the site where the electrode 7 is to be formed using the photolithography technique and the etching technique, the structure shown in FIG. 7A is obtained.

次に、絶縁性基板11の上記一表面側にバス電極25形成用の開口パターンを有するレジスト層9を形成し、その後、絶縁性基板11の上記一表面側にバス電極25の材料(例えば、アルミニウム)よりなる導電性層25a,25bを蒸着法によって成膜することによって、図7(b)に示す構造となる。なお、レジスト層9の開孔部は逆テーパ状に開孔されている。   Next, the resist layer 9 having an opening pattern for forming the bus electrode 25 is formed on the one surface side of the insulating substrate 11, and then the material of the bus electrode 25 (for example, on the one surface side of the insulating substrate 11, for example, By forming the conductive layers 25a and 25b made of (aluminum) by vapor deposition, the structure shown in FIG. 7B is obtained. The opening portion of the resist layer 9 is formed in a reverse taper shape.

その後、リフトオフによりレジスト層9およびレジスト層9上の導電性層25bを除去することにより残りの導電性層25aからなるバス電極25を形成することによって、図7(c)に示す構造となる。   Thereafter, the resist layer 9 and the conductive layer 25b on the resist layer 9 are removed by lift-off to form the bus electrode 25 composed of the remaining conductive layer 25a, whereby the structure shown in FIG. 7C is obtained.

次に、絶縁性基板11の上記一表面側に金薄膜を蒸着法などによって成膜し、上記金薄膜をフォトリソグラフィ技術およびイオンミリング技術によりパターニングすることで表面電極7および接続配線16を形成することによって、図7(d)に示す構造となる。   Next, a gold thin film is formed on the one surface side of the insulating substrate 11 by vapor deposition or the like, and the gold thin film is patterned by a photolithography technique and an ion milling technique to form the surface electrode 7 and the connection wiring 16. As a result, the structure shown in FIG.

上述の図7では、上記開口パターンを有するレジスト層9を形成した後で導電性層25a,25bを成膜した際に導電性層25aの形状が図6(b)に示したバス電極25の正常な形状(設計上の形状)に比べて不要な突起(不要突起)26が突出した異常形状となっているので、結果的に図7(d)に示すように接続配線16が断線している。   In FIG. 7 described above, when the conductive layers 25a and 25b are formed after the resist layer 9 having the opening pattern is formed, the shape of the conductive layer 25a is the same as that of the bus electrode 25 shown in FIG. Since the unnecessary protrusion (unnecessary protrusion) 26 protrudes abnormally compared to the normal shape (designed shape), the connection wiring 16 is disconnected as a result as shown in FIG. Yes.

なお、上述のような表面電極7に接続配線16を介して接続されるバス電極25は、ディスプレイ用の電子源10に限って設けるものではなく、他の用途に用いる場合に設けることもある。   The bus electrode 25 connected to the surface electrode 7 through the connection wiring 16 as described above is not limited to the electron source 10 for display, and may be provided when used for other purposes.

本発明は上記事由に鑑みて為されたものであり、その目的は、バス電極を備えた電子源の製造歩留まりを高めることができるとともに、信頼性および動作安定性を向上できる電子源の製造方法を提供することにある。   The present invention has been made in view of the above-mentioned reasons, and its object is to increase the manufacturing yield of an electron source including a bus electrode, and to improve the reliability and operational stability of the electron source. Is to provide.

請求項1の発明は、基板の一表面側に形成された下部電極と、基板の前記一表面側において下部電極を覆うように形成された電子通過層と、電子通過層の表面上に形成され下部電極に重なる表面電極と、電子通過層の表面側で表面電極の側方に位置し表面電極が接続されるバス電極と、表面電極の側縁からバス電極における表面電極側の一側面に沿ってバス電極の表面まで延長され表面電極とバス電極とを電気的に接続する接続配線とを備えた電子源の製造方法であって、バス電極および表面電極および接続配線の形成にあたっては、基板の前記一表面側にバス電極形成用の開口パターンを有するレジスト層を形成し、その後、基板の前記一表面側にバス電極の材料よりなる導電性層を成膜し、次に、リフトオフによりレジスト層およびレジスト層上の導電性層を除去することにより残りの導電性層からなるバス電極を形成した後で、バス電極から連続一体に突出した不要突起を除去するスムージング処理を行い、その後、表面電極および接続配線を形成することを特徴とする。   The invention according to claim 1 is formed on the surface of the lower electrode formed on one surface side of the substrate, the electron passage layer formed so as to cover the lower electrode on the one surface side of the substrate, and the surface of the electron passage layer. A surface electrode overlapping the lower electrode, a bus electrode located on the side of the surface electrode on the surface side of the electron passage layer and connected to the surface electrode, and from the side edge of the surface electrode along one side of the surface electrode side of the bus electrode A method of manufacturing an electron source including a connection wiring that is extended to the surface of the bus electrode and electrically connects the surface electrode and the bus electrode. In forming the bus electrode, the surface electrode, and the connection wiring, A resist layer having an opening pattern for bus electrode formation is formed on the one surface side, and then a conductive layer made of a bus electrode material is formed on the one surface side of the substrate, and then a resist layer is formed by lift-off. And cash register After forming the bus electrode composed of the remaining conductive layer by removing the conductive layer on the conductive layer, a smoothing process is performed to remove unnecessary protrusions protruding continuously from the bus electrode, and then the surface electrode and A connection wiring is formed.

この発明によれば、バス電極形成用の開口パターンを有するレジスト層を形成した後で導電性層を形成した時にバス電極となる部分から不要突起が突出していた場合でも、表面電極および接続配線の形成前に不要突起がスムージング処理により除去されるので、不要突起の影響で接続配線が断線したりバス電極と表面電極との間が導通不良となるのを抑制することができ、バス電極を備えた電子源の製造歩留まりを高めることができるとともに、信頼性および動作安定性を向上できる。   According to the present invention, even when an unnecessary protrusion protrudes from the portion that becomes the bus electrode when the conductive layer is formed after forming the resist layer having the opening pattern for forming the bus electrode, the surface electrode and the connection wiring Since unnecessary protrusions are removed by the smoothing process before formation, it is possible to suppress disconnection of the connection wiring due to the influence of the unnecessary protrusions and poor conduction between the bus electrode and the surface electrode. The manufacturing yield of the electron source can be increased, and the reliability and operational stability can be improved.

請求項2の発明は、基板の一表面側に形成された下部電極と、基板の前記一表面側において下部電極を覆うように形成された電子通過層と、電子通過層の表面上に形成され下部電極に重なる表面電極と、電子通過層の表面側で表面電極の側方に位置し表面電極が接続されるバス電極と、表面電極の側縁からバス電極における表面電極側の一側面に沿ってバス電極の表面まで延長され表面電極とバス電極とを電気的に接続する接続配線とを備えた電子源の製造方法であって、バス電極および表面電極および接続配線の形成にあたっては、基板の前記一表面側にバス電極の材料よりなる導電性層を成膜し、その後、基板の前記一表面側にバス電極形成用のレジストマスク層を形成し、次に、レジストマスク層をマスクとして導電性層をドライエッチングすることによりパターニングされた導電性層からなるバス電極を形成した後で、バス電極から突出した不要突起を除去するスムージング処理を行い、その後、表面電極および接続配線を形成することを特徴とする。   The invention of claim 2 is formed on the surface of the lower electrode formed on one surface side of the substrate, the electron passage layer formed on the one surface side of the substrate so as to cover the lower electrode, and the surface of the electron passage layer. A surface electrode overlapping the lower electrode, a bus electrode located on the side of the surface electrode on the surface side of the electron passage layer and connected to the surface electrode, and from the side edge of the surface electrode along one side of the surface electrode side of the bus electrode A method of manufacturing an electron source including a connection wiring that is extended to the surface of the bus electrode and electrically connects the surface electrode and the bus electrode. In forming the bus electrode, the surface electrode, and the connection wiring, A conductive layer made of a bus electrode material is formed on the one surface side, and then a resist mask layer for forming a bus electrode is formed on the one surface side of the substrate, and then the resist mask layer is used as a mask to conduct electricity. Dry layer After forming a bus electrode composed of a conductive layer patterned by performing a smoothing process for removing unnecessary protrusions protruding from the bus electrode, a surface electrode and connection wiring are then formed. .

この発明によれば、レジストマスク層をマスクとして導電性層をドライエッチングすることでバス電極を形成した時にバス電極からバス電極の材料とレジストマスク層に含まれるカーボン系の材料との化合物が不要突起となって突出していた場合でも、表面電極および接続配線の形成前に不要突起がスムージング処理により除去されるので、不要突起の影響で接続配線が断線したりバス電極と表面電極との間が導通不良となるのを抑制することができ、バス電極を備えた電子源の製造歩留まりを高めることができるとともに、信頼性および動作安定性を向上できる。   According to the present invention, when the bus electrode is formed by dry etching the conductive layer using the resist mask layer as a mask, the bus electrode does not require a compound of the bus electrode material and the carbon-based material contained in the resist mask layer. Even if it protrudes as a protrusion, the unnecessary protrusion is removed by the smoothing process before the surface electrode and connection wiring are formed, so the connection wiring is disconnected due to the influence of the unnecessary protrusion, and there is a gap between the bus electrode and the surface electrode. It is possible to suppress the occurrence of poor conduction, increase the manufacturing yield of an electron source including a bus electrode, and improve reliability and operational stability.

請求項3の発明は、請求項1または請求項2の発明において、前記スムージング処理では、前記不要突起をエッチングにより除去することを特徴とする。   According to a third aspect of the present invention, in the first or second aspect of the present invention, in the smoothing process, the unnecessary protrusion is removed by etching.

この発明によれば、前記不要突起を制御性良く除去することが可能となる。   According to the present invention, the unnecessary protrusion can be removed with good controllability.

請求項1、2の発明では、バス電極を備えた電子源の製造歩留まりを高めることができるとともに、信頼性および動作安定性を向上できるという効果がある。   According to the first and second aspects of the invention, it is possible to increase the manufacturing yield of the electron source including the bus electrode, and to improve the reliability and operational stability.

(実施形態1)
本実施形態における電子源の製造方法は、図6に示した電子源10の製造方法に関するものなので、電子源10の構成についての図示および説明は省略し、製造方法についてのみ図1を参照しながら説明する。
(Embodiment 1)
Since the manufacturing method of the electron source in the present embodiment relates to the manufacturing method of the electron source 10 shown in FIG. 6, illustration and description of the configuration of the electron source 10 are omitted, and only the manufacturing method is described with reference to FIG. explain.

まず、絶縁性を有するガラス基板からなる絶縁性基板11の一表面上に下部配線12a用の金属膜をスパッタ法や蒸着法などによって成膜してから、フォトリソグラフィ技術およびエッチング技術を利用して上記金属膜をパターニングすることによって複数本の下部配線12aを形成し、その後、絶縁性基板11の上記一表面側にノンドープの多結晶シリコン層をCVD法によって形成した後、上記多結晶シリコン層のうちドリフト部6aの形成予定部位に対して、後述のナノ結晶化プロセス、酸化プロセスを順次施すことでドリフト部6aを形成するとともに強電界ドリフト層6を形成し、絶縁性基板11の上記一表面側にSiO膜からなる絶縁層8をCVD法などによって形成し、絶縁層8のうち表面電極7の形成予定部位に対応した部分をフォトリソグラフィ技術およびエッチング技術を利用して除去することによって、図1(a)に示す構造を得る。なお、ドリフト部6aは、図2に示すように、少なくとも、下部配線12aの表面側に列設された柱状の多結晶シリコンのグレイン(半導体結晶)51と、グレイン51の表面に形成された薄いシリコン酸化膜52と、グレイン51間に介在する多数のナノメータオーダのシリコン微結晶(半導体微結晶)63と、シリコン微結晶63の表面に形成され当該シリコン微結晶63の結晶粒径よりも小さな膜厚の絶縁膜であるシリコン酸化膜64とから構成されると考えられる。各グレイン51は、下部配線12aの厚み方向に延びている(つまり、絶縁性基板11の厚み方向に延びている)。図2中の矢印は、電子源10を駆動する際に表面電極7を高電位側として表面電極7と下部配線12aとの間に電圧を印加した時に下部配線12aから注入された電子の流れを示しており、下部配線12aから注入された電子はシリコン酸化膜64にかかっている強電界により加速され、ドリフト部6aにおけるグレイン51間の領域を表面電極7に向かってドリフトし、表面電極7を通して放出される。 First, a metal film for the lower wiring 12a is formed on one surface of an insulating substrate 11 made of an insulating glass substrate by a sputtering method, a vapor deposition method, or the like, and then a photolithography technique and an etching technique are used. A plurality of lower wirings 12a are formed by patterning the metal film, and then a non-doped polycrystalline silicon layer is formed on the one surface side of the insulating substrate 11 by the CVD method. Among them, the drift region 6 a is formed by sequentially performing a nanocrystallization process and an oxidation process, which will be described later, on the site where the drift portion 6 a is to be formed, and the strong electric field drift layer 6 is formed. An insulating layer 8 made of a SiO 2 film is formed on the side by a CVD method or the like, and corresponds to a portion where the surface electrode 7 is to be formed in the insulating layer 8 The structure shown in FIG. 1A is obtained by removing the portion using photolithography technology and etching technology. As shown in FIG. 2, the drift portion 6 a includes at least columnar polycrystalline silicon grains (semiconductor crystals) 51 arranged on the surface side of the lower wiring 12 a and a thin portion formed on the surface of the grains 51. A silicon oxide film 52, a number of nanometer-order silicon microcrystals (semiconductor microcrystals) 63 interposed between the grains 51, and a film formed on the surface of the silicon microcrystal 63 and smaller than the crystal grain size of the silicon microcrystal 63 It is considered that the silicon oxide film 64 is a thick insulating film. Each grain 51 extends in the thickness direction of the lower wiring 12a (that is, extends in the thickness direction of the insulating substrate 11). The arrows in FIG. 2 indicate the flow of electrons injected from the lower wiring 12a when a voltage is applied between the surface electrode 7 and the lower wiring 12a with the surface electrode 7 at the high potential side when the electron source 10 is driven. The electrons injected from the lower wiring 12 a are accelerated by a strong electric field applied to the silicon oxide film 64, drift in the region between the grains 51 in the drift portion 6 a toward the surface electrode 7, and pass through the surface electrode 7. Released.

図1(a)の後の工程については、上述のナノ結晶化プロセスおよび酸化プロセスそれぞれについて説明した後で説明する。   The steps after FIG. 1A will be described after describing the nanocrystallization process and the oxidation process described above.

上述のナノ結晶化プロセスでは、例えば、55wt%のフッ化水素水溶液とエタノールとを略1:1で混合した混合液よりなる電解液を用い、下部配線12aを陽極とし、電解液中において上記多結晶シリコン層に白金電極よりなる陰極を対向配置して、500Wのタングステンランプからなる光源により上記多結晶シリコン層の主表面に光照射を行いながら、電源から陽極と陰極との間に定電流(例えば、電流密度が12mA/cmの電流)を所定時間(例えば、10秒)だけ流すことによって、多結晶シリコンのグレイン51およびシリコン微結晶63を含む第1の複合ナノ結晶層をドリフト部6aの形成予定領域に形成する。また、上述の酸化プロセスでは、エチレングリコールからなる有機溶媒中に0.04mol/lの硝酸カリウムからなる溶質を溶かした溶液よりなる電解液を用い、下部配線12aを陽極とし、電解液中において第1の複合ナノ結晶層に白金電極よりなる陰極を対向配置して、下部配線12aを陽極とし、電源から陽極と陰極との間に定電流(例えば、電流密度が0.1mA/cmの電流)を流し陽極と陰極との間の電圧が20Vだけ上昇するまで第1の複合ナノ結晶層を電気化学的に酸化することによって、上述のグレイン51、シリコン微結晶63、各シリコン酸化膜52,64を含む第2の複合ナノ結晶層からなるドリフト部6aを形成するようになっている。ここにおいて、ノンドープの多結晶シリコン層3のうち隣り合うドリフト部6aの間を埋める部分が上述の分離部6bとなる。なお、本実施形態では、上述のナノ結晶化プロセスを行うことによって形成される第1の複合ナノ結晶層においてグレイン51、シリコン微結晶63以外の領域はアモルファスシリコンからなるアモルファス領域となっており、ドリフト部6aにおいてグレイン51、シリコン微結晶63、各シリコン酸化膜52,64以外の領域がアモルファスシリコン若しくは一部が酸化したアモルファスシリコンからなるアモルファス領域65となっているが、ナノ結晶化プロセスの条件によってはアモルファス領域65が孔となり、このような場合の第2の複合ナノ結晶層は従来例と同様の酸化した多孔質多結晶シリコン層と同じ構成とみなすことができる。なお、本実施形態の電子源10では、絶縁性基板11が基板を構成し、強電界ドリフト層6が電子通過層を構成し、下部配線12aにおいてドリフト部6aおよび表面電極7に重なる部分が下部電極を構成している。 In the above-described nanocrystallization process, for example, an electrolytic solution made of a mixed solution in which a 55 wt% aqueous hydrogen fluoride solution and ethanol are mixed at approximately 1: 1 is used, and the lower wiring 12a is used as an anode, and A constant current (a constant current (between the power source and the anode) is applied to the main surface of the polycrystalline silicon layer by irradiating the main surface of the polycrystalline silicon layer with a light source consisting of a 500 W tungsten lamp, with a cathode made of a platinum electrode facing the crystalline silicon layer. For example, by flowing a current having a current density of 12 mA / cm 2 for a predetermined time (for example, 10 seconds), the first composite nanocrystal layer including the polycrystalline silicon grains 51 and the silicon microcrystals 63 is removed from the drift portion 6a. Formed in a region to be formed. In the above-described oxidation process, an electrolytic solution made of a solution obtained by dissolving 0.04 mol / l potassium nitrate in an organic solvent made of ethylene glycol is used, and the lower wiring 12a is used as an anode, and the first in the electrolytic solution. A cathode composed of a platinum electrode is placed opposite to the composite nanocrystal layer, the lower wiring 12a is used as an anode, and a constant current is supplied between the anode and the cathode from the power source (for example, a current density of 0.1 mA / cm 2 ). And the first composite nanocrystal layer is electrochemically oxidized until the voltage between the anode and the cathode is increased by 20 V, whereby the grain 51, the silicon microcrystal 63, and the silicon oxide films 52 and 64 described above are oxidized. The drift part 6a which consists of a 2nd composite nanocrystal layer containing is formed. Here, the portion of the non-doped polycrystalline silicon layer 3 that fills the space between the adjacent drift portions 6a is the above-described separation portion 6b. In the present embodiment, in the first composite nanocrystal layer formed by performing the above-described nanocrystallization process, the regions other than the grains 51 and the silicon microcrystals 63 are amorphous regions made of amorphous silicon. In the drift portion 6a, regions other than the grains 51, the silicon microcrystals 63, and the silicon oxide films 52 and 64 are amorphous regions 65 made of amorphous silicon or partially oxidized amorphous silicon. Depending on the case, the amorphous region 65 becomes a hole, and the second composite nanocrystal layer in such a case can be regarded as having the same structure as the oxidized porous polycrystalline silicon layer similar to the conventional example. In the electron source 10 of the present embodiment, the insulating substrate 11 constitutes the substrate, the strong electric field drift layer 6 constitutes the electron passage layer, and the portion overlapping the drift portion 6a and the surface electrode 7 in the lower wiring 12a is the lower portion. It constitutes an electrode.

次に、図1(a)の後の工程について説明するが、図1(b),(c)ではバス電極25の形状異常が発生した場合について例示してある。   Next, a process subsequent to FIG. 1A will be described. FIGS. 1B and 1C illustrate a case where a shape abnormality of the bus electrode 25 occurs.

絶縁性基板11の上記一表面側にバス電極25形成用の開口パターンを有するレジスト層9を形成し、その後、絶縁性基板11の上記一表面側にバス電極25の材料(ここでは、アルミニウム)よりなる導電性層25a,25bを蒸着法によって成膜することによって、図1(b)に示す構造となる。なお、レジスト層9の開孔部は逆テーパ状に開孔されている。   A resist layer 9 having an opening pattern for forming the bus electrode 25 is formed on the one surface side of the insulating substrate 11, and then the material of the bus electrode 25 (here, aluminum) is formed on the one surface side of the insulating substrate 11. By forming the conductive layers 25a and 25b made by vapor deposition, the structure shown in FIG. 1B is obtained. The opening portion of the resist layer 9 is formed in a reverse taper shape.

その後、リフトオフによりレジスト層9およびレジスト層9上の導電性層25bを除去することにより残りの導電性層25aからなるバス電極25を形成することによって、図1(c)に示す構造となる。なお、図1(c)に示した例では、レジスト層9の開孔部を通して成膜された導電性層25aの形状が、図6(b)に示したバス電極25の正常な形状(設計上の形状)に比べて不要な突起(不要突起)26が突出した異常形状となっている。   Thereafter, the resist layer 9 and the conductive layer 25b on the resist layer 9 are removed by lift-off to form the bus electrode 25 composed of the remaining conductive layer 25a, whereby the structure shown in FIG. 1C is obtained. In the example shown in FIG. 1C, the shape of the conductive layer 25a formed through the opening of the resist layer 9 is the normal shape (design) of the bus electrode 25 shown in FIG. Compared to the upper shape), an unnecessary protrusion (unnecessary protrusion) 26 protrudes abnormally.

続いて、バス電極25から連続一体に突出した不要突起26を除去するスムージング処理を行うことでバス電極25の形状を正常化する(接続配線16の断線の原因となる不要突起26をスムージングする)ことによって、図1(d)に示す構造となる。ここにおいて、スムージング処理では、ウェットエッチングによりアルミニウムからなる不要突起26を除去しており、不要突起26を制御性良くエッチングすることが可能となる。エッチング液としては、テトラメチルアンモニウムハイドロオキサイド水溶液(TMAH水溶液)を主成分とするポジ型フォトレジスト用の現像液を流用している。   Subsequently, the shape of the bus electrode 25 is normalized by performing a smoothing process for removing the unnecessary protrusions 26 that protrude continuously and integrally from the bus electrode 25 (the unnecessary protrusions 26 that cause disconnection of the connection wiring 16 are smoothed). As a result, the structure shown in FIG. Here, in the smoothing process, the unnecessary protrusions 26 made of aluminum are removed by wet etching, and the unnecessary protrusions 26 can be etched with good controllability. As the etchant, a positive photoresist developer mainly composed of a tetramethylammonium hydroxide aqueous solution (TMAH aqueous solution) is used.

上述のスムージング処理を行った後、絶縁性基板11の上記一表面側に金属薄膜(ここでは、金薄膜)を例えば電子ビーム蒸着法によって成膜し、上記金属薄膜をフォトリソグラフィ技術およびArガスを用いたイオンミリング技術によりパターニングすることで表面電極7および接続配線16を形成することによって、図1(e)に示す構造となる。なお、本実施形態では、上記金薄膜の成膜方法として、上記金薄膜の膜質、膜厚制御性、成膜コストの観点から電子ビーム蒸着法を採用している。また、イオンミリングの際にマスク材として用いたレジストは有機溶剤などによって除去している。   After performing the above-described smoothing treatment, a metal thin film (here, a gold thin film) is formed on the one surface side of the insulating substrate 11 by, for example, an electron beam evaporation method, and the metal thin film is formed by photolithography and Ar gas. By forming the surface electrode 7 and the connection wiring 16 by patterning using the ion milling technique used, the structure shown in FIG. In the present embodiment, as a method for forming the gold thin film, an electron beam evaporation method is adopted from the viewpoint of the film quality, film thickness controllability, and film forming cost of the gold thin film. The resist used as a mask material during ion milling is removed with an organic solvent or the like.

以上説明した製造方法によれば、バス電極形成用の開口パターンを有するレジスト層9を形成した後で導電性層25a,25bを形成した時に後でバス電極25となる部分である導電性層25aから不要突起26が突出していた場合でも、表面電極7および接続配線16の形成前に不要突起26がスムージング処理により除去される。したがって、製造途中で形成された不要突起26の影響で接続配線16が断線したりバス電極25と表面電極7との間が導通不良となるのを抑制することができ、バス電極25を備えた電子源10の製造歩留まりを高めることができて製造コストを低減することができる。また、上述の製造方法で製造した電子源10では、従来に比べて信頼性および動作安定性を向上できる。   According to the manufacturing method described above, when the conductive layers 25a and 25b are formed after the resist layer 9 having the opening pattern for forming the bus electrode is formed, the conductive layer 25a which is a portion that becomes the bus electrode 25 later. Even if the unnecessary protrusion 26 protrudes from the surface, the unnecessary protrusion 26 is removed by the smoothing process before the surface electrode 7 and the connection wiring 16 are formed. Therefore, it is possible to suppress the disconnection of the connection wiring 16 due to the influence of the unnecessary protrusions 26 formed during the manufacture or the poor conduction between the bus electrode 25 and the surface electrode 7. The manufacturing yield of the electron source 10 can be increased and the manufacturing cost can be reduced. Further, the electron source 10 manufactured by the above-described manufacturing method can improve reliability and operation stability as compared with the conventional case.

(実施形態2)
本実施形態における電子源の製造方法は、図6に示した電子源10の製造方法に関するものなので、電子源10の構成についての図示および説明は省略し、製造方法についてのみ図3を参照しながら説明する。なお、実施形態1と同様の製造工程の説明については適宜省略する。
(Embodiment 2)
Since the method of manufacturing the electron source according to the present embodiment relates to the method of manufacturing the electron source 10 shown in FIG. 6, illustration and description of the configuration of the electron source 10 are omitted, and only the manufacturing method is described with reference to FIG. explain. Note that description of manufacturing steps similar to those of the first embodiment will be omitted as appropriate.

まず、絶縁性基板11の一表面上に下部配線12a用の金属膜をスパッタ法や蒸着法などによって成膜してから、フォトリソグラフィ技術およびエッチング技術を利用して上記金属膜をパターニングすることによって下部配線12aを形成し、その後、絶縁性基板11の上記一表面側にノンドープの多結晶シリコン層をCVD法によって形成した後、上記多結晶シリコン層のうちドリフト部6aの形成予定部位に対して、実施形態1にて説明したナノ結晶化プロセス、酸化プロセスを順次施すことでドリフト部6aを形成するとともに強電界ドリフト層6を形成し、絶縁性基板11の上記一表面側に絶縁層8をCVD法などによって形成し、絶縁層8のうち表面電極7の形成予定部位に対応した部分をフォトリソグラフィ技術およびエッチング技術を利用して除去することによって、図3(a)に示す構造を得る。   First, a metal film for the lower wiring 12a is formed on one surface of the insulating substrate 11 by sputtering, vapor deposition, or the like, and then the metal film is patterned by using a photolithography technique and an etching technique. After forming the lower wiring 12a and then forming a non-doped polycrystalline silicon layer on the one surface side of the insulating substrate 11 by the CVD method, the drift portion 6a of the polycrystalline silicon layer is to be formed on the planned portion The drift portion 6 a and the strong electric field drift layer 6 are formed by sequentially performing the nanocrystallization process and the oxidation process described in the first embodiment, and the insulating layer 8 is formed on the one surface side of the insulating substrate 11. A portion of the insulating layer 8 corresponding to the formation site of the surface electrode 7 is formed by a CVD method or the like. By removing by utilizing techniques to obtain a structure shown in FIG. 3 (a).

次に、絶縁性基板11の上記一表面側にバス電極25の材料(ここでは、アルミニウム)よりなる導電性層をArガスを用いたスパッタ法によって成膜し、その後、絶縁性基板11の上記一表面側にバス電極形成用のレジストマスク層19を形成し、次に、レジストマスク層19をマスクとして上記導電性層をドライエッチングすることによりパターニングされた上記導電性層からなるバス電極25を形成することによって、図3(b)に示す構造となる。ここにおいて、上記導電性層のドライエッチングを行う際のエッチングガスとしては、例えば、塩素成分を含む混合ガスを採用すればよい。また、上記導電性層の膜厚は例えば、300nm〜1200nm程度に設定すればよい。なお、上述のドライエッチング直後のバス電極25からはバス電極25の材料とレジストマスク層19に含まれるカーボン系の材料との化合物からなる不要な突起(不要突起26)がレジストマスク層19の側壁に沿って突出している。   Next, a conductive layer made of the material of the bus electrode 25 (here, aluminum) is formed on the one surface side of the insulating substrate 11 by sputtering using Ar gas, and then the insulating substrate 11 is subjected to the above-described process. A resist mask layer 19 for forming a bus electrode is formed on one surface side, and then the bus electrode 25 made of the conductive layer patterned by dry etching the conductive layer using the resist mask layer 19 as a mask. By forming, the structure shown in FIG. Here, as an etching gas for performing dry etching of the conductive layer, for example, a mixed gas containing a chlorine component may be employed. Moreover, what is necessary is just to set the film thickness of the said electroconductive layer to about 300 nm-1200 nm, for example. Note that unnecessary protrusions (unnecessary protrusions 26) made of a compound of the bus electrode 25 material and the carbon-based material included in the resist mask layer 19 are formed on the sidewalls of the resist mask layer 19 from the bus electrode 25 immediately after the dry etching described above. Projecting along.

その後、レジストマスク層19を、酸素プラズマ装置を用いたレジスト除去工程にて除去することによって、図3(c)に示す構造となる。なお、図3(c)に示した例では、バス電極25の形状が、図6(b)に示したバス電極25の正常な形状(設計上の形状)に比べて不要突起26が突出した異常形状となっている。   Thereafter, the resist mask layer 19 is removed by a resist removal process using an oxygen plasma apparatus, whereby the structure shown in FIG. In the example shown in FIG. 3C, the shape of the bus electrode 25 protrudes from the unnecessary protrusion 26 as compared with the normal shape (designed shape) of the bus electrode 25 shown in FIG. Abnormal shape.

続いて、バス電極25から突出した不要突起26を除去するスムージング処理を行うことでバス電極25の形状を正常化する(接続配線16の断線の原因となる不要突起26をスムージングする)ことによって、図3(d)に示す構造となる。ここにおいて、スムージング処理では、ウェットエッチングによりアルミニウムからなる不要突起26を除去しており、不要突起26を制御性良くエッチングすることが可能となる。エッチング液としては、TMAH水溶液を主成分とするポジ型フォトレジスト用の現像液を流用している。   Subsequently, by performing a smoothing process for removing the unnecessary protrusions 26 protruding from the bus electrode 25, the shape of the bus electrode 25 is normalized (smoothing the unnecessary protrusions 26 that cause the disconnection of the connection wiring 16). The structure shown in FIG. Here, in the smoothing process, the unnecessary protrusions 26 made of aluminum are removed by wet etching, and the unnecessary protrusions 26 can be etched with good controllability. As the etchant, a positive photoresist developer mainly composed of a TMAH aqueous solution is used.

上述のスムージング処理を行った後、絶縁性基板11の上記一表面側に金属薄膜(ここでは、金薄膜)を例えば電子ビーム蒸着法によって成膜し、上記金属薄膜をフォトリソグラフィ技術およびArガスを用いたイオンミリング技術によりパターニングすることで表面電極7および接続配線16を形成することによって、図3(e)に示す構造となる。   After performing the above-described smoothing treatment, a metal thin film (here, a gold thin film) is formed on the one surface side of the insulating substrate 11 by, for example, an electron beam evaporation method, and the metal thin film is formed by photolithography and Ar gas. The surface electrode 7 and the connection wiring 16 are formed by patterning using the used ion milling technique, whereby the structure shown in FIG.

以上説明した製造方法によれば、バス電極25の元となる上記導電性層を上記導電性層のレジストマスク層19をマスクとしてドライエッチングすることでバス電極25を形成した時に、バス電極25からバス電極25の材料とレジストマスク層19に含まれるカーボン系の材料との化合物が不要突起26となって突出していた場合でも、表面電極7および接続配線16の形成前に不要突起26がスムージング処理により除去される。したがって、製造途中で形成された不要突起26の影響で接続配線16が断線したりバス電極25と表面電極7との間が導通不良となるのを抑制することができ、バス電極25を備えた電子源10の製造歩留まりを高めることができて製造コストを低減することができる。また、上述の製造方法で製造した電子源10では、従来に比べて信頼性および動作安定性を向上できる。   According to the manufacturing method described above, when the bus electrode 25 is formed by dry-etching the conductive layer serving as the base of the bus electrode 25 using the resist mask layer 19 of the conductive layer as a mask, Even when a compound of the bus electrode 25 material and the carbon-based material included in the resist mask layer 19 protrudes as an unnecessary protrusion 26, the unnecessary protrusion 26 is smoothed before the surface electrode 7 and the connection wiring 16 are formed. Is removed. Therefore, it is possible to suppress the disconnection of the connection wiring 16 due to the influence of the unnecessary protrusions 26 formed during the manufacture or the poor conduction between the bus electrode 25 and the surface electrode 7. The manufacturing yield of the electron source 10 can be increased and the manufacturing cost can be reduced. Further, the electron source 10 manufactured by the above-described manufacturing method can improve reliability and operation stability as compared with the conventional case.

ところで、上記各実施形態にて説明した製造方法では、バス電極25の材料としてアルミニウムを採用した例について説明したが、バス電極25の材料はアルミニウムに限らず、例えば、タングステン、クロム、モリブデン、銅、金などの他の金属を採用してもよい。   By the way, in the manufacturing method described in each of the above embodiments, the example in which aluminum is employed as the material of the bus electrode 25 has been described. However, the material of the bus electrode 25 is not limited to aluminum, and for example, tungsten, chromium, molybdenum, copper Other metals such as gold may be used.

また、スムージング処理において用いるエッチング液として、TMAH水溶液を主成分とする現像液を採用した例について説明したが、エッチング液としては一般的に使用されている酸性溶液、アルカリ溶液などを用いることも可能であり、バス電極25の材料に応じて適宜選択すればよい。ただし、バス電極25の材料がアルミニウムの場合には、エッチングレートを比較的遅くするという観点から上述の現像液を採用することが好ましい。   Moreover, although the example which employ | adopted the developing solution which has TMAH aqueous solution as a main component was demonstrated as an etching liquid used in a smoothing process, generally used acidic solution, alkaline solution, etc. can also be used as etching liquid. Therefore, it may be selected appropriately according to the material of the bus electrode 25. However, when the material of the bus electrode 25 is aluminum, it is preferable to employ the above-mentioned developer from the viewpoint of relatively slowing the etching rate.

また、バス電極25の材料としてアルミニウムを採用している場合のスムージング処理としては、ウェットエッチングに限らず、例えば、窒素などの不活性ガス雰囲気中での熱処理を行うようにしてもよく、この場合の熱処理条件としては、熱処理温度を500℃以上とし、熱処理時間を10〜60分程度とすればよい。なお、バス電極25の材料としてアルミニウム以外の金属材料を採用している場合には、熱処理温度および熱処理時間を金属材料の材料特性に応じて適宜設定すればよいことは勿論である。   In addition, the smoothing process when aluminum is used as the material of the bus electrode 25 is not limited to wet etching, and for example, heat treatment in an inert gas atmosphere such as nitrogen may be performed. As the heat treatment conditions, the heat treatment temperature may be 500 ° C. or higher, and the heat treatment time may be about 10 to 60 minutes. Of course, when a metal material other than aluminum is adopted as the material of the bus electrode 25, the heat treatment temperature and the heat treatment time may be appropriately set according to the material characteristics of the metal material.

また、スムージング処理としては、反応性ガス中のプラズマを用いた化学的エッチング、不活性ガス中のプラズマを用いた物理的エッチングなどのドライエッチングを採用してもよく、プラズマを用いたエッチングを採用する場合、バス電極25に負電圧を印加することによって、より短時間て効果的に不要突起26を除去することができる。   In addition, as the smoothing treatment, dry etching such as chemical etching using plasma in a reactive gas or physical etching using plasma in an inert gas may be employed, or etching using plasma is employed. In this case, by applying a negative voltage to the bus electrode 25, the unnecessary protrusions 26 can be effectively removed in a shorter time.

なお、上記各実施形態では、図6に示した電子源10の製造方法について例示したが、電子源10の構造は特に限定するものではなく、上記各電子源素子に対応する部位に例えばMIM型の電子源やMIS型の電子源を設けた構成としてもよい。   In each of the above embodiments, the method for manufacturing the electron source 10 shown in FIG. 6 has been exemplified. However, the structure of the electron source 10 is not particularly limited, and a portion corresponding to each of the electron source elements is, for example, an MIM type. It is also possible to employ a configuration in which a MIS type electron source is provided.

実施形態1における電子源の製造方法を説明するための主要工程断面図である。FIG. 5 is a main process cross-sectional view for explaining the electron source manufacturing method according to the first embodiment. 同上における電子源の要部説明図である。It is principal part explanatory drawing of the electron source in the same as the above. 実施形態2における電子源の製造方法を説明するための主要工程断面図である。FIG. 6 is a main process cross-sectional view for explaining an electron source manufacturing method according to Embodiment 2. 従来例を示す電界放射型電子源の動作説明図である。It is operation | movement explanatory drawing of the field emission type electron source which shows a prior art example. 他の従来例を示す電界放射型電子源の動作説明図である。It is operation | movement explanatory drawing of the field emission type electron source which shows another prior art example. 同上を応用したディスプレイ用の電子源を示し、(a)は概略斜視図、(b)は要部断面である。The electron source for the display which applied the same is shown, (a) is a schematic perspective view, (b) is a principal part cross section. 同上の電子源の製造方法を説明するための主要工程断面図である。It is principal process sectional drawing for demonstrating the manufacturing method of an electron source same as the above.

符号の説明Explanation of symbols

6 強電界ドリフト層
6a ドリフト部
7 表面電極
8 絶縁層
9 レジスト層
10 電子源
11 絶縁性基板
12a 下部配線
16 接続配線
25 バス電極
25a 導電性層
25b 導電性層
26 不要突起
6 Strong electric field drift layer 6a Drift part 7 Surface electrode 8 Insulating layer 9 Resist layer 10 Electron source 11 Insulating substrate 12a Lower wiring 16 Connection wiring 25 Bus electrode 25a Conductive layer 25b Conductive layer 26 Unnecessary protrusion

Claims (3)

基板の一表面側に形成された下部電極と、基板の前記一表面側において下部電極を覆うように形成された電子通過層と、電子通過層の表面上に形成され下部電極に重なる表面電極と、電子通過層の表面側で表面電極の側方に位置し表面電極が接続されるバス電極と、表面電極の側縁からバス電極における表面電極側の一側面に沿ってバス電極の表面まで延長され表面電極とバス電極とを電気的に接続する接続配線とを備えた電子源の製造方法であって、バス電極および表面電極および接続配線の形成にあたっては、基板の前記一表面側にバス電極形成用の開口パターンを有するレジスト層を形成し、その後、基板の前記一表面側にバス電極の材料よりなる導電性層を成膜し、次に、リフトオフによりレジスト層およびレジスト層上の導電性層を除去することにより残りの導電性層からなるバス電極を形成した後で、バス電極から連続一体に突出した不要突起を除去するスムージング処理を行い、その後、表面電極および接続配線を形成することを特徴とする電子源の製造方法。   A lower electrode formed on one surface side of the substrate, an electron passage layer formed to cover the lower electrode on the one surface side of the substrate, and a surface electrode formed on the surface of the electron passage layer and overlapping the lower electrode; A bus electrode located on the side of the surface electrode on the surface side of the electron passage layer and connected to the surface electrode; and extending from the side edge of the surface electrode to the surface of the bus electrode along one side surface of the bus electrode on the surface electrode side A method of manufacturing an electron source comprising a connection wiring for electrically connecting a surface electrode and a bus electrode, wherein the bus electrode, the surface electrode and the connection wiring are formed on the one surface side of the substrate by the bus electrode. A resist layer having an opening pattern for formation is formed, and then a conductive layer made of a bus electrode material is formed on the one surface side of the substrate, and then the resist layer and the conductivity on the resist layer are formed by lift-off. layer After forming the bus electrode made of the remaining conductive layer by removing, a smoothing process is performed to remove unnecessary protrusions protruding continuously and integrally from the bus electrode, and then the surface electrode and the connection wiring are formed. A method for manufacturing an electron source. 基板の一表面側に形成された下部電極と、基板の前記一表面側において下部電極を覆うように形成された電子通過層と、電子通過層の表面上に形成され下部電極に重なる表面電極と、電子通過層の表面側で表面電極の側方に位置し表面電極が接続されるバス電極と、表面電極の側縁からバス電極における表面電極側の一側面に沿ってバス電極の表面まで延長され表面電極とバス電極とを電気的に接続する接続配線とを備えた電子源の製造方法であって、バス電極および表面電極および接続配線の形成にあたっては、基板の前記一表面側にバス電極の材料よりなる導電性層を成膜し、その後、基板の前記一表面側にバス電極形成用のレジストマスク層を形成し、次に、レジストマスク層をマスクとして導電性層をドライエッチングすることによりパターニングされた導電性層からなるバス電極を形成した後で、バス電極から突出した不要突起を除去するスムージング処理を行い、その後、表面電極および接続配線を形成することを特徴とする電子源の製造方法。   A lower electrode formed on one surface side of the substrate, an electron passage layer formed to cover the lower electrode on the one surface side of the substrate, and a surface electrode formed on the surface of the electron passage layer and overlapping the lower electrode; A bus electrode located on the side of the surface electrode on the surface side of the electron passage layer and connected to the surface electrode; and extending from the side edge of the surface electrode to the surface of the bus electrode along one side surface of the bus electrode on the surface electrode side A method of manufacturing an electron source comprising a connection wiring for electrically connecting a surface electrode and a bus electrode, wherein the bus electrode, the surface electrode and the connection wiring are formed on the one surface side of the substrate by the bus electrode. A conductive layer made of the above material is formed, then a resist mask layer for forming a bus electrode is formed on the one surface side of the substrate, and then the conductive layer is dry-etched using the resist mask layer as a mask. By After forming a bus electrode made of a patterned conductive layer, a smoothing process is performed to remove unnecessary protrusions protruding from the bus electrode, and then a surface electrode and a connection wiring are formed. Method. 前記スムージング処理では、前記不要突起をエッチングにより除去することを特徴とする請求項1または請求項2記載の電子源の製造方法。   3. The method of manufacturing an electron source according to claim 1, wherein, in the smoothing process, the unnecessary protrusion is removed by etching.
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