JP4147760B2

JP4147760B2 - Plasma display panel driving method and plasma display apparatus

Info

Publication number: JP4147760B2
Application number: JP2001316406A
Authority: JP
Inventors: 淳平橋口; 智宏村社; 兼司小川
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-10-15
Filing date: 2001-10-15
Publication date: 2008-09-10
Anticipated expiration: 2021-10-15
Also published as: JP2003122294A

Description

【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイ装置およびその駆動方法に関するものである。とりわけ、画素密度を高めた場合に有用な駆動技術に関する。
【０００２】
【従来の技術】
従来のプラズマディスプレイパネル（以下、パネルという）の一部斜視図を図１０に示す。図１０に示すように、第１のガラス基板１上には誘電体層２および保護膜３で覆われた走査電極４と維持電極５とを対を成して互いに平行に付設されている。第２のガラス基板６上には絶縁体層７で覆われたデータ電極８が付設され、データ電極８の間の絶縁体層７上にデータ電極８と平行して隔壁９が設けられている。また、絶縁体層７の表面からと隔壁９の側面にかけて蛍光体１０が設けられ、走査電極４および維持電極５とデータ電極８とが直交するように第１のガラス基板１と第２のガラス基板６とを放電空間１１を挟んで対向して配置されている。
【０００３】
放電空間１１には、放電ガスとして、ヘリウム、ネオン、アルゴン、キセノンの内少なくとも１種類の希ガスが封入されており、隣接する二つの隔壁９に挟まれ、データ電極８と対向する対をなす走査電極４と維持電極５との交差部の放電空間には放電セル１２が構成されている。
【０００４】
次に、このパネルの電極配列および駆動回路構成を図１１に示す。図に示すように、このパネルの電極配列はｍ×ｎのマトリックス構成であり、列方向にはｍ列のデータ電極Ｄ1〜Ｄｍが配列されており、行方向にはｎ行の走査電極ＳＣＮ1〜ＳＣＮnおよび維持電極ＳＵＳ1〜ＳＵＳnが配列されている。これらの電極を駆動する回路として、データ電極に対してはデータ書き込み駆動回路１５が各データ電極Ｄ1〜Ｄｍを個別に駆動できるようにｍ個の出力端子で接続され、走査電極ＳＣＮ1〜ＳＣＮnに対しても走査駆動回路１７が各走査電極を個別に駆動できるようにｎ個の出力端子で接続されている。
【０００５】
走査駆動回路には、さらに初期化回路、維持駆動回路１６が接続されており、時間的に各回路が切り替えられながら電圧波形を出力して駆動する。また、維持電極ＳＵＳ1〜ＳＵＳnに対してはＳＵＳ維持駆動回路１９が共通に接続されており、必要な電圧波形が出力される。
【０００６】
このパネルを駆動するための従来の駆動方法の動作駆動タイミング図を図１２に示す。この駆動方法は、本出願人による先願である特開２０００−２４２２２４号公報に開示されたものであり、パネルの非発光時の黒輝度を低減し、画像のコントラスト比を著しく高められるものである。図１２では、この特開２０００−２４２２２４号公報に記載されている内容を、記号を一部置き換えて記しているが、説明上は何ら差し支えない。
【０００７】
図１２に示すように、１フィールド期間は、初期化期間、書き込み期間、維持期間を有する第１ないし第８のサブフィールド期間（以下、サブフィールドと記す）で構成されており、これによって２５６階調の表示を行うものである。これら８個のサブフィールドのうち、第１のサブフィールドを除く７個のサブフィールドおいて、初期化期間の初期化動作を、前のサブフィールドの維持期間の消去動作と同時に行うようにしている。すなわち、第１のサブフィールドにおいては、初期化期間が独立して設けられており、さらに書き込み期間、維持期間が設けられている。
【０００８】
ここで、維持パルスの最後の維持パルスのパルス幅を放電が壁電荷を形成して安定に終了する時間よりも短くし、走査電極電圧、維持電極電圧とも一定の電圧とすることにより消去動作を兼ねているので、独立した消去期間は設けられていない。また、維持期間の維持パルス電圧印加による消去動作と同時に、第２のサブフィールドの初期化期間の初期化動作が行われている。続く第３ないし第７のサブフィールドにおいても同様に初期化期間、書き込み期間、維持期間が設けられているが、消去期間が設けられておらず、初期化期間の初期化動作の前半部は、前のサブフィールドの維持期間の消去動作と同時に行われている。
【０００９】
これら一連の動作について、さらに詳細に述べることにする。図１２において、第１のサブフィールドの初期化期間の前半の初期化動作において、全てのデータ電極Ｄ1〜Ｄｍおよび全ての維持電極ＳＵＳ1〜ＳＵＳnを０（Ｖ）に保持し、全ての走査電極ＳＣＮ1〜ＳＣＮnには、全ての維持電極ＳＵＳ1〜ＳＵＳnに対して放電開始電圧以下となる電圧Ｖｐ（Ｖ）から、放電開始電圧を越える電圧Ｖｒ（Ｖ）に向かって緩やかに上昇するランプ電圧を印加する。
【００１０】
このランプ電圧が上昇する間に、全ての放電セル１２において、全ての走査電極ＳＣＮ1〜ＳＣＮnを正、全てのデータ電極Ｄ1〜Ｄｍおよび全ての維持電極ＳＵＳ1〜ＳＵＳnを負とした１回目の微弱な初期化放電がそれぞれの電極に対して起こり、走査電極ＳＣＮ1〜ＳＣＮn上の保護膜３の表面に負の壁電荷が蓄積されるとともに、データ電極Ｄ1〜Ｄｍ上の絶縁体層７の表面および維持電極ＳＵＳ1〜ＳＵＳn上の保護膜３の表面には正の壁電荷が蓄積される。
【００１１】
さらに、初期化期間の後半の初期化動作において、全ての維持電極ＳＵＳ1〜ＳＵＳnを正電圧Ｖｈ（Ｖ）に保ち、全ての走査電極ＳＣＮ1〜ＳＣＮnには、全ての維持電極ＳＵＳ1〜ＳＵＳnに対して放電開始電圧以下となる電圧Ｖｑ（Ｖ）から放電開始電圧を越えるＶａ（Ｖ）に向かって緩やかに下降するランプ電圧を印加する。このランプ電圧が下降する間に、再び全ての放電セル１２において、全ての維持電極ＳＵＳ1〜ＳＵＳnを正、全ての走査電極ＳＣＮ1〜ＳＣＮnを負とした２回目の微弱な初期化放電が起こり、走査電極ＳＣＮ1〜ＳＣＮn上の保護膜３表面の負の壁電圧および維持電極ＳＵＳ1〜ＳＵＳn上の保護膜３表面の正の壁電圧が弱められながら、放電開始ぎりぎりの電位差に調整される。
【００１２】
また、同時に走査電極ＳＣＮ1〜ＳＣＮnとデータ電極Ｄ1〜Ｄｍ間にも、先とは逆の微弱な放電が起こり、走査電極ＳＣＮ1〜ＳＣＮn上の保護膜３表面の壁電荷とデータ電極Ｄ1〜Ｄｍ上の絶縁体層７表面の壁電荷は減らされながら、放電開始電圧ぎりぎりの電位差に保たれる。以上により初期化期間の初期化動作が終了する。
【００１３】
次の書き込み期間の書き込み動作において、全ての走査電極ＳＣＮ1〜ＳＣＮnをＶｓ（Ｖ）に保持し、データ電極Ｄ1〜Ｄｍのうち、第１行目に表示すべき放電セル１２に対応する所定のデータ電極に正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第１行目の走査電極ＳＣＮ1に走査パルス電圧Ｖａ（Ｖ）をそれぞれ印加する。このとき、所定のデータ電極と走査電極ＳＣＮ1との交差部における絶縁体層７の表面と走査電極ＳＣＮ1上の保護膜３の表面との間の電位差は、書き込みパルス電圧＋Ｖｗ（Ｖ）にデータ電極Ｄ1〜Ｄｍ上の絶縁体層７の表面の正の壁電圧が加算されたものと、走査パルス電圧Ｖａ（Ｖ）に保護膜３の表面上の壁電圧が加算されたものとの差になって、この電位差が放電開始電圧を超えるため、この交差部において、所定のデータ電極と走査電極ＳＣＮ1との間に放電が起こり、続いて維持電極ＳＵＳ1と走査電極ＳＣＮ1との間に放電が起こり、この交差部の走査電極ＳＣＮ1上の保護膜３表面に正電圧が蓄積され、維持電極ＳＵＳ1上の保護膜３表面に負電圧が蓄積されて、書き込み放電が完了する。
【００１４】
次に、データ電極Ｄ1〜Ｄｍのうち、第２行目に表示すべき放電セル１２に対応する所定のデータ電極に正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第２行目の走査電極ＳＣＮ２に走査パルス電圧Ｖａ（Ｖ）をそれぞれ印加する。これによって、第１行目と同様にして書き込み放電が行われる。同様な動作が引き続いて行われ、最後に、データ電極Ｄ1〜Ｄｍのうち、第ｎ行目に表示すべき放電セル１２に対応する所定のデータ電極に正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第ｎ行目の走査電極ＳＣＮnに走査パルス電圧Ｖａ（Ｖ）をそれぞれ印加して、書き込み放電が行われ、以上によりパネル全面での書き込み期間における書き込み動作が終了する。
【００１５】
次に維持期間に入ると、全ての走査電極ＳＣＮ1〜ＳＣＮnに低電位が０（Ｖ）、高電位がＶｍ（Ｖ）の維持パルスを印加し、全ての維持電極ＳＵＳ1〜ＳＵＳnには、走査電極と位相の異なる低電位が０（Ｖ）、高電位がＶｍ（Ｖ）の維持パルスを印加することにより、維持放電が持続する。そして維持動作を終らせる消去動作として、維持期間最後の維持パルスのパルス幅を短くし（いわゆる細幅消去）、その後走査電極電圧、維持電極電圧とも一定の電圧Ｖｕ（Ｖ）とする。この時点までの期間は、第１のサブフィールドの維持期間であるとともに、第２のサブフィールドの初期化期間の前半部分にも当たっており、引き続いて、第２のサブフィールドの初期化期間の後半において、全ての維持電極ＳＵＳ1〜ＳＵＳnに正電圧Ｖｈ（Ｖ）を印加し、全ての走査電極ＳＣＮ1〜ＳＣＮnに、電圧Ｖｑ’（Ｖ）から０（Ｖ）に向かって緩やかに下降するランプ電圧を印加する。このとき電圧Ｖｑ’（Ｖ）は電圧Ｖｑ（Ｖ）と等しくする必要はなく、電圧Ｖｑ’（Ｖ）は電圧Ｖｑ（Ｖ）より低い電圧に設定することができる。
【００１６】
この動作において、第１のサブフィールドの維持期間の終了時の動作に着目すると、最後の維持パルスの直前の段階では、通常の維持放電が繰り返されているが、最後の走査電極側の維持パルスのパルス幅を、放電が壁電荷を形成して安定に終了する約２μｓよりも短くしており、その直後に走査電極電圧、維持電極電圧とも一定の電圧Ｖｕ（Ｖ）とするので、走査電極および維持電極上の壁電荷は等しくなるように移動し、その結果両電極間の壁電荷による電位差は維持放電が持続できないレベルとなり、消去動作を兼ねることになる。また、書き込みがなかった放電セルについてはこのような維持放電は起こらず、消去動作も起こらない。
【００１７】
一方、ここまでの動作を第２サブフィールドの初期化期間という観点から考えると、この初期化期間の前半の初期化動作において、全ての走査電極ＳＣＮ1〜ＳＣＮnと全てのデータ電極Ｄ1〜Ｄｍとの間の電圧は０（Ｖ）またはＶｍ（Ｖ）となる。書き込み放電を起こした放電セルでは、データ電極Ｄｊ上の絶縁体層７の表面と走査電極ＳＣＮｊ上の誘電体層３の表面の最大電圧は、Ｖｍ（Ｖ）と走査電極ＳＣＮｊ上の誘電体層３の表面に蓄積された正の壁電圧とを加算したものから、データ電極Ｄｊ上の絶縁体層７の表面に書き込み動作により蓄積された負の壁電荷を引いたもの（即ち絶対値で足したもの）となり、それが両電極間の放電開始電圧をこえる。このため、書き込み放電を起こしたセルでは走査電極ＳＣＮｊからデータ電極Ｄｊに放電が起こる。これがデータ電極に対して１回目の初期化放電となり、データ電極Ｄｊ上の絶縁体層７の表面に正の壁電荷が蓄積される。
【００１８】
そして、上記の消去動作時のデータ電極Ｄｊの壁電荷の動きに着目すると、走査電極ＳＣＮｊに細幅パルスを印加した時点では、通常の維持放電と同様の放電となるが、その直後の走査電極ＳＣＮｊおよび維持電極ＳＵＳｊの電圧はＶｕ（ｔ）となるため、放電は一気に収束する方向に向かい、放電セル１２内の放電空間では、データ電極Ｄｊを加えた３電極間で電位差がゼロになる方向に空間電荷の結合、壁電荷の蓄積が起きると考えられる。このときデータ電極Ｄｊには外部から０（Ｖ）が印加されているので、３電極間の電位差がゼロに近づくためには、データ電極Ｄｊ上の絶縁層７の表面には、電圧Ｖｕ（Ｖ）に近い電圧となるような壁電荷が蓄積されると考えられる。なぜなら、走査電極ＳＣＮｊ状の誘電体層３および維持電極ＳＵＳｊ上の誘電体層３には、両電極間の印加電圧差がないことから、壁電荷が少量しか蓄積されず、表面電圧としてはＶｕ（Ｖ）に近くなるからである。
【００１９】
また、書き込みが行われていない放電セルでは、データ電極Ｄｊ上の絶縁体層７の表面と走査電極ＳＣＮｊ上の誘電体層３の表面の最大電圧は、Ｖｍ（Ｖ）と走査電極ＳＣＮｊの誘電体層３の表面に蓄積された正の壁電圧とを加算したものから、データ電極Ｄｊ上の絶縁体層７の表面に蓄積された正の電荷を引いたものとなり、放電開始電圧をこえない。このため、第１のサブフィールドで書き込みがなかった放電セルでは、データ電極に対する１回目の初期化放電は起こらない。
【００２０】
次に、初期化期間の後半の初期化動作について説明する。ここでは、全ての維持電極ＳＵＳ1〜ＳＵＳnに正電圧Ｖｈ（Ｖ）を印加し、全ての走査電極ＳＣＮ1〜ＳＣＮnに、全ての維持電極ＳＵＳ1〜ＳＵＳnに対して放電開始電圧以下となる電圧Ｖｑ’（Ｖ）から放電開始電圧を越え、書き込み期間の走査電極に印加する走査パルス電圧のローレベルの値に等しいＶａ（Ｖ）に向かって緩やかに下降するランプ電圧を印加している。このランプ電圧が下降する間に、１回目の初期化放電、すなわち消去放電が起こった放電セル１２においては、維持電極ＳＵＳｉを正、走査電極ＳＣＮｉを負とした２回目の微弱な初期化放電が起こり、走査電極ＳＣＮｉ上の保護膜３の表面および維持電極ＳＵＳｉの表面に壁電荷を蓄積しながら、放電開始電圧ぎりぎりの電位差に保たれる。
【００２１】
また走査電極ＳＣＮｉとデータ電極Ｄ1〜Ｄｍ間にも微弱な放電が起こり、走査電極ＳＣＮｉ上の保護膜３表面の壁電荷およびデータ電極Ｄ1〜Ｄｍ上の絶縁体層７表面の壁電荷は減らされながら、放電開始電圧ぎりぎりの状態に保たれる。１回目の初期化放電、すなわち消去放電が起こらなかった放電セルについては上述の２回目の初期化放電は起こらない。
【００２２】
以上の説明で明らかなように、第２ないし第８のサブフィールドにおいても特別な消去期間が設けられていないが、書き込み動作、維持動作および消去動作と次のサブフィールドの初期化動作が確実に行われる。また、第２のサブフィールド以降の各サブフィールドにおいて、表示が行われない放電セルに関しては、初期化放電、書き込み放電、維持放電および消去放電は行われず、その放電セルに対応する走査電極ＳＣＮ1〜ＳＣＮnと維持電極群ＳＵＳ1〜ＳＵＳn上の保護膜３表面の壁電荷およびデータ電極Ｄ1〜Ｄｍ上の絶縁体層７表面の壁電荷は、各サブフィールド以前のいずれかのサブフィールドの初期化期間の終了時のまま保たれる。
【００２３】
以上のように、図１２に示した駆動波形では、第１のサブフィールドにおける初期化期間の微弱な初期化放電は、各放電セルの表示の有無に関わらず行われるが、第２のサブフィールド以降のサブフィールドにおいては、初期化期間の初期化放電は、前のサブフィールドで表示を行った放電セルに対してのみ、次のサブフィールドに対する初期化動作として行われ、この初期化放電の輝度は維持放電の輝度に上乗せされるだけであり、表示しなかった放電セルに対しては、このような初期化放電による輝度の上乗せは起こらない
例えば、４８０行、８５２×３列のマトリックス構成を成す４２インチＡＣ型プラズマディスプレイパネルにおいて、１フィールド期間を８個のサブフィールドで構成して２５６階調の表示を行った場合、最大輝度が４２０cd/m^2となったのに対し、第１のサブフィールドの初期化期間における２回の初期化放電による輝度はわずかに０．１５cd/m^2であり、この結果、パネルのコントラストは４２０／０．１５：１＝２,８００：１となり、極めて高い値のコントラストが得られている。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記のような第２のサブフィールド以降の書き込み放電において、隔壁９で仕切られていない垂直方向に隣接する放電セル間で、誤放電が発生することがある。その誤放電の発生メカニズムを探ると、図１３および図１４に示すような誤放電の発生メカニズムであると推測できた。
【００２５】
まず図１３は、隣接するｉ番目のセルと(ｉ−１)番目のセル間で、走査電極ＳＣＮｉと維持電極ＳＵＳ(ｉ−１)とが互いに隣接する場合である。図１３ａ）に示すように、いま第１サブフィールドの維持期間の最終段階、すなわち消去放電が起きるときを想定すると、走査電極ＳＣＮｉ、ＳＣＮ(ｉ−１)には電圧Ｖｍ（Ｖ）の維持電圧が加わり、維持電極ＳＵＳｉ、ＳＵＳ(ｉ−１)には０（Ｖ）が加わって維持放電が発生するが、維持放電は本来放電セル空間を広く使って放電させるように電圧印加しているために、当然隣接するセル間隙２０、すなわち維持電極ＳＵＳ(ｉ−１)と走査電極ＳＣＮｉとの間の空間にも放電が及ぶ。上述したように走査電極と維持電極の電圧は、この放電の直後にＶｕ（Ｖ）に設定されて、壁電荷を蓄積しにくい状況を作るが、放電空間の端に当たるセル間隙２０においては、維持電極ＳＵＳ(ｉ−１)側には正の壁電荷が保護膜３の表面に蓄積され、一方、走査電極ＳＣＮｉ側の保護膜３表面には負の電荷が蓄積されて残る。
【００２６】
この残された壁電荷は、後続のランプ電圧を走査電極に印加して行う初期化の微弱放電においても消去されることはなく、そのまま書き込み期間まで持ち越される。そうすると、走査電極ＳＣＮｉと維持電極ＳＵＳｉ間に書き込み放電を起こさせるタイミングにおいて、図１３（ｂ）に示すように、走査電極ＳＣＮｉと維持電極ＳＵＳ(ｉ−１)との間に、誤放電を生じさせてしまうのである。もともと隣接するセル間隙２０は、本来の放電ギャップよりも十分広い距離をとるように設計しているが、セル間隙２０に蓄積されて残された壁電荷が、書き込み放電時のセル間隙２０の電界強度を強める方向に働くため、このような誤放電が起きると考えられる。
【００２７】
図１４に示したのは、走査電極と維持電極の配置を、1行ごとに入れ替えて配置した場合の消去放電および書き込み放電について説明する図である。この場合の隣接するセル間隙２０は、維持電極同士、あるいは走査電極同士が形成することになるが、誤放電を起こすのは維持電極同士が隣接するセル間隙２０である。上述したのと同様に、消去放電後には、セル間隙２０の維持電極ＳＵＳｉ側にも、またＳＵＳ(ｉ−１)側にも、正の壁電荷が保護膜３上に蓄積される。この電荷が書き込み放電期間にもそのまま保持されていると、走査電極ＳＣＮｉを負とし、維持電極ＳＵＳｉを正とする書き込み放電が起きたとき、走査電極側から維持電極側へ飛来する電子が、維持電極ＳＵＳｉを飛び越して、隣接するＳＵＳ(ｉ−１)側へも達して、隣接セル間での誤放電になると考えられる。
【００２８】
このような隣接セル間での誤放電が起きるのは、誤放電を受ける側のセルが、書き込み放電を起こす前の初期化された状態にある場合で、次にそのセルの書き込みの順番が来た際に、必要な壁電荷が消されて残っておらず、書き込みミスを起こして、維持放電につながらず発光しない不灯点になる。また、誤放電を受ける側のセルが既に書き込みの順番を終えて、書き込みが不要なセルであった場合には、誤放電によって強制的に書き込みがなされた状態になることもあり、不要な維持放電の発光が起きて輝点となる。
【００２９】
【課題を解決するための手段】
上記のような課題を解決するために、本願発明は、少なくとも走査電極、維持電極、書き込み電極を有するプラズマディスプレイパネルを、初期化期間、書き込み期間および維持期間を有する複数のサブフィールド期間により１フィールド期間を構成して階調表示するプラズマディスプレイパネルの駆動方法であって、
前記複数のサブフィールド期間のうち少なくとも１つのサブフィールド（第１のサブフィールド）期間は、走査電極に維持電極に対して放電開始電圧以下となる電圧から放電開始電圧を越える電圧に向かって緩やかに上昇するランプ電圧を印加する初期化期間と、走査電極に印加する最後尾の維持電圧を維持動作に必要な維持電圧よりも低い電圧とするとともに最後尾の維持電圧の印加による放電が終了に至らない時間内に最後尾の維持電圧と等しいかまたは近傍の電圧を維持電極に印加する維持期間とを有し、さらに第１のサブフィールド期間に続く第２のサブフィールド期間の初期化期間の走査電極には、最後尾の維持電圧から緩やかに下降するランプ電圧を印加するものである。
【００３０】
また、本願発明は、少なくとも走査電極、維持電極、書き込み電極を有するプラズマディスプレイパネルと、初期化期間、書き込み期間および維持期間を有する複数のサブフィールド期間により１フィールド期間を構成して階調表示する駆動回路とを備えるプラズマディスプレイ装置であって、駆動回路は、複数のサブフィールド期間のうち少なくとも１つのサブフィールド（第１のサブフィールド）期間の初期化期間には、走査電極に維電極に対して放電開始電圧以下となる電圧から放電開始電圧を越える電圧に向かって緩やかに上昇するランプ電圧を印加し、第１のサブフィールドの維持期間には、走査電極に印加する最後尾の維持電圧を維持動作に必要な維持電圧よりも低い電圧とするとともに、この最後尾の維持電圧の印加による放電が終了に至らない時間内に最後尾の維持電圧と等しいかまたは近傍の電圧を維持電極に印加し、さらに第１のサブフィールド期間に続く第２のサブフィールド期間の初期化期間には、最後尾の維持電圧から緩やかに下降するランプ電圧を印加することを特徴とするものである。
【００３９】
【発明の実施の形態】
（実施の形態１）
本発明の第１の実施の形態であるプラズマディスプレイパネル駆動波形図を図１に示す。従来例との差異は、第２サブフィールド期間以降の初期化期間の消去放電領域３０にある。この領域のみの詳細な波形図を図２に示した。
【００４０】
第１サブフィールド期間の維持期間の最後に走査電極ＳＣＮ1〜ＳＣＮnに印加する維持パルスとして、電圧Ｖbkまでしか立ち上がらない電圧とする。この電圧Ｖbkとしては、維持電圧Ｖssよりも低いが、維持電極ＳＵＳ1〜ＳＵＳnとの間で放電が持続する程度の電圧を選ぶ。そして、この電圧Ｖbkが時刻ｔ１で立ち上がった後、この電圧による放電が開始して、終了に至らない時刻ｔ２に、維持電極ＳＵＳに電圧Ｖeを印加する。この電圧Ｖeは、電圧Ｖbkと等しいか、または近傍の電圧とし、目的としては、走査電極ＳＣＮと維持電極ＳＵＳ間に維持放電に必要な壁電荷を蓄積させないことにある。
【００４１】
時刻ｔ１とｔ２の差は、放電セルのガス分圧等を含めた設計仕様によって選ぶ必要があるが、約１μｓ程度が適当である。電圧Ｖeを立ち上げた後は、時刻ｔ３まで十分に時間をおいて、空間電荷の結合が完了し、壁電荷も蓄積し終わるまでＶeを保つ。
【００４２】
また、走査電極ＳＣＮの電圧Ｖbkを立ち上げる直前の維持電極ＳＵＳ側の維持電圧Ｖssは、通常の維持放電が持続するように、約２μｓ以上の期間保持しており、走査電極の電圧Ｖbkが立ち上がる直前に維持電極を電圧Ｖssから電圧０（Ｖ）へ立ち下げ、ほぼ０（Ｖ）に下がった時点で、走査電極の電圧Ｖbkが立ちあがるようにタイミングを設定する。
【００４３】
このような消去放電にすれば、走査電極ＳＣＮと維持電極ＳＵＳ間に印加される電位差は、通常の強い維持放電に必要なＶssに至らない電圧Ｖbkで留まるため、図３（ａ）に示すような放電広がりの狭い、弱い維持放電となる。さらに、直後に維持電極に電圧Ｖeが印加されるので、両電極間の電位差はほとんどなくなり、大量の壁電荷が保護膜表面に蓄積されることなく、空間で再結合して消滅する。こうして、隣接するセル間の維持電極ＳＵＳ(ｉ−１)と走査電極ＳＵＳｉの間隙３１には、ほんの少量の壁電荷しか残留せず、図３（ｂ）に示すように、続く書き込み放電において、セル間隙３１で誤放電が誘発されることもなくなるのである。
【００４４】
図３では、隣接するセル間隙が維持電極ＳＵＳ同士、および走査電極ＳＣＮ同士で構成される場合を例として誤放電の発生を防止するメカニズムを説明したが、セル間隙が維持電極ＳＵＳと走査電極ＳＣＮとで構成される場合であっても、同様に誤放電が防止できることは説明するまでもない。
【００４５】
（実施の形態２）
次に本発明の第２の実施の形態について説明する。図４に示したのが本実施の形態を説明する駆動波形図である。図２との相違は、走査電極ＳＣＮの最後のパルス電圧Ｖbkの立ち上がりタイミングｔ４が、維持電極ＳＵＳの最後の維持パルスの維持電圧Ｖssが立ち下がるｔ１の前に位置する点である。この時刻ｔ４は通常の維持パルスでは維持電圧Ｖssを立ち下げるタイミングに相当する。したがって、時刻ｔ０からｔ１までの時間幅は、通常の維持パルス幅よりも広いということである。
【００４６】
維持電極ＳＵＳの電圧は、ｔ１で一旦Ｖssから０（Ｖ）に下がった後、今度は電圧Ｖeにまで上昇する。そのタイミングｔ２と上記ｔ１との差は、約１μｓ以下に設定する。電圧Ｖeに立ち上がった後、時刻ｔ３まではその電圧を保持している。
このようなタイミングに設定にすることにより、走査電極ＳＣＮと維持電極ＳＵＳ間の消去放電は、電圧Ｖbが立ち上がる時刻ｔ４でなく、維持電極の電圧が０（Ｖ）に下がる時刻ｔ１で発生することになる。そして時刻ｔ２で維持電極の電圧がＶeに立ち上がると、放電は一気に弱まる。なぜなら、電圧ＶbkとＶeとはごく近い電圧に設定されるからである。こうすることによって、放電によって生じた空間電荷は、少量しか走査電極および維持電極上の保護膜表面に蓄積されず、ほとんどが放電空間で再結合して消滅する。このように、本第２の実施の形態においても第１の実施の形態と同様に、図３に示したようなセル間隙３１での書き込み時の誤放電を招くことがない。
【００４７】
また、この例で示した波形のタイミングにすれば、走査電極ＳＣＮの電圧が時刻ｔ４でＶbkに立ち上がる際に発生する波形のリンギング（オーバーシュート）が発生しても、放電が起きるのは時刻ｔ１の維持電極の電圧が０（Ｖ）に立ち下がるときであり、オーバーシュートによる不必要に大きな放電につながらず、セル間間隙に不要な壁電荷を残さないですむというメリットがある。なお、維持電極の時刻ｔ１で立ち下がる波形は、図９に示す電力回収回路４５で発生させているので、大きなリンギングの発生は抑えられるのである。
【００４８】
（実施の形態3）
次に本発明の第３の実施の形態について説明する。
【００４９】
図５に示したのが本実施の形態を説明する駆動波形図である。図２との相違は、維持電極ＳＵＳの最後の維持パルスの維持電圧Ｖssがｔ０で立ち上がった後、時刻ｔ１で立ち下がると同時に走査電極ＳＣＮの最後のパルス電圧Ｖbkが立ち上がるタイミングｔ１が、図２よりも早い点である。すなわち、時刻ｔ０とｔ１間の時間幅は、通常の維持パルスがＶssに固定されている時間幅より短い。このようにすれば、最後の維持パルスによって発生した放電の空間電荷が、時刻ｔ１ではまだ収束していないうちに走査電極の電圧Ｖbkが立ち上がって、そのプライミングを利用して、Ｖssよりも低い電圧Ｖbkで放電を起こすことが容易になる。
【００５０】
維持電極の電圧Ｖeを立ち上げるタイミングは、図２の場合と同様であるので、説明を省く。以上のようにして、電圧ＶbkとＶeにより、通常の維持放電より弱い消去放電が可能となって、セル間隙３１に不要な壁電荷を蓄積することがなく、書き込み時の誤放電を抑えることができる。
【００５１】
（実施の形態４）
次に本発明の第４の実施の形態について説明する。図６に示したのが本実施の形態を説明する駆動波形図である。本実施の形態は、（実施の形態２）と（実施の形態３）の構成とを組み合わせたものであり、維持電極ＳＵＳの最後の維持パルスの維持電圧Ｖssがｔ０で立ち上がった後、時刻ｔ１で立ち下がるまでの時間幅が、通常の維持パルスがＶssに固定されている時間幅より短く、かつ走査電極ＳＣＮの最後のパルス電圧Ｖbkが立ち上がるタイミングｔ４が、時刻ｔ１よりも早い点である。
【００５２】
最後の維持パルスによって発生した放電の空間電荷が、時刻ｔ４ではまだ収束していないうちに走査電極の電圧Ｖbkが立ち上げて、その直後のｔ１に維持電極のＶssを立ち下げることで、維持放電のプライミングを利用して、Ｖssよりも低い電圧Ｖbkで放電を起こすことが容易になる。維持電極の電圧Ｖeを立ち上げるタイミングは、図２の場合と同様であるので、説明を省く。
【００５３】
電圧Ｖbkの立ち上げ時刻ｔ４を電圧Ｖssの立ち下げ時刻ｔ１より早くしたのは、電圧Ｖbkの立ち上がりの波形リンギングの影響を排除するためである。以上のようにして、電圧ＶbkとＶeにより、通常の維持放電より弱い消去放電が可能となって、セル間隙３１に不要な壁電荷を蓄積することがなく、書き込み時の誤放電を抑えることができる。
【００５４】
（実施の形態５）
次に本発明の第５の実施の形態について説明する。図７に示したのが本実施の形態を説明する駆動波形図である。本実施の形態では、維持電極ＳＵＳの最後の維持パルスの維持電圧Ｖssがｔ０で立ち上がった後、時刻ｔ１で立ち下がるまでの時間幅が、通常の維持パルスがＶssに固定されている時間幅よりも大幅に長く設定されている点が特徴である。すなわち、この長い時間幅によって、維持電極ＳＵＳと走査電極ＳＣＮ間には、維持放電で生じた空間電荷が十分に時間をかけて蓄積し、通常の維持放電の場合よりも高い壁電圧を持って形成される。したがって、時刻ｔ１で走査電極ＳＣＮに電圧Ｖssよりも低い電圧Ｖbkを印加しても、通常よりも高い壁電圧を利用して、十分に放電に至らせることができる。
【００５５】
維持電極の電圧Ｖeを立ち上げるタイミングは、図２の場合と同様である。このようにすれば、電圧ＶbkとＶeにより、通常の維持放電より弱い消去放電が可能となって、セル間隙３１に不要な壁電荷を蓄積することがなく、書き込み時の誤放電を抑えることができる。
【００５６】
（実施の形態６）
次に本発明の第６の実施の形態について説明する。図８に示したのが本実施の形態を説明する駆動波形図である。本実施の形態では、電圧Ｖbkの立ち上げ時刻ｔ４を電圧Ｖssの立ち下げ時刻ｔ１より早くした点が、（実施の形態５）で記載した内容と異なっている。すなわち（実施の形態５）と（実施の形態２）とを組み合わせた効果を持つ。したがって、時刻ｔ１で走査電極ＳＣＮに電圧Ｖssよりも低い電圧Ｖbkを印加しても、通常よりも高い壁電圧を利用して、十分に放電に至らせることができ、かつ電圧Ｖbkの立ち上がりの波形リンギングの影響を排除することもできて、セル間隙３１に不要な壁電荷を蓄積することがなく、書き込み時の誤放電を抑えることができる。
【００５７】
以上のような、本発明の第１の実施の形態から第６の実施の形態に至るすべての駆動波形は、図９に示す駆動回路構成によって発生させることができる。
【００５８】
０（Ｖ）とＶss（Ｖ）の繰り返しである維持放電波形は、走査電極駆動回路４１では電界効果トランジスタＱ１とＱ２の交互のスイッチングの繰り返しにより、また維持電極駆動回路４２では電界効果トランジスタＱ５とＱ６の交互のスイッチングの繰り返しにより発生させる。電圧Ｖbkは、電界効果トランジスタＱ３とＱ４を同時にオンすることで、出力ライン４５に出力することができる。このとき電力回収回路４１の出力は切断し、およびＱ１、Ｑ２はオフして、出力ライン４５に他の電圧が印加されないようにすることは言うまでもない。
【００５９】
出力ライン４５に出力された電圧は、初期化回路４７、および走査パルス発生回路４８を経てパネルに印加される。また、維持電極ＳＵＳに印加される電圧Ｖeは、電界効果トランジスタＱ７とＱ８を同時にオンすることにより、出力ライン４６に出力させることができる。
これら各種の電圧をパネルに印加するタイミングｔ０〜ｔ４は、別に設けたタイミング制御回路（図示せず）により、電界効果トランジスタＱ１〜Ｑ８のゲート端子にオン、オフ信号を与えることで、デジタル的に制御することができる。
【００６０】
なお、本発明における各実施の形態では、サブフィールドの数、各サブフィールドにおける初期化駆動波形、書き込み駆動波形は、上記の説明に限定されるものではない。
【００６１】
【発明の効果】
以上のように、本発明のＡＣ型プラズマディスプレイの駆動方法によれば、１つのサブフィールドにおける維持期間の維持動作と、そのサブフィールドに続くサブフィールドの初期化期間の初期化動作とを同時に行わせる際に、維持期間における走査電極と維持電極間のそれぞれの印加電圧を、維持期間の最後尾のみ維持動作に必要な維持電圧よりも低い電圧とし、かつ走査電極と維持電極に印加する電圧の印加タイミングに差をつけることによって、両電極間に維持放電よりも弱い放電を起こさせて消去動作が行えるので、隣接するセル間隙の残留壁電荷が少なくでき、続く書き込み放電において、セル間隙での誤放電を防止でき、良好な表示を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態例におけるプラズマディスプレイ装置の駆動波形図
【図２】同駆動波形図の一部の駆動波形の詳細図
【図３】本発明の実施の形態例における消去放電の広がり、および書き込み放電の説明図
【図４】本発明の第２の実施の形態例におけるプラズマディスプレイ装置の駆動波形の詳細図
【図５】本発明の第３の実施の形態例におけるプラズマディスプレイ装置の駆動波形の詳細図
【図６】本発明の第４の実施の形態例におけるプラズマディスプレイ装置の駆動波形の詳細図
【図７】本発明の第５の実施の形態例におけるプラズマディスプレイ装置の駆動波形の詳細図
【図８】本発明の第６の実施の形態例におけるプラズマディスプレイ装置の駆動波形の詳細図
【図９】本発明のプラズマディスプレイ装置の走査電極駆動回路および維持電極駆動回路の具体構成図
【図１０】従来のプラズマディスプレイパネルの斜視図
【図１１】従来例のプラズマディスプレイ装置の構成図
【図１２】従来例のプラズマディスプレイ装置の駆動波形図
【図１３】従来例の消去放電の広がり、および書き込みの誤放電の説明図
【図１４】従来例の消去放電の広がり、および書き込みの誤放電の説明図
【符号の説明】
３０消去放電領域
３１セル間隙
４１走査電極駆動回路
４２維持電極駆動回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a plasma display device and a driving method thereof. In particular, the present invention relates to a driving technique useful when the pixel density is increased.
[0002]
[Prior art]
A partial perspective view of a conventional plasma display panel (hereinafter referred to as a panel) is shown in FIG. As shown in FIG. 10, a scanning electrode 4 and a sustaining electrode 5 covered with a dielectric layer 2 and a protective film 3 are paired in parallel on the first glass substrate 1. A data electrode 8 covered with an insulator layer 7 is provided on the second glass substrate 6, and a partition wall 9 is provided in parallel with the data electrode 8 on the insulator layer 7 between the data electrodes 8. . Further, the phosphor 10 is provided from the surface of the insulator layer 7 to the side surface of the partition wall 9, and the first glass substrate 1 and the second glass so that the scan electrode 4, the sustain electrode 5, and the data electrode 8 are orthogonal to each other. The substrate 6 is disposed so as to face the discharge space 11.
[0003]
The discharge space 11 is filled with at least one rare gas of helium, neon, argon, and xenon as a discharge gas, and is sandwiched between two adjacent barrier ribs 9 to form a pair facing the data electrode 8. A discharge cell 12 is formed in the discharge space at the intersection of the scan electrode 4 and the sustain electrode 5.
[0004]
Next, the electrode arrangement and drive circuit configuration of this panel are shown in FIG. As shown in the figure, the electrode arrangement of this panel is an m × n matrix configuration, m columns of data electrodes D1 to Dm are arranged in the column direction, and n rows of scan electrodes SCN1 to SCN1 are arranged in the row direction. SCNn and sustain electrodes SUS1 to SUSn are arranged. As a circuit for driving these electrodes, the data write drive circuit 15 is connected to the data electrodes by m output terminals so that each of the data electrodes D1 to Dm can be individually driven, and to the scan electrodes SCN1 to SCNn. However, the scan driving circuit 17 is connected by n output terminals so that each scan electrode can be individually driven.
[0005]
Further, an initialization circuit and a sustain drive circuit 16 are connected to the scan drive circuit, and a voltage waveform is output and driven while each circuit is switched over time. In addition, a SUS sustain drive circuit 19 is commonly connected to the sustain electrodes SUS1 to SUSn, and a necessary voltage waveform is output.
[0006]
FIG. 12 shows an operation driving timing chart of a conventional driving method for driving this panel. This driving method is disclosed in Japanese Patent Application Laid-Open No. 2000-242224, which is a prior application by the present applicant, and can reduce the black luminance when the panel does not emit light and can significantly increase the contrast ratio of the image. is there. In FIG. 12, the contents described in Japanese Patent Laid-Open No. 2000-242224 are shown with some symbols replaced, but there is no problem in explanation.
[0007]
As shown in FIG. 12, one field period is composed of first to eighth subfield periods (hereinafter referred to as subfields) having an initialization period, a writing period, and a sustain period. The key is displayed. Of these eight subfields, in the seven subfields excluding the first subfield, the initializing operation in the initializing period is performed simultaneously with the erasing operation in the sustaining period of the previous subfield. . That is, in the first subfield, an initialization period is provided independently, and a writing period and a sustain period are further provided.
[0008]
Here, the pulse width of the last sustain pulse of the sustain pulse is made shorter than the time when the discharge forms a wall charge and is stably terminated, and the erase operation is performed by setting both the scan electrode voltage and the sustain electrode voltage to a constant voltage. Since this also serves as an independent period, there is no independent elimination period. Simultaneously with the erase operation by the sustain pulse voltage application in the sustain period, the initialization operation in the initialization period of the second subfield is performed. In the subsequent third to seventh subfields, the initialization period, the writing period, and the sustain period are similarly provided, but the erasing period is not provided, and the first half of the initialization operation in the initialization period is This is performed simultaneously with the erase operation in the sustain period of the previous subfield.
[0009]
These series of operations will be described in more detail. In FIG. 12, in the initializing operation in the first half of the initializing period of the first subfield, all the data electrodes D1 to Dm and all the sustaining electrodes SUS1 to SUSn are held at 0 (V), and all the scanning electrodes SCN1. ˜SCNn is applied with a ramp voltage that gradually rises from a voltage Vp (V) that is equal to or lower than the discharge start voltage to a voltage Vr (V) that exceeds the discharge start voltage with respect to all the sustain electrodes SUS1 to SUSn. .
[0010]
While this ramp voltage rises, in all the discharge cells 12, all weak scan electrodes SCN1 to SCNn are positive, all data electrodes D1 to Dm and all sustain electrodes SUS1 to SUSn are negative. Initializing discharge occurs for each electrode, negative wall charges are accumulated on the surface of the protective film 3 on the scan electrodes SCN1 to SCNn, and the surface of the insulating layer 7 on the data electrodes D1 to Dm and the sustaining are maintained. Positive wall charges are accumulated on the surface of the protective film 3 on the electrodes SUS1 to SUSn.
[0011]
Further, in the initialization operation in the latter half of the initialization period, all the sustain electrodes SUS1 to SUSn are kept at the positive voltage Vh (V), and all the scan electrodes SCN1 to SCNn are connected to all the sustain electrodes SUS1 to SUSn. A ramp voltage that gently falls from a voltage Vq (V) that is equal to or lower than the discharge start voltage to Va (V) that exceeds the discharge start voltage is applied. While this ramp voltage falls, the second weak initializing discharge occurs in all the discharge cells 12 again, with all the sustain electrodes SUS1 to SUSn being positive and all the scan electrodes SCN1 to SCNn being negative. While the negative wall voltage on the surface of the protective film 3 on the electrodes SCN1 to SCNn and the positive wall voltage on the surface of the protective film 3 on the sustain electrodes SUS1 to SUSn are weakened, the potential difference is adjusted to just before the start of discharge.
[0012]
At the same time, a weak discharge opposite to the above occurs between the scan electrodes SCN1 to SCNn and the data electrodes D1 to Dm, and the wall charges on the surface of the protective film 3 on the scan electrodes SCN1 to SCNn and the data electrodes D1 to Dm While the wall charge on the surface of the insulator layer 7 is reduced, it is kept at the potential difference just below the discharge start voltage. This completes the initialization operation in the initialization period.
[0013]
In the write operation in the next write period, all the scan electrodes SCN1 to SCNn are held at Vs (V), and predetermined data corresponding to the discharge cells 12 to be displayed in the first row among the data electrodes D1 to Dm. A positive write pulse voltage + Vw (V) is applied to the electrodes, and a scan pulse voltage Va (V) is applied to the scan electrode SCN1 in the first row. At this time, the potential difference between the surface of the insulator layer 7 and the surface of the protective film 3 on the scan electrode SCN1 at the intersection of the predetermined data electrode and the scan electrode SCN1 is equal to the write pulse voltage + Vw (V). This is the difference between the sum of the positive wall voltage on the surface of the insulator layer 7 on D1 to Dm and the sum of the scan pulse voltage Va (V) and the wall voltage on the surface of the protective film 3. Since this potential difference exceeds the discharge start voltage, a discharge occurs between the predetermined data electrode and the scan electrode SCN1 at this intersection, and subsequently, a discharge occurs between the sustain electrode SUS1 and the scan electrode SCN1, A positive voltage is accumulated on the surface of the protective film 3 on the scan electrode SCN1 at the intersection, and a negative voltage is accumulated on the surface of the protective film 3 on the sustain electrode SUS1, thereby completing the write discharge.
[0014]
Next, among the data electrodes D1 to Dm, a positive write pulse voltage + Vw (V) is applied to a predetermined data electrode corresponding to the discharge cell 12 to be displayed in the second row, and the scan electrode SCN2 in the second row. A scan pulse voltage Va (V) is applied. As a result, the write discharge is performed in the same manner as in the first row. A similar operation is subsequently performed. Finally, among the data electrodes D1 to Dm, a positive write pulse voltage + Vw (V) is applied to a predetermined data electrode corresponding to the discharge cell 12 to be displayed in the nth row. The scan pulse voltage Va (V) is applied to the scan electrode SCNn of the nth row, respectively, and the write discharge is performed. Thus, the write operation in the write period over the entire panel is completed.
[0015]
Next, when the sustain period is entered, a sustain pulse having a low potential of 0 (V) and a high potential of Vm (V) is applied to all the scan electrodes SCN1 to SCNn, and the scan electrodes are applied to all the sustain electrodes SUS1 to SUSn. By applying a sustain pulse having a low potential of 0 (V) and a high potential of Vm (V), the sustain discharge continues. As an erasing operation for ending the sustain operation, the pulse width of the last sustain pulse in the sustain period is shortened (so-called narrow erase), and then the scan electrode voltage and the sustain electrode voltage are set to a constant voltage Vu (V). The period up to this point is the sustain period of the first subfield and also corresponds to the first half of the initialization period of the second subfield, and subsequently the initialization period of the second subfield. In the second half, a positive voltage Vh (V) is applied to all the sustain electrodes SUS1 to SUSn, and a ramp voltage that gradually decreases from the voltage Vq ′ (V) to 0 (V) is applied to all the scan electrodes SCN1 to SCNn. Is applied. At this time, the voltage Vq ′ (V) does not need to be equal to the voltage Vq (V), and the voltage Vq ′ (V) can be set to a voltage lower than the voltage Vq (V).
[0016]
In this operation, focusing on the operation at the end of the sustain period of the first subfield, the normal sustain discharge is repeated immediately before the last sustain pulse, but the last sustain pulse on the scan electrode side is repeated. , And the scan electrode voltage and the sustain electrode voltage are set to a constant voltage Vu (V) immediately after that, and the scan electrode voltage and the sustain electrode voltage are constant. Further, the wall charges on the sustain electrodes move to be equal, and as a result, the potential difference due to the wall charges between the two electrodes becomes a level at which the sustain discharge cannot be sustained, which also serves as an erasing operation. In addition, such a sustain discharge does not occur in the discharge cells that have not been written, and the erase operation does not occur.
[0017]
On the other hand, considering the operation so far from the viewpoint of the initialization period of the second subfield, in the initialization operation in the first half of this initialization period, all the scan electrodes SCN1 to SCNn and all the data electrodes D1 to Dm The voltage between them is 0 (V) or Vm (V). In the discharge cell in which the write discharge has occurred, the maximum voltage of the surface of the insulating layer 7 on the data electrode Dj and the surface of the dielectric layer 3 on the scan electrode SCNj is Vm (V) and the dielectric layer on the scan electrode SCNj. 3 is obtained by subtracting the negative wall charge accumulated by the write operation on the surface of the insulator layer 7 on the data electrode Dj from the sum of the positive wall voltage accumulated on the surface 3 (ie, the absolute value). Which exceeds the discharge start voltage between both electrodes. For this reason, in the cell in which the write discharge has occurred, a discharge occurs from the scan electrode SCNj to the data electrode Dj. This is the first initializing discharge with respect to the data electrode, and positive wall charges are accumulated on the surface of the insulator layer 7 on the data electrode Dj.
[0018]
When attention is paid to the movement of the wall charges of the data electrode Dj during the erasing operation, when the narrow pulse is applied to the scan electrode SCNj, the discharge is the same as the normal sustain discharge, but the scan electrode immediately after that is discharged. Since the voltages of the SCNj and the sustain electrode SUSj are Vu (t), the discharge is directed to converge at once, and in the discharge space in the discharge cell 12, the potential difference is zero between the three electrodes including the data electrode Dj. It is thought that space charge accumulation and wall charge accumulation occur. At this time, since 0 (V) is applied to the data electrode Dj from the outside, the voltage Vu (V) is applied to the surface of the insulating layer 7 on the data electrode Dj so that the potential difference between the three electrodes approaches zero. It is considered that the wall charges are accumulated so as to have a voltage close to. Because there is no applied voltage difference between the electrodes in the dielectric layer 3 on the scan electrode SCNj and the sustain electrode SUSj, only a small amount of wall charges are accumulated, and the surface voltage is Vu. This is because it is close to (V).
[0019]
In a discharge cell in which writing is not performed, the maximum voltage between the surface of the insulating layer 7 on the data electrode Dj and the surface of the dielectric layer 3 on the scan electrode SCNj is Vm (V) and the dielectric of the scan electrode SCNj. The sum of the positive wall voltage accumulated on the surface of the body layer 3 is subtracted from the positive charge accumulated on the surface of the insulator layer 7 on the data electrode Dj, and does not exceed the discharge start voltage. . For this reason, the first initializing discharge with respect to the data electrode does not occur in the discharge cell in which writing is not performed in the first subfield.
[0020]
Next, an initialization operation in the latter half of the initialization period will be described. Here, a positive voltage Vh (V) is applied to all the sustain electrodes SUS1 to SUSn, and a voltage Vq ′ (below the discharge start voltage for all the sustain electrodes SUS1 to SUSn is applied to all the scan electrodes SCN1 to SCNn. A ramp voltage that gradually falls from Va) to Va (V), which exceeds the discharge start voltage and is equal to the low level value of the scan pulse voltage applied to the scan electrode in the writing period, is applied. In the discharge cell 12 in which the first initializing discharge, that is, the erasing discharge has occurred, the second weak initializing discharge in which the sustain electrode SUSi is positive and the scan electrode SCNi is negative is generated while the ramp voltage decreases. As a result, the wall charges are accumulated on the surface of the protective film 3 on the scan electrode SCNi and the surface of the sustain electrode SUSi, and the potential difference is kept to the limit of the discharge start voltage.
[0021]
Further, a weak discharge occurs between scan electrode SCNi and data electrodes D1 to Dm, and the wall charges on the surface of protective film 3 on scan electrode SCNi and the wall charges on the surface of insulator layer 7 on data electrodes D1 to Dm are reduced. However, it is kept at the state just before the discharge start voltage. The first initializing discharge, that is, the above-described second initializing discharge does not occur in the discharge cell in which no erasing discharge has occurred.
[0022]
As is clear from the above description, no special erase period is provided in the second to eighth subfields, but the write operation, the sustain operation, the erase operation, and the initialization operation of the next subfield are ensured. Done. In each subfield after the second subfield, for the discharge cells that are not displayed, the initialization discharge, the write discharge, the sustain discharge, and the erase discharge are not performed, and the scan electrodes SCN1 to SCN1 corresponding to the discharge cells are not performed. The wall charges on the surface of the protective film 3 on the SCNn and the sustain electrode groups SUS1 to SUSn and the wall charge on the surface of the insulating layer 7 on the data electrodes D1 to Dm are determined in the initializing period of any subfield before each subfield. Retained at the end.
[0023]
As described above, in the drive waveform shown in FIG. 12, the weak initializing discharge in the initializing period in the first subfield is performed regardless of whether or not each discharge cell is displayed, but in the second subfield. In the subsequent subfields, the initializing discharge in the initializing period is performed as the initializing operation for the next subfield only for the discharge cells displayed in the previous subfield. Is only added to the brightness of the sustain discharge, and for the discharge cells that are not displayed, such an increase in brightness due to the initializing discharge does not occur.
For example, in a 42-inch AC type plasma display panel having a matrix configuration of 480 rows and 852 × 3 columns, when a 256-grayscale display is performed by configuring one field period with eight subfields, the maximum luminance is 420 cd. / m ^ 2, whereas the brightness due to the two initializing discharges during the initializing period of the first subfield is only 0.15 cd / m ^ 2, resulting in a panel contrast of 420 /0.15:1=2,800:1, and a very high contrast is obtained.
[0024]
[Problems to be solved by the invention]
However, in the write discharge after the second subfield as described above, an erroneous discharge may occur between discharge cells adjacent in the vertical direction that are not partitioned by the barrier ribs 9. When the occurrence mechanism of the erroneous discharge was investigated, it was estimated that the generation mechanism of the erroneous discharge was as shown in FIGS.
[0025]
First, FIG. 13 shows a case where the scan electrode SCNi and the sustain electrode SUS (i-1) are adjacent to each other between the i-th cell and the (i-1) -th cell. As shown in FIG. 13a), assuming that the last stage of the sustain period of the first subfield, that is, when the erasing discharge occurs, the sustain voltage of the voltage Vm (V) is applied to the scan electrodes SCNi and SCN (i-1). Is applied to the sustain electrodes SUSi, SUS (i-1) and 0 (V) is applied to generate a sustain discharge. However, the sustain discharge is originally applied with a voltage so as to discharge the discharge cell space widely. Naturally, the discharge also reaches the adjacent cell gap 20, that is, the space between the sustain electrode SUS (i-1) and the scan electrode SCNi. As described above, the voltage of the scan electrode and the sustain electrode is set to Vu (V) immediately after this discharge to make it difficult to accumulate wall charges. However, in the cell gap 20 that hits the end of the discharge space, the sustain voltage is maintained. Positive wall charges are accumulated on the surface of the protective film 3 on the electrode SUS (i-1) side, while negative charges are accumulated on the surface of the protective film 3 on the scan electrode SCNi side.
[0026]
The remaining wall charges are not erased even in the initial weak discharge performed by applying the subsequent ramp voltage to the scan electrodes, and are carried over to the writing period as they are. Then, at the timing of causing the write discharge between scan electrode SCNi and sustain electrode SUSi, an erroneous discharge occurs between scan electrode SCNi and sustain electrode SUS (i-1) as shown in FIG. It will let you. Originally, the adjacent cell gap 20 is designed to take a sufficiently wider distance than the original discharge gap, but the wall charge accumulated in the cell gap 20 is left as an electric field in the cell gap 20 during the write discharge. Since this works in the direction of increasing the strength, it is considered that such erroneous discharge occurs.
[0027]
FIG. 14 is a diagram for explaining the erasing discharge and the writing discharge when the arrangement of the scan electrodes and the sustain electrodes is arranged for every row. In this case, the adjacent cell gaps 20 are formed by the sustain electrodes or the scan electrodes, but it is the cell gap 20 where the sustain electrodes are adjacent that cause the erroneous discharge. As described above, after the erasing discharge, positive wall charges are accumulated on the protective film 3 both on the sustain electrode SUSi side and on the SUS (i-1) side of the cell gap 20. If this charge is held as it is even during the write discharge period, electrons that fly from the scan electrode side to the sustain electrode side are maintained when a write discharge is generated in which the scan electrode SCNi is negative and the sustain electrode SUSi is positive. It is considered that the electrode SUSi is skipped and reaches the adjacent SUS (i-1) side, resulting in erroneous discharge between adjacent cells.
[0028]
Such an erroneous discharge between adjacent cells occurs when the cell on the erroneous discharge side is in an initialized state before the write discharge occurs, and then the order of writing of the cells comes next. In this case, the necessary wall charges are not erased and remain, causing a write error, resulting in a non-lighting point that does not lead to a sustain discharge and does not emit light. In addition, if the cell on the side that has been subjected to erroneous discharge has already completed the order of writing and is a cell that does not require writing, there may be a case where writing is forcibly caused by erroneous discharge, and unnecessary maintenance. Light emission from the discharge occurs and becomes a bright spot.
[0029]
[Means for Solving the Problems]
In order to solve the above problems,The present inventionA plasma display panel having at least a scan electrode, a sustain electrode, and a write electrode is displayed in grayscale by forming one field period by a plurality of subfield periods having an initialization period, a write period, and a sustain period.Plasma display panelA driving method comprising:
At least one subfield (first subfield) period among the plurality of subfield periodsIs an initialization period in which a ramp voltage that gradually rises from a voltage lower than or equal to the discharge start voltage to the sustain electrode to a voltage exceeding the discharge start voltage is applied to the scan electrode, and the last sustain applied to the scan electrode The voltage is lower than the sustain voltage required for the sustain operation, and a voltage equal to or close to the last sustain voltage is applied to the sustain electrode within the time when the discharge due to the last sustain voltage is not finished. A ramp voltage that gradually falls from the last sustain voltage is applied to the scan electrode in the initialization period of the second subfield period following the first subfield period.Is.
[0030]
The present invention also provides a gradation display in which one field period is constituted by a plasma display panel having at least a scan electrode, a sustain electrode, and a write electrode, and a plurality of subfield periods having an initialization period, a write period, and a sustain period. And a driving circuit, wherein the driving circuit is connected to the scan electrode with respect to the sustain electrode during the initialization period of at least one subfield (first subfield) period among the plurality of subfield periods. A ramp voltage that gradually increases from a voltage lower than the discharge start voltage to a voltage exceeding the discharge start voltage is applied, and the last sustain voltage to be applied to the scan electrodes is applied during the sustain period of the first subfield. The voltage is lower than the sustain voltage required for the sustain operation and is released by applying the last sustain voltage. A voltage equal to or close to the last sustain voltage is applied to the sustain electrode within a period before the end of the first subfield period, and in the initialization period of the second subfield period following the first subfield period, A ramp voltage that gradually falls from the tail maintenance voltage is applied.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
A plasma display panel drive waveform diagram according to the first embodiment of the present invention is shown in FIG. The difference from the conventional example is in the erase discharge region 30 in the initialization period after the second subfield period. A detailed waveform diagram of only this region is shown in FIG.
[0040]
A sustain pulse applied to scan electrodes SCN1 to SCNn at the end of the sustain period of the first subfield period is a voltage that rises only to voltage Vbk. As this voltage Vbk, a voltage is selected that is lower than the sustain voltage Vss but that sustains the discharge between the sustain electrodes SUS1 to SUSn. Then, after this voltage Vbk rises at time t1, discharge by this voltage starts and voltage Ve is applied to sustain electrode SUS at time t2 when it does not end. The voltage Ve is equal to or close to the voltage Vbk, and the purpose is to prevent wall charges necessary for the sustain discharge from being accumulated between the scan electrode SCN and the sustain electrode SUS.
[0041]
The difference between the times t1 and t2 needs to be selected according to the design specifications including the gas partial pressure of the discharge cell, but about 1 μs is appropriate. After raising the voltage Ve, a sufficient time is allowed until time t3, and Ve is maintained until space charge coupling is completed and wall charges are also accumulated.
[0042]
Further, the sustain voltage Vss on the sustain electrode SUS side immediately before the rise of the voltage Vbk of the scan electrode SCN is held for a period of about 2 μs or more so that the normal sustain discharge continues, and the scan electrode voltage Vbk rises. Immediately before, the sustain electrode falls from the voltage Vss to the voltage 0 (V), and the timing is set so that the voltage Vbk of the scan electrode rises when the sustain electrode falls to almost 0 (V).
[0043]
With such an erasing discharge, the potential difference applied between the scan electrode SCN and the sustain electrode SUS stays at the voltage Vbk that does not reach Vss necessary for a normal strong sustain discharge, and as shown in FIG. It is a weak sustain discharge with a narrow discharge spread. Furthermore, immediately after the voltage Ve is applied to the sustain electrodes, there is almost no potential difference between the two electrodes, and a large amount of wall charges are not accumulated on the surface of the protective film, but are recombined in the space and disappear. Thus, only a small amount of wall charges remain in the gap 31 between the sustain electrode SUS (i-1) and the scan electrode SUSi between adjacent cells, and as shown in FIG. In other words, no erroneous discharge is induced in the cell gap 31.
[0044]
In FIG. 3, the mechanism for preventing the occurrence of erroneous discharge has been described by taking as an example the case where adjacent cell gaps are constituted by the sustain electrodes SUS and the scan electrodes SCN, but the cell gap is maintained by the sustain electrodes SUS and the scan electrodes SCN. It is needless to say that erroneous discharge can be prevented in the same manner.
[0045]
(Embodiment 2)
Next, a second embodiment of the present invention will be described. FIG. 4 is a drive waveform diagram for explaining the present embodiment. The difference from FIG. 2 is that the rising timing t4 of the last pulse voltage Vbk of the scan electrode SCN is positioned before t1 when the sustain voltage Vss of the last sustain pulse of the sustain electrode SUS falls. This time t4 corresponds to the timing when the sustain voltage Vss is lowered in the normal sustain pulse. Therefore, the time width from time t0 to t1 is wider than the normal sustain pulse width.
[0046]
The voltage of the sustain electrode SUS once decreases from Vss to 0 (V) at t1, and then increases to the voltage Ve. The difference between the timing t2 and the t1 is set to about 1 μs or less. After rising to the voltage Ve, the voltage is held until time t3.
By setting at such a timing, the erasing discharge between the scan electrode SCN and the sustain electrode SUS occurs not at the time t4 when the voltage Vb rises but at the time t1 when the voltage of the sustain electrode falls to 0 (V). become. When the voltage of the sustain electrode rises to Ve at time t2, the discharge is suddenly weakened. This is because the voltages Vbk and Ve are set to very close voltages. By doing so, only a small amount of space charge generated by the discharge is accumulated on the surface of the protective film on the scan electrode and the sustain electrode, and most of them are recombined in the discharge space and disappear. As described above, in the second embodiment, similarly to the first embodiment, no erroneous discharge is caused at the time of writing in the cell gap 31 as shown in FIG.
[0047]
Further, according to the waveform timing shown in this example, even if the ringing (overshoot) of the waveform generated when the voltage of the scan electrode SCN rises to Vbk at time t4, discharge occurs at time t1. This is when the voltage of the sustain electrode falls to 0 (V), which does not lead to an unnecessarily large discharge due to overshoot, and does not leave unnecessary wall charges in the inter-cell gap. Note that since the waveform of the sustain electrode falling at time t1 is generated by the power recovery circuit 45 shown in FIG. 9, the occurrence of large ringing can be suppressed.
[0048]
(Embodiment 3)
Next, a third embodiment of the present invention will be described.
[0049]
FIG. 5 is a drive waveform diagram for explaining the present embodiment. The difference from FIG. 2 is that the timing t1 at which the last pulse voltage Vbk of the scan electrode SCN rises at the same time as the sustain voltage Vss of the last sustain pulse of the sustain electrode SUS rises at t0 and then falls at time t1. It is an earlier point. That is, the time width between times t0 and t1 is shorter than the time width in which the normal sustain pulse is fixed at Vss. By doing so, the voltage Vbk of the scan electrode rises before the space charge of the discharge generated by the last sustain pulse has not yet converged at time t1, and a voltage lower than Vss by using the priming. It becomes easy to cause a discharge at Vbk.
[0050]
The timing at which the sustain electrode voltage Ve is raised is the same as in FIG. 2 and will not be described. As described above, the voltages Vbk and Ve enable an erasing discharge that is weaker than the normal sustain discharge, and unnecessary wall charges are not accumulated in the cell gap 31, thereby preventing erroneous discharge during writing. it can.
[0051]
(Embodiment 4)
Next, a fourth embodiment of the present invention will be described. FIG. 6 is a drive waveform diagram for explaining the present embodiment. The present embodiment is a combination of the configurations of (Embodiment 2) and (Embodiment 3), and the time t1 after the sustain voltage Vss of the last sustain pulse of the sustain electrode SUS rises at t0. The time width until the fall is shorter than the time width when the normal sustain pulse is fixed to Vss, and the timing t4 when the last pulse voltage Vbk of the scan electrode SCN rises is earlier than the time t1.
[0052]
While the space charge of the discharge generated by the last sustain pulse has not yet converged at time t4, the voltage Vbk of the scan electrode rises, and the sustain electrode Vss is lowered at t1 immediately thereafter, thereby sustain discharge. It becomes easy to cause discharge at a voltage Vbk lower than Vss by using the priming. The timing at which the sustain electrode voltage Ve is raised is the same as in FIG. 2 and will not be described.
[0053]
The reason why the rise time t4 of the voltage Vbk is made earlier than the fall time t1 of the voltage Vss is to eliminate the influence of waveform ringing on the rise of the voltage Vbk. As described above, the voltages Vbk and Ve enable an erasing discharge that is weaker than the normal sustain discharge, and unnecessary wall charges are not accumulated in the cell gap 31, thereby preventing erroneous discharge during writing. it can.
[0054]
(Embodiment 5)
Next, a fifth embodiment of the present invention will be described. FIG. 7 is a drive waveform diagram for explaining the present embodiment. In the present embodiment, after the sustain voltage Vss of the last sustain pulse of the sustain electrode SUS rises at t0, the time width until the sustain voltage Vss falls at time t1 is longer than the time width in which the normal sustain pulse is fixed at Vss. Is also characterized by a significantly longer setting. That is, due to this long time width, the space charge generated by the sustain discharge accumulates between the sustain electrode SUS and the scan electrode SCN over a sufficient time, and has a higher wall voltage than in the case of the normal sustain discharge. It is formed. Therefore, even when the voltage Vbk lower than the voltage Vss is applied to the scan electrode SCN at time t1, the wall voltage higher than usual can be used to sufficiently discharge.
[0055]
The timing for raising the sustain electrode voltage Ve is the same as in FIG. In this way, the voltages Vbk and Ve enable an erasing discharge that is weaker than the normal sustain discharge, so that unnecessary wall charges are not accumulated in the cell gap 31 and erroneous discharge during writing can be suppressed. it can.
[0056]
(Embodiment 6)
Next, a sixth embodiment of the present invention will be described. FIG. 8 is a drive waveform diagram for explaining the present embodiment. This embodiment is different from the content described in (Embodiment 5) in that the rise time t4 of the voltage Vbk is made earlier than the fall time t1 of the voltage Vss. That is, it has the effect of combining (Embodiment 5) and (Embodiment 2). Therefore, even when a voltage Vbk lower than the voltage Vss is applied to the scan electrode SCN at time t1, the wall voltage higher than usual can be used to sufficiently discharge, and the rising waveform of the voltage Vbk The influence of ringing can also be eliminated, unnecessary wall charges are not accumulated in the cell gap 31, and erroneous discharge during writing can be suppressed.
[0057]
All the drive waveforms from the first embodiment to the sixth embodiment of the present invention as described above can be generated by the drive circuit configuration shown in FIG.
[0058]
The sustain discharge waveform, which is a repetition of 0 (V) and Vss (V), is generated by repeating the alternate switching of the field effect transistors Q1 and Q2 in the scan electrode driving circuit 41, and the field effect transistor Q5 in the sustain electrode driving circuit 42. It is generated by repeating alternate switching of Q6. The voltage Vbk can be output to the output line 45 by simultaneously turning on the field effect transistors Q3 and Q4. At this time, it goes without saying that the output of the power recovery circuit 41 is cut off and Q1 and Q2 are turned off so that no other voltage is applied to the output line 45.
[0059]
The voltage output to the output line 45 is applied to the panel via the initialization circuit 47 and the scan pulse generation circuit 48. The voltage Ve applied to the sustain electrode SUS can be output to the output line 46 by simultaneously turning on the field effect transistors Q7 and Q8.
Timings t0 to t4 at which these various voltages are applied to the panel are digitally obtained by applying on / off signals to the gate terminals of the field effect transistors Q1 to Q8 by a separately provided timing control circuit (not shown). Can be controlled.
[0060]
In each embodiment of the present invention, the number of subfields, the initialization drive waveform and the write drive waveform in each subfield are not limited to the above description.
[0061]
【The invention's effect】
As described above, according to the driving method of the AC type plasma display of the present invention, the sustain operation in one subfield and the initialization operation in the initialization period of the subfield following the subfield are simultaneously performed. In this case, the applied voltage between the scan electrode and the sustain electrode in the sustain period is set to a voltage lower than the sustain voltage necessary for the sustain operation only at the end of the sustain period, and the voltage applied to the scan electrode and the sustain electrode is By making a difference in the application timing, a weaker discharge than the sustain discharge can be caused between the two electrodes, and the erasing operation can be performed. Therefore, the residual wall charge in the adjacent cell gap can be reduced, and in the subsequent write discharge, in the cell gap An erroneous discharge can be prevented and a good display can be obtained.
[Brief description of the drawings]
FIG. 1 is a drive waveform diagram of a plasma display device according to a first embodiment of the present invention.
FIG. 2 is a detailed diagram of a part of the drive waveform in the same drive waveform diagram.
FIG. 3 is an explanatory view of spread of erase discharge and write discharge in an embodiment of the present invention.
FIG. 4 is a detailed view of driving waveforms of the plasma display device in the second embodiment of the present invention.
FIG. 5 is a detailed view of a driving waveform of the plasma display device in the third embodiment of the present invention.
FIG. 6 is a detailed view of a driving waveform of the plasma display device in the fourth embodiment of the present invention.
FIG. 7 is a detailed view of a driving waveform of a plasma display device according to a fifth embodiment of the present invention.
FIG. 8 is a detailed view of a driving waveform of the plasma display device in the sixth embodiment of the present invention.
FIG. 9 is a specific configuration diagram of a scan electrode drive circuit and a sustain electrode drive circuit of the plasma display device of the present invention.
FIG. 10 is a perspective view of a conventional plasma display panel.
FIG. 11 is a configuration diagram of a conventional plasma display device.
FIG. 12 is a driving waveform diagram of a conventional plasma display device.
FIG. 13 is an explanatory diagram of spread of erasing discharge and writing erroneous discharge in the conventional example.
FIG. 14 is an explanatory diagram of spread of erasing discharge and writing erroneous discharge in the conventional example.
[Explanation of symbols]
30 Erase discharge area
31 cell gap
41 Scan electrode drive circuit
42 Sustain electrode drive circuit

Claims

Driving method of plasma display panel for displaying gray scale by forming one field period by a plurality of subfield periods having initializing period, writing period and sustaining period in plasma display panel having at least scanning electrode, sustaining electrode and writing electrode Because
At least one subfield (first subfield) period of the plurality of subfield periods is from a voltage that is lower than or equal to a discharge start voltage to the scan electrode toward a voltage that exceeds the discharge start voltage. An initializing period in which a slowly rising ramp voltage is applied, and the last sustain voltage applied to the scan electrode is set to a voltage lower than the sustain voltage required for the sustain operation, and discharge is caused by the application of the last sustain voltage. And a sustain period in which a voltage equal to or close to the last sustain voltage is applied to the sustain electrode within a time period that does not reach the end, and a second subfield period following the first subfield period the said scanning electrodes in the initialization period, plasma display, characterized by applying a ramp voltage that gradually drops from the end of the sustain voltage The driving method of Ipaneru.

A plasma display panel having at least a scan electrode, a sustain electrode, and a write electrode, and a drive circuit configured to display a gradation by forming one field period by a plurality of subfield periods having an initialization period, a write period, and a sustain period, The drive circuit includes a voltage that is equal to or lower than a discharge start voltage of the scan electrode with respect to the sustain electrode during an initialization period of at least one subfield (first subfield) period of the plurality of subfield periods. A ramp voltage that gradually rises toward a voltage exceeding the discharge start voltage is applied, and the last sustain voltage applied to the scan electrode is maintained for the sustain operation during the sustain period of the first subfield. Within a time period during which discharge due to application of the last sustain voltage does not end. A voltage that is equal to or close to the last sustain voltage is applied to the sustain electrode, and during the initialization period of the second subfield period that follows the first subfield period, the sustain voltage gradually decreases from the last sustain voltage. A plasma display apparatus characterized by applying a ramp voltage that falls to the scan electrode to the scan electrode.