JP4139279B2 - クロック調整回路およびクロック調整方法 - Google Patents
クロック調整回路およびクロック調整方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、移動体通信システムのゲートウェイ装置等に使用されるクロック調整回路およびクロック調整方法に関する。
【０００２】
【従来の技術】
従来のＰＨＳ（Personal Handyphone System）等の移動体通信システムにおいては、複数の基地局を管理するゲートウェイ装置が存在し、このゲートウェイ装置はＰＨＳ網に接続されている。そして、ＰＨＳである携帯型移動通信端末は、基地局およびゲートウェイ装置を介し他の通信端末と通話を実現することができる。
【０００３】
ＰＨＳでは、複数の基地局間をまたいで移動しながら通話する場合がある。このとき、自機が収容される基地局が変わると、クロックの同期がとれなくなったり、位相差が生じたりして、通話を継続することができなくなる場合がある。そのため、基地局間の移動において同期が取れなくなったり、位相差が生じることを防止するため、１つのクロック源のみを用いてこのクロック源より全ての基地局へ同じクロックを配信する方法、または各基地局間で結ばれる無線回線上で同期を取る方法が一般的である。
【０００４】
この従来の無線通信システムにおいてクロックの同期を取るための技術は、例えば、特許文献１及び特許文献２に記載されている。
【０００５】
特許文献１は、システムトポロジーとしてバス型の移動通信システムにおいて位相同期を取るために、中央制御装置は、遅延測定信号を各送信局に送信し、各送信局からループバックされた遅延測定信号との時間差を測定することで、中央制御装置と各送信局間の遅延時間を測定して位相補償を行っている。
【０００６】
特許文献２は、システムトポロジーとしてスター型の移動通信システムにおいて位相同期を取るために、中央局は、遅延測定命令信号の回線伝送路への供給から折り返し信号の受信までの信号伝送時間を無線基地局の各各ごとに測定し、無線基地局の各各から送信する無線信号の送信タイミングが同期するように，遅延時間を測定された信号伝送時間に基づいて更新して位相補償を行っている。
【０００７】
【特許文献１】
特開平０９−５５６９８号公報
【特許文献２】
特許第２７６６２２６号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の方法では、例えば、ゲートウェイ装置に内蔵されたクロックの調整幅（変更量）が大きかった場合、ＰＨＳ端末等の通信端末装置側ではこのクロックの調整幅を吸収しきれず（ゲートウェイ装置のクロック調整に追随できず）、通信パケット間にジッタ（揺らぎ）が発生するという問題がある。このとき、ゲートウェイ装置の入力データ信号と出力データ信号との間にパルス数の変化が発生し、通信品質が劣化したり、または通信を継続すること自体ができなくなる結果となる。
【０００９】
また、ディジーチェーン接続された複数のゲートウェイ装置の全てに対し、１つのクロックを出力することにより、一度に各ゲートウェイ装置のクロックの調整を行う方法がある。ここで、ディジーチェーン接続とは、複数台の周辺機器（ここでは、ゲートウェイ装置）を接続する方法の１つであり、ディジーチェーンで繋がれた装置は、本体装置に近い上流のケーブルから信号を受け取ると、下流に接続された周辺装置へと順々に信号を伝える。この通信システムでは、特にクロックの調整幅が大きくなるので、上記の問題が顕著となる。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、ゲートウェイ装置等のクロックの調整幅が大きくなる場合でも、通信端末側等においてジッタの発生を抑えると共に通信を継続させることができるクロック調整回路およびクロック調整方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、外部装置の外部クロックに関する情報を取得する取得手段と、取得された前記情報に基づいて自機のクロックと前記外部クロックとの位相同期に必要な所要遅延時間を検出する検出手段と、自機の前記クロックの信号を一時保存するリングバッファのリードアドレスとライトアドレス間に所定のアドレス差を設定することにより、前記信号を前記リングバッファに書き込むタイミングとこの書き込まれた前記信号を前記リングバッファから読み出すタイミングとの間に所定の遅延を発生させる遅延手段であって、前記所定のアドレス差を複数回に分けて変更する際に前記アドレス差を変更する前のライトアドレスの位置から変更後のライトアドレスの位置までを非更新領域とし、リードアドレスが前記非更新領域に到達するとリードアドレスが前記非更新領域を外れるまで前記非更新領域に到達する１つ前のアドレスに記憶されているデータを継続して出力しながら前記検出された所要遅延時間分の遅延を行う遅延手段と、を具備するクロック調整回路である。
【００１２】
【発明の実施の形態】
本発明の第１の態様は、外部装置の外部クロックに関する情報を取得する取得手段と、取得された前記情報に基づいて自機のクロックと前記外部クロックとの位相同期に必要な所要遅延時間を検出する検出手段と、自機の前記クロックの信号を一時保存するリングバッファのリードアドレスとライトアドレス間に所定のアドレス差を設定することにより、前記信号を前記リングバッファに書き込むタイミングとこの書き込まれた前記信号を前記リングバッファから読み出すタイミングとの間に所定の遅延を発生させる遅延手段であって、前記所定のアドレス差を複数回に分けて変更する際に前記アドレス差を変更する前のライトアドレスの位置から変更後のライトアドレスの位置までを非更新領域とし、リードアドレスが前記非更新領域に到達するとリードアドレスが前記非更新領域を外れるまで前記非更新領域に到達する１つ前のアドレスに記憶されているデータを継続して出力しながら前記検出された所要遅延時間分の遅延を行う遅延手段とを備えた構成を採る。
【００１３】
本発明によれば、クロックの調整幅が大きくなる場合でも、複数ステップに分けて段階的に調整するため、接続された通信端末等において、ジッタの発生を抑えると共に通信を継続させることができる。
【００１５】
また、リングバッファ構造のメモリを用いて信号に所望の遅延を発生させるので、処理時間を短くすることができ、回路規模も小さくすることができる。特に、徐々に（動的に）遅延時間を変更していくような場合にこの効果は大きい。
【００１７】
また、遅延時間に相当するリードアドレスとライトアドレス間のアドレス差を変更した際に、リングバッファにおいて上書きされないアドレスが発生した場合、このアドレスから信号を読み出さないようにするので、出力にノイズが発生することを防止することができる。
【００１８】
本発明の第２の態様は、請求項１記載のクロック調整回路を具備することを特徴とするデジタルシステムコードレスの子機である。
【００１９】
本発明によれば、上記と同様の作用効果を有するデジタルシステムコードレスの子機を提供することができる。
【００２０】
本発明の第３の態様は、請求項１記載のクロック調整回路を具備することを特徴とするゲートウェイ装置である。
【００２１】
本発明によれば、上記と同様の作用効果を有するゲートウェイ装置を提供することができる。
【００２２】
本発明の第４の態様は、外部装置の外部クロックに関する情報を取得する取得ステップと、取得された前記情報に基づいて自機のクロックと前記外部クロックとの位相同期に必要な所要遅延時間を検出する検出ステップと、自機の前記クロックの信号を一時保存するリングバッファのリードアドレスとライトアドレス間に所定のアドレス差を設定することにより、前記信号を前記リングバッファに書き込むタイミングとこの書き込まれた前記信号を前記リングバッファから読み出すタイミングとの間に所定の遅延を発生させる遅延ステップであって、前記遅延ステップは、前記所定のアドレス差を複数回に分けて変更する際に前記アドレス差を変更する前のライトアドレスの位置から変更後のライトアドレスの位置までを非更新領域とし、リードアドレスが前記非更新領域に到達するとリードアドレスが前記非更新領域を外れるまで前記非更新領域に到達する１つ前のアドレスに記憶されているデータを継続して出力しながら前記検出された所要遅延時間分の遅延を行う。
【００２３】
本発明によれば、クロックの調整幅が大きくなる場合でも、複数ステップに分けて段階的に調整するため、接続された通信端末等において、ジッタの発生を抑えると共に通信を継続させることができる。
【００２４】
本発明の骨子は、遅延時間を大幅に変更する場合、複数ステップに分けて段階的に遅延時間を変更することである。また、このように遅延時間を動的に変更する場合に、バッファに上書きされずに残留している過去のデータを出力しないような処理も行う。
【００２５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２６】
（実施の形態１）
本発明の実施の形態１に係るゲートウェイ装置は、例えば図１に示すような呼制御装置（ＣＳ；Call Server）、ゲートウェイ装置１００（ＧＷ１００−１〜１００−３）、基地局装置１５０（ＢＳ１５０−１〜１５０−８）、および移動端末装置ＭＳ１、ＭＳ２からなる電話サービスシステムにおいて使用される。
【００２７】
ここで、ゲートウェイ装置１００は、呼制御装置ＣＳとＬＡＮ（ＶｏＩＰネットワーク）を介し接続され、一方、移動端末装置ＭＳ１、ＭＳ２とは基地局装置１５０を介し接続され、電話サービスシステムを形成している。また、ゲートウェイ装置１００は、ＩＳＤＮ公衆網にも接続されている。
【００２８】
図２は、ゲートウェイ装置１００の主要な構成を示すブロック図である。
【００２９】
ゲートウェイ装置１００は、主信号入力インタフェース１０１、主信号入力バッファ１０２、ＰＬＬ回路１０３、主信号出力バッファ１０４、主信号出力インタフェース１０５、遅延情報入力インタフェース１０６、外部クロック信号入力バッファ１０７、所要遅延時間検出部１０８、ＢＳインタフェース１０９、およびクロック調整回路１１０を有する。そして、ゲートウェイ装置１００とは別のゲートウェイ装置等の外部装置に主信号入力インタフェース１０１、遅延情報入力インタフェース１０６、および主信号出力インタフェース１０５を介し接続され、基地局装置ＢＳ１にＢＳインタフェース１０９を介し接続されている。
【００３０】
図中に示す主信号（８ｋＨｚのマスタークロック信号／１．４４ｓのフレームタイミング信号）が、主信号入力インタフェース１０１および主信号入力バッファ１０２を介し、ＰＬＬ回路１０３に入力される。ＰＬＬ回路１０３は、内蔵する水晶発振器の発振信号（１６ＭＨｚの動作クロック）に基づいて主信号を生成し、主信号出力バッファ１０４および主信号出力インタフェース１０５を介し下流の外部ゲートウェイ装置に出力する。また、ＰＬＬ回路１０３は、発振信号を所要遅延時間検出部１０８に出力すると共に、主信号をクロック調整回路１１０に出力する。
【００３１】
所要遅延時間検出部１０８は、遅延情報入力インタフェース１０６を介し入力される外部装置のクロックに関する情報（外部クロック情報）と、ＰＬＬ回路１０３から出力される発振信号とに基づいて、ゲートウェイ装置でクロックの調整に必要な所要遅延時間を検出し、この情報を含んだ信号Ｓ２をクロック調整回路１１０に出力する。
【００３２】
クロック調整回路１１０は、所要遅延時間検出部１０８から出力された所要遅延時間（信号Ｓ２）に基づいて、ＰＬＬ回路１０３を介し入力されるデータ（信号Ｓ１）を所定の時間分だけ遅延させることにより、ゲートウェイ装置１００のクロック調整を行う。このクロック調整の詳細については、後述する。クロック調整後のデータ（信号Ｓ３）は、ＢＳインタフェース１０９に出力される。
【００３３】
ＢＳインタフェース１０９は、基地局装置ＢＳ１５０に接続され、電話サービスに関する制御情報や通話情報等を授受して、移動端末装置ＭＳ１、ＭＳ２の通話動作を制御するとともに、クロック調整回路１１０から出力される調整後の主信号のタイミングに基づいて、基地局装置１５０および移動端末装置ＭＳ１、ＭＳ２の通話動作タイミングを制御する。
【００３４】
図３は、上記のクロック調整回路１１０の主要な構成を示すブロック図である。
【００３５】
クロック調整回路１１０は、遅延処理判定部１１１、リード／ライトアドレス生成部１１２、メモリ１１３、およびデータ保持部１１４を有する。
【００３６】
クロック調整回路１１０の特徴は、リングバッファ構造のメモリ１１３を採用し、このメモリのリード（読み出し）アドレスとライト（書き込み）アドレスとの間に所定のアドレス差が設けられていることである。これにより、メモリ１１３にデータを書き込むタイミングとメモリ１１３からデータを読み出すタイミングの間に時間的なずれが生じる。
【００３７】
ここで、リングバッファ構造とは、アドレスが順番に配列され、かつ、リングのようにアドレスが循環しているバッファ構造のことである。すなわち、リードアドレスまたはライトアドレスがメモリの最終アドレスに到達した場合、次にアドレスが１インクリメントされると、アドレスはメモリの最初のアドレスに移動する（戻る）。なお、この構造は、ハード的にもソフト的にも実現可能である。
【００３８】
このリングバッファ構造のメモリでは、原則として、リードアドレス、ライトアドレス共に時間経過に併せて１ずつインクリメントされる。そのため、リードアドレスとライトアドレス間のアドレス差は不変である。さらに、アドレスの更新（１ずつのインクリメント）は動作クロックに合わせて一定時間ごとに行われるため、このアドレス差に対応させて遅延時間を設定することが可能である。
【００３９】
このように、リングバッファ構造のメモリを用いて信号に所望の遅延を発生させる方法は、簡便であるため処理時間が短くて済み、回路規模も小さくすることができる。特に、本発明のように徐々に（動的に）設定遅延時間を変更していくような装置では、遅延時間の更新が頻繁であるため、リングバッファ構造のメモリは重要な役割を果たす。
【００４０】
次いで、上記構成を有するクロック調整回路１１０の動作について詳しく説明する。
【００４１】
遅延処理判定部１１１は、所要遅延時間検出部１０８から出力される所要遅延時間（信号Ｓ２）と、リード／ライトアドレス生成部１１２から出力される設定遅延時間の更新タイミングか否かを示すフラグとに基づいて、入力データ（信号Ｓ１）に所定の遅延処理を施すか否か判定し、判定結果をリード／ライトアドレス生成部１１２に出力する。なお、所要遅延時間および設定遅延時間については、後ほど詳しく説明する。
【００４２】
リード／ライトアドレス生成部１１２は、遅延処理判定部１１１の判定結果に基づいてメモリ１１３のリードアドレスおよびライトアドレスを生成し、メモリ１１３に出力する。また、動作クロックに基づいて、設定遅延時間の更新タイミングか否か判定し、その判定結果を示すフラグを遅延処理判定部１１１に出力する。
【００４３】
メモリ１１３は、入力データ（信号Ｓ１）に対し、リード／ライトアドレス生成部１１２から出力されたライトアドレスに従って、書き込み（ライト）を行ってデータを一時保存する。また、リード／ライトアドレス生成部１１２から出力されたリードアドレスに従って、一時保存されたデータの読み出し（リード）を行い、データ保持部１１４に出力する。データ保持部１１４の動作については後述する。
【００４４】
図４は、上記のリングバッファ構造を利用する方法により所要の遅延を発生させた信号の一例を示す図である。この図において、動作クロックは１６ＭＨｚの発振信号、入力データ信号の１パルスは０．２５μｓｅｃ程度である場合を例にとって説明する。なお、他の図においても同様の条件設定とする。
【００４５】
入力データは動作クロックに合わせてサンプリングされ、０／１判定がされる。この図に示す例では、入力データは、時刻Ｔ１前においては０と判定され、時刻Ｔ２〜Ｔ５においては１と判定され、時刻Ｔ６以降においては０と判定される。そして、この判定結果は、時刻Ｔ１においてライトアドレス（データ入力）の位置がメモリ１１３の最上部のアドレスであるとすると、この最上部のアドレスから順に下のアドレスへと図に示すように記録される。そして、この図の例ではライトアドレスとリードアドレス間のアドレス差が６に設定されているので、時刻Ｔ７においてリードアドレスがメモリ１１３の最上部のアドレスに到達し、ここに記録されていたデータが読み出され、その後、時刻Ｔ８、Ｔ９、・・・に下部のアドレスに記録されたデータが順次読み出される。よって、時刻Ｔ２〜Ｔ５付近に入力されたデータは、およそΔＴ＝Ｔ８−Ｔ２の遅延時間が経過した時刻Ｔ８〜Ｔ１２の位置において出力される。
【００４６】
図５は、遅延処理判定部１１１のクロック調整の概要を示した図である。なお、この図では、主信号として、隣接する上流のゲートウェイ装置から出力された８ｋＨｚのクロック信号を一例として示している。
【００４７】
隣接する上流のゲートウェイ装置から出力された直後の主信号とゲートウェイ装置１００に入力される主信号との間には、ｔ１−ｔ０の伝送遅延が生じていることがわかる。これは、主に上流のゲートウェイ装置とゲートウェイ装置１００とを結ぶ伝送路が原因で発生する遅延であり、所要遅延時間検出部１０８において検出される。よって、このケースにおいては、ゲートウェイ装置１００は、主信号にｔ７−ｔ１に相当する遅延時間を与え、外部クロックと１周期ずらすことにより、主信号のマスタークロックと位相同期がとれることになる。なお、この位相を一致させるために必要な遅延時間のことを所要遅延時間と呼ぶことにする。
【００４８】
しかし、既に説明した通り、ｔ７−ｔ１の所要遅延時間を一度に与えると、ゲートウェイ装置１００に接続されている基地局装置および移動端末装置はこの遅延時間の変更に追随できないおそれが強くなる。そこで、ゲートウェイ装置１００は、所要遅延時間分のクロック調整を複数ステップに分け、徐々に行う。すなわち、各ステップにおいて与える遅延時間（今回のクロック調整の開始時点を基準とした遅延時間のこと。以下、設定遅延時間という。）を徐々に増加または減少させることにより、最終的には所要遅延時間分のクロック調整を完了させる。
【００４９】
図５は、５ｍｓｅｃを１ステップ（クロック調整の１周期）とし、１ステップにおいて１アドレス（１／（動作クロックの周波数）の時間）の増減を行うことによりクロック調整を行う例を示している。よって、最初のステップ（クロック調整開始から５ｍｓｅｃ後）では、主信号にｔ２−ｔ１（動作クロックの１周期）の遅延時間が与えられ、次のステップ（クロック調整開始から１０ｍｓｅｃ後）では、主信号にｔ３−ｔ２の遅延時間が与えられ、・・・というようにクロック調整は行われ、クロック調整開始から３０ｍｓｅｃ後には主信号に最終的にｔ７−ｔ１の遅延が加えられている状態となる。
【００５０】
図６は、上記の段階的なクロック調整方法の手順を示したフロー図である。
【００５１】
ゲートウェイ装置１００は、設定遅延時間の更新を定期的（５ｍｓｅｃごと）に継続して行う。そのため、リード／ライトアドレス生成部１１２は、常時、信号Ｓ１に含まれる動作クロックを用いて時間経過を計時しながら設定遅延時間の更新タイミングか確認する（ＳＴ１０１０）。このように設定遅延時間の更新を定期的に行うことにより、ゲートウェイ装置１００のクロックが周囲の外部装置と同期がとれなくなった等の理由によりゲートウェイ装置１００が誤動作を起こした場合にも、所定時間経過後には自動的に正常な動作に復旧させることができる。
【００５２】
ＳＴ１０１０において設定遅延時間の更新タイミングになったら、リード／ライトアドレス生成部１１２からその旨を通知された遅延処理判定部１１１は、所要遅延時間と現在の設定遅延時間との比較を行う（ＳＴ１０２０、ＳＴ１０４０）。そして、所要遅延時間が設定遅延時間よりも大きい場合は設定遅延時間を増加させ（ＳＴ１０３０）、所要遅延時間が設定遅延時間よりも小さい場合は設定遅延時間を減少させ（ＳＴ１０５０）、所要遅延時間と設定遅延時間が等しい場合は、設定遅延時間を変化させない（ＳＴ１０４０）。
【００５３】
なお、このフローにおいて、「設定遅延時間＋１」または「設定遅延時間−１」とあるのは、設定遅延時間に相当するメモリ１１３の上記のリードアドレスとライトアドレス間のアドレス差の設定を１インクリメントまたは１デクリメントすることを意味している。よって、リードアドレスとライトアドレス間のアドレス差を増減させることにより、設定遅延時間を増減させている。
【００５４】
なお、アドレス差が変更された際に実際に変更が現れるのはライトアドレスである。すなわち、アドレス差が６から９に変更された場合、リードアドレスの位置は変更されず、ライトアドレスのみが現在の位置から３つ先のアドレスへジャンプする。これにより、リードアドレスから読み出されるデータ（クロック調整回路１１０から出力されるデータ）が不連続になることを防止する。
【００５５】
上記のＳＴ１０１０〜１０５０の処理は、クロック調整回路１１０が停止するまで続行される（ＳＴ１０６０）。
【００５６】
例えば、設定遅延時間を減少させる方向の変更が行われる際にこの変更量が大きいと、ゲートウェイ装置１００の入力データ信号と出力データ信号との間にパルス数の変化（パルス数が少なくなる変化）が発生するおそれがある。しかし、上記のように設定遅延時間を徐々に変更することにより、これを防止することができる。
【００５７】
なお、ここでは、メモリ１１３のリードアドレスとライトアドレス間のアドレス差の設定を５ｍｓｅｃごとに１インクリメントまたは１デクリメントする場合を例にとって説明したが、このアドレス差の増減量は１アドレスに限定されず２アドレス以上であっても良い。ただし、ゲートウェイ装置１００に接続されている基地局装置および移動端末装置がこのアドレス差（遅延時間）の変更に追随できる値でなければならないので、この変更量をＮとして、少なくとも
動作クロック*Ｎ ＜ 入力データ信号のパルス幅 ・・・（式１）
の条件式を満たす値とする。
【００５８】
また、ここでは、クロック調整（設定遅延時間の更新）を５ｍｓｅｃごとに行う場合を例にとって説明したが、クロック調整の間隔は５ｍｓｅｃに限定されない。
【００５９】
次いで、データ保持部１１４の動作について以下説明する。図７は、データ保持部１１４の動作を説明するための図である。
【００６０】
メモリ１１３において、リードアドレスとライトアドレスとのアドレス差（遅延時間）の更新時の変更がアドレス差を増加させる方向の変更であった場合、ライトアドレスは更新時に上記のアドレス差の変更分だけジャンプすることになる。図７では、時刻Ｔ２７にいたライトアドレスが、遅延時間の更新により時刻Ｔ２８においては３つ先のアドレスにジャンプしたことを示している。このとき、ジャンプによって飛び越されたアドレスに記録されていた過去のデータは上書きされることがなく、これらのアドレス（以下、非更新領域と呼ぶ）に以前に記録された過去のデータはそのまま残ることになる。そのため、もし、リードアドレスが非更新領域に到達した場合、適当でないデータ（ノイズ）が出力されてしまうおそれがある（時刻Ｔ３４〜Ｔ３６の信号を参照）。
【００６１】
これを防止するため、データ保持部１１４は、メモリ１１３から読み出されたデータを一定期間保持しておき、リードアドレスが非更新領域に到達したことをリード／ライトアドレス生成部１１２から信号Ｓ４により通知された場合には、リードアドレスが非更新領域を外れるまで（時刻Ｔ３４〜Ｔ３６の期間）、非更新領域に到達する１つ前のアドレスに記憶されているデータ（時刻Ｔ３３において出力したデータ）を継続して出力する。
【００６２】
すなわち、遅延時間に相当するリードアドレスとライトアドレス間のアドレス差を変更した際に、リングバッファにおいて上書きされないアドレスが発生した場合、このアドレスから信号を読み出さないようにする。よって、図７に示したような時刻Ｔ３４〜Ｔ３６のノイズ信号は、実際には現れないようになる。
【００６３】
図８および図９は、上記のノイズ信号の出力を防止する処理の手順について示すフロー図である。特に、図８はライトアドレス側の動作、図９はリードアドレス側の動作に関するフローである。
【００６４】
リード／ライトアドレス生成部１１２は、まず図８のフローにおいて、設定遅延時間の更新間隔である５ｍｓｅｃを経過しているか否か確認する（ＳＴ２０１０）。なお、上述の通り、リード／ライトアドレス生成部１１２は、常時、信号Ｓ１に含まれる動作クロックを用いて時間経過を計時している。
【００６５】
ＳＴ２０１０において更新タイミングに該当しているときは、設定遅延時間の更新を行う前に、現在のライトアドレス（データ入力）の位置を記録する（ＳＴ２０２０）。そして、ライトアドレスの更新（ＳＴ２０３０）後、今度は、更新後のライトアドレスの位置を記録する（ＳＴ２０４０）。このように、更新前後のライトアドレスの位置を記録することにより、上記の非更新領域を確定することができる。なお、ライトアドレスが先のアドレスにジャンプするのではなく後ろのアドレスにジャンプする場合、すなわち、リードアドレスとライトアドレス間のアドレス差（遅延時間）の変更がアドレス差を減少させる方向の変更であった場合は、非更新領域は存在しなくなる。
【００６６】
ＳＴ２０１０において更新タイミングに該当していない場合は何の動作もしない。そして、ＳＴ２０１０〜ＳＴ２０４０の動作は、クロック調整回路１１０が停止するまで継続される（ＳＴ２０５０）。
【００６７】
非更新領域の確定が終了すると、次に図９のフローに移り、リード／ライトアドレス生成部１１２は、リードアドレスがこの非更新領域に到達したか否かを判断する（ＳＴ３０１０）。到達している場合には、データ保持部１１４は、このリードアドレス（正確には１つ前のアドレス）に保存されていたデータを別の記憶領域に保持する（ＳＴ３０２０）。そして、この別の記憶領域に保持されたデータを、リードアドレスが非更新領域から出るまで信号Ｓ３として出力する（ＳＴ３０３０、ＳＴ３０４０）。
【００６８】
一方、ＳＴ３０１０において、リードアドレスが非更新領域に到達していないと判断された場合は、通常の動作通り、リードアドレスに保存されているデータをそのまま出力する（ＳＴ３０５０）。
【００６９】
上記のＳＴ３０１０〜ＳＴ３０５０の動作は、クロック調整回路１１０が停止するまで継続される（ＳＴ３０６０）。
【００７０】
図１０は、以上の手順をより詳細に、プログラムのアルゴリズムに近い形で示したフロー図である。概要については既に説明しているので、以下、特徴点のみ説明する。
【００７１】
リード／ライトアドレス生成部１１２は、リードアドレスがメモリ１１３の最後のアドレスに到達した時点で、そのとき設定遅延時間の更新間隔である５ｍｓｅｃを経過しているか否か確認する（ＳＴ４０２０）。
【００７２】
リードアドレスが、メモリ１１３の最後のアドレスに到達した時点から次にまたこのアドレスに到達するまでの時間、すなわち、リードアドレスがリングバッファを一周する時間は、リングバッファの容量で定まる。よって、設定遅延時間の更新の１周期に相当する時間（ここでは、５ｍｓｅｃ）にちょうど対応した容量のリングバッファを設置することも可能である。しかし、ここでは５ｍｓｅｃに対応した容量のリングバッファではなく、より小さい容量のリングバッファを設置する。その代わり、リードアドレスがメモリ１１３の最後のアドレスに到達した時点ごとに、更新タイミングになっているか（５ｍｓｅｃを経過しているか）を確認する。
【００７３】
以上のような処理を行うことにより、ゲートウェイ装置に設置するリングバッファは容量の小さいもので良くなる。
【００７４】
また、リードアドレスがメモリ１１３の最終アドレスに到達した時点を設定遅延量の更新タイミングとしたのは、リングバッファ構造のメモリにおいては、リードアドレスが常にライトアドレスより大きいとは限らないため、リードアドレスと２つのライトアドレス（更新前後のライトアドレス）の大小関係を固定するためである。なお、この目的のためには、リードアドレスが０の時点を設定遅延時間の更新タイミングと設定しても良い。
【００７５】
ＳＴ４０３０は、非更新領域を確定する処理であり、図８のＳＴ２０２０〜ＳＴ２０４０と実質的に同じ処理である。HoldAddress1 および HoldAddress2 が、それぞれ更新前および更新後のライトアドレスの位置を記録（hold）した変数である。また、ライトアドレスに直接設定遅延時間を代入できるのは、このとき、リードアドレスがメモリ１１３の最終アドレスにいるからである。
【００７６】
ＳＴ４０５０およびＳＴ４０６０は、リードアドレスが非更新領域に到達したか否か判断するステップと、リードアドレスに保存されているデータを HoldData という変数に保持するステップであり、図９のＳＴ３０１０およびＳＴ３０２０と同一の処理である。
【００７７】
ＳＴ４０７０は、図９のＳＴ３０１０およびＳＴ３０４０を組み合わせたような処理で実質的には同じ処理であるが、上述の非更新領域が存在しない場合（ライトアドレスが後ろのアドレスにジャンプした場合）を排除するため、
HoldAddress1 ＜ HoldAddress2 ・・・（式２）
という条件も含まれている。
【００７８】
このように、本実施の形態によれば、ゲートウェイ装置等のクロックの調整幅が大きくなる場合でも、複数ステップに分けて段階的に調整するため、このゲートウェイ装置に接続された通信端末等において、ジッタの発生を抑えると共に通信を継続させることができる。
【００７９】
なお、本発明に係るクロック調整回路は、ゲートウェイ装置に限らず、同様のクロック同期方法を用いた通信装置に搭載することが可能であり、これにより上記と同様の作用効果を有する通信装置を提供することができる。
【００８０】
なお、ここでは、本発明をハードウェアで構成する場合を例にとって説明したが、ソフトウェアで実現することも可能である。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、ゲートウェイ装置等のクロックの調整幅が大きくなる場合でも、このゲートウェイ装置等に接続された通信端末等において、ジッタの発生を抑えると共に通信を継続させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るゲートウェイ装置が使用される例を示す図
【図２】本発明の実施の形態１に係るゲートウェイ装置の主要な構成を示すブロック図
【図３】本発明の実施の形態１に係るクロック調整回路の主要な構成を示すブロック図
【図４】リングバッファ構造を利用する方法により所要の遅延を発生させた信号の一例を示す図
【図５】本発明の実施の形態１に係る遅延処理判定部のクロック調整の概要を示した図
【図６】本発明の実施の形態１に係る段階的なクロック調整方法の手順を示したフロー図
【図７】本発明の実施の形態１に係るデータ保持部の動作を説明するための図
【図８】ノイズ信号の出力を防止する処理の手順について示すフロー図（ライトアドレス側の動作）
【図９】ノイズ信号の出力を防止する処理の手順について示すフロー図（リードアドレス側の動作）
【図１０】ノイズ信号の出力を防止する処理の手順をプログラムのアルゴリズムに近い形で示したフロー図
【符号の説明】
１００ ゲートウェイ装置
１０３ ＰＬＬ回路
１０８ 所要遅延時間検出部
１１０ クロック調整回路
１１１ 遅延処理判定部
１１２ リード／ライトアドレス生成部
１１３ メモリ
１１４ データ保持部
【発明の属する技術分野】
本発明は、移動体通信システムのゲートウェイ装置等に使用されるクロック調整回路およびクロック調整方法に関する。
【０００２】
【従来の技術】
従来のＰＨＳ（Personal Handyphone System）等の移動体通信システムにおいては、複数の基地局を管理するゲートウェイ装置が存在し、このゲートウェイ装置はＰＨＳ網に接続されている。そして、ＰＨＳである携帯型移動通信端末は、基地局およびゲートウェイ装置を介し他の通信端末と通話を実現することができる。
【０００３】
ＰＨＳでは、複数の基地局間をまたいで移動しながら通話する場合がある。このとき、自機が収容される基地局が変わると、クロックの同期がとれなくなったり、位相差が生じたりして、通話を継続することができなくなる場合がある。そのため、基地局間の移動において同期が取れなくなったり、位相差が生じることを防止するため、１つのクロック源のみを用いてこのクロック源より全ての基地局へ同じクロックを配信する方法、または各基地局間で結ばれる無線回線上で同期を取る方法が一般的である。
【０００４】
この従来の無線通信システムにおいてクロックの同期を取るための技術は、例えば、特許文献１及び特許文献２に記載されている。
【０００５】
特許文献１は、システムトポロジーとしてバス型の移動通信システムにおいて位相同期を取るために、中央制御装置は、遅延測定信号を各送信局に送信し、各送信局からループバックされた遅延測定信号との時間差を測定することで、中央制御装置と各送信局間の遅延時間を測定して位相補償を行っている。
【０００６】
特許文献２は、システムトポロジーとしてスター型の移動通信システムにおいて位相同期を取るために、中央局は、遅延測定命令信号の回線伝送路への供給から折り返し信号の受信までの信号伝送時間を無線基地局の各各ごとに測定し、無線基地局の各各から送信する無線信号の送信タイミングが同期するように，遅延時間を測定された信号伝送時間に基づいて更新して位相補償を行っている。
【０００７】
【特許文献１】
特開平０９−５５６９８号公報
【特許文献２】
特許第２７６６２２６号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の方法では、例えば、ゲートウェイ装置に内蔵されたクロックの調整幅（変更量）が大きかった場合、ＰＨＳ端末等の通信端末装置側ではこのクロックの調整幅を吸収しきれず（ゲートウェイ装置のクロック調整に追随できず）、通信パケット間にジッタ（揺らぎ）が発生するという問題がある。このとき、ゲートウェイ装置の入力データ信号と出力データ信号との間にパルス数の変化が発生し、通信品質が劣化したり、または通信を継続すること自体ができなくなる結果となる。
【０００９】
また、ディジーチェーン接続された複数のゲートウェイ装置の全てに対し、１つのクロックを出力することにより、一度に各ゲートウェイ装置のクロックの調整を行う方法がある。ここで、ディジーチェーン接続とは、複数台の周辺機器（ここでは、ゲートウェイ装置）を接続する方法の１つであり、ディジーチェーンで繋がれた装置は、本体装置に近い上流のケーブルから信号を受け取ると、下流に接続された周辺装置へと順々に信号を伝える。この通信システムでは、特にクロックの調整幅が大きくなるので、上記の問題が顕著となる。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、ゲートウェイ装置等のクロックの調整幅が大きくなる場合でも、通信端末側等においてジッタの発生を抑えると共に通信を継続させることができるクロック調整回路およびクロック調整方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、外部装置の外部クロックに関する情報を取得する取得手段と、取得された前記情報に基づいて自機のクロックと前記外部クロックとの位相同期に必要な所要遅延時間を検出する検出手段と、自機の前記クロックの信号を一時保存するリングバッファのリードアドレスとライトアドレス間に所定のアドレス差を設定することにより、前記信号を前記リングバッファに書き込むタイミングとこの書き込まれた前記信号を前記リングバッファから読み出すタイミングとの間に所定の遅延を発生させる遅延手段であって、前記所定のアドレス差を複数回に分けて変更する際に前記アドレス差を変更する前のライトアドレスの位置から変更後のライトアドレスの位置までを非更新領域とし、リードアドレスが前記非更新領域に到達するとリードアドレスが前記非更新領域を外れるまで前記非更新領域に到達する１つ前のアドレスに記憶されているデータを継続して出力しながら前記検出された所要遅延時間分の遅延を行う遅延手段と、を具備するクロック調整回路である。
【００１２】
【発明の実施の形態】
本発明の第１の態様は、外部装置の外部クロックに関する情報を取得する取得手段と、取得された前記情報に基づいて自機のクロックと前記外部クロックとの位相同期に必要な所要遅延時間を検出する検出手段と、自機の前記クロックの信号を一時保存するリングバッファのリードアドレスとライトアドレス間に所定のアドレス差を設定することにより、前記信号を前記リングバッファに書き込むタイミングとこの書き込まれた前記信号を前記リングバッファから読み出すタイミングとの間に所定の遅延を発生させる遅延手段であって、前記所定のアドレス差を複数回に分けて変更する際に前記アドレス差を変更する前のライトアドレスの位置から変更後のライトアドレスの位置までを非更新領域とし、リードアドレスが前記非更新領域に到達するとリードアドレスが前記非更新領域を外れるまで前記非更新領域に到達する１つ前のアドレスに記憶されているデータを継続して出力しながら前記検出された所要遅延時間分の遅延を行う遅延手段とを備えた構成を採る。
【００１３】
本発明によれば、クロックの調整幅が大きくなる場合でも、複数ステップに分けて段階的に調整するため、接続された通信端末等において、ジッタの発生を抑えると共に通信を継続させることができる。
【００１５】
また、リングバッファ構造のメモリを用いて信号に所望の遅延を発生させるので、処理時間を短くすることができ、回路規模も小さくすることができる。特に、徐々に（動的に）遅延時間を変更していくような場合にこの効果は大きい。
【００１７】
また、遅延時間に相当するリードアドレスとライトアドレス間のアドレス差を変更した際に、リングバッファにおいて上書きされないアドレスが発生した場合、このアドレスから信号を読み出さないようにするので、出力にノイズが発生することを防止することができる。
【００１８】
本発明の第２の態様は、請求項１記載のクロック調整回路を具備することを特徴とするデジタルシステムコードレスの子機である。
【００１９】
本発明によれば、上記と同様の作用効果を有するデジタルシステムコードレスの子機を提供することができる。
【００２０】
本発明の第３の態様は、請求項１記載のクロック調整回路を具備することを特徴とするゲートウェイ装置である。
【００２１】
本発明によれば、上記と同様の作用効果を有するゲートウェイ装置を提供することができる。
【００２２】
本発明の第４の態様は、外部装置の外部クロックに関する情報を取得する取得ステップと、取得された前記情報に基づいて自機のクロックと前記外部クロックとの位相同期に必要な所要遅延時間を検出する検出ステップと、自機の前記クロックの信号を一時保存するリングバッファのリードアドレスとライトアドレス間に所定のアドレス差を設定することにより、前記信号を前記リングバッファに書き込むタイミングとこの書き込まれた前記信号を前記リングバッファから読み出すタイミングとの間に所定の遅延を発生させる遅延ステップであって、前記遅延ステップは、前記所定のアドレス差を複数回に分けて変更する際に前記アドレス差を変更する前のライトアドレスの位置から変更後のライトアドレスの位置までを非更新領域とし、リードアドレスが前記非更新領域に到達するとリードアドレスが前記非更新領域を外れるまで前記非更新領域に到達する１つ前のアドレスに記憶されているデータを継続して出力しながら前記検出された所要遅延時間分の遅延を行う。
【００２３】
本発明によれば、クロックの調整幅が大きくなる場合でも、複数ステップに分けて段階的に調整するため、接続された通信端末等において、ジッタの発生を抑えると共に通信を継続させることができる。
【００２４】
本発明の骨子は、遅延時間を大幅に変更する場合、複数ステップに分けて段階的に遅延時間を変更することである。また、このように遅延時間を動的に変更する場合に、バッファに上書きされずに残留している過去のデータを出力しないような処理も行う。
【００２５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２６】
（実施の形態１）
本発明の実施の形態１に係るゲートウェイ装置は、例えば図１に示すような呼制御装置（ＣＳ；Call Server）、ゲートウェイ装置１００（ＧＷ１００−１〜１００−３）、基地局装置１５０（ＢＳ１５０−１〜１５０−８）、および移動端末装置ＭＳ１、ＭＳ２からなる電話サービスシステムにおいて使用される。
【００２７】
ここで、ゲートウェイ装置１００は、呼制御装置ＣＳとＬＡＮ（ＶｏＩＰネットワーク）を介し接続され、一方、移動端末装置ＭＳ１、ＭＳ２とは基地局装置１５０を介し接続され、電話サービスシステムを形成している。また、ゲートウェイ装置１００は、ＩＳＤＮ公衆網にも接続されている。
【００２８】
図２は、ゲートウェイ装置１００の主要な構成を示すブロック図である。
【００２９】
ゲートウェイ装置１００は、主信号入力インタフェース１０１、主信号入力バッファ１０２、ＰＬＬ回路１０３、主信号出力バッファ１０４、主信号出力インタフェース１０５、遅延情報入力インタフェース１０６、外部クロック信号入力バッファ１０７、所要遅延時間検出部１０８、ＢＳインタフェース１０９、およびクロック調整回路１１０を有する。そして、ゲートウェイ装置１００とは別のゲートウェイ装置等の外部装置に主信号入力インタフェース１０１、遅延情報入力インタフェース１０６、および主信号出力インタフェース１０５を介し接続され、基地局装置ＢＳ１にＢＳインタフェース１０９を介し接続されている。
【００３０】
図中に示す主信号（８ｋＨｚのマスタークロック信号／１．４４ｓのフレームタイミング信号）が、主信号入力インタフェース１０１および主信号入力バッファ１０２を介し、ＰＬＬ回路１０３に入力される。ＰＬＬ回路１０３は、内蔵する水晶発振器の発振信号（１６ＭＨｚの動作クロック）に基づいて主信号を生成し、主信号出力バッファ１０４および主信号出力インタフェース１０５を介し下流の外部ゲートウェイ装置に出力する。また、ＰＬＬ回路１０３は、発振信号を所要遅延時間検出部１０８に出力すると共に、主信号をクロック調整回路１１０に出力する。
【００３１】
所要遅延時間検出部１０８は、遅延情報入力インタフェース１０６を介し入力される外部装置のクロックに関する情報（外部クロック情報）と、ＰＬＬ回路１０３から出力される発振信号とに基づいて、ゲートウェイ装置でクロックの調整に必要な所要遅延時間を検出し、この情報を含んだ信号Ｓ２をクロック調整回路１１０に出力する。
【００３２】
クロック調整回路１１０は、所要遅延時間検出部１０８から出力された所要遅延時間（信号Ｓ２）に基づいて、ＰＬＬ回路１０３を介し入力されるデータ（信号Ｓ１）を所定の時間分だけ遅延させることにより、ゲートウェイ装置１００のクロック調整を行う。このクロック調整の詳細については、後述する。クロック調整後のデータ（信号Ｓ３）は、ＢＳインタフェース１０９に出力される。
【００３３】
ＢＳインタフェース１０９は、基地局装置ＢＳ１５０に接続され、電話サービスに関する制御情報や通話情報等を授受して、移動端末装置ＭＳ１、ＭＳ２の通話動作を制御するとともに、クロック調整回路１１０から出力される調整後の主信号のタイミングに基づいて、基地局装置１５０および移動端末装置ＭＳ１、ＭＳ２の通話動作タイミングを制御する。
【００３４】
図３は、上記のクロック調整回路１１０の主要な構成を示すブロック図である。
【００３５】
クロック調整回路１１０は、遅延処理判定部１１１、リード／ライトアドレス生成部１１２、メモリ１１３、およびデータ保持部１１４を有する。
【００３６】
クロック調整回路１１０の特徴は、リングバッファ構造のメモリ１１３を採用し、このメモリのリード（読み出し）アドレスとライト（書き込み）アドレスとの間に所定のアドレス差が設けられていることである。これにより、メモリ１１３にデータを書き込むタイミングとメモリ１１３からデータを読み出すタイミングの間に時間的なずれが生じる。
【００３７】
ここで、リングバッファ構造とは、アドレスが順番に配列され、かつ、リングのようにアドレスが循環しているバッファ構造のことである。すなわち、リードアドレスまたはライトアドレスがメモリの最終アドレスに到達した場合、次にアドレスが１インクリメントされると、アドレスはメモリの最初のアドレスに移動する（戻る）。なお、この構造は、ハード的にもソフト的にも実現可能である。
【００３８】
このリングバッファ構造のメモリでは、原則として、リードアドレス、ライトアドレス共に時間経過に併せて１ずつインクリメントされる。そのため、リードアドレスとライトアドレス間のアドレス差は不変である。さらに、アドレスの更新（１ずつのインクリメント）は動作クロックに合わせて一定時間ごとに行われるため、このアドレス差に対応させて遅延時間を設定することが可能である。
【００３９】
このように、リングバッファ構造のメモリを用いて信号に所望の遅延を発生させる方法は、簡便であるため処理時間が短くて済み、回路規模も小さくすることができる。特に、本発明のように徐々に（動的に）設定遅延時間を変更していくような装置では、遅延時間の更新が頻繁であるため、リングバッファ構造のメモリは重要な役割を果たす。
【００４０】
次いで、上記構成を有するクロック調整回路１１０の動作について詳しく説明する。
【００４１】
遅延処理判定部１１１は、所要遅延時間検出部１０８から出力される所要遅延時間（信号Ｓ２）と、リード／ライトアドレス生成部１１２から出力される設定遅延時間の更新タイミングか否かを示すフラグとに基づいて、入力データ（信号Ｓ１）に所定の遅延処理を施すか否か判定し、判定結果をリード／ライトアドレス生成部１１２に出力する。なお、所要遅延時間および設定遅延時間については、後ほど詳しく説明する。
【００４２】
リード／ライトアドレス生成部１１２は、遅延処理判定部１１１の判定結果に基づいてメモリ１１３のリードアドレスおよびライトアドレスを生成し、メモリ１１３に出力する。また、動作クロックに基づいて、設定遅延時間の更新タイミングか否か判定し、その判定結果を示すフラグを遅延処理判定部１１１に出力する。
【００４３】
メモリ１１３は、入力データ（信号Ｓ１）に対し、リード／ライトアドレス生成部１１２から出力されたライトアドレスに従って、書き込み（ライト）を行ってデータを一時保存する。また、リード／ライトアドレス生成部１１２から出力されたリードアドレスに従って、一時保存されたデータの読み出し（リード）を行い、データ保持部１１４に出力する。データ保持部１１４の動作については後述する。
【００４４】
図４は、上記のリングバッファ構造を利用する方法により所要の遅延を発生させた信号の一例を示す図である。この図において、動作クロックは１６ＭＨｚの発振信号、入力データ信号の１パルスは０．２５μｓｅｃ程度である場合を例にとって説明する。なお、他の図においても同様の条件設定とする。
【００４５】
入力データは動作クロックに合わせてサンプリングされ、０／１判定がされる。この図に示す例では、入力データは、時刻Ｔ１前においては０と判定され、時刻Ｔ２〜Ｔ５においては１と判定され、時刻Ｔ６以降においては０と判定される。そして、この判定結果は、時刻Ｔ１においてライトアドレス（データ入力）の位置がメモリ１１３の最上部のアドレスであるとすると、この最上部のアドレスから順に下のアドレスへと図に示すように記録される。そして、この図の例ではライトアドレスとリードアドレス間のアドレス差が６に設定されているので、時刻Ｔ７においてリードアドレスがメモリ１１３の最上部のアドレスに到達し、ここに記録されていたデータが読み出され、その後、時刻Ｔ８、Ｔ９、・・・に下部のアドレスに記録されたデータが順次読み出される。よって、時刻Ｔ２〜Ｔ５付近に入力されたデータは、およそΔＴ＝Ｔ８−Ｔ２の遅延時間が経過した時刻Ｔ８〜Ｔ１２の位置において出力される。
【００４６】
図５は、遅延処理判定部１１１のクロック調整の概要を示した図である。なお、この図では、主信号として、隣接する上流のゲートウェイ装置から出力された８ｋＨｚのクロック信号を一例として示している。
【００４７】
隣接する上流のゲートウェイ装置から出力された直後の主信号とゲートウェイ装置１００に入力される主信号との間には、ｔ１−ｔ０の伝送遅延が生じていることがわかる。これは、主に上流のゲートウェイ装置とゲートウェイ装置１００とを結ぶ伝送路が原因で発生する遅延であり、所要遅延時間検出部１０８において検出される。よって、このケースにおいては、ゲートウェイ装置１００は、主信号にｔ７−ｔ１に相当する遅延時間を与え、外部クロックと１周期ずらすことにより、主信号のマスタークロックと位相同期がとれることになる。なお、この位相を一致させるために必要な遅延時間のことを所要遅延時間と呼ぶことにする。
【００４８】
しかし、既に説明した通り、ｔ７−ｔ１の所要遅延時間を一度に与えると、ゲートウェイ装置１００に接続されている基地局装置および移動端末装置はこの遅延時間の変更に追随できないおそれが強くなる。そこで、ゲートウェイ装置１００は、所要遅延時間分のクロック調整を複数ステップに分け、徐々に行う。すなわち、各ステップにおいて与える遅延時間（今回のクロック調整の開始時点を基準とした遅延時間のこと。以下、設定遅延時間という。）を徐々に増加または減少させることにより、最終的には所要遅延時間分のクロック調整を完了させる。
【００４９】
図５は、５ｍｓｅｃを１ステップ（クロック調整の１周期）とし、１ステップにおいて１アドレス（１／（動作クロックの周波数）の時間）の増減を行うことによりクロック調整を行う例を示している。よって、最初のステップ（クロック調整開始から５ｍｓｅｃ後）では、主信号にｔ２−ｔ１（動作クロックの１周期）の遅延時間が与えられ、次のステップ（クロック調整開始から１０ｍｓｅｃ後）では、主信号にｔ３−ｔ２の遅延時間が与えられ、・・・というようにクロック調整は行われ、クロック調整開始から３０ｍｓｅｃ後には主信号に最終的にｔ７−ｔ１の遅延が加えられている状態となる。
【００５０】
図６は、上記の段階的なクロック調整方法の手順を示したフロー図である。
【００５１】
ゲートウェイ装置１００は、設定遅延時間の更新を定期的（５ｍｓｅｃごと）に継続して行う。そのため、リード／ライトアドレス生成部１１２は、常時、信号Ｓ１に含まれる動作クロックを用いて時間経過を計時しながら設定遅延時間の更新タイミングか確認する（ＳＴ１０１０）。このように設定遅延時間の更新を定期的に行うことにより、ゲートウェイ装置１００のクロックが周囲の外部装置と同期がとれなくなった等の理由によりゲートウェイ装置１００が誤動作を起こした場合にも、所定時間経過後には自動的に正常な動作に復旧させることができる。
【００５２】
ＳＴ１０１０において設定遅延時間の更新タイミングになったら、リード／ライトアドレス生成部１１２からその旨を通知された遅延処理判定部１１１は、所要遅延時間と現在の設定遅延時間との比較を行う（ＳＴ１０２０、ＳＴ１０４０）。そして、所要遅延時間が設定遅延時間よりも大きい場合は設定遅延時間を増加させ（ＳＴ１０３０）、所要遅延時間が設定遅延時間よりも小さい場合は設定遅延時間を減少させ（ＳＴ１０５０）、所要遅延時間と設定遅延時間が等しい場合は、設定遅延時間を変化させない（ＳＴ１０４０）。
【００５３】
なお、このフローにおいて、「設定遅延時間＋１」または「設定遅延時間−１」とあるのは、設定遅延時間に相当するメモリ１１３の上記のリードアドレスとライトアドレス間のアドレス差の設定を１インクリメントまたは１デクリメントすることを意味している。よって、リードアドレスとライトアドレス間のアドレス差を増減させることにより、設定遅延時間を増減させている。
【００５４】
なお、アドレス差が変更された際に実際に変更が現れるのはライトアドレスである。すなわち、アドレス差が６から９に変更された場合、リードアドレスの位置は変更されず、ライトアドレスのみが現在の位置から３つ先のアドレスへジャンプする。これにより、リードアドレスから読み出されるデータ（クロック調整回路１１０から出力されるデータ）が不連続になることを防止する。
【００５５】
上記のＳＴ１０１０〜１０５０の処理は、クロック調整回路１１０が停止するまで続行される（ＳＴ１０６０）。
【００５６】
例えば、設定遅延時間を減少させる方向の変更が行われる際にこの変更量が大きいと、ゲートウェイ装置１００の入力データ信号と出力データ信号との間にパルス数の変化（パルス数が少なくなる変化）が発生するおそれがある。しかし、上記のように設定遅延時間を徐々に変更することにより、これを防止することができる。
【００５７】
なお、ここでは、メモリ１１３のリードアドレスとライトアドレス間のアドレス差の設定を５ｍｓｅｃごとに１インクリメントまたは１デクリメントする場合を例にとって説明したが、このアドレス差の増減量は１アドレスに限定されず２アドレス以上であっても良い。ただし、ゲートウェイ装置１００に接続されている基地局装置および移動端末装置がこのアドレス差（遅延時間）の変更に追随できる値でなければならないので、この変更量をＮとして、少なくとも
動作クロック*Ｎ ＜ 入力データ信号のパルス幅 ・・・（式１）
の条件式を満たす値とする。
【００５８】
また、ここでは、クロック調整（設定遅延時間の更新）を５ｍｓｅｃごとに行う場合を例にとって説明したが、クロック調整の間隔は５ｍｓｅｃに限定されない。
【００５９】
次いで、データ保持部１１４の動作について以下説明する。図７は、データ保持部１１４の動作を説明するための図である。
【００６０】
メモリ１１３において、リードアドレスとライトアドレスとのアドレス差（遅延時間）の更新時の変更がアドレス差を増加させる方向の変更であった場合、ライトアドレスは更新時に上記のアドレス差の変更分だけジャンプすることになる。図７では、時刻Ｔ２７にいたライトアドレスが、遅延時間の更新により時刻Ｔ２８においては３つ先のアドレスにジャンプしたことを示している。このとき、ジャンプによって飛び越されたアドレスに記録されていた過去のデータは上書きされることがなく、これらのアドレス（以下、非更新領域と呼ぶ）に以前に記録された過去のデータはそのまま残ることになる。そのため、もし、リードアドレスが非更新領域に到達した場合、適当でないデータ（ノイズ）が出力されてしまうおそれがある（時刻Ｔ３４〜Ｔ３６の信号を参照）。
【００６１】
これを防止するため、データ保持部１１４は、メモリ１１３から読み出されたデータを一定期間保持しておき、リードアドレスが非更新領域に到達したことをリード／ライトアドレス生成部１１２から信号Ｓ４により通知された場合には、リードアドレスが非更新領域を外れるまで（時刻Ｔ３４〜Ｔ３６の期間）、非更新領域に到達する１つ前のアドレスに記憶されているデータ（時刻Ｔ３３において出力したデータ）を継続して出力する。
【００６２】
すなわち、遅延時間に相当するリードアドレスとライトアドレス間のアドレス差を変更した際に、リングバッファにおいて上書きされないアドレスが発生した場合、このアドレスから信号を読み出さないようにする。よって、図７に示したような時刻Ｔ３４〜Ｔ３６のノイズ信号は、実際には現れないようになる。
【００６３】
図８および図９は、上記のノイズ信号の出力を防止する処理の手順について示すフロー図である。特に、図８はライトアドレス側の動作、図９はリードアドレス側の動作に関するフローである。
【００６４】
リード／ライトアドレス生成部１１２は、まず図８のフローにおいて、設定遅延時間の更新間隔である５ｍｓｅｃを経過しているか否か確認する（ＳＴ２０１０）。なお、上述の通り、リード／ライトアドレス生成部１１２は、常時、信号Ｓ１に含まれる動作クロックを用いて時間経過を計時している。
【００６５】
ＳＴ２０１０において更新タイミングに該当しているときは、設定遅延時間の更新を行う前に、現在のライトアドレス（データ入力）の位置を記録する（ＳＴ２０２０）。そして、ライトアドレスの更新（ＳＴ２０３０）後、今度は、更新後のライトアドレスの位置を記録する（ＳＴ２０４０）。このように、更新前後のライトアドレスの位置を記録することにより、上記の非更新領域を確定することができる。なお、ライトアドレスが先のアドレスにジャンプするのではなく後ろのアドレスにジャンプする場合、すなわち、リードアドレスとライトアドレス間のアドレス差（遅延時間）の変更がアドレス差を減少させる方向の変更であった場合は、非更新領域は存在しなくなる。
【００６６】
ＳＴ２０１０において更新タイミングに該当していない場合は何の動作もしない。そして、ＳＴ２０１０〜ＳＴ２０４０の動作は、クロック調整回路１１０が停止するまで継続される（ＳＴ２０５０）。
【００６７】
非更新領域の確定が終了すると、次に図９のフローに移り、リード／ライトアドレス生成部１１２は、リードアドレスがこの非更新領域に到達したか否かを判断する（ＳＴ３０１０）。到達している場合には、データ保持部１１４は、このリードアドレス（正確には１つ前のアドレス）に保存されていたデータを別の記憶領域に保持する（ＳＴ３０２０）。そして、この別の記憶領域に保持されたデータを、リードアドレスが非更新領域から出るまで信号Ｓ３として出力する（ＳＴ３０３０、ＳＴ３０４０）。
【００６８】
一方、ＳＴ３０１０において、リードアドレスが非更新領域に到達していないと判断された場合は、通常の動作通り、リードアドレスに保存されているデータをそのまま出力する（ＳＴ３０５０）。
【００６９】
上記のＳＴ３０１０〜ＳＴ３０５０の動作は、クロック調整回路１１０が停止するまで継続される（ＳＴ３０６０）。
【００７０】
図１０は、以上の手順をより詳細に、プログラムのアルゴリズムに近い形で示したフロー図である。概要については既に説明しているので、以下、特徴点のみ説明する。
【００７１】
リード／ライトアドレス生成部１１２は、リードアドレスがメモリ１１３の最後のアドレスに到達した時点で、そのとき設定遅延時間の更新間隔である５ｍｓｅｃを経過しているか否か確認する（ＳＴ４０２０）。
【００７２】
リードアドレスが、メモリ１１３の最後のアドレスに到達した時点から次にまたこのアドレスに到達するまでの時間、すなわち、リードアドレスがリングバッファを一周する時間は、リングバッファの容量で定まる。よって、設定遅延時間の更新の１周期に相当する時間（ここでは、５ｍｓｅｃ）にちょうど対応した容量のリングバッファを設置することも可能である。しかし、ここでは５ｍｓｅｃに対応した容量のリングバッファではなく、より小さい容量のリングバッファを設置する。その代わり、リードアドレスがメモリ１１３の最後のアドレスに到達した時点ごとに、更新タイミングになっているか（５ｍｓｅｃを経過しているか）を確認する。
【００７３】
以上のような処理を行うことにより、ゲートウェイ装置に設置するリングバッファは容量の小さいもので良くなる。
【００７４】
また、リードアドレスがメモリ１１３の最終アドレスに到達した時点を設定遅延量の更新タイミングとしたのは、リングバッファ構造のメモリにおいては、リードアドレスが常にライトアドレスより大きいとは限らないため、リードアドレスと２つのライトアドレス（更新前後のライトアドレス）の大小関係を固定するためである。なお、この目的のためには、リードアドレスが０の時点を設定遅延時間の更新タイミングと設定しても良い。
【００７５】
ＳＴ４０３０は、非更新領域を確定する処理であり、図８のＳＴ２０２０〜ＳＴ２０４０と実質的に同じ処理である。HoldAddress1 および HoldAddress2 が、それぞれ更新前および更新後のライトアドレスの位置を記録（hold）した変数である。また、ライトアドレスに直接設定遅延時間を代入できるのは、このとき、リードアドレスがメモリ１１３の最終アドレスにいるからである。
【００７６】
ＳＴ４０５０およびＳＴ４０６０は、リードアドレスが非更新領域に到達したか否か判断するステップと、リードアドレスに保存されているデータを HoldData という変数に保持するステップであり、図９のＳＴ３０１０およびＳＴ３０２０と同一の処理である。
【００７７】
ＳＴ４０７０は、図９のＳＴ３０１０およびＳＴ３０４０を組み合わせたような処理で実質的には同じ処理であるが、上述の非更新領域が存在しない場合（ライトアドレスが後ろのアドレスにジャンプした場合）を排除するため、
HoldAddress1 ＜ HoldAddress2 ・・・（式２）
という条件も含まれている。
【００７８】
このように、本実施の形態によれば、ゲートウェイ装置等のクロックの調整幅が大きくなる場合でも、複数ステップに分けて段階的に調整するため、このゲートウェイ装置に接続された通信端末等において、ジッタの発生を抑えると共に通信を継続させることができる。
【００７９】
なお、本発明に係るクロック調整回路は、ゲートウェイ装置に限らず、同様のクロック同期方法を用いた通信装置に搭載することが可能であり、これにより上記と同様の作用効果を有する通信装置を提供することができる。
【００８０】
なお、ここでは、本発明をハードウェアで構成する場合を例にとって説明したが、ソフトウェアで実現することも可能である。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、ゲートウェイ装置等のクロックの調整幅が大きくなる場合でも、このゲートウェイ装置等に接続された通信端末等において、ジッタの発生を抑えると共に通信を継続させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るゲートウェイ装置が使用される例を示す図
【図２】本発明の実施の形態１に係るゲートウェイ装置の主要な構成を示すブロック図
【図３】本発明の実施の形態１に係るクロック調整回路の主要な構成を示すブロック図
【図４】リングバッファ構造を利用する方法により所要の遅延を発生させた信号の一例を示す図
【図５】本発明の実施の形態１に係る遅延処理判定部のクロック調整の概要を示した図
【図６】本発明の実施の形態１に係る段階的なクロック調整方法の手順を示したフロー図
【図７】本発明の実施の形態１に係るデータ保持部の動作を説明するための図
【図８】ノイズ信号の出力を防止する処理の手順について示すフロー図（ライトアドレス側の動作）
【図９】ノイズ信号の出力を防止する処理の手順について示すフロー図（リードアドレス側の動作）
【図１０】ノイズ信号の出力を防止する処理の手順をプログラムのアルゴリズムに近い形で示したフロー図
【符号の説明】
１００ ゲートウェイ装置
１０３ ＰＬＬ回路
１０８ 所要遅延時間検出部
１１０ クロック調整回路
１１１ 遅延処理判定部
１１２ リード／ライトアドレス生成部
１１３ メモリ
１１４ データ保持部
Claims (4)
- 外部装置の外部クロックに関する情報を取得する取得手段と、取得された前記情報に基づいて自機のクロックと前記外部クロックとの位相同期に必要な所要遅延時間を検出する検出手段と、自機の前記クロックの信号を一時保存するリングバッファのリードアドレスとライトアドレス間に所定のアドレス差を設定することにより、前記信号を前記リングバッファに書き込むタイミングとこの書き込まれた前記信号を前記リングバッファから読み出すタイミングとの間に所定の遅延を発生させる遅延手段であって、前記所定のアドレス差を複数回に分けて変更する際に前記アドレス差を変更する前のライトアドレスの位置から変更後のライトアドレスの位置までを非更新領域とし、リードアドレスが前記非更新領域に到達するとリードアドレスが前記非更新領域を外れるまで前記非更新領域に到達する１つ前のアドレスに記憶されているデータを継続して出力しながら前記検出された所要遅延時間分の遅延を行う遅延手段と、を具備することを特徴とするクロック調整回路。
- 請求項１に記載のクロック調整回路を具備することを特徴とするデジタルシステムコードレスの子機。
- 請求項１に記載のクロック調整回路を具備することを特徴とするゲートウェイ装置。
- 外部装置の外部クロックに関する情報を取得する取得ステップと、取得された前記情報に基づいて自機のクロックと前記外部クロックとの位相同期に必要な所要遅延時間を検出する検出ステップと、自機の前記クロックの信号を一時保存するリングバッファのリードアドレスとライトアドレス間に所定のアドレス差を設定することにより、前記信号を前記リングバッファに書き込むタイミングとこの書き込まれた前記信号を前記リングバッファから読み出すタイミングとの間に所定の遅延を発生させる遅延ステップであって、前記遅延ステップは、前記所定のアドレス差を複数回に分けて変更する際に前記アドレス差を変更する前のライトアドレスの位置から変更後のライトアドレスの位置までを非更新領域とし、リードアドレスが前記非更新領域に到達するとリードアドレスが前記非更新領域を外れるまで前記非更新領域に到達する１つ前のアドレスに記憶されているデータを継続して出力しながら前記検出された所要遅延時間分の遅延を行うことを特徴とするクロック調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003189845A JP4139279B2 (ja) | 2003-07-01 | 2003-07-01 | クロック調整回路およびクロック調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003189845A JP4139279B2 (ja) | 2003-07-01 | 2003-07-01 | クロック調整回路およびクロック調整方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2005026994A JP2005026994A (ja) | 2005-01-27 |
| JP4139279B2 true JP4139279B2 (ja) | 2008-08-27 |
Family
ID=34187931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003189845A Expired - Fee Related JP4139279B2 (ja) | 2003-07-01 | 2003-07-01 | クロック調整回路およびクロック調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4139279B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011026518A1 (en) | 2009-09-03 | 2011-03-10 | Robert Bosch Gmbh | Delay unit for a conference audio system, method for delaying audio input signals, computer program and conference audio system |
| CN104007758B (zh) * | 2014-05-28 | 2016-08-17 | 中广核核电运营有限公司 | 核电站分布式控制系统中网关通讯异常自诊断方法及系统 |
| KR102524239B1 (ko) * | 2017-02-23 | 2023-04-24 | 메이븐 와이어리스 스웨덴 에이비 | Das에서 집합 캐리어들의 라우팅 |
-
2003
- 2003-07-01 JP JP2003189845A patent/JP4139279B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005026994A (ja) | 2005-01-27 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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