JP4123066B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関するものであり、特に、発振回路、或いは、発振回路と接続した分周回路により一定周期で信号を出力する回路に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、情報を記憶するセル（メモリセル）として幅広く用いられている。ＤＲＡＭは、キャパシタの蓄積電荷の有無により情報を保持しているが、時間経過と共に書き込まれた電荷が徐々に放電されて情報が失われる特徴をもっている。常に情報を保持するためには、定期的にメモリセルの内容を読み出して再書き込みする必要があり、この動作をリフレッシュと呼んでいる。ＤＲＡＭでは、外部入力によりリフレッシュを行うことが可能で、一定時間毎にリフレッシュ動作を行えば、情報が消えることはない。また、ＤＲＡＭは、内部タイマによって一定時間間隔毎に自動的にリフレッシュ動作を行うセルフリフレッシュ機能を持っている。
【０００３】
リフレッシュ動作の間隔は、メモリセルに書き込まれた電荷の放電時間により決まり、一般的に放電時間は低温に比べて高温の方が短い。よって、セルフリフレッシュモードでのリフレッシュ動作の間隔は、高温でも情報が消えないように十分短い時間に設定し、リフレッシュ動作の間隔は、温度に関わらず出来る限り一定にしていた。このため、低温では必要以上に短い間隔でリフレッシュ動作が行われていた。
【０００４】
近年、製品に対する低消費電力化の要求により、低温ではリフレッシュ間隔を長くして消費電力を下げる手法が必要とされている。
【０００５】
例えば、特許文献１では、トランジスタのオン抵抗により、発振周期が高温領域で長くなり、ＤＲＡＭのリフレッシュ周期が長くなってしまう場合の解決方法として、抵抗素子をリング発振回路のＣＭＯＳ（相補型ＭＯＳトランジスタ）に具えることが示されている。特許文献１では、温度に依存せず、一定の周期で発振周期を出力することが主な目的となっているが、温度が高くなるほど抵抗値が小さくなるような抵抗素子を用いることで、温度が高くなるほど発振周期の短くなるリング発振回路が提供できることが示されている。
【０００６】
このような温度が高くなるほど抵抗値が小さくなる抵抗素子を、抵抗素子の抵抗値の大きさによってキャパシタの充放電時間を調整する発振回路に組み込めば、発振周期が高温で短く低温で長くなる特徴を持つリング発振回路を提供することが出来る。
【０００７】
図２２は、このようなリング発振回路のもっとも単純な構成例である。発振回路４００は、１個の遅延回路４２６を含む初段のインバータ４０２と、中段の３個のインバータ４０４、４０６及び４０８と、終段のインバータ４１０とを順次リング状に直列接続させて構成してある。ここでは、この発振回路４００を外部と接続するために、終段のインバータ４１０は、ＮＡＮＤ回路で構成されている。ＮＡＮＤ回路４１０の２つの入力端子には、前段のインバータ４０８の出力端子と２値の信号ＳTが入力される外部端子が接続されている。このＮＡＮＤ回路４１０は、この信号ＳTの入力によって制御される。２値の一方を“１”すなわち“ハイレベル”とし、他方を“０”すなわち“ローレベル”とすると、信号ＳTがハイレベルにあるときは、この発振回路はオンの状態となり、ＮＡＮＤ回路４１０は、インバータとして働く。
【０００８】
初段のインバータ４０２は、ＰＭＯＳトランジスタ（ＰＭＯＳＴとも称する。）４１４及びＮＭＯＳトランジスタ（ＮＭＯＳＴとも称する。）４１６の主電流路を直列に接続したトランジスタ直列回路４２４と、このトランジスタ直列回路４２４に接続されていて、インバータ４０２の出力信号に遅延を与える遅延回路４２６を具えている。この遅延回路４２６は、温度依存抵抗素子４１８と、キャパシタ４２０とで構成されている。
【０００９】
リング発振回路４００の発振周期は、キャパシタ４２０に蓄積された電荷の放電に要する時間で大きく変化する。温度依存抵抗素子４１８の抵抗値が大きくなれば、流れる電流が小さくなるので、放電に要する時間は長くなり、発振周期も比例して長くなる。よって、このリング発振回路４００では、温度依存抵抗素子４１８の抵抗値が、温度が高くなるほど小さくなるので、発振周期は、温度が高いほど短くなる。
【００１０】
図２３は、図２２で示したリング発振回路４００の出力する発振周期と温度との関係の概略を示したグラフである。
【００１１】
縦軸は、８０℃の発振周期を１とした場合の各温度での相対値の常用対数値を表している。横軸は温度（単位：℃）を表している。
【００１２】
ＤＲＡＭがデータを保持するために必要なリフレッシュ周期は、温度が１０℃下がると経験的に約１．４倍になるので、このグラフでは、温度依存抵抗素子４１８の温度特性が、１０℃下がると抵抗値が１．３５倍大きくなると仮定した場合について示している。
【００１３】
発振周期は温度依存抵抗素子４１８の抵抗値の大きさに比例するため、高温になるほど抵抗値が小さくなり発振周期は短くなっていく。逆に低温になれば、温度依存抵抗素子４１８の抵抗値が大きくなるため、発振周期は長くなっていく。発振周期が長くなることにより、低温におけるＤＲＡＭのリフレッシュ周期を長くすることが出来るので、消費電力を低減できる。
【００１４】
このようなキャパシタと、抵抗素子とを組み込んだ充放電回路を具えたリング発振回路は、ＭＯＳトランジスタの製造バラツキや電源電圧の変動に強く、かつ、回路も単純なので、非常に有用性がある。
【００１５】
しかしながら、このリング発振回路４００の温度依存抵抗素子４１８では、温度が低くなると抵抗値は下がり続けるので、リング発振回路４００の出力する発振周期に最大値は存在しない。
【００１６】
よって、低温になるほどリフレッシュ周期は長くなっていくので、広い温度範囲でのメモリテストが必要となる。セルフリフレッシュモードでのメモリテスト（すなわち、内部タイマーを動作させることによるメモリテスト）で長いリフレッシュ間隔をとろうとすると、試験を低温で行う必要がある。特に、０℃以下での試験では、空気中の水分が氷結して問題を起こす装置もあるため、これを防ぐための高価な試験装置が必要となる。
【００１７】
また、ＤＲＡＭのメモリセルの中には、キャパシタに蓄えられた電荷が漏洩する経路が幾つかあり、大半はその漏洩電流は高温になるほど大きいが、希に微小な欠陥等によって、低温になっても漏洩電流が少なくならない経路をもつメモリセルが存在する。温度により抵抗値が変化しない抵抗素子を用いた発振回路では、高温領域で必要とされるリフレッシュ間隔が設定されているので、このようなメモリセルを欠陥セルとして排除する必要はなかった。
【００１８】
しかしながら、温度が高くなるほど抵抗値の大きくなる抵抗素子を具えた従来のリング発振回路を用いると、発振周期は低温になると長くなり、上述のような低温でも漏洩電流が少なくならない経路をもつメモリセルは、全て排除され、スペアのメモリセル（冗長セル）に置き換えられることになり、半導体集積回路の製造における歩留まりを低下させてしまう。
【００１９】
そこで、温度が低くなるほど長くなっていく発振周期に最大値を設定できれば、低温での試験が不要になる。さらに、発振周期の最大値を設定することができれば、上述のような低温になっても漏洩電流が少なくならない経路をもつメモリセルを冗長セルに置き換える個数を減らすことができ、半導体集積回路の製造の歩留まりを向上させることができる。
【００２０】
発振周期に最大値を設定する方法が、例えば、特許文献２に示されている。この特許文献２では、正の温度特性を有する抵抗素子を具えたＣＲ発振回路の発振周期により、温度検出回路を形成している。この温度検出回路では、温度領域を３つに分け、各温度領域での出力を変える。この出力によって、分周回路の分周周期、或いは、リング発振器の発振周期を調節し、ＤＲＡＭのリフレッシュ周期に用いる。
【００２１】
【特許文献１】
特開平５−２９９９８２号公報（第３頁、図１）
【特許文献２】
特開平５−３０７８８２号公報
【００２２】
【発明が解決しようとする課題】
しかしながら、特許文献２に示された方法では、温度検出回路の出力を切り替える温度で、リング発振器の発振周期が急激に変化してしまう。
【００２３】
特許文献２の回路では、その発振周期は、図２３のグラフのようなほぼ一定の傾きをもつ直線ではない。その発振周期は、連続的に設定したある３つの温度範囲では、それぞれほぼ一定となる。しかしながら、その発振周期は、発振回路を切り替える温度では急激に変化するため、階段状に変化した発振特性となる。
【００２４】
この２つの切り替え温度をどこに設定するかにより、発振周期の特性が大きく変わってくるので、その決定が難しい。メモリテストによって、冗長セルに置き換えられるメモリセルを減らすためには、この切替温度を適切に調節することが必要になり、そのため、発振回路の設計が非常に難しくなる。
【００２５】
よって、発振周期が高温で短く低温で長くなる温度特性を持ち、しかも発振周期の最大値を設定できる発振回路が望まれていた。
【００２６】
さらに、温度変化による発振周期の調整を円滑にするために、通常使用する温度範囲における発振周期の急変を抑制した発振回路が望まれていた。
【００２７】
【課題を解決するための手段】
そこで、この出願に係る発明者は、温度抵抗の異なる抵抗素子を並列に接続すれば、発振周期が高温で短く低温で長くなだらかに変化し、かつ、低温領域で発振周期の最大値を設定できるという結論に達した。
【００２８】
この発明の第一の要旨の半導体集積回路は、複数個のＣＭＯＳインバータを奇数段に接続し、終段のＣＭＯＳインバータの終段出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるリング発振回路を具えている。初段のＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むトランジスタ直列回路と、初段のＣＭＯＳインバータの初段出力信号を遅延させる遅延回路とを具えている。この遅延回路は、初段のＣＭＯＳインバータの出力ノードと基準電圧端子との間に結合されたキャパシタと、出力ノードと基準電圧端子との間の、トランジスタ直列回路の電流路中に挿入結合された抵抗並列回路とを具えており、及び抵抗並列回路は、抵抗値の温度特性が異なる複数の抵抗素子を、並列接続されて構成されている。
【００２９】
ここで、結合とは回路或いは端子を、直接或いは間接的に接続することを意味する。例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むトランジスタ直列回路が電源電圧端子と基準電圧端子との間に結合されている場合、ＰＭＯＳトランジスタが直接電源電圧端子に接続されても良いし、他の能動的または受動的な回路または素子を介して接続されていても良い。すなわち、この発明の目的を達成するのを妨げない場合には、他の素子或いは回路を介して接続されても良い。同様に、例えば、遅延回路の抵抗並列回路と出力ノードとの間に、他の能動的或いは受動的な回路または素子が接続されていても良い。
【００３０】
この発明の第一の要旨の半導体集積回路の上述した構成によれば、発振周期が高温で短く低温で長くなだらかに変化し、かつ、低温領域で発振周期の最大値を設定できる。
【００３１】
また、好ましくは、抵抗値の温度特性が異なる複数の抵抗素子を、温度が高くなるほど抵抗値の小さくなる第１抵抗素子と、抵抗値が温度非依存の第２抵抗素子とすると良い。
【００３２】
一般に、抵抗値が完全に温度非依存の抵抗素子は存在せず、通常１％程度の範囲内で抵抗値が変化する。ここで用いた抵抗値が温度非依存の抵抗素子とは、上述のように、設定された抵抗値の大きさから温度により抵抗値がごく狭い範囲（通常１％程度）内で変化する、すなわち、抵抗値がほとんど変化しない抵抗素子をいう。また、説明を簡易にするために温度が高くなるほど抵抗値の小さくなる抵抗素子を温度依存抵抗素子、抵抗値が温度非依存の抵抗素子を温度非依存抵抗素子と称する。
【００３３】
この発明の第一の要旨の半導体集積回路の上述した構成例によれば、高温では温度依存抵抗素子の影響を多く受けて決定された発振周期で出力され、低温では温度非依存抵抗素子の影響を多く受けて決定された発振周期で出力される。また、この半導体集積回路により提供される発振回路は、温度が低いほど発振周期が長くなり、かつ、低温になるほど温度による発振周期の変化率が小さくなって最大値へと収束する温度特性を持つことができる。
【００３４】
これにより、ＤＲＡＭのセルフリフレッシュモードでのリフレッシュ周期に、この半導体集積回路の出力する出力信号の発振周期を用いれば、最大周期をコントロールする、すなわち、一定の値へ収束することができるので、メモリテストの時間が長くなるのを防ぐことが出来る。また、冗長セルに置き換えるメモリセルの個数を減らすことが出来るので、ＤＲＡＭの製造における歩留まりを向上させることができる。
【００３５】
この発明の第二の要旨の半導体集積回路は、複数個のＣＭＯＳインバータを奇数段に接続し、終段のＣＭＯＳインバータの終段出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるリング発振回路を具えている。初段のＣＭＯＳインバータは、それぞれ終段出力信号が帰還される第１及び第２サブＣＭＯＳインバータを具えており、２段目のＣＭＯＳインバータは、第１及び第２サブＣＭＯＳインバータの第１及び第２初段出力信号がそれぞれ供給される第１及び第２入力端子を具える論理ゲートで構成されている。第１サブＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含む第１トランジスタ直列回路と、第１初段出力信号を遅延させる第１遅延回路とを具えている。第２サブＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含む第２トランジスタ直列回路と、第２初段出力信号を遅延させる第２遅延回路とを具えている。第１遅延回路は、第１サブＣＭＯＳインバータの第１出力ノードと基準電圧端子との間に結合された第１キャパシタと、第１出力ノードと基準電圧端子との間の、第１トランジスタ直列回路の電流路中に挿入結合された、温度が高くなるほど抵抗値の小さくなる第１抵抗素子とを具えている。第２遅延回路は、第２サブＣＭＯＳインバータの第２出力ノードと基準電圧端子との間に結合された第２キャパシタと、第２出力ノードと基準電圧端子との間の、第２トランジスタ直列回路の電流路中に挿入結合された、抵抗値が温度非依存の第２抵抗素子とを具えている。
【００３６】
この発明の第二の要旨の半導体集積回路の上述した構成によれば、高温領域では第１遅延回路で発振周期が決定して出力され、低温領域では第２遅延回路で発振周期が決定して出力される。これにより、発振周期は、高温で短く、低温で長くなる。第２遅延回路の発振周期は温度に依存しないので、低温で発振周期の最大値が設定できる。
【００３７】
ここで、最大値に達する温度の設定を、０℃以上の温度にしておけば、セルフリフレッシュモードでのメモリテストを０℃以下で行う必要が無く、氷結等を防ぐための高価な装置を用いる必要がない。また、発振周期の最大値も小さく設定できるので、メモリテスト全体に必要とされる時間も短くて済む。また、第１遅延回路で発振している際の温度変化による傾きを大きくすることができ、かつ、最大値も設定できるので、発振周期の変化をより自由に設定できる。
【００３８】
また、この発明の第三の要旨の半導体集積回路によれば、第１発振周期決定回路と第２発振周期決定回路とを含み、これら二つの発振周期決定回路の出力する二つの出力信号のうち、発振周期の短い方の出力信号を最終出力として出力する発振周期決定装置を具えている。第１発振周期決定回路は、第１発振回路を具えている。この第１発振回路は、終段のＣＭＯＳインバータの出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるように奇数段に接続された複数個のＣＭＯＳインバータを具えており、初段のＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含む第１トランジスタ直列回路と、初段のＣＭＯＳインバータの初段出力信号を遅延させる第１遅延回路を具えている。この第１遅延回路は、第１サブＣＭＯＳインバータの第１出力ノードと基準電圧端子との間に接続された第１キャパシタと、第１出力ノードと基準電圧端子との間の、第１トランジスタ直列回路の電流路中に挿入接続された、温度が高くなるほど抵抗値の小さくなる第１抵抗素子とを具えている。第２発振周期決定回路は、発振周期が温度非依存の出力信号を出力する。
【００３９】
この発明の第三の要旨の半導体集積回路の上述した構成によれば、高温領域では第１発振周期決定回路で発振周期が決定して出力され、低温領域では第２発振周期決定回路で発振周期が決定して出力される。これにより、発振周期は、高温領域では短く、低温領域では長くなる。第２発振周期決定回路の発振周期は温度に依存しないので、低温領域で発振周期の最大値が設定できる。
【００４０】
また、第１発振周期決定回路は、第１発振回路の出力信号の周波数を分周して発振周期を調節する第１分周回路を具えると好適である。第１分周回路は、第１発振回路の出力信号の周波数を分周するために分周周期を変化させる調整手段を具えている。
【００４１】
この第三の要旨の半導体集積回路の上述した構成例によれば、分周回路によって発振回路の出力を調整しているので、温度依存抵抗素子の温度特性にバラツキがある場合でも、容易に調整することが出来る。よって、温度依存抵抗素子を用いた第１発振周期決定回路と温度非依存抵抗素子を用いた第２発振周期決定回路によって、温度による発振周期の変化を高い自由度で設定できる。また、抵抗素子の抵抗値の大きさだけで発振周期を調整するよりも、抵抗素子の大きさすなわち抵抗値を小さくできるので、集積回路上での面積を小さくすることが出来る。
【００４２】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、以下の説明において、説明を簡便にするためにリング発振回路を単に発振回路と称する場合がある。
【００４３】
［第１の実施の形態］
図１〜３を参照して、この発明の半導体集積回路の第１の実施の形態につき説明する。
【００４４】
図１は、第１の実施の形態の発振回路の回路図である。
【００４５】
この発振回路１００は、複数個のＣＭＯＳインバータを奇数段に接続し、終段のＣＭＯＳインバータの終段出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させる構成となっている。以下、ＣＭＯＳインバータを単にインバータとも称する。
【００４６】
発振回路１００は、１個の遅延回路１２８を含む初段のインバータ１０２と、中段の３個のインバータ１０４、１０６及び１０８と、終段のインバータ１１０とを順次リング状に直列接続させて構成してある。ここでは、この発振回路１００を外部と接続するために、終段のインバータ１１０は、第１及び第２入力端子を具えるＮＡＮＤ回路で構成されている。第１入力端子は、前段のインバータ１０８の出力端子に接続されている。ＮＡＮＤ回路１１０の第２入力端子に外部から入力される２値の信号ＳTによって、このＮＡＮＤ回路１１０が制御される。２値の一方を“１”すなわち“ハイレベル”とし、他方を“０”すなわち“ローレベル”とすると、信号ＳTがハイレベルにあるときは、この発振回路はオンの状態となり、ＮＡＮＤ回路１１０は、インバータとして働く。
【００４７】
初段のインバータ１０２は、導電型の異なる２個のトランジスタ１１４及び１１６の主電流路を直列に接続したトランジスタ直列回路１３０と、このトランジスタ直列回路１３０に接続されていて、インバータ１０２の初段出力信号に遅延を与える遅延回路１２８を具えている。この遅延回路１２８は、温度係数の異なる２つの抵抗素子（すなわち第１及び第２抵抗素子）１１８及び１２０で構成される抵抗並列回路１３２と、キャパシタ１２２とで構成されている。この発明では、キャパシタ１２２は、初段のインバータの出力ノードと基準電圧端子との間に接続されている。また、この抵抗並列回路１３２は、初段のインバータの出力ノードと基準電圧端子との間の、トランジスタ直列回路１３０の電流路中に挿入接続されている。
【００４８】
図１に示すこの構成例では、初段のインバータ１０２の上述したトランジスタ直列回路１３０は、電源電圧（ＶDD）端子（以下、バイアス電圧端子とも称する。）と基準電圧（ＶSS）端子（例えば大地（ＧＮＤ））との間に接続されている。第１のトランジスタであるＰＭＯＳＴ１１４の一方の主電極は、ＶDD端子に結合され、ＰＭＯＳＴ１１４の他方の主電極は、抵抗並列回路１３２を介して第２のトランジスタであるＮＭＯＳＴ１１６の他方の主電極に結合され、及び、ＮＭＯＳＴ１１６の一方の主電極は、ＶSS端子に結合されている。ＰＭＯＳＴ１１４及びＮＭＯＳＴ１１６は、それぞれの制御（ゲート）電極を接続点（ノードとも称する。）１２４で共通接続されている。２つの抵抗素子の一方の第１抵抗素子１１８は、温度が高くなるにつれて抵抗値が低くなる特性を有する（以下、温度依存抵抗素子ともいう。）。他方の第２抵抗素子１２０は、温度変化に対して抵抗値がほとんど変わらない特性を有する（以下、温度非依存抵抗素子ともいう。）。この２つの抵抗素子が並列に接続された状態で、ＰＭＯＳＴ１１４の他方の主電極であるドレイン電極とＮＭＯＳＴ１１６の他方の主電極であるドレイン電極との間に接続される。キャパシタ１２２は、ＰＭＯＳＴ１１４のドレイン電極とＶSS端子との間に接続される。インバータ１０２の出力端子はＰＭＯＳＴ１１４のドレイン電極である。図１中、この出力端子を、ＰＭＯＳＴ１１４のドレイン電極と抵抗並列回路１３２と、キャパシタ１２２との接続点（出力ノードと称する。）１２６として示してある。尚、上述した他のインバータ１０４、１０６、１０８及び１１０は、基本的には、従来と同様に、ＶDD端子とＶSS端子との間に接続されたＰＭＯＳＴとＮＭＯＳＴのトランジスタ直列回路をそれぞれ個別に具えている。
【００４９】
次に、発振回路１００の動作について説明する。以下の説明では、２値の“１”に相当するハイレベルは電圧ＶDDで表され、及び、２値の“０”に相当するローレベルは、電圧ＶSS（この実施の形態では接地されているのでＶSS＝０Ｖである。）で表されている。尚、以下の説明において、ｄ1は初段のインバータ１０２の初段出力信号、ｄ2は２段目のインバータ１０４の出力信号、ｄ3は３段目のインバータ１０６の出力信号、ｄ4は４段目のインバータ１０８の出力信号、及びｄ5は終段のインバータ１１０の終段出力信号をそれぞれ表す。図２に、発振回路１００の動作波形の概略図を示す。
【００５０】
入力信号ＳTとしてハイレベルの信号がＮＡＮＤ回路１１０の第２入力端子に外部から入力されると、ＮＡＮＤ回路１１０からはローレベルの信号ｄ5が出力され、ノード１２４にローレベルの信号が伝わるのでＰＭＯＳＴ１１４及びＮＭＯＳＴ１１６の制御（ゲート）電極にローレベルの信号が入力される。これにより、ＰＭＯＳＴ１１４がオン、かつＮＭＯＳＴ１１６がオフとなって、キャパシタ１２２に電荷が蓄積される。同時にインバータ１０４にハイレベルの信号ｄ1が送られる。インバータ１０４からはローレベルの信号ｄ2が出力され、インバータ１０６、１０８によって順にハイレベル、ローレベルに変換され、ノード１１２からローレベルの信号ｄ4が外部へ出力される。同時に、ＮＡＮＤ回路１１０にローレベルの信号が入力される。尚、ノード１１２は、インバータ１０８の出力端子と終段インバータ１１０の第１入力端子との接続点であって、この構成例では、発振回路１００の出力端子を構成している。
【００５１】
ＮＡＮＤ回路１１０は、第２入力端子の信号ＳTがハイレベルの状態では、インバータと同じ働きをするので、第１入力端子に入力された信号と逆の信号（ハイレベルならローレベル、ローレベルならハイレベル）が終段出力信号として出力される。よって、ここではＮＡＮＤ回路１１０から、ハイレベルの信号ｄ5が出力される。ＮＡＮＤ回路１１０からハイレベルの信号がＰＭＯＳＴ１１４及びＮＭＯＳＴ１１６のゲート電極に入力される。これにより、ＰＭＯＳＴ１１４がオフ、かつＮＭＯＳＴ１１６がオンとなって、キャパシタ１２２に蓄積されていた電荷が徐々に放出される。同時にインバータ１０４にローレベルの信号ｄ1が送られる。インバータ１０４からはハイレベルの信号ｄ2が出力され、インバータ１０６、１０８によって順にローレベル、ハイレベルに変換され、ノード１１２からハイレベルの信号ｄ4が外部へ出力される。同時に、ＮＡＮＤ回路１１０にハイレベルの信号ｄ4が入力される。ＮＡＮＤ回路１１０からは、ローレベルの信号ｄ5が出力されるので、上述の動作が繰り返されることにより、ハイレベル信号とローレベルの信号ｄ4が、一定の周期で外部に出力される。
【００５２】
初期状態では、出力信号ｄ1とｄ3はローレベル、及びｄ2とｄ4はハイレベルに設定されている。入力信号ＳTにハイレベルの信号を入力すると、ＮＡＮＤ回路１１０からローレベルの終段出力信号ｄ5が出力される。ＰＭＯＳＴ１１４及びＮＭＯＳＴ１１６の制御電極にローレベルの信号が伝わり、ＰＭＯＳＴ１１４がオン、かつＮＭＯＳＴ１１６がオフとなる。この発振回路１００では、キャパシタ１２２に電荷が蓄積される経路には抵抗並列回路１３２が関与しないので、初段出力信号ｄ1は、速やかにハイレベルになる。そして、信号ｄ2はローレベル、信号ｄ3はハイレベル、及び信号ｄ4はローレベルとなる。終段のＮＡＮＤ回路１１０に信号ｄ4すなわちローレベルの信号が入力されるため、ノード１２４はハイレベルとなる。よって、ＰＭＯＳＴ１１４がオフかつＮＭＯＳＴ１１６がオンになって、キャパシタ１２２に蓄積されていた電荷が徐々に放電される。キャパシタ１２２の放電経路は、抵抗並列回路１３２を経由するので、この抵抗並列回路１３２によって放電時間は遅延され、そのため信号ｄ1は徐々にローレベルへ変化する。信号ｄ1の出力によって、信号ｄ2は徐々にハイレベルに変化し、順に信号ｄ3はローレベル、信号ｄ4はハイレベルとなる。信号ｄ4がハイレベルとなると、再びＮＡＮＤ回路１１０からは、ローレベルの終段出力信号ｄ5が出力される。ＳTがハイレベル即ちオン信号が入力された状態では、この動作が繰り返されるので、図２に示したような動作波形でローレベル及びハイレベルの信号が周期的に出力される。入力信号ＳTにハイレベルの信号を入力した時間をｔ1すると、キャパシタ１２２の放電により信号ｄ1がローレベルになった時間ｔ2aまでにかかった時間が発振周期ｆaとなる。一定周期おき、すなわち発振周期ｆaでハイレベルを示す信号ｄ4を外部に出力することで、リング発振回路として用いることができる。
【００５３】
キャパシタ１２２に蓄積された電荷が放電されることによるハイレベルからローレベルへの電圧の変化に要する時間は、抵抗並列回路１３２の抵抗値Ｒの大きさに依存し、抵抗値Ｒが大きいほど放電に時間がかかる。このため、抵抗並列回路の抵抗値Ｒが大きいほど発振周期ｆaが長くなる。よって、抵抗回路の抵抗値Ｒを調整することで、発振周期を変化させることが出来る。
【００５４】
この発振回路１００では、抵抗並列回路１３２の抵抗値Ｒは、並列接続されている２つの抵抗素子のうち、温度依存抵抗素子１１８の抵抗値をＲ1、及び温度非依存抵抗素子１２０の抵抗値をＲ2とすると、以下のような式（１）で表される。
【００５５】
Ｒ＝１／｛（１／Ｒ1）＋（１／Ｒ2）｝・・・（１）
この式（１）から、ここでは温度非依存抵抗素子Ｒ2が一定であるので、温度依存抵抗素子の抵抗値Ｒ1が大きくなれば、式（１）の分母の値が小さくなるので抵抗並列回路の抵抗値Ｒが大きくなり、温度依存抵抗素子の抵抗値Ｒ1が小さくなれば、式（１）の分母の値が大きくなるので抵抗並列回路の抵抗値Ｒが小さくなる。
【００５６】
次に、温度依存抵抗素子１１８の抵抗値Ｒ1と温度非依存抵抗素子１２０の抵抗値Ｒ2の大きさを比較する。抵抗値Ｒ1は温度に依存し、高温領域では抵抗値が小さく、低温領域では大きい。すなわち、その逆数である１／Ｒ1は、高温では大きく、低温では小さい。また、抵抗値Ｒ2は、温度に依存しないことから、１／Ｒ2は一定である。
【００５７】
抵抗値Ｒ1が抵抗値Ｒ2より小さくなるほど、すなわち１／Ｒ1が１／Ｒ2より大きくなるほど、式（１）の右辺の分母の値は、Ｒ1に影響される。よって、Ｒの大きさは、Ｒ1によって決まり、温度に依存することになる。
【００５８】
抵抗値Ｒ1が抵抗値Ｒ2より大きくなるほど、すなわち１／Ｒ1が１／Ｒ2より小さくなるほど、式（１）の右辺の分母の値は、Ｒ1の影響を受けにくくなる。よって、Ｒの大きさは、Ｒ2の値によってほぼ決まり、温度に依存しにくくなる。
【００５９】
以上のことから、この発振回路１００では、高温領域では抵抗値Ｒは小さくかつＲ1による影響を受けて温度に依存し、低温領域では抵抗値Ｒは大きくかつＲ1の影響を受けにくくなり、温度に依存しないように抵抗値Ｒ1、Ｒ2の値を調整する。
【００６０】
この発振回路１００を、ＤＲＡＭのリフレッシュ周期に用いることを想定して抵抗値Ｒ1、Ｒ2を決定する場合について説明する。ＤＲＡＭの使用温度範囲は、一般に０℃〜８０℃の範囲と考えられる。よって、ここでは高温領域を８０℃付近、低温領域を０℃付近として説明する。温度非依存抵抗素子１２０の抵抗値Ｒ2は、温度依存抵抗素子１１８の高温領域での抵抗値Ｒ1の１０倍〜２０倍に設定する。また、温度依存抵抗素子１１８の温度係数は、１．３５〜１．４５の範囲にすると良い。ここで、温度依存抵抗素子の温度係数とは、温度が１０℃下がると抵抗値が何倍になるかを表す。例えば８０℃の抵抗値を１として、７０℃の抵抗値が８０℃の抵抗値の１．２５倍になる場合、温度係数は１．２５となる。ＤＲＡＭのメモリセルの温度特性は、一般に温度係数１．４程度である。高温領域では、温度依存抵抗素子１１８の温度係数を１．３５〜１．４５の範囲に設定すれば、温度非依存抵抗素子１２０の抵抗値の影響により、抵抗並列回路１３２の抵抗値の温度係数は、およそ１．２５〜１．３５の範囲になる。よって、ＤＲＡＭの温度係数を越えることがないので、温度による抵抗値の変化率、すなわち、発振周期の変化率が、ＤＲＡＭの温度特性に適した変化率となる。低温領域では、発振周期は温度非依存抵抗素子の抵抗値による影響を大きく受けるので、抵抗並列回路１３２の抵抗値の変化率は小さくなり、徐々に最大値へ近づく。よって、さらに低温になっても発振周期が長くなり続けることはない。
【００６１】
図３は、この発振回路１００の発振周期と温度の関係を表した温度特性のグラフである。
【００６２】
横軸は温度（単位：℃）を表し、縦軸は８０℃の発振周期を１とした場合の相対値の対数値を表している。
【００６３】
グラフ（Ａ）は、この発振回路１００の発振周期の温度特性を示す。
【００６４】
高温領域、すなわち８０℃付近では、発振周期は温度に依存し、高温になるほど周期が短くなり、温度依存抵抗素子のみを用いた回路の発振周期のグラフ（Ｂ）（漸近線１ともいう。）に近い変化を示す。低温になるにつれ、温度変化に対する周期の変化率は０に近づき、一定の値に収束していく。この一定の値をここでは発振周期の最大値と呼び、グラフ（Ｃ）（漸近線２ともいう。）で示している。グラフ（Ｄ）は、ＤＲＡＭのメモリセルの放電特性により必要とされるリフレッシュ周期の温度特性を示す。
【００６５】
ＤＲＡＭのメモリセルの放電特性は、１０℃温度が上がると約１．４倍になることが知られている。このことから、ＤＲＡＭのメモリセルの放電特性により必要とされるリフレッシュ周期の温度特性のグラフ（Ｄ）の傾きは、それよりも少し小さい１．２５〜１．３５の範囲にするのが良い。そのため、並列接続される温度非依存抵抗素子１２０の抵抗値との関係から、温度依存抵抗素子１１８の抵抗値Ｒ1の温度による変化率は、１０℃当たり１．３５〜１．４５の範囲に設定する。これが、漸近線１の傾きに相当する。また、温度非依存抵抗素子の抵抗値Ｒ2は、温度依存抵抗素子の高温領域（例えばここでは８０℃とする。）での抵抗値の約１０倍〜２０倍に設定する。このように設定すると、この発振回路１００の発振周期の温度特性のグラフ（Ａ）の傾きが、８０℃付近では１．２５〜１．３５程度になる。また、０℃での発振周期が、８０℃での発振周期の約５〜１０倍程度となっている。発振回路１００の発振周期は、温度が変化しても、メモリセルに必要とされるリフレッシュ周期より常に小さく、且つ、必要とされるリフレッシュ周期の範囲内でできるかぎり大きくとることができる。必要範囲内で大きい周期をとることができるため、ＤＲＡＭのリフレッシュに要する消費電力を抑えることができる。
【００６６】
この温度特性のグラフからも明らかなように、高温領域では温度が高くなるほど発振周期が短くなる。また、低温領域では、温度が低くなるほど発振周期は長くなるが、その変化率は小さくなり、一定の値すなわち最大値へ近づいていく。セルフモードでのメモリテストは、この一定の値、すなわち、この発振回路１００の最大周期まで行えば良いことになる。
【００６７】
第１の実施の形態の発振回路によれば、発振周期は、温度が高いほど短く、温度が低いほど長くなる。また、温度が低いほど発振周期は長くなるが、低温になるほど温度による発振周期の変化率が小さくなり最大値へと収束する温度特性を持つ発振回路を提供できる。
【００６８】
［第２の実施の形態］
図４〜６を参照してこの発明の第２の実施の形態について説明する。
【００６９】
第１の実施の形態の発振回路１００では、低温になるとある一定の値（この値を発振回路１００の発振周期の最大値ともいう。）に発振周期が近づいていくので、発振周期はその値以上に長くなることはない。しかしながら、通常の使用温度（０℃〜８０℃）で必要な発振周期の変化幅（通常は、発振周期の変化３〜４倍をとろうとすると、発振周期の最大値を大きく設定しなければならないことがあり、その場合、０℃では発振周期が最大値に達していないので、さらに低い温度でのメモリテストをする必要がある。０℃以下の温度での試験では、空気中の水分の氷結等を防ぐために、高価な装置が必要になる。
【００７０】
また、メモリテストによって、冗長セルに置き換えるメモリセルを少なくし、歩留まりを向上させるためにも０℃より高い温度で発振周期の最大値が設定できることが望ましい。
【００７１】
このような場合には、発振周期が０℃以上で最大値になるようにするために、温度特性の異なる遅延回路を具えたインバータを並列に接続して、発振回路に組み込むと良い。
【００７２】
図４は、第２の実施の形態の回路図である。
【００７３】
この第２の実施の形態の発振回路１３８は、第１の実施の形態とは、初段のＣＭＯＳインバータの回路構成と、２段目のＣＭＯＳインバータの構成とが異なるが、その他の構成は実質的に同一であるので、主として異なる構成点につき説明する。
【００７４】
発振回路１３８は、２つの並列接続された第１サブＣＭＯＳインバータ１４２及び第２サブＣＭＯＳインバータ１６０で構成された初段のインバータ１４０と、中段の３個のインバータ１０４ａ、１０６及び１０８と、終段のインバータ１１０とを順次リング状に直列接続させて構成してある。尚、以下の説明において、サブＣＭＯＳインバータを単にサブインバータとも称する。ここでは、中段のインバータ１０４ａは、第１サブインバータ１４２と第２サブインバータ１６０の出力のうち、先に変化した信号によってインバータの出力を決定するために論理ゲートで構成されている。この実施の形態では、ＮＡＮＤ回路１０４ａで構成されている。ＮＡＮＤ回路１０４ａは、第１及び第２入力端子を具え、第１入力端子は、第１サブインバータ１４２の第１初段出力端子と接続され、及び第２入力端子は、第２サブインバータ１６０の第２初段出力端子と接続されている。
【００７５】
第１サブインバータ１４２は、第１の実施の形態の場合と同様な、導電型の異なる２個のトランジスタ１４４及び１４６の主電流路を直列に接続した第１トランジスタ直列回路１５４と、この第１トランジスタ直列回路１５４に接続されていて、第１サブインバータ１４２の第１初段出力信号に遅延を与える第１遅延回路１５６を具えている。この第１遅延回路１５６は、第１抵抗素子である温度依存抵抗素子１４８と、第１キャパシタ１５０とで構成されている。この発明では、第１抵抗素子１４８は、第１サブインバータ１４２の第１出力ノード１５７と基準電圧端子との間の、第１トランジスタ直列回路１５４の電流路中に挿入接続されている。また、第１キャパシタ１５０は、第１出力ノード１５７と基準電圧端子との間に接続されている。同様に、第２抵抗素子１６８は、第２サブインバータ１６０の第２出力ノード１７５と基準電圧端子との間の、第２トランジスタ直列回路１７２の電流路中に挿入接続されている。また、第２キャパシタ１７０は、第２出力ノード１７５と基準電圧端子との間に接続されている。
【００７６】
図４に示す構成例では、第１サブインバータ１４２の上述した第１トランジスタ直列回路１５４は、バイアス電圧（ＶDD）端子と基準電圧（ＶSS）端子例えば大地（ＧＮＤ）との間に接続されている。第１ＰＭＯＳＴ１４４の一方の主電極は、ＶDD端子に結合され、第１ＰＭＯＳＴ１４４の他方の主電極は、温度依存抵抗素子１４８を介して第１ＮＭＯＳＴ１４６の他方の主電極に結合され、及び、第１ＮＭＯＳＴ１４６の一方の主電極は、ＶSS端子に結合されている。第１ＰＭＯＳＴ１４４及び第１ＮＭＯＳＴ１４６は、それぞれのゲート電極を接続点（ノード）１５２で共通接続されている。温度依存抵抗素子１４８は、第１ＰＭＯＳＴ１４４の他方の主電極であるドレイン電極と第１ＮＭＯＳＴ１４６の他方の主電極であるドレイン電極の間に接続される。第１キャパシタ１５０は、第１ＰＭＯＳＴ１４４のドレイン電極と基準電圧（ＶSS）端子との間に接続される。この第１サブインバータ１４２の第１初段出力端子は第１ＰＭＯＳＴ１４４のドレイン電極、第１抵抗素子１４８及び第１キャパシタ１５０の接合点（第１出力ノードと称する。）１５７である。
【００７７】
第２サブインバータ１６０は、第１サブインバータ１４２と同様の構成となっているが、第２抵抗素子１６８を温度非依存抵抗素子とした点が異なる。この第２サブインバータ１６０は、導電型の異なる２個のトランジスタ１６４及び１６６の主電流路を直列に接続した第２トランジスタ直列回路１７２と、この第２トランジスタ直列回路１７２に接続されていて、第２サブインバータ１６０の第２初段出力信号に遅延を与える第２遅延回路１７４を具えている。この第２遅延回路１７４は、第２抵抗素子である温度非依存抵抗素子１６８と、第２キャパシタ１７０とで構成されている。
【００７８】
第２サブインバータ１６０の上述した第２トランジスタ直列回路１７２は、バイアス電圧（ＶDD）端子と基準電圧（ＶSS）端子例えば大地（ＧＮＤ）との間に接続されている。第２ＰＭＯＳＴ１６４の一方の主電極は、ＶDD端子に結合され、第２ＰＭＯＳＴ１６４の他方の主電極は、温度非依存抵抗素子１６８を介して第２ＮＭＯＳＴ１６６の他方の主電極に結合され、及び、第２ＮＭＯＳＴ１６６の一方の主電極は、ＶSS端子に結合されている。第２ＰＭＯＳＴ１６４及び第２ＮＭＯＳＴ１６６は、それぞれのゲート電極を接合点（ノード）１６２で共通接続されている。温度非依存抵抗素子１６８は、第２ＰＭＯＳＴ１６４の他方の主電極であるドレイン電極と第２ＮＭＯＳＴ１６６の他方の主電極であるドレイン電極の間に接続される。第２キャパシタ１７０は、第２ＰＭＯＳＴ１６４のドレイン電極とＶSS端子との間に接続される。この第２サブインバータ１６０の第２初段出力端子は第２ＰＭＯＳＴ１６４のドレイン電極、第２抵抗素子１６８及び第２キャパシタ１７０の接合点（第２出力ノードと称する。）１７５である。
【００７９】
この発振回路１３８の動作は、第１の実施の形態の発振回路１００とほぼ同様である。以下の説明では、２値の“１”に相当するハイレベルは電圧ＶDDで表され、及び、２値の“０”に相当するローレベルは電圧ＶSS（この実施の形態では接地されているのでＶSS＝０Ｖ。である）で表されている。
【００８０】
入力信号ＳTとしてハイレベルの信号がＮＡＮＤ回路１１０の第２入力端子に入力されると、ＮＡＮＤ回路１１０からはローレベルの信号ｄ5が出力され、ノード１５２及び１６２にローレベルの信号が伝わるので第１及び第２ＰＭＯＳＴ１４４及び１６４の制御電極と、第１及び第２ＮＭＯＳＴ１４６及び１６６の制御電極とにローレベルの信号が入力される。これにより、第１及び第２ＰＭＯＳＴ１４４及び１６４がオンとなり、かつ第１及び第２ＮＭＯＳＴ１４６及び１６６がオフとなって、第１及び第２キャパシタ１５０及び１７０に電荷が蓄積される。同時に第１及び第２サブインバータ１４２及び１６０からは、ともにハイレベルの第１及び第２初段出力信号ｄ11及びｄ12がインバータ１０４ａに送られ、インバータ１０４ａからローレベルの信号ｄ2が出力され、インバータ１０６及び１０８によって、ハイレベル及びローレベルの出力信号ｄ3及びｄ4に順に変換され、ノード１１２からローレベルの信号ｄ4が外部へ出力される。同時に、ＮＡＮＤ回路１１０の第１入力端子にローレベルの信号が入力される。ＮＡＮＤ回路１１０は、ＳTがハイレベルの状態では、インバータと同じ働きをするので、常に入力された信号と逆の信号（ハイレベルならローレベル、ローレベルならハイレベル）が出力される。よって、ここではＮＡＮＤ回路１１０から、ハイレベルの信号ｄ5が出力される。ＮＡＮＤ回路１１０からハイレベルの信号ｄ5が第１及び第２ＰＭＯＳＴ１４４及び１６４と第１及び第２ＮＭＯＳＴ１４６及び１６６の制御電極に入力される。これにより、第１及び第２ＰＭＯＳＴ１４４及び１６４がオフとなり、かつ第１及び第２ＮＭＯＳＴ１４６及び１６６がオンとなって、第１及び第２キャパシタ１５０及び１７０に蓄積されていた電荷が徐々に放出される。先に放電してローレベルを出力した第１サブインバータ１４２或いは第２サブインバータ１６０の出力信号ｄ11或いはｄ12によってＮＡＮＤ回路１０４ａはハイレベルの信号ｄ2を出力する。ＮＡＮＤ回路１０４ａからハイレベルの信号ｄ2が出力されると、インバータ１０６、１０８によってローレベル、ハイレベルの出力信号ｄ3、ｄ4に順次変換され、出力ノード１１２からハイレベルの信号ｄ4が外部へ出力される。同時に、ＮＡＮＤ回路１１０の第１入力端子にハイレベルの信号ｄ4が入力される。ＮＡＮＤ回路１１０からは、ローレベルの信号ｄ5が出力されるので、上述の動作が繰り返されることにより、ハイレベル信号と、ローレベルの信号が、一定の周期で外部に出力される。
【００８１】
図５は発振回路１３８の動作波形を示す概略図である。（Ａ）は、低温領域、すなわち、第１遅延回路１５６の第１抵抗素子１４８の抵抗値が、第２遅延回路１７４の第２抵抗素子１６８よりも大きい場合の動作波形を示す。（Ｂ）は、高温領域、すなわち、第１遅延回路１５６の第１抵抗素子１４８の抵抗値が、第２遅延回路１７４の第２抵抗素子１６８よりも小さい場合の動作波形を示す。
【００８２】
第１の実施の形態で説明した発振回路１００では、初段のインバータ１０２からインバータ１０４へ入力される信号は、ｄ1のみであった。第２の実施の形態の発振回路１３８では第１サブインバータ１４２及び第２サブインバータ１６０が並列接続されているので、第１サブインバータ１４２から出力される第１初段出力信号ｄ11と第２サブインバータ１６０から出力される第２初段出力信号ｄ12の２つがＮＡＮＤ回路１０４ａに入力される。この信号ｄ11及びｄ12のうちどちらか一方がローレベルになると、ＮＡＮＤ回路１０４ａはハイレベルの信号ｄ2を出力する。このタイミングが発振回路１３８の発振周期を決定する。
【００８３】
低温領域では、温度依存抵抗素子１４８の抵抗値が、温度非依存抵抗素子１６０の抵抗値よりも大きいため、第２サブインバータ１６０の出力信号ｄ12が先にハイレベルからローレベルへ達する。よって、出力信号ｄ12により発振周期は決定され、第１サブインバータ１４２の出力信号ｄ11は、ローレベルに達する前に再びハイレベルとなる。第２サブインバータ１６０の出力信号ｄ12によりＮＡＮＤ回路１０４ａは信号ｄ2を出力し、このタイミングでインバータ１０６及び１０８の出力信号ｄ3及びｄ4も決定される。よって、時間ｔ1において入力信号ＳTにハイレベルが入力されたとすると、第２サブインバータ１６０の出力信号ｄ12がローレベルに達した時刻ｔ2bまでに要した時間が、発振周期ｆbとなる。
【００８４】
高温領域では、第１サブインバータ１４２の温度依存抵抗素子１４８の抵抗値が、第２サブインバータ１６０の温度非依存抵抗素子１６８の抵抗値よりも小さいため、第１サブインバータ１４２の出力信号ｄ11が先にハイレベルからローレベルへ達する。よって、出力信号ｄ11により発振周期は決定され、第２サブインバータ１６０の出力信号ｄ12はローレベルに達する前に再びハイレベルとなる。第１サブインバータ１４２の出力信号ｄ11によりＮＡＮＤ回路１０４ａは信号ｄ2を出力し、このタイミングでインバータ１０６、１０８の出力信号ｄ3及びｄ4も決定される。よって、時間ｔ1において入力信号ＳTにハイレベルが入力されたとすると、第１サブインバータ１４２の出力信号ｄ11がローレベルに達した時刻ｔ2cまでに要した時間が、発振周期ｆcとなる。
【００８５】
図６は、発振周期と温度の関係を表した温度特性のグラフである。
【００８６】
横軸は温度（単位：℃）を表し、縦軸は８０℃の発振周期を１とした場合の相対値の対数値を表している。
【００８７】
高温領域では、第１サブインバータ１４２によって発振周期が決まるので、温度が高くなると発振周期は短くなる。低温領域では、温度依存抵抗素子１４８の抵抗値が、温度非依存抵抗素子１６８の抵抗値より大きくなり、第２サブインバータ１６０によって発振周期が決まるので、一定の発振周期になる。この一定の発振周期が発振周期の最大値となる。温度依存抵抗素子１４８及び温度非依存抵抗素子１６８の抵抗値を組み合わせることで、どの温度以下で発振周期を一定の最大値とするか調整できる。よって、０℃より高い温度で最大値に達するようにしておけば、０℃以下の低温でのメモリテストは不要となる。また、高温領域では、ＤＲＡＭの温度特性にあわせた周期変化をするように温度依存抵抗素子の抵抗値を決定する。これにより、ＤＲＡＭの必要とするリフレッシュ周期に適した発振周期に調整できる。
【００８８】
第２の実施の形態の発振回路によれば、メモリテストを行う際に、０℃以下にする必要が無くなり、高価な装置を必要としない。また、発振周期の最大値も小さくなるため、メモリテストに要する総試験時間も、少なくすることが出来る。
【００８９】
また、通常の使用温度範囲（０℃〜８０℃）での変化率の大きさを、発振周期の最大値を大きくせずに大きくとることが出来る。よって、メモリテストで冗長セルに置き換えられるメモリセルの数を減らすことができ、歩留まりを向上させることができる。
【００９０】
［第３の実施の形態］
この発明の第３の実施の形態では、第１発振周期決定回路と第２発振周期決定回路とを含み、これら二つの発振周期決定回路の出力する二つの出力信号のうち、発振周期の短い方の出力信号を最終出力として出力する発振周期決定装置を具えた例につき説明する。
【００９１】
温度依存抵抗素子は、温度非依存抵抗素子に比べて、製品ごとのバラツキがでることが多い。このような場合、発振回路の出力する発振周期を調整する必要がある。温度依存抵抗素子の抵抗値調整方法は、一般的な温度非依存抵抗素子の調整方法と異なる。一般的な抵抗素子、すなわち、温度非依存抵抗素子の抵抗値は、通電する長さによって抵抗値の大きさを調整する。温度依存抵抗素子の抵抗値は、一般的な抵抗素子に比べて、比抵抗が５〜７桁大きいので、抵抗素子の長さではなく通電する幅で調整する。この調整をおこなうためには、あらかじめスペアの抵抗素子を複数具えておき、通電するスペアの抵抗素子の数を変える、すなわち、抵抗素子の幅を調整することで、必要な抵抗値を得る。このように、抵抗素子の抵抗値の大きさだけによって発振周期を調整するためには、スペアの抵抗素子を設置する必要がある。このため、抵抗素子の回路上に占める面積が大きくなり、半導体回路の集積化にとって不利である。
【００９２】
そこで、分周回路の回路上の占有面積は、抵抗素子の占有面積に比べて非常に小さくてすむため、発振回路の出力した発振周期を、分周回路によって分周して調整し、所望の発振周期に調整する方法が知られている。例えば、特開平１１−１８５４６９号公報では、分周回路の周期調整手段として、ヒューズ回路を設け、このヒューズ回路に具えられたヒューズを接続した状態或いは切断した状態で用いることで、分周周期を調節している。この接続状態及び切断状態は、オン及びオフ状態に対応する。
【００９３】
しかしながら、例えば、８０℃で周期を測定し、８０℃で必要とされる最終的な発振周期（発振回路から分周回路を経て最終的に出力される発振周期）になるように調節した分周回路を接続すると、低温（例えば０℃）での最終的な発振周期も一緒に変更されてしまう。
【００９４】
そこで、このような場合には発振周期が温度に依存する発振回路と発振周期が温度に依存しない発振回路とを別々に用意して、それぞれに分周回路を接続し、その２つの発振周期決定回路を論理ゲートに接続することで、発振周期の短い出力信号が最終出力信号として出力されるように接続すると良い。この実施の形態ではこの論理ゲートがＮＡＮＤ回路で構成されている。また、この最終出力信号は、この回路全体、すなわち、発振周期決定装置のリセット信号としても用いられる。
【００９５】
この実施の形態では、発振周期が温度に依存する第１発振回路と、分周周期調整手段を具えた第１分周回路とを接続した発振周期決定回路を第１発振周期決定回路とする。また、この発明では、発振周期が温度に依存せずほぼ一定な第２発振回路と、第２分周回路（分周周期調整手段は不要）とを接続した発振周期決定回路を第２発振周期決定回路とする。この発明では、これら二つの発振周期決定回路をＮＡＮＤ回路に接続することにより最終的な出力周期を決定する発振周期決定装置を構成する。そして、この発振周期決定装置の出力を、ＤＲＡＭのリフレッシュ周期に用いると良い。尚、以下の説明において、発振周期決定回路を単に周期決定回路と称し、また、分周周期調整手段を単に周期調整手段と称する場合がある。
【００９６】
図７は、この第３の実施の形態の発振周期決定装置を示す回路図である。
【００９７】
温度に依存する発振回路（第１発振回路とする。）２１２と、第１発振回路２１２の出力した発振周期を分周して調整する分周回路２１４とで第１周期決定回路２１０を構成する。この分周回路２１４は、分周周期の調整手段を具えており、以下、第１分周回路２１４と称する。また、温度に依存しない発振回路（第２発振回路とする。）２２２と、発振回路２２２の出力した発振周期を分周する分周回路２２４とで第２周期決定回路２２０を構成する。この分周回路２２４は、分周周期の調整手段を具えておらず、以下、第２分周回路２２４と称する。第２分周回路２２４に対して、調整手段を具えていないのは、発振回路２２２の温度非依存抵抗素子の製造バラツキが少ないので、特に具える必要が無いためである。
【００９８】
この二つの周期決定回路の出力を比較して、出力される周期の短い方を出力する回路、例えばここではＮＡＮＤ回路２３０の第１及び第２入力端子に、それぞれ、周期決定回路２１０及び２２０を接続する。ＮＡＮＤ回路２３０の出力信号はインバータ２３２へ入力される。それと同時に、外部出力され、ＤＲＡＭのセルフリフレッシュ周期に利用される。ＮＡＮＤ回路２３４の第１入力端子には、インバータ２３２の出力信号が入力される。ＮＡＮＤ回路２３４の第２入力端子には、外部入力端子が接続されている。ＮＡＮＤ回路２３４の外部端子に発振周期決定装置２００のオン、オフを制御するための入力信号ＳＲＦＰＤが入力される。入力信号ＳＲＦＰＤがハイレベルのとき、この発振周期決定装置２００はオンとなる。ＮＡＮＤ回路２３４の出力信号は、インバータ２３６へ接続され、インバータ２３６の出力信号が、リセット信号Ｎ２４０として、第１発振回路２１２、第１分周回路２１４、第２発振回路２２２及び第２分周回路２２４に接続されている。外部からの２つの入力信号ＥＮ１及びＥＮ２は第１及び第２発振回路２１２及び２２２にバイアス電圧ＶDDを入力している。
【００９９】
図８は、第３の実施の形態の温度に依存する発振回路（第１発振回路）の回路図の例である。
【０１００】
第１発振回路２１２は、初段のインバータ２５０と、中段の３個のインバータ１０４、１０６及び１０８と、終段のインバータ１１０ａとを順次リング状に直列接続させて構成してある。ここでは、インバータ２４２及び２４４を、終段のインバータであるＮＡＮＤ回路１１０ａとインバータ２５０との間に接続している。この２つのインバータ２４２及び２４４は、バッファ回路として接続しているが、インバータの総数が奇数個リング状に直列接続されていれば（この場合は７個）、リング発振回路として動作するので、設計上、必須ではない。
【０１０１】
この第１発振回路２１２を外部と接続するために、終段のインバータ１１０ａは、第１、第２及び第３入力端子を具えるＮＡＮＤ回路で構成されている。第１入力端子は、前段のインバータ１０８の出力端子に接続されている。ＮＡＮＤ回路１１０ａの第２入力端子には、外部入力信号ＥＮ１が入力され、第３入力端子には、リセット信号Ｎ２４０が入力される。信号ＥＮ１としてハイレベルの信号が入力されていると、この状態で第１発振回路２１２はオンの状態になっている。リセット信号Ｎ２４０としてハイレベルの信号が入力されると、ＮＡＮＤ回路１１０ａからは、ローレベルの信号が出力される。これによって、第１発振回路２１２がリセットされる。
【０１０２】
初段のインバータ２５０は、図４を参照して説明した、第２の実施の形態の第１サブＣＭＯＳインバータ１４２と同等の回路構成となっている。すなわち、この初段のインバータ２５０は、導電型の異なる２個のトランジスタ１１４及び１１６の主電流路を直列に接続した第１トランジスタ直列回路２４７と、この第１トランジスタ直列回路２４７に接続されていて、インバータ２５０の出力信号に遅延を与える第１遅延回路２４９とを具えている。この第１遅延回路２４９は、第１抵抗素子としての温度依存抵抗素子１１８と、第１キャパシタ１２２とで構成されている。
【０１０３】
ここで、初段のインバータ２５０の構成要素と、第１サブＣＭＯＳインバータ１４２の構成要素との対応関係は、次の通りである。第１ＰＭＯＳＴ１１４は同１４４に対応し、第１ＮＭＯＳＴ１１６は、同１４６に対応し、第１トランジスタ直列回路２４７は、同１５４に対応し、第１抵抗素子１１８は、同１４８に対応し、第１キャパシタ１２２は、同１５０に対応し、第１遅延回路２４９は、同１５６に対応し、及び第１出力ノード２５７は、同１５７に対応している。従って、この初段のインバータ２５０の回路構成及び動作については、図４に示す第１サブＣＭＯＳインバータ１４２と同様であるので、同一部分については、詳細な説明を省略する。
【０１０４】
インバータ１０８の出力信号がインバータ２４６へ出力され、インバータ２４６の出力信号が発振信号ＯＳＣ１として出力され、インバータ２４６と接続されたインバータ２４８によって発振信号ＯＳＣ１とは反転した反転発振信号ＯＳＣ１ｂが出力される。ＮＡＮＤ回路１１０ａの第２入力端子には、信号ＥＮ１として常にＶDD信号が入力され、及び第３入力端子には、リセット信号Ｎ２４０が入力される。
【０１０５】
この第１発振回路２１２では、温度依存抵抗素子１１８を具えた第１遅延回路２４９によって出力する発振周期が変化する。高温では、温度依存抵抗素子１１８の抵抗値が小さくなるので、発振周期は短くなり、低温では、温度依存抵抗素子１１８の抵抗値が大きくなるので、発振周期は長くなる。
【０１０６】
図９は、第３の実施の形態の温度に依存しない発振回路（第２発振回路）の回路図の例である。
【０１０７】
図９に示す第２発振回路２２２と図８の第１発振回路２１２との回路構成の違いは、第２遅延回路２５３に、第２抵抗素子として温度非依存抵抗素子１２０を用いていることであり、その他の回路構成は同じである。
【０１０８】
また、図９に示す第２発振回路２２２を構成する初段のインバータ２５２は、図４を参照して説明した第２の実施の形態の第２サブＣＭＯＳインバータ１６０と同等の回路構成となっている。この初段のインバータ２５２の構成要素と、第２サブＣＭＯＳインバータ１６０の構成要素との対応関係は、次の通りである。第２ＰＭＯＳＴ１１４は、同１６４に対応し、第２ＮＭＯＳＴ１１６は、同１６６に対応し、第２トランジスタ直列回路２５１は、同１７２に対応し、第２抵抗素子１２０は、同１６８に対応し、第２キャパシタ１２２は、同１７０に対応し、第２遅延回路２５３は、同１７４に対応し、及び第２出力ノード２７５は、同１７５に対応している。従って、初段のインバータ２５２及び第２発振回路２２２のそれぞれの回路構成及び動作については、図４に示す第２サブＣＭＯＳインバータ１６０、及び初段のインバータ２５２の構成要素を除いた図８に示す第１発振回路２１２と同様であるので、同一の部分については、その詳細な説明を省略する。
【０１０９】
図９に示す第２発振回路においては、温度非依存抵抗素子１２０の抵抗値がほぼ一定であるので、初段のインバータ２５２の出力も温度によって変化せず、ほぼ一定である。よって、第２発振回路２２２の出力信号すなわち発振信号ＯＳＣ２及びＯＳＣ２ｂは、温度によって変化せず、ほぼ一定の周期を出力する。
【０１１０】
図１０は第３の実施の形態の第１分周回路２１４の構成例を示す回路図である。この第１分周回路２１４では、２分周回路２５６を８個接続している。ヒューズ回路２５４は，この第１分周回路２１４の分周周期の調整手段である。各２分周回路２５６の出力信号を、このヒューズ回路２５４からの信号Ｆ0〜Ｆ7（代表してＦXで示す。）とそれぞれ比較し、その出力をＮＡＮＤ回路及びＮＯＲ回路で選択することで、分周周期を決定し、よって第１分周回路２１４から、調整された発振周期の発振信号ＯＳＣＡ１ｂが出力される。
【０１１１】
以下、図１０に示す第１分周回路の一回路構成例につき簡単に説明する。
【０１１２】
この第１分周回路２１４は、互いに反転した信号であるＯＳＣ１とＯＳＣ１ｂとが入力される入力端子と、リセット信号Ｎ２４０が入力される入力端子を具えると共に、調整済みの発振周期の発振信号ＯＳＣＡ１ｂを出力する出力端子を具えている。各２分周回路２５６は、それぞれ、反転関係にある入力信号が入力される２つの入力端子ＣＬＫ及びＣＬＫｂと、反転関係にある出力信号を出力する２つの出力端子Ｑ及びＱｂと、２分周回路をリセットするリセット端子Ｒとを具えている。８個の２分周回路２５６は、初段から終段まで直列に接続されている。初段の２分周回路２５６の入力端子ＣＬＫ及びＣＬＫｂには、それぞれ信号ＯＳＣ１及びＯＳＣ１ｂが入力される。前段の出力端子Ｑ及びＱｂは、それぞれ次段の入力端子ＣＬＫ及びＣＬＫｂに接続されている。
【０１１３】
各２分周回路２５６に対応して、１個ずつ切換回路２５８ａ〜２５８ｈが設けられている。各切換回路２５８ａ〜２５８ｈは、対応する分周回路２５６の出力端子Ｑ及びＱｂと接続された、２つの入力端子Ｑ及びＱｂと、ヒューズ回路２５４から分周周期を調整するための調整信号ＦXが入力される入力端子Ｆと、１つの出力端子とを具えている。この調整信号ＦXは、各切換回路２５８ａ〜２５８ｈに対応した値の信号Ｆ0〜Ｆ7からなっている。また、図１０では、ヒューズ回路と各切換回路は、共通の接続として示しているが、実際には各信号Ｆ0〜Ｆ7は、対応した切換回路２５８ａ〜２５８ｈに、それぞれ入力されるように、ヒューズ回路２５４と各切換回路２５８ａ〜２５８ｈとが個別に接続されている。各切換回路２５８ａ〜２５８ｈは、周期調整信号ＦXと分周回路２５６の出力信号Ｑ及びＱｂとのタイミング関係で、出力信号Ｑ及びＱｂが出力される。順次２つの切換回路２５８ａと２５８ｂ、２５８ｃと２５８ｄ、２５８ｅと２５８ｆ、及び２５８ｇと２５８ｈの出力端子は、それぞれ、ＮＡＮＤ回路２６０、２６２、２６４及び２６６の２つの入力端子に接続されている。順次の２つのＮＡＮＤ回路２６０と２６２、及び２６４と２６６の各出力端子は、それぞれ、ＮＯＲ回路２６８及び２７０の２つの入力端子に接続されている。これらＮＯＲ回路２６８及び２７０の出力端子は、それぞれ、ＮＡＮＤ回路２７２の２つの入力端子に接続されている。
【０１１４】
ＮＡＮＤ回路２７２の出力端子は、順次に直列に接続されたインバータ２７６、２７８、２８０及び２８２を経て、信号ＯＳＣＡ１ｂが出力される端子に接続されると共に、ＮＡＮＤ回路２７４の一方の入力端子に接続されている。ＮＡＮＤ回路２７４の他方の入力端子には、リセット信号Ｎ２４０が入力されるように接続されている。
【０１１５】
ＮＡＮＤ回路２７４の出力端子は、順次に直列に接続されたインバータ２８４及び２８６を経て、各分周回路のリセット端子Ｒに共通に接続されている。
【０１１６】
上述したインバータ２７６、２７８、２８０、２８２、２８４及び２８６は、バッファ回路であり、設計上適宜設置すれば良い。ＮＡＮＤ回路２７４はリセット信号Ｎ２４０を入力するために設置され、このリセット信号Ｎ２４０により分周回路２１４がリセットされる。
【０１１７】
図１１は、第１分周回路２１４の切換回路の一構成例を示す回路図である。
【０１１８】
この切換回路２５８ａ〜２５８ｈは、同一の回路構成を具えているので、共通の切換回路２５８として説明する。この切換回路２５８では、ＰＭＯＳＴ２９２とＮＭＯＳＴ２９４が並列に接続され、同様にＰＭＯＳＴ２９６とＮＭＯＳＴ２９８が並列に接続されている。ＰＭＯＳＴ２９２及びＮＭＯＳＴ２９８のゲート電極は、入力端子Ｆ及びインバータ２９０の入力端子に共通に接続されている。ＮＭＯＳＴ２９４及びＰＭＯＳＴ２９６のゲート電極は、インバータ２９０の出力端子に共通に接続されている。ＰＭＯＳＴ２９２及びＮＭＯＳＴ２９４の並列接続された主電流路は、切換回路２５８の出力端子ＯＵＴ（すなわち接続点（ノード）２９９）と、入力端子Ｑｂとの間に接続されている。ＰＭＯＳＴ２９６及びＮＭＯＳＴ２９８の並列接続された主電流路は、出力端子ＯＵＴと、入力端子Ｑとの間に接続されている。
【０１１９】
入力端子Ｑ及びＱｂからは、２分周回路２５６からの出力信号Ｑ及びＱｂがそれぞれ入力される。ヒューズ回路２５４からの入力信号Ｆ0〜Ｆ7が入力端子Ｆから入力されると、切換回路２５８からＱ或いはＱｂのどちらか一方の信号が出力される。ヒューズ回路２５４からの信号Ｆ0〜Ｆ7は、各切換回路２５８ａ〜２５８ｈで異なった値が入力される。例えば、信号Ｆ0は切換回路２５８ａに、信号Ｆ1は切換回路２５８ｂにと順次入力される。よって、ヒューズ回路２５４の信号Ｆ0〜Ｆ7によって、この分周回路２１４の分周周期は決定される。
【０１２０】
図１２は第２分周回路２２４の一構成例を示す回路図である。
【０１２１】
この第２分周回路２２４は、２分周回路２５６を６つ接続することにより、２の６乗すなわち６４分周した発振周期を出力する。この分周回路２２４は、互いに反転関係にある発振信号ＯＳＣ２及びＯＳＣ２ｂの２つの入力端子とリセット信号Ｎ２４０用の入力端子と、互いに反転関係にある発振信号ＯＳＣＡ２及びＯＳＣＡ２ｂを出力する２つの出力端子を具えている。さらにこの２分周回路２２４では、６つの２分周回路２５６が、第１分周回路２１４の場合と同様にして、直列に接続されている。また、第２分周回路２２４の２分周回路２５６の回路構成は、第１分周回路２１４の２分周回路２５６と同一の回路構成となっている。この第２分周回路２２４では、リセット信号Ｎ２４０用のリセット入力端子は、インバータ２８８を経て、各２分周回路２５６のリセット端子Ｒに共通に接続されている。第２分周回路２２４の初段の２分周回路２５６の入力端子ＣＬＫ及びＣＬＫｂは、それぞれ入力端子ＯＳＣ２及びＯＳＣ２ｂに接続されていて、終段の２分周回路２５６の出力端子Ｑ及びＱｂは、それぞれ出力端子ＯＳＣＡ２及びＯＳＣＡ２ｂに接続されている。そして、前段の２分周回路の出力端子Ｑ及びＱｂは、それぞれ、次段の入力端子ＣＬＫ及びＣＬＫｂに接続されている。
【０１２２】
第２発振回路２２２から出力された発振信号ＯＳＣ２およびＯＳＣ２ｂが第２分周回路２２４に入力されると、各２分周回路２５６によって２倍周期で出力されるため、６つの２分周回路を経由して６４分周される。第２分周回路２２４の出力信号としての発振信号ＯＳＣＡ２及びＯＳＣＡ２ｂは、入力発振信号ＯＳＣ２及びＯＳＣ２ｂの６４倍周期になる。第２分周回路２２４は、リセットＮ２４０によってリセットされる。
【０１２３】
図１３はこの発振周期決定装置２００の動作波形の概略図である。
【０１２４】
入力端子ＳＲＦＰＤにハイレベルの信号を入力することで、発振周期が温度に依存する発振回路２１２、発振周期が温度に依存しない発振回路２２２、分周回路２１４及び分周回路２２４にリセット信号Ｎ２４０が入力される。ｄ1a〜ｄ4aは、順に発振回路２１２の遅延回路２４９、インバータ１０４、１０６及び１０８の出力信号である。Ｎ２３８は、２つの周期決定回路が接続されたＮＡＮＤ回路２３０の出力信号を表す。ＯＳＣ１は発振回路２１２の出力信号、ＯＳＣ２は発振回路２２２の出力信号である。ＯＳＣＡ１ｂは分周回路２１４の出力信号、ＯＳＣＡ２ｂは分周回路２２４の出力である。ＯＳＣＡ１２は、ＮＡＮＤ回路２３０の出力をインバータ２３２へ入力したインバータ２３２の出力信号である。Ｎ２４０は信号ＳＲＦＰＤとＯＳＣＡ１２が入力されたＮＡＮＤ回路２３４の出力信号をインバータ２３６で反転させた出力信号で、リセット信号として用いている。
【０１２５】
この動作波形図では、高温領域で温度依存抵抗素子１１８を具えた発振回路の方が発振周期が短い場合を示している。また、図を分かりやすくするために、ヒューズの調節により分周回路２１４の分周周期が９分周と短い設定にしてある。
【０１２６】
時刻ｔ1で信号ＳＲＦＰＤがハイレベルになると、信号ｄ1a、ｄ3aがハイレベル、信号ｄ2a、ｄ4aがローレベルになる。そして第１キャパシタ１２２の電荷が徐々に放電されローレベルになることにより、ｄ2a、ｄ3a及びｄ4aの信号が反転する。これが繰り返されることによって、発振周期を出力する。
【０１２７】
時刻ｔOS1で信号ｄ1aがローレベルに達したとすると、それまでに要した時間ｆ1がこの第１発振回路２１２の発振周期になる。この発振周期が発振信号ＯＳＣ１として第１分周回路２１４に入力される。第１分周回路２１４は９分周するので、時刻ｔ1からｔOS1に要した時間の９倍の時間ｔ2dで最初のローレベル信号が現れ、ｆ1の９倍の周期ｆdで信号ＯＳＣＡ１ｂは出力する。この図１３に示す例では、第２発振回路２２２の出力信号ＯＳＣ２は、信号ＯＳＣ１の約７．３倍の発振周期であり、第２分周回路２２４によって６４分周されているので、図１３に示した範囲では、ＯＳＣＡ２ｂはハイレベルのまま一度も変化していない。この信号ＯＳＣＡ１ｂとＯＳＣＡ２ｂのうちどちらか早いタイミングでローレベルになった方の信号によって、信号Ｎ２３８が出力されるので、この信号Ｎ２３８は、時刻ｔ2dでハイレベルの信号となる。この信号Ｎ２３８を外部へ出力することで、最終的に決定した周期として出力される。信号Ｎ２３８はインバータによって信号ＯＳＣＡ１２に変換され、この信号ＯＳＣＡ１２と信号ＳＲＦＰＤによって信号Ｎ２４０が出力され、リセット信号として用いられる。
【０１２８】
低温では、第１周期決定回路２１０からの出力信号ＯＳＣＡ１ｂの出力周期が、第２周期決定回路２２０からの出力信号ＯＳＣＡ２ｂの出力周期より長くなるので、第２周期決定回路２２０の出力信号ＯＳＣＡ２ｂによって、Ｎ２３８の周期が決まる。よって、第２の実施の形態と同様な温度と発振周期の関係となる。
【０１２９】
第３の実施の形態では、第１周期決定回路を、第１発振回路と第１分周回路で構成し、第２周期決定回路を、第２発振回路と第２分周回路で構成した。しかしながら、所望の発振周期が得られる場合には、分周回路を接続せず、発振回路のみで周期決定回路を構成しても良い。すなわち、温度依存抵抗素子の製造バラツキが小さく、調整手段によって発振周期を調整する必要がない場合には、第１発振回路のみで第１周期決定回路を構成できる。また、温度非依存抵抗素子は、製造バラツキが基本的に小さいので、調整手段を必要とせず第２発振回路のみで第２周期決定回路を構成できる場合が多い。このように、第１分周回路及び第２分周回路は、温度依存抵抗素子及び温度非依存抵抗素子の製造バラツキの度合いによって、適宜設置する。各周期決定回路に分周回路が設置されない場合には、各発振回路を直接論理ゲート（第３の実施の形態ではＮＡＮＤ回路）へ接続する。このように構成された発振周期決定装置でも、この場合は温度依存抵抗素子のバラツキがないので、上述の第３の実施の形態と同様の発振周期の温度特性が得られる。
【０１３０】
第３の実施の形態の発振回路は、第１の実施の形態の発振回路と比べて、発振回路が２つになることから、消費電力が大きくなると考えられる。しかしながら、電力の消費は、発振回路のキャパシタの充放電と分周回路のスイッチングが主であるので、消費電力は発振周期が長くなるにつれて小さくなり、２つの発振回路のうち発振周期の長い方の発振回路は、電力をあまり消費しない。また、温度非依存の発振回路に対して分周回路を付加した場合には、スペアの温度非依存抵抗素子が不要になるため、抵抗素子の占有面積を小さくすることができる。
【０１３１】
上述の各実施の形態では、ＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むトランジスタ直列回路が、直接接続されている例について示した。しかしながら、この発明はこのような構成に限定されるものではなく、電源電圧端子とＰＭＯＳトランジスタとの間に、他の能動的または受動的な回路または素子を介して接続されていても良い。例えば、ＭＯＳトランジスタ、抵抗素子などを介して接続されていても良い。すなわち、この発明の目的を達成するのを妨げない場合には、他の素子或いは回路を介して接続されても良い。また、同様に、遅延回路の抵抗並列回路と出力ノードとの間に、他の能動的或いは受動的な回路または素子が接続されていても良い。例えば、遅延回路の抵抗並列回路と出力ノードとの間に、他の能動的或いは受動的な回路または素子が接続されていても良い。
【０１３２】
［温度に依存する抵抗素子の製造方法］
以下に、本発明に用いる温度に依存する抵抗素子の製造方法の例について説明する。なお、図１４、１５、１８、１９、２０及び２１中、各構成成分の寸法、形状及び配置関係は、この製造例が理解できる程度に概略的に示してあるにすぎない。また、以下に述べる使用材料、膜厚、注入エネルギーその他の数値的条件は、この製造例の範囲内の一例にすぎない。また、各図において、同様の構成成分については、同一の番号を付し、その重複する説明を省略することもある。また、断面を表すハッチング等については、一部省略して示している。
【０１３３】
＜温度依存抵抗素子の第１の製造例＞
この製造例では、第２層間絶縁膜３１６上に温度依存抵抗素子３１８ａを形成する方法を説明する。
【０１３４】
図１４及び図１５は、第１の製造工程説明図で、半導体集積回路を製造する工程中の抵抗素子を形成する主な工程での試料の様子を、切り口の断面図で示してある。ただし、第１層間絶縁膜３００の形成が済んだ状態から示してあり、半導体基板の図示等は省略してある。
【０１３５】
図１４（Ａ）は、第１層間絶縁膜３００上に、キャパシタ３１４の形成が済んだ状態を示してあり、半導体基板の図示等は省略してある。
【０１３６】
キャパシタ３１４は、第１層間絶縁膜３００に形成されたスルーホール３０２に形成された配線層３０４と、配線層３０４に接した第１層間絶縁膜上に形成された導電層３０６とを具えている。この配線層３０４と導電層３０６とによりストレージノード（下部電極）３０８を形成している。導電層３０６の第１層間絶縁膜に接していない側の表面は、キャパシタ絶縁膜３１０で覆われている。キャパシタ絶縁膜３１０の上部にセルプレート（上部電極）３１２が形成されている。このようにしてキャパシタ３１４は、ストレージノード３０８、キャパシタ絶縁膜３１０及びセルプレート３１２により構成されている。
【０１３７】
次に、第２層間絶縁膜３１６を形成する。第２層間絶縁膜は、次の工程で形成するポリシリコン膜にイオン注入する不純物によって、適宜選択する。この製造例では、例えば、ＢＦ2等のボロンを注入するので、イオン注入した不純物が第２層間絶縁膜に拡散しないように、ノンドープの酸化膜の上にＢＰＳＧ（ボロンリンガラス）膜を積層して形成する。また、Ｐ（リン）をイオン注入する場合には、第２層間絶縁膜にＢＰＳＧ膜を用いるとイオン注入されたポリシリコンにリンが拡散して濃度が変化してしまう。よって、ノンドープの酸化膜或いは窒化膜を形成する。
【０１３８】
形成した第２層間絶縁膜３１６を、例えばＣＭＰ（Chemical Mechanical Polish：化学的機械的研磨）或いはエッチバックによって平坦化する（図１４（Ｂ））。
【０１３９】
次に、ノンドープのポリシリコン膜３１８を、例えば、ＣＶＤ法により厚さ５０〜４００ｎｍで形成する（図１４（Ｃ））。このポリシリコン膜３１８に対して、例えば、ＢＦ2をエネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４ｃｍ-2でイオン注入する。
【０１４０】
イオン注入する不純物は、一例としてＢＦ2を記載したが、これに限定されず、他のＰ型不純物でも良い。また、Ｎ型不純物でも良い。Ｎ型不純物としては、Ｐ（リン）をエネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１３〜５Ｅ１４でイオン注入する例が考えられる。
【０１４１】
公知のホトリソ・エッチングによりパターニングを行う（図１５（Ａ））。この時、パターニングされたポリシリコン膜の部分が温度によって抵抗値の変化する抵抗素子、すなわち、温度依存抵抗素子３１８ａとなる。
【０１４２】
その後、第３層間絶縁膜３２０を形成する。第３層間絶縁膜３２０は、第２層間絶縁膜と同様に、ＢＰＳＧ膜で形成する。ポリシリコン膜３１８への不純物のイオン注入がＰ（リン）の場合には、ノンドープの酸化膜或いは窒化膜をＣＶＤ法により形成すると良い。
【０１４３】
形成した第３層間絶縁膜３２０のアニール処理を７５０℃〜９５０℃で１０分から６０分程度行う（通常は、１５分から３０分程度が好適である。）。次いで、ＣＭＰ或いはエッチバックによって平坦化を行う（図１５（Ｂ））。
【０１４４】
その後、ホトリソ・エッチングによりコンタクトホールを開口し、配線層となるメタルをスパッタリング或いはＣＶＤ法で形成する。次いで、ホトリソ・エッチングによるパターニングを行い、温度依存抵抗素子と導通する配線層を形成する（図は省略）。
【０１４５】
このようにして、第２層間絶縁膜上に不純物を注入したポリシリコン膜によって温度依存抵抗素子３１８ａが形成される。
【０１４６】
図１６は、この抵抗素子の抵抗値と温度との関係を示したグラフである。
【０１４７】
縦軸は、シート抵抗値Ｒ（単位：ＭΩ）の自然対数の値を示している。横軸は、絶対温度Ｔ（単位：Ｋ）の逆数を示し、１／１０００スケールで目盛りを表示している。例えば５０℃のとき、絶対温度は３２３Ｋであるから、１／Ｔは約３．１×１０-3となる。ここで、シート抵抗値とは、１μｍ四方の抵抗体の抵抗値を表す。
【０１４８】
（Ａ）〜（Ｆ）は、ポリシリコン膜に対するＢＦ2の各ドーズ量でのシート抵抗の温度変化を示している。ＢＦ2のドーズ量は、（Ａ）：１Ｅ１５、（Ｂ）：５Ｅ１４、（Ｃ）：３Ｅ１４、（Ｄ）：１Ｅ１４、（Ｅ）：５Ｅ１３及び（Ｆ）：１Ｅ１３である。（Ａ）〜（Ｃ）では、温度が変化しても、シート抵抗値の大きさにほとんど変化が無く、グラフは横軸に平行な直線になっている。つまり、温度による抵抗値の変化はほとんどない。また、シート抵抗値もおおよその値が（Ａ）：０．０１５ＭΩ、（Ｂ）：０．０３５ＭΩ、（Ｃ）：０．０８２ＭΩであり、非常に抵抗値が小さい。（Ｄ）では、シート抵抗値は約１００℃（横軸のメモリで２．６８）で約１．０ＭΩ、３０℃（横軸のメモリで３．３３）で約１．３ＭΩとなっており、右上がりのほぼ直線になっている。（Ｅ）では、シート抵抗値は約１００℃（横軸のメモリで２．６８）で約８．３ＭΩ、３０℃（横軸のメモリで３．３３）で約２４ＭΩとなっており、右上がりのほぼ直線になっている。（Ｆ）では、シート抵抗値は約１００℃（横軸のメモリで２．６８）で約１６７０ＭΩ、３０℃（横軸のメモリで３．３３）で約３４７０ＭΩとなっており、右上がりのほぼ直線になっている。（Ｄ）から（Ｆ）のグラフでは、１／Ｔが小さく、すなわち、絶対温度Ｔが高いとシート抵抗値は小さくなり、１／Ｔが大きく、すなわち、絶対温度Ｔが低いとシート抵抗値は大きくなる。また、（Ｄ）、（Ｅ）、（Ｆ）の順に直線の傾きは大きくなっている。また、各温度でのシート抵抗値は、ドーズ量が少ないほど大きくなっている。グラフでは示していないが、ＢＦ2のドーズ量をさらに小さくすると、各温度での抵抗値は大きくなりここでの測定範囲を超えてしまい、抵抗値の増加率すなわち直線の傾きも大きくなっていく。さらに、不純物のドープ量のばらつきも大きくなるので、所望の抵抗値を得ることが難しくなる。
【０１４９】
このことから、ポリシリコン膜に対するＢＦ2のドーズ量が１Ｅ１３〜１Ｅ１４の範囲では、温度が高いほどシート抵抗値は小さく、温度が低いほどシート抵抗値は大きくなる抵抗素子、すなわち、温度依存抵抗素子となっていることがわかる。また、ドープ量を調節することで、所望の抵抗値を持つ温度に依存する抵抗素子が得られる。
【０１５０】
図１７は、シート抵抗値の温度勾配とドーズ量の関係を表したグラフである。
【０１５１】
シート抵抗値の温度勾配とは、シート抵抗値（単位：ＭΩ）の温度（単位：Ｋ）に対する変化率である。この変化率の常用対数値を図１７のグラフの縦軸にとっている。横軸は、ドーズ量（単位：ｃｍ-2）である。
【０１５２】
グラフ（Ａ）はＢＦ2を５０ｋｅＶでポリシリコン膜にイオン注入した場合、グラフ（Ｂ）はＰ（リン）を４０ｋｅＶでポリシリコンにイオン注入した場合である。ＢＦ2、Ｐいずれの場合も、ドーズ量が増加すると抵抗値の変化率は小さくなり、ほぼ傾きが直線を示している。
【０１５３】
このことから、各不純物の抵抗値の変化率とドーズ量の相関図を作成しておけば、ドーズ量を調整することにより、所望の温度勾配の温度依存抵抗素子が得られることがわかる。
【０１５４】
＜温度依存抵抗素子の第２の製造例＞
この製造例では、第１層間絶縁膜３００上にセルプレート３２２ａを形成すると同時に、温度依存抵抗素子３２２ｂを形成する方法を説明する。
【０１５５】
図１８及び図１９は、第２の製造工程図である。半導体集積回路を製造する工程中の抵抗素子を形成する主な工程での資料の様子を、切り口の断面図で示してある。ただし、第１層間絶縁膜３００の形成が済んだ状態から示してあり、半導体基板の図示等は省略してある。
【０１５６】
図１８（Ａ）は、図１４（Ａ）のセルプレートを成膜する前の段階を示している。この下地に対して、ノンドープのポリシリコン膜３２２を厚さ５０〜４００ｎｍでＣＶＤ法により形成する。その後、ポリシリコン膜３２２に不純物を打ち込む。例えば、エネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４ｃｍ-2でＢＦ2をイオン注入する（図１８（Ｂ））。この不純物は温度依存抵抗素子の第１の製造例で述べたように、ＢＦ2には限定されず、他のＰ型不純物やＮ型不純物でも良い。
【０１５７】
次に、抵抗素子となる部分、すなわち、抵抗素子形成領域３２６のポリシリコン膜３２２をレジスト３２８で保護する。セルプレートとなる部分、すなわち、キャパシタ形成領域３２４を含んだ領域に、さらにＢＦ2をエネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2イオン注入する（図１９Ａ））。レジスト３２８を除去した後、公知のホトリソ・エッチング技術により、パターニングを行う。このパターニングにより、温度依存抵抗素子３２２ｂとセルプレート３２２ａが形成される（図１９（Ｂ））。第２層間絶縁膜３３２をＢＰＳＧ膜で形成することにより、キャパシタ３３０と同じ層に温度依存抵抗素子３３２ｂが形成される。このようにして、温度依存抵抗素子を形成すれば、イオン注入の工程が一工程増えるが、ホトリソ・エッチングによるパターニングでセルプレートと温度依存抵抗素子を同時に形成できるので、全体の工程数を少なくすることが出来る。
【０１５８】
＜温度依存抵抗素子の第３の製造例＞
この製造例では、第１層間絶縁膜３００上にセルプレート３２２ａを形成すると同時に、温度依存抵抗素子３２２ｂ及び温度非依存抵抗素子３２２ｃを形成する方法を説明する。
【０１５９】
図２０及び図２１は、第３の製造工程図である。半導体集積回路を製造する工程中の抵抗素子を形成する主な工程での試料の様子を、切り口の断面図で示してある。ただし、第１層間絶縁膜３００の形成が済んだ状態から示してあり、半導体基板の図示等は省略してある。
【０１６０】
図２０（Ａ）は、図１４（Ａ）のセルプレートを成膜する前の段階を示している。この下地に対して、ノンドープのポリシリコン膜３２２を厚さ５０〜４００ｎｍでＣＶＤ法により形成する。その後、ポリシリコン膜３２２に不純物を打ち込む。例えば、エネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４ｃｍ-2でＢＦ2をイオン注入する（図２０（Ｂ））。この不純物は温度依存抵抗素子の第１の製造例で述べたように、ＢＦ2には限定されず、他のＰ型不純物やＮ型不純物でも良い。
【０１６１】
次に、抵抗素子となる部分、すなわち、抵抗素子形成領域３３６のポリシリコン膜３２２をレジスト３４０で保護する。セルプレートとなる部分、すなわち、キャパシタ形成領域３３４及び温度非依存抵抗素子形成領域３３８を含んだ領域に、さらにＢＦ2をエネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2でイオン注入する（図２０（Ｃ））。レジスト３４０を除去した後、公知のホトリソ・エッチング技術により、パターニングを行う。このパターニングにより、温度依存抵抗素子３２２ｂ、セルプレート３２２ａ及び温度非依存抵抗素子３２２ｃが形成される（図２１（Ａ））。第２層間絶縁膜３４４をＢＰＳＧ膜で形成することにより、キャパシタ３４２と同じ層に温度依存抵抗素子３２２ｂ及び温度非依存抵抗素子３２２ｃが形成される（図２１（Ｂ））。このようにして、温度依存抵抗素子を形成すれば、イオン注入の工程が一工程増えるが、ホトリソ・エッチングによるパターニングでセルプレートと温度依存抵抗素子及び温度非依存抵抗素子を同時に形成できるので、全体の工程数を少なくすることが出来る。
【０１６２】
以上のような方法により、温度依存抵抗素子を用いた発振回路を、半導体集積回路内部に形成すれば、発振周期はこの集積回路の内部温度によって変化する。よって、ＤＲＡＭのセルフリフレッシュモードでのリフレッシュ周期に用いれば、半導体集積回路の内部温度に適した発振周期を得ることが出来る。
【０１６３】
よって、上述した３つの温度依存抵抗素子の製造例を用いれば、半導体集積回路にこの発明に用いる温度依存抵抗素子を好適に形成することが出来る。
【０１６４】
【発明の効果】
この発明の第一の要旨の半導体集積回路で構成される発振回路によれば、高温では温度依存抵抗素子の影響を多く受けて決定された発振周期の出力信号が出力され、低温では温度非依存抵抗素子の影響を多く受けて決定された発振周期の出力信号が出力される。この発明による発振回路では、発振周期は、温度が高いほど短く、温度が低いほど長くなる。また、この発明の発振回路では、温度が低いほど発振周期は長くなるが、低温になるほど温度による発振周期の変化率が小さくなり最大値へと収束する温度特性を持つ。
【０１６５】
この発明の第二の要旨の半導体集積回路で構成される発振回路によれば、高温では温度依存抵抗素子の影響を受けて決定された発振周期の出力信号が出力され、低温では温度非依存抵抗素子の影響を受けて決定された発振周期の出力信号が出力される。この発明による発振回路では、発振周期は、高温領域では、温度が高いほどほど短くなる。低温領域では、温度による発振周期の変化はなくなり、温度非依存抵抗素子によって決定された一定の最大値をとる。
【０１６６】
この発明の第三の要旨の半導体集積回路で構成される発振周期決定装置によれば、高温では温度依存抵抗素子の影響を受けて決定された第１発振周期決定回路の発振周期の出力信号が出力され、低温では温度非依存抵抗素子の影響を受けて決定された第２発振周期決定回路の発振周期の出力信号が出力される。この発明による発振周期決定装置では、発振周期は、高温領域では、温度が高いほど短くなる。低温領域では、温度による発振周期の変化はなくなり、温度非依存抵抗素子によって決定された一定の最大値をとる。
【０１６７】
このように、ＤＲＡＭのセルフリフレッシュモードでのリフレッシュ周期に、この発明の半導体集積回路の出力する発振周期を用いれば、最大周期をコントロールできる。これにより、低温になるほどリフレッシュ電流を減らしながら、メモリテストの時間が長くなるのを防ぐことが出来る。加えて、冗長セルに置き換えるメモリセルの個数を減らすことが出来るので、歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】第１の実施の形態の発振回路の回路図である。
【図２】第１の実施の形態の発振回路の出力する動作波形の概略図である。
【図３】第１の実施の形態の発振回路の発振周期の温度特性を示した図である。
【図４】第２の実施の形態の発振回路の回路図である。
【図５】第２の実施の形態の発振回路の出力する動作波形の概略図である。
【図６】第２の実施の形態の発振回路の発振周期の温度特性を示した図である。
【図７】第３の実施の形態の周期決定回路の回路図である。
【図８】第３の実施の形態の温度に発振周期が依存する発振回路の回路図である。
【図９】第３の実施の形態の温度に発振周期が依存しない発振回路の回路図である。
【図１０】第３の実施の形態の調整手段を具えた分周回路の回路図である。
【図１１】第３の実施の形態の切換回路の回路図である。
【図１２】第３の実施の形態の調整手段をもたない分周回路の回路図である。
【図１３】第３の実施の形態の周期決定回路の出力する動作波形の概略図である。
【図１４】温度依存抵抗素子の第１の製造例の工程図である。
【図１５】図１４に続く、温度依存抵抗素子の第１の製造例の工程図である。
【図１６】温度依存抵抗素子の抵抗値の温度特性を表した図である。
【図１７】不純物のドーズ量と抵抗値の変化率の相関図である。
【図１８】温度依存抵抗素子の第２の製造例の工程図である。
【図１９】図１８に続く、温度依存抵抗素子の第２の製造例の工程図である。
【図２０】温度依存抵抗素子の第３の製造例の工程図である。
【図２１】図２０に続く、温度依存抵抗素子の第３の製造例の工程図である。
【図２２】従来技術の発振回路の構成例を示した回路図である。
【図２３】従来技術の発振回路の発振周期の温度特性を示した図である。
【符号の説明】
１００、１３８、２１２、２２２、４００：発振回路
１０２、１０４、１０６、１０８、２３２、２３６、２４２、２４４、２４６、２４８、２５０、２５２、２７６、２７８、２８０、２８２、２８４、２８６、２８８、２９０、４０２、４０４、４０６、４０８：インバータ
１１０、１０４ａ、１１０ａ、２３０、２３４、２６０、２６２、２６４、２６６、２７２、２７４、４１０：ＮＡＮＤ回路
１１２、１２４、１２６、１５２、１６２、２９９、４１２、４２２：ノード
１１４、１４４、１６４、２９２、２９６、４１４：ＰＭＯＳＴ
１１６、１４６、１６６、２９４、２９８、４１６：ＮＭＯＳＴ
１１８、１４８、３１８ａ、３２２ｂ、４１８：温度依存抵抗素子
１２０、１６８、３２２ｃ：温度非依存抵抗素子
１２２、３１４、３３０、３４２、４２０：キャパシタ
１２８、１５６、１７４、２４９、２５３、４２６：遅延回路
１３０、１５４、１７２、２４７、２５１、４２４：トランジスタ直列回路
１３２：抵抗並列回路
１４０：初段のインバータ
１４２：第１サブインバータ
１５０：第１キャパシタ
１５７：第１出力ノード
１６０：第２サブインバータ
１７０：第２キャパシタ
１７５：第２出力ノード
２００：発振周期決定装置
２１０、２２０：周期決定回路
２１４、２２４：分周回路
２５４：ヒューズ回路
２５６：２分周回路
２５７、２７５：出力ノード
２５８ａ〜２５８ｈ：切換回路
２６８、２７０：ＮＯＲ回路
３００：第１層間絶縁膜
３０２：スルーホール
３０４：配線層
３０６：導電層
３０８：ストレージノード
３１０：キャパシタ絶縁膜
３１２、３２２ａ：セルプレート
３１６、３３２、３４４：第２層間絶縁膜
３１８、３２２：ポリシリコン膜
３２０：第３層間絶縁膜
３２４、３３４：キャパシタ形成領域
３２６、３３６：温度依存抵抗素子形成領域
３２８、３４０：レジスト
３３８：温度非依存抵抗素子形成領域
【発明の属する技術分野】
この発明は、半導体集積回路に関するものであり、特に、発振回路、或いは、発振回路と接続した分周回路により一定周期で信号を出力する回路に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、情報を記憶するセル（メモリセル）として幅広く用いられている。ＤＲＡＭは、キャパシタの蓄積電荷の有無により情報を保持しているが、時間経過と共に書き込まれた電荷が徐々に放電されて情報が失われる特徴をもっている。常に情報を保持するためには、定期的にメモリセルの内容を読み出して再書き込みする必要があり、この動作をリフレッシュと呼んでいる。ＤＲＡＭでは、外部入力によりリフレッシュを行うことが可能で、一定時間毎にリフレッシュ動作を行えば、情報が消えることはない。また、ＤＲＡＭは、内部タイマによって一定時間間隔毎に自動的にリフレッシュ動作を行うセルフリフレッシュ機能を持っている。
【０００３】
リフレッシュ動作の間隔は、メモリセルに書き込まれた電荷の放電時間により決まり、一般的に放電時間は低温に比べて高温の方が短い。よって、セルフリフレッシュモードでのリフレッシュ動作の間隔は、高温でも情報が消えないように十分短い時間に設定し、リフレッシュ動作の間隔は、温度に関わらず出来る限り一定にしていた。このため、低温では必要以上に短い間隔でリフレッシュ動作が行われていた。
【０００４】
近年、製品に対する低消費電力化の要求により、低温ではリフレッシュ間隔を長くして消費電力を下げる手法が必要とされている。
【０００５】
例えば、特許文献１では、トランジスタのオン抵抗により、発振周期が高温領域で長くなり、ＤＲＡＭのリフレッシュ周期が長くなってしまう場合の解決方法として、抵抗素子をリング発振回路のＣＭＯＳ（相補型ＭＯＳトランジスタ）に具えることが示されている。特許文献１では、温度に依存せず、一定の周期で発振周期を出力することが主な目的となっているが、温度が高くなるほど抵抗値が小さくなるような抵抗素子を用いることで、温度が高くなるほど発振周期の短くなるリング発振回路が提供できることが示されている。
【０００６】
このような温度が高くなるほど抵抗値が小さくなる抵抗素子を、抵抗素子の抵抗値の大きさによってキャパシタの充放電時間を調整する発振回路に組み込めば、発振周期が高温で短く低温で長くなる特徴を持つリング発振回路を提供することが出来る。
【０００７】
図２２は、このようなリング発振回路のもっとも単純な構成例である。発振回路４００は、１個の遅延回路４２６を含む初段のインバータ４０２と、中段の３個のインバータ４０４、４０６及び４０８と、終段のインバータ４１０とを順次リング状に直列接続させて構成してある。ここでは、この発振回路４００を外部と接続するために、終段のインバータ４１０は、ＮＡＮＤ回路で構成されている。ＮＡＮＤ回路４１０の２つの入力端子には、前段のインバータ４０８の出力端子と２値の信号ＳTが入力される外部端子が接続されている。このＮＡＮＤ回路４１０は、この信号ＳTの入力によって制御される。２値の一方を“１”すなわち“ハイレベル”とし、他方を“０”すなわち“ローレベル”とすると、信号ＳTがハイレベルにあるときは、この発振回路はオンの状態となり、ＮＡＮＤ回路４１０は、インバータとして働く。
【０００８】
初段のインバータ４０２は、ＰＭＯＳトランジスタ（ＰＭＯＳＴとも称する。）４１４及びＮＭＯＳトランジスタ（ＮＭＯＳＴとも称する。）４１６の主電流路を直列に接続したトランジスタ直列回路４２４と、このトランジスタ直列回路４２４に接続されていて、インバータ４０２の出力信号に遅延を与える遅延回路４２６を具えている。この遅延回路４２６は、温度依存抵抗素子４１８と、キャパシタ４２０とで構成されている。
【０００９】
リング発振回路４００の発振周期は、キャパシタ４２０に蓄積された電荷の放電に要する時間で大きく変化する。温度依存抵抗素子４１８の抵抗値が大きくなれば、流れる電流が小さくなるので、放電に要する時間は長くなり、発振周期も比例して長くなる。よって、このリング発振回路４００では、温度依存抵抗素子４１８の抵抗値が、温度が高くなるほど小さくなるので、発振周期は、温度が高いほど短くなる。
【００１０】
図２３は、図２２で示したリング発振回路４００の出力する発振周期と温度との関係の概略を示したグラフである。
【００１１】
縦軸は、８０℃の発振周期を１とした場合の各温度での相対値の常用対数値を表している。横軸は温度（単位：℃）を表している。
【００１２】
ＤＲＡＭがデータを保持するために必要なリフレッシュ周期は、温度が１０℃下がると経験的に約１．４倍になるので、このグラフでは、温度依存抵抗素子４１８の温度特性が、１０℃下がると抵抗値が１．３５倍大きくなると仮定した場合について示している。
【００１３】
発振周期は温度依存抵抗素子４１８の抵抗値の大きさに比例するため、高温になるほど抵抗値が小さくなり発振周期は短くなっていく。逆に低温になれば、温度依存抵抗素子４１８の抵抗値が大きくなるため、発振周期は長くなっていく。発振周期が長くなることにより、低温におけるＤＲＡＭのリフレッシュ周期を長くすることが出来るので、消費電力を低減できる。
【００１４】
このようなキャパシタと、抵抗素子とを組み込んだ充放電回路を具えたリング発振回路は、ＭＯＳトランジスタの製造バラツキや電源電圧の変動に強く、かつ、回路も単純なので、非常に有用性がある。
【００１５】
しかしながら、このリング発振回路４００の温度依存抵抗素子４１８では、温度が低くなると抵抗値は下がり続けるので、リング発振回路４００の出力する発振周期に最大値は存在しない。
【００１６】
よって、低温になるほどリフレッシュ周期は長くなっていくので、広い温度範囲でのメモリテストが必要となる。セルフリフレッシュモードでのメモリテスト（すなわち、内部タイマーを動作させることによるメモリテスト）で長いリフレッシュ間隔をとろうとすると、試験を低温で行う必要がある。特に、０℃以下での試験では、空気中の水分が氷結して問題を起こす装置もあるため、これを防ぐための高価な試験装置が必要となる。
【００１７】
また、ＤＲＡＭのメモリセルの中には、キャパシタに蓄えられた電荷が漏洩する経路が幾つかあり、大半はその漏洩電流は高温になるほど大きいが、希に微小な欠陥等によって、低温になっても漏洩電流が少なくならない経路をもつメモリセルが存在する。温度により抵抗値が変化しない抵抗素子を用いた発振回路では、高温領域で必要とされるリフレッシュ間隔が設定されているので、このようなメモリセルを欠陥セルとして排除する必要はなかった。
【００１８】
しかしながら、温度が高くなるほど抵抗値の大きくなる抵抗素子を具えた従来のリング発振回路を用いると、発振周期は低温になると長くなり、上述のような低温でも漏洩電流が少なくならない経路をもつメモリセルは、全て排除され、スペアのメモリセル（冗長セル）に置き換えられることになり、半導体集積回路の製造における歩留まりを低下させてしまう。
【００１９】
そこで、温度が低くなるほど長くなっていく発振周期に最大値を設定できれば、低温での試験が不要になる。さらに、発振周期の最大値を設定することができれば、上述のような低温になっても漏洩電流が少なくならない経路をもつメモリセルを冗長セルに置き換える個数を減らすことができ、半導体集積回路の製造の歩留まりを向上させることができる。
【００２０】
発振周期に最大値を設定する方法が、例えば、特許文献２に示されている。この特許文献２では、正の温度特性を有する抵抗素子を具えたＣＲ発振回路の発振周期により、温度検出回路を形成している。この温度検出回路では、温度領域を３つに分け、各温度領域での出力を変える。この出力によって、分周回路の分周周期、或いは、リング発振器の発振周期を調節し、ＤＲＡＭのリフレッシュ周期に用いる。
【００２１】
【特許文献１】
特開平５−２９９９８２号公報（第３頁、図１）
【特許文献２】
特開平５−３０７８８２号公報
【００２２】
【発明が解決しようとする課題】
しかしながら、特許文献２に示された方法では、温度検出回路の出力を切り替える温度で、リング発振器の発振周期が急激に変化してしまう。
【００２３】
特許文献２の回路では、その発振周期は、図２３のグラフのようなほぼ一定の傾きをもつ直線ではない。その発振周期は、連続的に設定したある３つの温度範囲では、それぞれほぼ一定となる。しかしながら、その発振周期は、発振回路を切り替える温度では急激に変化するため、階段状に変化した発振特性となる。
【００２４】
この２つの切り替え温度をどこに設定するかにより、発振周期の特性が大きく変わってくるので、その決定が難しい。メモリテストによって、冗長セルに置き換えられるメモリセルを減らすためには、この切替温度を適切に調節することが必要になり、そのため、発振回路の設計が非常に難しくなる。
【００２５】
よって、発振周期が高温で短く低温で長くなる温度特性を持ち、しかも発振周期の最大値を設定できる発振回路が望まれていた。
【００２６】
さらに、温度変化による発振周期の調整を円滑にするために、通常使用する温度範囲における発振周期の急変を抑制した発振回路が望まれていた。
【００２７】
【課題を解決するための手段】
そこで、この出願に係る発明者は、温度抵抗の異なる抵抗素子を並列に接続すれば、発振周期が高温で短く低温で長くなだらかに変化し、かつ、低温領域で発振周期の最大値を設定できるという結論に達した。
【００２８】
この発明の第一の要旨の半導体集積回路は、複数個のＣＭＯＳインバータを奇数段に接続し、終段のＣＭＯＳインバータの終段出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるリング発振回路を具えている。初段のＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むトランジスタ直列回路と、初段のＣＭＯＳインバータの初段出力信号を遅延させる遅延回路とを具えている。この遅延回路は、初段のＣＭＯＳインバータの出力ノードと基準電圧端子との間に結合されたキャパシタと、出力ノードと基準電圧端子との間の、トランジスタ直列回路の電流路中に挿入結合された抵抗並列回路とを具えており、及び抵抗並列回路は、抵抗値の温度特性が異なる複数の抵抗素子を、並列接続されて構成されている。
【００２９】
ここで、結合とは回路或いは端子を、直接或いは間接的に接続することを意味する。例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むトランジスタ直列回路が電源電圧端子と基準電圧端子との間に結合されている場合、ＰＭＯＳトランジスタが直接電源電圧端子に接続されても良いし、他の能動的または受動的な回路または素子を介して接続されていても良い。すなわち、この発明の目的を達成するのを妨げない場合には、他の素子或いは回路を介して接続されても良い。同様に、例えば、遅延回路の抵抗並列回路と出力ノードとの間に、他の能動的或いは受動的な回路または素子が接続されていても良い。
【００３０】
この発明の第一の要旨の半導体集積回路の上述した構成によれば、発振周期が高温で短く低温で長くなだらかに変化し、かつ、低温領域で発振周期の最大値を設定できる。
【００３１】
また、好ましくは、抵抗値の温度特性が異なる複数の抵抗素子を、温度が高くなるほど抵抗値の小さくなる第１抵抗素子と、抵抗値が温度非依存の第２抵抗素子とすると良い。
【００３２】
一般に、抵抗値が完全に温度非依存の抵抗素子は存在せず、通常１％程度の範囲内で抵抗値が変化する。ここで用いた抵抗値が温度非依存の抵抗素子とは、上述のように、設定された抵抗値の大きさから温度により抵抗値がごく狭い範囲（通常１％程度）内で変化する、すなわち、抵抗値がほとんど変化しない抵抗素子をいう。また、説明を簡易にするために温度が高くなるほど抵抗値の小さくなる抵抗素子を温度依存抵抗素子、抵抗値が温度非依存の抵抗素子を温度非依存抵抗素子と称する。
【００３３】
この発明の第一の要旨の半導体集積回路の上述した構成例によれば、高温では温度依存抵抗素子の影響を多く受けて決定された発振周期で出力され、低温では温度非依存抵抗素子の影響を多く受けて決定された発振周期で出力される。また、この半導体集積回路により提供される発振回路は、温度が低いほど発振周期が長くなり、かつ、低温になるほど温度による発振周期の変化率が小さくなって最大値へと収束する温度特性を持つことができる。
【００３４】
これにより、ＤＲＡＭのセルフリフレッシュモードでのリフレッシュ周期に、この半導体集積回路の出力する出力信号の発振周期を用いれば、最大周期をコントロールする、すなわち、一定の値へ収束することができるので、メモリテストの時間が長くなるのを防ぐことが出来る。また、冗長セルに置き換えるメモリセルの個数を減らすことが出来るので、ＤＲＡＭの製造における歩留まりを向上させることができる。
【００３５】
この発明の第二の要旨の半導体集積回路は、複数個のＣＭＯＳインバータを奇数段に接続し、終段のＣＭＯＳインバータの終段出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるリング発振回路を具えている。初段のＣＭＯＳインバータは、それぞれ終段出力信号が帰還される第１及び第２サブＣＭＯＳインバータを具えており、２段目のＣＭＯＳインバータは、第１及び第２サブＣＭＯＳインバータの第１及び第２初段出力信号がそれぞれ供給される第１及び第２入力端子を具える論理ゲートで構成されている。第１サブＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含む第１トランジスタ直列回路と、第１初段出力信号を遅延させる第１遅延回路とを具えている。第２サブＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含む第２トランジスタ直列回路と、第２初段出力信号を遅延させる第２遅延回路とを具えている。第１遅延回路は、第１サブＣＭＯＳインバータの第１出力ノードと基準電圧端子との間に結合された第１キャパシタと、第１出力ノードと基準電圧端子との間の、第１トランジスタ直列回路の電流路中に挿入結合された、温度が高くなるほど抵抗値の小さくなる第１抵抗素子とを具えている。第２遅延回路は、第２サブＣＭＯＳインバータの第２出力ノードと基準電圧端子との間に結合された第２キャパシタと、第２出力ノードと基準電圧端子との間の、第２トランジスタ直列回路の電流路中に挿入結合された、抵抗値が温度非依存の第２抵抗素子とを具えている。
【００３６】
この発明の第二の要旨の半導体集積回路の上述した構成によれば、高温領域では第１遅延回路で発振周期が決定して出力され、低温領域では第２遅延回路で発振周期が決定して出力される。これにより、発振周期は、高温で短く、低温で長くなる。第２遅延回路の発振周期は温度に依存しないので、低温で発振周期の最大値が設定できる。
【００３７】
ここで、最大値に達する温度の設定を、０℃以上の温度にしておけば、セルフリフレッシュモードでのメモリテストを０℃以下で行う必要が無く、氷結等を防ぐための高価な装置を用いる必要がない。また、発振周期の最大値も小さく設定できるので、メモリテスト全体に必要とされる時間も短くて済む。また、第１遅延回路で発振している際の温度変化による傾きを大きくすることができ、かつ、最大値も設定できるので、発振周期の変化をより自由に設定できる。
【００３８】
また、この発明の第三の要旨の半導体集積回路によれば、第１発振周期決定回路と第２発振周期決定回路とを含み、これら二つの発振周期決定回路の出力する二つの出力信号のうち、発振周期の短い方の出力信号を最終出力として出力する発振周期決定装置を具えている。第１発振周期決定回路は、第１発振回路を具えている。この第１発振回路は、終段のＣＭＯＳインバータの出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるように奇数段に接続された複数個のＣＭＯＳインバータを具えており、初段のＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含む第１トランジスタ直列回路と、初段のＣＭＯＳインバータの初段出力信号を遅延させる第１遅延回路を具えている。この第１遅延回路は、第１サブＣＭＯＳインバータの第１出力ノードと基準電圧端子との間に接続された第１キャパシタと、第１出力ノードと基準電圧端子との間の、第１トランジスタ直列回路の電流路中に挿入接続された、温度が高くなるほど抵抗値の小さくなる第１抵抗素子とを具えている。第２発振周期決定回路は、発振周期が温度非依存の出力信号を出力する。
【００３９】
この発明の第三の要旨の半導体集積回路の上述した構成によれば、高温領域では第１発振周期決定回路で発振周期が決定して出力され、低温領域では第２発振周期決定回路で発振周期が決定して出力される。これにより、発振周期は、高温領域では短く、低温領域では長くなる。第２発振周期決定回路の発振周期は温度に依存しないので、低温領域で発振周期の最大値が設定できる。
【００４０】
また、第１発振周期決定回路は、第１発振回路の出力信号の周波数を分周して発振周期を調節する第１分周回路を具えると好適である。第１分周回路は、第１発振回路の出力信号の周波数を分周するために分周周期を変化させる調整手段を具えている。
【００４１】
この第三の要旨の半導体集積回路の上述した構成例によれば、分周回路によって発振回路の出力を調整しているので、温度依存抵抗素子の温度特性にバラツキがある場合でも、容易に調整することが出来る。よって、温度依存抵抗素子を用いた第１発振周期決定回路と温度非依存抵抗素子を用いた第２発振周期決定回路によって、温度による発振周期の変化を高い自由度で設定できる。また、抵抗素子の抵抗値の大きさだけで発振周期を調整するよりも、抵抗素子の大きさすなわち抵抗値を小さくできるので、集積回路上での面積を小さくすることが出来る。
【００４２】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、以下の説明において、説明を簡便にするためにリング発振回路を単に発振回路と称する場合がある。
【００４３】
［第１の実施の形態］
図１〜３を参照して、この発明の半導体集積回路の第１の実施の形態につき説明する。
【００４４】
図１は、第１の実施の形態の発振回路の回路図である。
【００４５】
この発振回路１００は、複数個のＣＭＯＳインバータを奇数段に接続し、終段のＣＭＯＳインバータの終段出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させる構成となっている。以下、ＣＭＯＳインバータを単にインバータとも称する。
【００４６】
発振回路１００は、１個の遅延回路１２８を含む初段のインバータ１０２と、中段の３個のインバータ１０４、１０６及び１０８と、終段のインバータ１１０とを順次リング状に直列接続させて構成してある。ここでは、この発振回路１００を外部と接続するために、終段のインバータ１１０は、第１及び第２入力端子を具えるＮＡＮＤ回路で構成されている。第１入力端子は、前段のインバータ１０８の出力端子に接続されている。ＮＡＮＤ回路１１０の第２入力端子に外部から入力される２値の信号ＳTによって、このＮＡＮＤ回路１１０が制御される。２値の一方を“１”すなわち“ハイレベル”とし、他方を“０”すなわち“ローレベル”とすると、信号ＳTがハイレベルにあるときは、この発振回路はオンの状態となり、ＮＡＮＤ回路１１０は、インバータとして働く。
【００４７】
初段のインバータ１０２は、導電型の異なる２個のトランジスタ１１４及び１１６の主電流路を直列に接続したトランジスタ直列回路１３０と、このトランジスタ直列回路１３０に接続されていて、インバータ１０２の初段出力信号に遅延を与える遅延回路１２８を具えている。この遅延回路１２８は、温度係数の異なる２つの抵抗素子（すなわち第１及び第２抵抗素子）１１８及び１２０で構成される抵抗並列回路１３２と、キャパシタ１２２とで構成されている。この発明では、キャパシタ１２２は、初段のインバータの出力ノードと基準電圧端子との間に接続されている。また、この抵抗並列回路１３２は、初段のインバータの出力ノードと基準電圧端子との間の、トランジスタ直列回路１３０の電流路中に挿入接続されている。
【００４８】
図１に示すこの構成例では、初段のインバータ１０２の上述したトランジスタ直列回路１３０は、電源電圧（ＶDD）端子（以下、バイアス電圧端子とも称する。）と基準電圧（ＶSS）端子（例えば大地（ＧＮＤ））との間に接続されている。第１のトランジスタであるＰＭＯＳＴ１１４の一方の主電極は、ＶDD端子に結合され、ＰＭＯＳＴ１１４の他方の主電極は、抵抗並列回路１３２を介して第２のトランジスタであるＮＭＯＳＴ１１６の他方の主電極に結合され、及び、ＮＭＯＳＴ１１６の一方の主電極は、ＶSS端子に結合されている。ＰＭＯＳＴ１１４及びＮＭＯＳＴ１１６は、それぞれの制御（ゲート）電極を接続点（ノードとも称する。）１２４で共通接続されている。２つの抵抗素子の一方の第１抵抗素子１１８は、温度が高くなるにつれて抵抗値が低くなる特性を有する（以下、温度依存抵抗素子ともいう。）。他方の第２抵抗素子１２０は、温度変化に対して抵抗値がほとんど変わらない特性を有する（以下、温度非依存抵抗素子ともいう。）。この２つの抵抗素子が並列に接続された状態で、ＰＭＯＳＴ１１４の他方の主電極であるドレイン電極とＮＭＯＳＴ１１６の他方の主電極であるドレイン電極との間に接続される。キャパシタ１２２は、ＰＭＯＳＴ１１４のドレイン電極とＶSS端子との間に接続される。インバータ１０２の出力端子はＰＭＯＳＴ１１４のドレイン電極である。図１中、この出力端子を、ＰＭＯＳＴ１１４のドレイン電極と抵抗並列回路１３２と、キャパシタ１２２との接続点（出力ノードと称する。）１２６として示してある。尚、上述した他のインバータ１０４、１０６、１０８及び１１０は、基本的には、従来と同様に、ＶDD端子とＶSS端子との間に接続されたＰＭＯＳＴとＮＭＯＳＴのトランジスタ直列回路をそれぞれ個別に具えている。
【００４９】
次に、発振回路１００の動作について説明する。以下の説明では、２値の“１”に相当するハイレベルは電圧ＶDDで表され、及び、２値の“０”に相当するローレベルは、電圧ＶSS（この実施の形態では接地されているのでＶSS＝０Ｖである。）で表されている。尚、以下の説明において、ｄ1は初段のインバータ１０２の初段出力信号、ｄ2は２段目のインバータ１０４の出力信号、ｄ3は３段目のインバータ１０６の出力信号、ｄ4は４段目のインバータ１０８の出力信号、及びｄ5は終段のインバータ１１０の終段出力信号をそれぞれ表す。図２に、発振回路１００の動作波形の概略図を示す。
【００５０】
入力信号ＳTとしてハイレベルの信号がＮＡＮＤ回路１１０の第２入力端子に外部から入力されると、ＮＡＮＤ回路１１０からはローレベルの信号ｄ5が出力され、ノード１２４にローレベルの信号が伝わるのでＰＭＯＳＴ１１４及びＮＭＯＳＴ１１６の制御（ゲート）電極にローレベルの信号が入力される。これにより、ＰＭＯＳＴ１１４がオン、かつＮＭＯＳＴ１１６がオフとなって、キャパシタ１２２に電荷が蓄積される。同時にインバータ１０４にハイレベルの信号ｄ1が送られる。インバータ１０４からはローレベルの信号ｄ2が出力され、インバータ１０６、１０８によって順にハイレベル、ローレベルに変換され、ノード１１２からローレベルの信号ｄ4が外部へ出力される。同時に、ＮＡＮＤ回路１１０にローレベルの信号が入力される。尚、ノード１１２は、インバータ１０８の出力端子と終段インバータ１１０の第１入力端子との接続点であって、この構成例では、発振回路１００の出力端子を構成している。
【００５１】
ＮＡＮＤ回路１１０は、第２入力端子の信号ＳTがハイレベルの状態では、インバータと同じ働きをするので、第１入力端子に入力された信号と逆の信号（ハイレベルならローレベル、ローレベルならハイレベル）が終段出力信号として出力される。よって、ここではＮＡＮＤ回路１１０から、ハイレベルの信号ｄ5が出力される。ＮＡＮＤ回路１１０からハイレベルの信号がＰＭＯＳＴ１１４及びＮＭＯＳＴ１１６のゲート電極に入力される。これにより、ＰＭＯＳＴ１１４がオフ、かつＮＭＯＳＴ１１６がオンとなって、キャパシタ１２２に蓄積されていた電荷が徐々に放出される。同時にインバータ１０４にローレベルの信号ｄ1が送られる。インバータ１０４からはハイレベルの信号ｄ2が出力され、インバータ１０６、１０８によって順にローレベル、ハイレベルに変換され、ノード１１２からハイレベルの信号ｄ4が外部へ出力される。同時に、ＮＡＮＤ回路１１０にハイレベルの信号ｄ4が入力される。ＮＡＮＤ回路１１０からは、ローレベルの信号ｄ5が出力されるので、上述の動作が繰り返されることにより、ハイレベル信号とローレベルの信号ｄ4が、一定の周期で外部に出力される。
【００５２】
初期状態では、出力信号ｄ1とｄ3はローレベル、及びｄ2とｄ4はハイレベルに設定されている。入力信号ＳTにハイレベルの信号を入力すると、ＮＡＮＤ回路１１０からローレベルの終段出力信号ｄ5が出力される。ＰＭＯＳＴ１１４及びＮＭＯＳＴ１１６の制御電極にローレベルの信号が伝わり、ＰＭＯＳＴ１１４がオン、かつＮＭＯＳＴ１１６がオフとなる。この発振回路１００では、キャパシタ１２２に電荷が蓄積される経路には抵抗並列回路１３２が関与しないので、初段出力信号ｄ1は、速やかにハイレベルになる。そして、信号ｄ2はローレベル、信号ｄ3はハイレベル、及び信号ｄ4はローレベルとなる。終段のＮＡＮＤ回路１１０に信号ｄ4すなわちローレベルの信号が入力されるため、ノード１２４はハイレベルとなる。よって、ＰＭＯＳＴ１１４がオフかつＮＭＯＳＴ１１６がオンになって、キャパシタ１２２に蓄積されていた電荷が徐々に放電される。キャパシタ１２２の放電経路は、抵抗並列回路１３２を経由するので、この抵抗並列回路１３２によって放電時間は遅延され、そのため信号ｄ1は徐々にローレベルへ変化する。信号ｄ1の出力によって、信号ｄ2は徐々にハイレベルに変化し、順に信号ｄ3はローレベル、信号ｄ4はハイレベルとなる。信号ｄ4がハイレベルとなると、再びＮＡＮＤ回路１１０からは、ローレベルの終段出力信号ｄ5が出力される。ＳTがハイレベル即ちオン信号が入力された状態では、この動作が繰り返されるので、図２に示したような動作波形でローレベル及びハイレベルの信号が周期的に出力される。入力信号ＳTにハイレベルの信号を入力した時間をｔ1すると、キャパシタ１２２の放電により信号ｄ1がローレベルになった時間ｔ2aまでにかかった時間が発振周期ｆaとなる。一定周期おき、すなわち発振周期ｆaでハイレベルを示す信号ｄ4を外部に出力することで、リング発振回路として用いることができる。
【００５３】
キャパシタ１２２に蓄積された電荷が放電されることによるハイレベルからローレベルへの電圧の変化に要する時間は、抵抗並列回路１３２の抵抗値Ｒの大きさに依存し、抵抗値Ｒが大きいほど放電に時間がかかる。このため、抵抗並列回路の抵抗値Ｒが大きいほど発振周期ｆaが長くなる。よって、抵抗回路の抵抗値Ｒを調整することで、発振周期を変化させることが出来る。
【００５４】
この発振回路１００では、抵抗並列回路１３２の抵抗値Ｒは、並列接続されている２つの抵抗素子のうち、温度依存抵抗素子１１８の抵抗値をＲ1、及び温度非依存抵抗素子１２０の抵抗値をＲ2とすると、以下のような式（１）で表される。
【００５５】
Ｒ＝１／｛（１／Ｒ1）＋（１／Ｒ2）｝・・・（１）
この式（１）から、ここでは温度非依存抵抗素子Ｒ2が一定であるので、温度依存抵抗素子の抵抗値Ｒ1が大きくなれば、式（１）の分母の値が小さくなるので抵抗並列回路の抵抗値Ｒが大きくなり、温度依存抵抗素子の抵抗値Ｒ1が小さくなれば、式（１）の分母の値が大きくなるので抵抗並列回路の抵抗値Ｒが小さくなる。
【００５６】
次に、温度依存抵抗素子１１８の抵抗値Ｒ1と温度非依存抵抗素子１２０の抵抗値Ｒ2の大きさを比較する。抵抗値Ｒ1は温度に依存し、高温領域では抵抗値が小さく、低温領域では大きい。すなわち、その逆数である１／Ｒ1は、高温では大きく、低温では小さい。また、抵抗値Ｒ2は、温度に依存しないことから、１／Ｒ2は一定である。
【００５７】
抵抗値Ｒ1が抵抗値Ｒ2より小さくなるほど、すなわち１／Ｒ1が１／Ｒ2より大きくなるほど、式（１）の右辺の分母の値は、Ｒ1に影響される。よって、Ｒの大きさは、Ｒ1によって決まり、温度に依存することになる。
【００５８】
抵抗値Ｒ1が抵抗値Ｒ2より大きくなるほど、すなわち１／Ｒ1が１／Ｒ2より小さくなるほど、式（１）の右辺の分母の値は、Ｒ1の影響を受けにくくなる。よって、Ｒの大きさは、Ｒ2の値によってほぼ決まり、温度に依存しにくくなる。
【００５９】
以上のことから、この発振回路１００では、高温領域では抵抗値Ｒは小さくかつＲ1による影響を受けて温度に依存し、低温領域では抵抗値Ｒは大きくかつＲ1の影響を受けにくくなり、温度に依存しないように抵抗値Ｒ1、Ｒ2の値を調整する。
【００６０】
この発振回路１００を、ＤＲＡＭのリフレッシュ周期に用いることを想定して抵抗値Ｒ1、Ｒ2を決定する場合について説明する。ＤＲＡＭの使用温度範囲は、一般に０℃〜８０℃の範囲と考えられる。よって、ここでは高温領域を８０℃付近、低温領域を０℃付近として説明する。温度非依存抵抗素子１２０の抵抗値Ｒ2は、温度依存抵抗素子１１８の高温領域での抵抗値Ｒ1の１０倍〜２０倍に設定する。また、温度依存抵抗素子１１８の温度係数は、１．３５〜１．４５の範囲にすると良い。ここで、温度依存抵抗素子の温度係数とは、温度が１０℃下がると抵抗値が何倍になるかを表す。例えば８０℃の抵抗値を１として、７０℃の抵抗値が８０℃の抵抗値の１．２５倍になる場合、温度係数は１．２５となる。ＤＲＡＭのメモリセルの温度特性は、一般に温度係数１．４程度である。高温領域では、温度依存抵抗素子１１８の温度係数を１．３５〜１．４５の範囲に設定すれば、温度非依存抵抗素子１２０の抵抗値の影響により、抵抗並列回路１３２の抵抗値の温度係数は、およそ１．２５〜１．３５の範囲になる。よって、ＤＲＡＭの温度係数を越えることがないので、温度による抵抗値の変化率、すなわち、発振周期の変化率が、ＤＲＡＭの温度特性に適した変化率となる。低温領域では、発振周期は温度非依存抵抗素子の抵抗値による影響を大きく受けるので、抵抗並列回路１３２の抵抗値の変化率は小さくなり、徐々に最大値へ近づく。よって、さらに低温になっても発振周期が長くなり続けることはない。
【００６１】
図３は、この発振回路１００の発振周期と温度の関係を表した温度特性のグラフである。
【００６２】
横軸は温度（単位：℃）を表し、縦軸は８０℃の発振周期を１とした場合の相対値の対数値を表している。
【００６３】
グラフ（Ａ）は、この発振回路１００の発振周期の温度特性を示す。
【００６４】
高温領域、すなわち８０℃付近では、発振周期は温度に依存し、高温になるほど周期が短くなり、温度依存抵抗素子のみを用いた回路の発振周期のグラフ（Ｂ）（漸近線１ともいう。）に近い変化を示す。低温になるにつれ、温度変化に対する周期の変化率は０に近づき、一定の値に収束していく。この一定の値をここでは発振周期の最大値と呼び、グラフ（Ｃ）（漸近線２ともいう。）で示している。グラフ（Ｄ）は、ＤＲＡＭのメモリセルの放電特性により必要とされるリフレッシュ周期の温度特性を示す。
【００６５】
ＤＲＡＭのメモリセルの放電特性は、１０℃温度が上がると約１．４倍になることが知られている。このことから、ＤＲＡＭのメモリセルの放電特性により必要とされるリフレッシュ周期の温度特性のグラフ（Ｄ）の傾きは、それよりも少し小さい１．２５〜１．３５の範囲にするのが良い。そのため、並列接続される温度非依存抵抗素子１２０の抵抗値との関係から、温度依存抵抗素子１１８の抵抗値Ｒ1の温度による変化率は、１０℃当たり１．３５〜１．４５の範囲に設定する。これが、漸近線１の傾きに相当する。また、温度非依存抵抗素子の抵抗値Ｒ2は、温度依存抵抗素子の高温領域（例えばここでは８０℃とする。）での抵抗値の約１０倍〜２０倍に設定する。このように設定すると、この発振回路１００の発振周期の温度特性のグラフ（Ａ）の傾きが、８０℃付近では１．２５〜１．３５程度になる。また、０℃での発振周期が、８０℃での発振周期の約５〜１０倍程度となっている。発振回路１００の発振周期は、温度が変化しても、メモリセルに必要とされるリフレッシュ周期より常に小さく、且つ、必要とされるリフレッシュ周期の範囲内でできるかぎり大きくとることができる。必要範囲内で大きい周期をとることができるため、ＤＲＡＭのリフレッシュに要する消費電力を抑えることができる。
【００６６】
この温度特性のグラフからも明らかなように、高温領域では温度が高くなるほど発振周期が短くなる。また、低温領域では、温度が低くなるほど発振周期は長くなるが、その変化率は小さくなり、一定の値すなわち最大値へ近づいていく。セルフモードでのメモリテストは、この一定の値、すなわち、この発振回路１００の最大周期まで行えば良いことになる。
【００６７】
第１の実施の形態の発振回路によれば、発振周期は、温度が高いほど短く、温度が低いほど長くなる。また、温度が低いほど発振周期は長くなるが、低温になるほど温度による発振周期の変化率が小さくなり最大値へと収束する温度特性を持つ発振回路を提供できる。
【００６８】
［第２の実施の形態］
図４〜６を参照してこの発明の第２の実施の形態について説明する。
【００６９】
第１の実施の形態の発振回路１００では、低温になるとある一定の値（この値を発振回路１００の発振周期の最大値ともいう。）に発振周期が近づいていくので、発振周期はその値以上に長くなることはない。しかしながら、通常の使用温度（０℃〜８０℃）で必要な発振周期の変化幅（通常は、発振周期の変化３〜４倍をとろうとすると、発振周期の最大値を大きく設定しなければならないことがあり、その場合、０℃では発振周期が最大値に達していないので、さらに低い温度でのメモリテストをする必要がある。０℃以下の温度での試験では、空気中の水分の氷結等を防ぐために、高価な装置が必要になる。
【００７０】
また、メモリテストによって、冗長セルに置き換えるメモリセルを少なくし、歩留まりを向上させるためにも０℃より高い温度で発振周期の最大値が設定できることが望ましい。
【００７１】
このような場合には、発振周期が０℃以上で最大値になるようにするために、温度特性の異なる遅延回路を具えたインバータを並列に接続して、発振回路に組み込むと良い。
【００７２】
図４は、第２の実施の形態の回路図である。
【００７３】
この第２の実施の形態の発振回路１３８は、第１の実施の形態とは、初段のＣＭＯＳインバータの回路構成と、２段目のＣＭＯＳインバータの構成とが異なるが、その他の構成は実質的に同一であるので、主として異なる構成点につき説明する。
【００７４】
発振回路１３８は、２つの並列接続された第１サブＣＭＯＳインバータ１４２及び第２サブＣＭＯＳインバータ１６０で構成された初段のインバータ１４０と、中段の３個のインバータ１０４ａ、１０６及び１０８と、終段のインバータ１１０とを順次リング状に直列接続させて構成してある。尚、以下の説明において、サブＣＭＯＳインバータを単にサブインバータとも称する。ここでは、中段のインバータ１０４ａは、第１サブインバータ１４２と第２サブインバータ１６０の出力のうち、先に変化した信号によってインバータの出力を決定するために論理ゲートで構成されている。この実施の形態では、ＮＡＮＤ回路１０４ａで構成されている。ＮＡＮＤ回路１０４ａは、第１及び第２入力端子を具え、第１入力端子は、第１サブインバータ１４２の第１初段出力端子と接続され、及び第２入力端子は、第２サブインバータ１６０の第２初段出力端子と接続されている。
【００７５】
第１サブインバータ１４２は、第１の実施の形態の場合と同様な、導電型の異なる２個のトランジスタ１４４及び１４６の主電流路を直列に接続した第１トランジスタ直列回路１５４と、この第１トランジスタ直列回路１５４に接続されていて、第１サブインバータ１４２の第１初段出力信号に遅延を与える第１遅延回路１５６を具えている。この第１遅延回路１５６は、第１抵抗素子である温度依存抵抗素子１４８と、第１キャパシタ１５０とで構成されている。この発明では、第１抵抗素子１４８は、第１サブインバータ１４２の第１出力ノード１５７と基準電圧端子との間の、第１トランジスタ直列回路１５４の電流路中に挿入接続されている。また、第１キャパシタ１５０は、第１出力ノード１５７と基準電圧端子との間に接続されている。同様に、第２抵抗素子１６８は、第２サブインバータ１６０の第２出力ノード１７５と基準電圧端子との間の、第２トランジスタ直列回路１７２の電流路中に挿入接続されている。また、第２キャパシタ１７０は、第２出力ノード１７５と基準電圧端子との間に接続されている。
【００７６】
図４に示す構成例では、第１サブインバータ１４２の上述した第１トランジスタ直列回路１５４は、バイアス電圧（ＶDD）端子と基準電圧（ＶSS）端子例えば大地（ＧＮＤ）との間に接続されている。第１ＰＭＯＳＴ１４４の一方の主電極は、ＶDD端子に結合され、第１ＰＭＯＳＴ１４４の他方の主電極は、温度依存抵抗素子１４８を介して第１ＮＭＯＳＴ１４６の他方の主電極に結合され、及び、第１ＮＭＯＳＴ１４６の一方の主電極は、ＶSS端子に結合されている。第１ＰＭＯＳＴ１４４及び第１ＮＭＯＳＴ１４６は、それぞれのゲート電極を接続点（ノード）１５２で共通接続されている。温度依存抵抗素子１４８は、第１ＰＭＯＳＴ１４４の他方の主電極であるドレイン電極と第１ＮＭＯＳＴ１４６の他方の主電極であるドレイン電極の間に接続される。第１キャパシタ１５０は、第１ＰＭＯＳＴ１４４のドレイン電極と基準電圧（ＶSS）端子との間に接続される。この第１サブインバータ１４２の第１初段出力端子は第１ＰＭＯＳＴ１４４のドレイン電極、第１抵抗素子１４８及び第１キャパシタ１５０の接合点（第１出力ノードと称する。）１５７である。
【００７７】
第２サブインバータ１６０は、第１サブインバータ１４２と同様の構成となっているが、第２抵抗素子１６８を温度非依存抵抗素子とした点が異なる。この第２サブインバータ１６０は、導電型の異なる２個のトランジスタ１６４及び１６６の主電流路を直列に接続した第２トランジスタ直列回路１７２と、この第２トランジスタ直列回路１７２に接続されていて、第２サブインバータ１６０の第２初段出力信号に遅延を与える第２遅延回路１７４を具えている。この第２遅延回路１７４は、第２抵抗素子である温度非依存抵抗素子１６８と、第２キャパシタ１７０とで構成されている。
【００７８】
第２サブインバータ１６０の上述した第２トランジスタ直列回路１７２は、バイアス電圧（ＶDD）端子と基準電圧（ＶSS）端子例えば大地（ＧＮＤ）との間に接続されている。第２ＰＭＯＳＴ１６４の一方の主電極は、ＶDD端子に結合され、第２ＰＭＯＳＴ１６４の他方の主電極は、温度非依存抵抗素子１６８を介して第２ＮＭＯＳＴ１６６の他方の主電極に結合され、及び、第２ＮＭＯＳＴ１６６の一方の主電極は、ＶSS端子に結合されている。第２ＰＭＯＳＴ１６４及び第２ＮＭＯＳＴ１６６は、それぞれのゲート電極を接合点（ノード）１６２で共通接続されている。温度非依存抵抗素子１６８は、第２ＰＭＯＳＴ１６４の他方の主電極であるドレイン電極と第２ＮＭＯＳＴ１６６の他方の主電極であるドレイン電極の間に接続される。第２キャパシタ１７０は、第２ＰＭＯＳＴ１６４のドレイン電極とＶSS端子との間に接続される。この第２サブインバータ１６０の第２初段出力端子は第２ＰＭＯＳＴ１６４のドレイン電極、第２抵抗素子１６８及び第２キャパシタ１７０の接合点（第２出力ノードと称する。）１７５である。
【００７９】
この発振回路１３８の動作は、第１の実施の形態の発振回路１００とほぼ同様である。以下の説明では、２値の“１”に相当するハイレベルは電圧ＶDDで表され、及び、２値の“０”に相当するローレベルは電圧ＶSS（この実施の形態では接地されているのでＶSS＝０Ｖ。である）で表されている。
【００８０】
入力信号ＳTとしてハイレベルの信号がＮＡＮＤ回路１１０の第２入力端子に入力されると、ＮＡＮＤ回路１１０からはローレベルの信号ｄ5が出力され、ノード１５２及び１６２にローレベルの信号が伝わるので第１及び第２ＰＭＯＳＴ１４４及び１６４の制御電極と、第１及び第２ＮＭＯＳＴ１４６及び１６６の制御電極とにローレベルの信号が入力される。これにより、第１及び第２ＰＭＯＳＴ１４４及び１６４がオンとなり、かつ第１及び第２ＮＭＯＳＴ１４６及び１６６がオフとなって、第１及び第２キャパシタ１５０及び１７０に電荷が蓄積される。同時に第１及び第２サブインバータ１４２及び１６０からは、ともにハイレベルの第１及び第２初段出力信号ｄ11及びｄ12がインバータ１０４ａに送られ、インバータ１０４ａからローレベルの信号ｄ2が出力され、インバータ１０６及び１０８によって、ハイレベル及びローレベルの出力信号ｄ3及びｄ4に順に変換され、ノード１１２からローレベルの信号ｄ4が外部へ出力される。同時に、ＮＡＮＤ回路１１０の第１入力端子にローレベルの信号が入力される。ＮＡＮＤ回路１１０は、ＳTがハイレベルの状態では、インバータと同じ働きをするので、常に入力された信号と逆の信号（ハイレベルならローレベル、ローレベルならハイレベル）が出力される。よって、ここではＮＡＮＤ回路１１０から、ハイレベルの信号ｄ5が出力される。ＮＡＮＤ回路１１０からハイレベルの信号ｄ5が第１及び第２ＰＭＯＳＴ１４４及び１６４と第１及び第２ＮＭＯＳＴ１４６及び１６６の制御電極に入力される。これにより、第１及び第２ＰＭＯＳＴ１４４及び１６４がオフとなり、かつ第１及び第２ＮＭＯＳＴ１４６及び１６６がオンとなって、第１及び第２キャパシタ１５０及び１７０に蓄積されていた電荷が徐々に放出される。先に放電してローレベルを出力した第１サブインバータ１４２或いは第２サブインバータ１６０の出力信号ｄ11或いはｄ12によってＮＡＮＤ回路１０４ａはハイレベルの信号ｄ2を出力する。ＮＡＮＤ回路１０４ａからハイレベルの信号ｄ2が出力されると、インバータ１０６、１０８によってローレベル、ハイレベルの出力信号ｄ3、ｄ4に順次変換され、出力ノード１１２からハイレベルの信号ｄ4が外部へ出力される。同時に、ＮＡＮＤ回路１１０の第１入力端子にハイレベルの信号ｄ4が入力される。ＮＡＮＤ回路１１０からは、ローレベルの信号ｄ5が出力されるので、上述の動作が繰り返されることにより、ハイレベル信号と、ローレベルの信号が、一定の周期で外部に出力される。
【００８１】
図５は発振回路１３８の動作波形を示す概略図である。（Ａ）は、低温領域、すなわち、第１遅延回路１５６の第１抵抗素子１４８の抵抗値が、第２遅延回路１７４の第２抵抗素子１６８よりも大きい場合の動作波形を示す。（Ｂ）は、高温領域、すなわち、第１遅延回路１５６の第１抵抗素子１４８の抵抗値が、第２遅延回路１７４の第２抵抗素子１６８よりも小さい場合の動作波形を示す。
【００８２】
第１の実施の形態で説明した発振回路１００では、初段のインバータ１０２からインバータ１０４へ入力される信号は、ｄ1のみであった。第２の実施の形態の発振回路１３８では第１サブインバータ１４２及び第２サブインバータ１６０が並列接続されているので、第１サブインバータ１４２から出力される第１初段出力信号ｄ11と第２サブインバータ１６０から出力される第２初段出力信号ｄ12の２つがＮＡＮＤ回路１０４ａに入力される。この信号ｄ11及びｄ12のうちどちらか一方がローレベルになると、ＮＡＮＤ回路１０４ａはハイレベルの信号ｄ2を出力する。このタイミングが発振回路１３８の発振周期を決定する。
【００８３】
低温領域では、温度依存抵抗素子１４８の抵抗値が、温度非依存抵抗素子１６０の抵抗値よりも大きいため、第２サブインバータ１６０の出力信号ｄ12が先にハイレベルからローレベルへ達する。よって、出力信号ｄ12により発振周期は決定され、第１サブインバータ１４２の出力信号ｄ11は、ローレベルに達する前に再びハイレベルとなる。第２サブインバータ１６０の出力信号ｄ12によりＮＡＮＤ回路１０４ａは信号ｄ2を出力し、このタイミングでインバータ１０６及び１０８の出力信号ｄ3及びｄ4も決定される。よって、時間ｔ1において入力信号ＳTにハイレベルが入力されたとすると、第２サブインバータ１６０の出力信号ｄ12がローレベルに達した時刻ｔ2bまでに要した時間が、発振周期ｆbとなる。
【００８４】
高温領域では、第１サブインバータ１４２の温度依存抵抗素子１４８の抵抗値が、第２サブインバータ１６０の温度非依存抵抗素子１６８の抵抗値よりも小さいため、第１サブインバータ１４２の出力信号ｄ11が先にハイレベルからローレベルへ達する。よって、出力信号ｄ11により発振周期は決定され、第２サブインバータ１６０の出力信号ｄ12はローレベルに達する前に再びハイレベルとなる。第１サブインバータ１４２の出力信号ｄ11によりＮＡＮＤ回路１０４ａは信号ｄ2を出力し、このタイミングでインバータ１０６、１０８の出力信号ｄ3及びｄ4も決定される。よって、時間ｔ1において入力信号ＳTにハイレベルが入力されたとすると、第１サブインバータ１４２の出力信号ｄ11がローレベルに達した時刻ｔ2cまでに要した時間が、発振周期ｆcとなる。
【００８５】
図６は、発振周期と温度の関係を表した温度特性のグラフである。
【００８６】
横軸は温度（単位：℃）を表し、縦軸は８０℃の発振周期を１とした場合の相対値の対数値を表している。
【００８７】
高温領域では、第１サブインバータ１４２によって発振周期が決まるので、温度が高くなると発振周期は短くなる。低温領域では、温度依存抵抗素子１４８の抵抗値が、温度非依存抵抗素子１６８の抵抗値より大きくなり、第２サブインバータ１６０によって発振周期が決まるので、一定の発振周期になる。この一定の発振周期が発振周期の最大値となる。温度依存抵抗素子１４８及び温度非依存抵抗素子１６８の抵抗値を組み合わせることで、どの温度以下で発振周期を一定の最大値とするか調整できる。よって、０℃より高い温度で最大値に達するようにしておけば、０℃以下の低温でのメモリテストは不要となる。また、高温領域では、ＤＲＡＭの温度特性にあわせた周期変化をするように温度依存抵抗素子の抵抗値を決定する。これにより、ＤＲＡＭの必要とするリフレッシュ周期に適した発振周期に調整できる。
【００８８】
第２の実施の形態の発振回路によれば、メモリテストを行う際に、０℃以下にする必要が無くなり、高価な装置を必要としない。また、発振周期の最大値も小さくなるため、メモリテストに要する総試験時間も、少なくすることが出来る。
【００８９】
また、通常の使用温度範囲（０℃〜８０℃）での変化率の大きさを、発振周期の最大値を大きくせずに大きくとることが出来る。よって、メモリテストで冗長セルに置き換えられるメモリセルの数を減らすことができ、歩留まりを向上させることができる。
【００９０】
［第３の実施の形態］
この発明の第３の実施の形態では、第１発振周期決定回路と第２発振周期決定回路とを含み、これら二つの発振周期決定回路の出力する二つの出力信号のうち、発振周期の短い方の出力信号を最終出力として出力する発振周期決定装置を具えた例につき説明する。
【００９１】
温度依存抵抗素子は、温度非依存抵抗素子に比べて、製品ごとのバラツキがでることが多い。このような場合、発振回路の出力する発振周期を調整する必要がある。温度依存抵抗素子の抵抗値調整方法は、一般的な温度非依存抵抗素子の調整方法と異なる。一般的な抵抗素子、すなわち、温度非依存抵抗素子の抵抗値は、通電する長さによって抵抗値の大きさを調整する。温度依存抵抗素子の抵抗値は、一般的な抵抗素子に比べて、比抵抗が５〜７桁大きいので、抵抗素子の長さではなく通電する幅で調整する。この調整をおこなうためには、あらかじめスペアの抵抗素子を複数具えておき、通電するスペアの抵抗素子の数を変える、すなわち、抵抗素子の幅を調整することで、必要な抵抗値を得る。このように、抵抗素子の抵抗値の大きさだけによって発振周期を調整するためには、スペアの抵抗素子を設置する必要がある。このため、抵抗素子の回路上に占める面積が大きくなり、半導体回路の集積化にとって不利である。
【００９２】
そこで、分周回路の回路上の占有面積は、抵抗素子の占有面積に比べて非常に小さくてすむため、発振回路の出力した発振周期を、分周回路によって分周して調整し、所望の発振周期に調整する方法が知られている。例えば、特開平１１−１８５４６９号公報では、分周回路の周期調整手段として、ヒューズ回路を設け、このヒューズ回路に具えられたヒューズを接続した状態或いは切断した状態で用いることで、分周周期を調節している。この接続状態及び切断状態は、オン及びオフ状態に対応する。
【００９３】
しかしながら、例えば、８０℃で周期を測定し、８０℃で必要とされる最終的な発振周期（発振回路から分周回路を経て最終的に出力される発振周期）になるように調節した分周回路を接続すると、低温（例えば０℃）での最終的な発振周期も一緒に変更されてしまう。
【００９４】
そこで、このような場合には発振周期が温度に依存する発振回路と発振周期が温度に依存しない発振回路とを別々に用意して、それぞれに分周回路を接続し、その２つの発振周期決定回路を論理ゲートに接続することで、発振周期の短い出力信号が最終出力信号として出力されるように接続すると良い。この実施の形態ではこの論理ゲートがＮＡＮＤ回路で構成されている。また、この最終出力信号は、この回路全体、すなわち、発振周期決定装置のリセット信号としても用いられる。
【００９５】
この実施の形態では、発振周期が温度に依存する第１発振回路と、分周周期調整手段を具えた第１分周回路とを接続した発振周期決定回路を第１発振周期決定回路とする。また、この発明では、発振周期が温度に依存せずほぼ一定な第２発振回路と、第２分周回路（分周周期調整手段は不要）とを接続した発振周期決定回路を第２発振周期決定回路とする。この発明では、これら二つの発振周期決定回路をＮＡＮＤ回路に接続することにより最終的な出力周期を決定する発振周期決定装置を構成する。そして、この発振周期決定装置の出力を、ＤＲＡＭのリフレッシュ周期に用いると良い。尚、以下の説明において、発振周期決定回路を単に周期決定回路と称し、また、分周周期調整手段を単に周期調整手段と称する場合がある。
【００９６】
図７は、この第３の実施の形態の発振周期決定装置を示す回路図である。
【００９７】
温度に依存する発振回路（第１発振回路とする。）２１２と、第１発振回路２１２の出力した発振周期を分周して調整する分周回路２１４とで第１周期決定回路２１０を構成する。この分周回路２１４は、分周周期の調整手段を具えており、以下、第１分周回路２１４と称する。また、温度に依存しない発振回路（第２発振回路とする。）２２２と、発振回路２２２の出力した発振周期を分周する分周回路２２４とで第２周期決定回路２２０を構成する。この分周回路２２４は、分周周期の調整手段を具えておらず、以下、第２分周回路２２４と称する。第２分周回路２２４に対して、調整手段を具えていないのは、発振回路２２２の温度非依存抵抗素子の製造バラツキが少ないので、特に具える必要が無いためである。
【００９８】
この二つの周期決定回路の出力を比較して、出力される周期の短い方を出力する回路、例えばここではＮＡＮＤ回路２３０の第１及び第２入力端子に、それぞれ、周期決定回路２１０及び２２０を接続する。ＮＡＮＤ回路２３０の出力信号はインバータ２３２へ入力される。それと同時に、外部出力され、ＤＲＡＭのセルフリフレッシュ周期に利用される。ＮＡＮＤ回路２３４の第１入力端子には、インバータ２３２の出力信号が入力される。ＮＡＮＤ回路２３４の第２入力端子には、外部入力端子が接続されている。ＮＡＮＤ回路２３４の外部端子に発振周期決定装置２００のオン、オフを制御するための入力信号ＳＲＦＰＤが入力される。入力信号ＳＲＦＰＤがハイレベルのとき、この発振周期決定装置２００はオンとなる。ＮＡＮＤ回路２３４の出力信号は、インバータ２３６へ接続され、インバータ２３６の出力信号が、リセット信号Ｎ２４０として、第１発振回路２１２、第１分周回路２１４、第２発振回路２２２及び第２分周回路２２４に接続されている。外部からの２つの入力信号ＥＮ１及びＥＮ２は第１及び第２発振回路２１２及び２２２にバイアス電圧ＶDDを入力している。
【００９９】
図８は、第３の実施の形態の温度に依存する発振回路（第１発振回路）の回路図の例である。
【０１００】
第１発振回路２１２は、初段のインバータ２５０と、中段の３個のインバータ１０４、１０６及び１０８と、終段のインバータ１１０ａとを順次リング状に直列接続させて構成してある。ここでは、インバータ２４２及び２４４を、終段のインバータであるＮＡＮＤ回路１１０ａとインバータ２５０との間に接続している。この２つのインバータ２４２及び２４４は、バッファ回路として接続しているが、インバータの総数が奇数個リング状に直列接続されていれば（この場合は７個）、リング発振回路として動作するので、設計上、必須ではない。
【０１０１】
この第１発振回路２１２を外部と接続するために、終段のインバータ１１０ａは、第１、第２及び第３入力端子を具えるＮＡＮＤ回路で構成されている。第１入力端子は、前段のインバータ１０８の出力端子に接続されている。ＮＡＮＤ回路１１０ａの第２入力端子には、外部入力信号ＥＮ１が入力され、第３入力端子には、リセット信号Ｎ２４０が入力される。信号ＥＮ１としてハイレベルの信号が入力されていると、この状態で第１発振回路２１２はオンの状態になっている。リセット信号Ｎ２４０としてハイレベルの信号が入力されると、ＮＡＮＤ回路１１０ａからは、ローレベルの信号が出力される。これによって、第１発振回路２１２がリセットされる。
【０１０２】
初段のインバータ２５０は、図４を参照して説明した、第２の実施の形態の第１サブＣＭＯＳインバータ１４２と同等の回路構成となっている。すなわち、この初段のインバータ２５０は、導電型の異なる２個のトランジスタ１１４及び１１６の主電流路を直列に接続した第１トランジスタ直列回路２４７と、この第１トランジスタ直列回路２４７に接続されていて、インバータ２５０の出力信号に遅延を与える第１遅延回路２４９とを具えている。この第１遅延回路２４９は、第１抵抗素子としての温度依存抵抗素子１１８と、第１キャパシタ１２２とで構成されている。
【０１０３】
ここで、初段のインバータ２５０の構成要素と、第１サブＣＭＯＳインバータ１４２の構成要素との対応関係は、次の通りである。第１ＰＭＯＳＴ１１４は同１４４に対応し、第１ＮＭＯＳＴ１１６は、同１４６に対応し、第１トランジスタ直列回路２４７は、同１５４に対応し、第１抵抗素子１１８は、同１４８に対応し、第１キャパシタ１２２は、同１５０に対応し、第１遅延回路２４９は、同１５６に対応し、及び第１出力ノード２５７は、同１５７に対応している。従って、この初段のインバータ２５０の回路構成及び動作については、図４に示す第１サブＣＭＯＳインバータ１４２と同様であるので、同一部分については、詳細な説明を省略する。
【０１０４】
インバータ１０８の出力信号がインバータ２４６へ出力され、インバータ２４６の出力信号が発振信号ＯＳＣ１として出力され、インバータ２４６と接続されたインバータ２４８によって発振信号ＯＳＣ１とは反転した反転発振信号ＯＳＣ１ｂが出力される。ＮＡＮＤ回路１１０ａの第２入力端子には、信号ＥＮ１として常にＶDD信号が入力され、及び第３入力端子には、リセット信号Ｎ２４０が入力される。
【０１０５】
この第１発振回路２１２では、温度依存抵抗素子１１８を具えた第１遅延回路２４９によって出力する発振周期が変化する。高温では、温度依存抵抗素子１１８の抵抗値が小さくなるので、発振周期は短くなり、低温では、温度依存抵抗素子１１８の抵抗値が大きくなるので、発振周期は長くなる。
【０１０６】
図９は、第３の実施の形態の温度に依存しない発振回路（第２発振回路）の回路図の例である。
【０１０７】
図９に示す第２発振回路２２２と図８の第１発振回路２１２との回路構成の違いは、第２遅延回路２５３に、第２抵抗素子として温度非依存抵抗素子１２０を用いていることであり、その他の回路構成は同じである。
【０１０８】
また、図９に示す第２発振回路２２２を構成する初段のインバータ２５２は、図４を参照して説明した第２の実施の形態の第２サブＣＭＯＳインバータ１６０と同等の回路構成となっている。この初段のインバータ２５２の構成要素と、第２サブＣＭＯＳインバータ１６０の構成要素との対応関係は、次の通りである。第２ＰＭＯＳＴ１１４は、同１６４に対応し、第２ＮＭＯＳＴ１１６は、同１６６に対応し、第２トランジスタ直列回路２５１は、同１７２に対応し、第２抵抗素子１２０は、同１６８に対応し、第２キャパシタ１２２は、同１７０に対応し、第２遅延回路２５３は、同１７４に対応し、及び第２出力ノード２７５は、同１７５に対応している。従って、初段のインバータ２５２及び第２発振回路２２２のそれぞれの回路構成及び動作については、図４に示す第２サブＣＭＯＳインバータ１６０、及び初段のインバータ２５２の構成要素を除いた図８に示す第１発振回路２１２と同様であるので、同一の部分については、その詳細な説明を省略する。
【０１０９】
図９に示す第２発振回路においては、温度非依存抵抗素子１２０の抵抗値がほぼ一定であるので、初段のインバータ２５２の出力も温度によって変化せず、ほぼ一定である。よって、第２発振回路２２２の出力信号すなわち発振信号ＯＳＣ２及びＯＳＣ２ｂは、温度によって変化せず、ほぼ一定の周期を出力する。
【０１１０】
図１０は第３の実施の形態の第１分周回路２１４の構成例を示す回路図である。この第１分周回路２１４では、２分周回路２５６を８個接続している。ヒューズ回路２５４は，この第１分周回路２１４の分周周期の調整手段である。各２分周回路２５６の出力信号を、このヒューズ回路２５４からの信号Ｆ0〜Ｆ7（代表してＦXで示す。）とそれぞれ比較し、その出力をＮＡＮＤ回路及びＮＯＲ回路で選択することで、分周周期を決定し、よって第１分周回路２１４から、調整された発振周期の発振信号ＯＳＣＡ１ｂが出力される。
【０１１１】
以下、図１０に示す第１分周回路の一回路構成例につき簡単に説明する。
【０１１２】
この第１分周回路２１４は、互いに反転した信号であるＯＳＣ１とＯＳＣ１ｂとが入力される入力端子と、リセット信号Ｎ２４０が入力される入力端子を具えると共に、調整済みの発振周期の発振信号ＯＳＣＡ１ｂを出力する出力端子を具えている。各２分周回路２５６は、それぞれ、反転関係にある入力信号が入力される２つの入力端子ＣＬＫ及びＣＬＫｂと、反転関係にある出力信号を出力する２つの出力端子Ｑ及びＱｂと、２分周回路をリセットするリセット端子Ｒとを具えている。８個の２分周回路２５６は、初段から終段まで直列に接続されている。初段の２分周回路２５６の入力端子ＣＬＫ及びＣＬＫｂには、それぞれ信号ＯＳＣ１及びＯＳＣ１ｂが入力される。前段の出力端子Ｑ及びＱｂは、それぞれ次段の入力端子ＣＬＫ及びＣＬＫｂに接続されている。
【０１１３】
各２分周回路２５６に対応して、１個ずつ切換回路２５８ａ〜２５８ｈが設けられている。各切換回路２５８ａ〜２５８ｈは、対応する分周回路２５６の出力端子Ｑ及びＱｂと接続された、２つの入力端子Ｑ及びＱｂと、ヒューズ回路２５４から分周周期を調整するための調整信号ＦXが入力される入力端子Ｆと、１つの出力端子とを具えている。この調整信号ＦXは、各切換回路２５８ａ〜２５８ｈに対応した値の信号Ｆ0〜Ｆ7からなっている。また、図１０では、ヒューズ回路と各切換回路は、共通の接続として示しているが、実際には各信号Ｆ0〜Ｆ7は、対応した切換回路２５８ａ〜２５８ｈに、それぞれ入力されるように、ヒューズ回路２５４と各切換回路２５８ａ〜２５８ｈとが個別に接続されている。各切換回路２５８ａ〜２５８ｈは、周期調整信号ＦXと分周回路２５６の出力信号Ｑ及びＱｂとのタイミング関係で、出力信号Ｑ及びＱｂが出力される。順次２つの切換回路２５８ａと２５８ｂ、２５８ｃと２５８ｄ、２５８ｅと２５８ｆ、及び２５８ｇと２５８ｈの出力端子は、それぞれ、ＮＡＮＤ回路２６０、２６２、２６４及び２６６の２つの入力端子に接続されている。順次の２つのＮＡＮＤ回路２６０と２６２、及び２６４と２６６の各出力端子は、それぞれ、ＮＯＲ回路２６８及び２７０の２つの入力端子に接続されている。これらＮＯＲ回路２６８及び２７０の出力端子は、それぞれ、ＮＡＮＤ回路２７２の２つの入力端子に接続されている。
【０１１４】
ＮＡＮＤ回路２７２の出力端子は、順次に直列に接続されたインバータ２７６、２７８、２８０及び２８２を経て、信号ＯＳＣＡ１ｂが出力される端子に接続されると共に、ＮＡＮＤ回路２７４の一方の入力端子に接続されている。ＮＡＮＤ回路２７４の他方の入力端子には、リセット信号Ｎ２４０が入力されるように接続されている。
【０１１５】
ＮＡＮＤ回路２７４の出力端子は、順次に直列に接続されたインバータ２８４及び２８６を経て、各分周回路のリセット端子Ｒに共通に接続されている。
【０１１６】
上述したインバータ２７６、２７８、２８０、２８２、２８４及び２８６は、バッファ回路であり、設計上適宜設置すれば良い。ＮＡＮＤ回路２７４はリセット信号Ｎ２４０を入力するために設置され、このリセット信号Ｎ２４０により分周回路２１４がリセットされる。
【０１１７】
図１１は、第１分周回路２１４の切換回路の一構成例を示す回路図である。
【０１１８】
この切換回路２５８ａ〜２５８ｈは、同一の回路構成を具えているので、共通の切換回路２５８として説明する。この切換回路２５８では、ＰＭＯＳＴ２９２とＮＭＯＳＴ２９４が並列に接続され、同様にＰＭＯＳＴ２９６とＮＭＯＳＴ２９８が並列に接続されている。ＰＭＯＳＴ２９２及びＮＭＯＳＴ２９８のゲート電極は、入力端子Ｆ及びインバータ２９０の入力端子に共通に接続されている。ＮＭＯＳＴ２９４及びＰＭＯＳＴ２９６のゲート電極は、インバータ２９０の出力端子に共通に接続されている。ＰＭＯＳＴ２９２及びＮＭＯＳＴ２９４の並列接続された主電流路は、切換回路２５８の出力端子ＯＵＴ（すなわち接続点（ノード）２９９）と、入力端子Ｑｂとの間に接続されている。ＰＭＯＳＴ２９６及びＮＭＯＳＴ２９８の並列接続された主電流路は、出力端子ＯＵＴと、入力端子Ｑとの間に接続されている。
【０１１９】
入力端子Ｑ及びＱｂからは、２分周回路２５６からの出力信号Ｑ及びＱｂがそれぞれ入力される。ヒューズ回路２５４からの入力信号Ｆ0〜Ｆ7が入力端子Ｆから入力されると、切換回路２５８からＱ或いはＱｂのどちらか一方の信号が出力される。ヒューズ回路２５４からの信号Ｆ0〜Ｆ7は、各切換回路２５８ａ〜２５８ｈで異なった値が入力される。例えば、信号Ｆ0は切換回路２５８ａに、信号Ｆ1は切換回路２５８ｂにと順次入力される。よって、ヒューズ回路２５４の信号Ｆ0〜Ｆ7によって、この分周回路２１４の分周周期は決定される。
【０１２０】
図１２は第２分周回路２２４の一構成例を示す回路図である。
【０１２１】
この第２分周回路２２４は、２分周回路２５６を６つ接続することにより、２の６乗すなわち６４分周した発振周期を出力する。この分周回路２２４は、互いに反転関係にある発振信号ＯＳＣ２及びＯＳＣ２ｂの２つの入力端子とリセット信号Ｎ２４０用の入力端子と、互いに反転関係にある発振信号ＯＳＣＡ２及びＯＳＣＡ２ｂを出力する２つの出力端子を具えている。さらにこの２分周回路２２４では、６つの２分周回路２５６が、第１分周回路２１４の場合と同様にして、直列に接続されている。また、第２分周回路２２４の２分周回路２５６の回路構成は、第１分周回路２１４の２分周回路２５６と同一の回路構成となっている。この第２分周回路２２４では、リセット信号Ｎ２４０用のリセット入力端子は、インバータ２８８を経て、各２分周回路２５６のリセット端子Ｒに共通に接続されている。第２分周回路２２４の初段の２分周回路２５６の入力端子ＣＬＫ及びＣＬＫｂは、それぞれ入力端子ＯＳＣ２及びＯＳＣ２ｂに接続されていて、終段の２分周回路２５６の出力端子Ｑ及びＱｂは、それぞれ出力端子ＯＳＣＡ２及びＯＳＣＡ２ｂに接続されている。そして、前段の２分周回路の出力端子Ｑ及びＱｂは、それぞれ、次段の入力端子ＣＬＫ及びＣＬＫｂに接続されている。
【０１２２】
第２発振回路２２２から出力された発振信号ＯＳＣ２およびＯＳＣ２ｂが第２分周回路２２４に入力されると、各２分周回路２５６によって２倍周期で出力されるため、６つの２分周回路を経由して６４分周される。第２分周回路２２４の出力信号としての発振信号ＯＳＣＡ２及びＯＳＣＡ２ｂは、入力発振信号ＯＳＣ２及びＯＳＣ２ｂの６４倍周期になる。第２分周回路２２４は、リセットＮ２４０によってリセットされる。
【０１２３】
図１３はこの発振周期決定装置２００の動作波形の概略図である。
【０１２４】
入力端子ＳＲＦＰＤにハイレベルの信号を入力することで、発振周期が温度に依存する発振回路２１２、発振周期が温度に依存しない発振回路２２２、分周回路２１４及び分周回路２２４にリセット信号Ｎ２４０が入力される。ｄ1a〜ｄ4aは、順に発振回路２１２の遅延回路２４９、インバータ１０４、１０６及び１０８の出力信号である。Ｎ２３８は、２つの周期決定回路が接続されたＮＡＮＤ回路２３０の出力信号を表す。ＯＳＣ１は発振回路２１２の出力信号、ＯＳＣ２は発振回路２２２の出力信号である。ＯＳＣＡ１ｂは分周回路２１４の出力信号、ＯＳＣＡ２ｂは分周回路２２４の出力である。ＯＳＣＡ１２は、ＮＡＮＤ回路２３０の出力をインバータ２３２へ入力したインバータ２３２の出力信号である。Ｎ２４０は信号ＳＲＦＰＤとＯＳＣＡ１２が入力されたＮＡＮＤ回路２３４の出力信号をインバータ２３６で反転させた出力信号で、リセット信号として用いている。
【０１２５】
この動作波形図では、高温領域で温度依存抵抗素子１１８を具えた発振回路の方が発振周期が短い場合を示している。また、図を分かりやすくするために、ヒューズの調節により分周回路２１４の分周周期が９分周と短い設定にしてある。
【０１２６】
時刻ｔ1で信号ＳＲＦＰＤがハイレベルになると、信号ｄ1a、ｄ3aがハイレベル、信号ｄ2a、ｄ4aがローレベルになる。そして第１キャパシタ１２２の電荷が徐々に放電されローレベルになることにより、ｄ2a、ｄ3a及びｄ4aの信号が反転する。これが繰り返されることによって、発振周期を出力する。
【０１２７】
時刻ｔOS1で信号ｄ1aがローレベルに達したとすると、それまでに要した時間ｆ1がこの第１発振回路２１２の発振周期になる。この発振周期が発振信号ＯＳＣ１として第１分周回路２１４に入力される。第１分周回路２１４は９分周するので、時刻ｔ1からｔOS1に要した時間の９倍の時間ｔ2dで最初のローレベル信号が現れ、ｆ1の９倍の周期ｆdで信号ＯＳＣＡ１ｂは出力する。この図１３に示す例では、第２発振回路２２２の出力信号ＯＳＣ２は、信号ＯＳＣ１の約７．３倍の発振周期であり、第２分周回路２２４によって６４分周されているので、図１３に示した範囲では、ＯＳＣＡ２ｂはハイレベルのまま一度も変化していない。この信号ＯＳＣＡ１ｂとＯＳＣＡ２ｂのうちどちらか早いタイミングでローレベルになった方の信号によって、信号Ｎ２３８が出力されるので、この信号Ｎ２３８は、時刻ｔ2dでハイレベルの信号となる。この信号Ｎ２３８を外部へ出力することで、最終的に決定した周期として出力される。信号Ｎ２３８はインバータによって信号ＯＳＣＡ１２に変換され、この信号ＯＳＣＡ１２と信号ＳＲＦＰＤによって信号Ｎ２４０が出力され、リセット信号として用いられる。
【０１２８】
低温では、第１周期決定回路２１０からの出力信号ＯＳＣＡ１ｂの出力周期が、第２周期決定回路２２０からの出力信号ＯＳＣＡ２ｂの出力周期より長くなるので、第２周期決定回路２２０の出力信号ＯＳＣＡ２ｂによって、Ｎ２３８の周期が決まる。よって、第２の実施の形態と同様な温度と発振周期の関係となる。
【０１２９】
第３の実施の形態では、第１周期決定回路を、第１発振回路と第１分周回路で構成し、第２周期決定回路を、第２発振回路と第２分周回路で構成した。しかしながら、所望の発振周期が得られる場合には、分周回路を接続せず、発振回路のみで周期決定回路を構成しても良い。すなわち、温度依存抵抗素子の製造バラツキが小さく、調整手段によって発振周期を調整する必要がない場合には、第１発振回路のみで第１周期決定回路を構成できる。また、温度非依存抵抗素子は、製造バラツキが基本的に小さいので、調整手段を必要とせず第２発振回路のみで第２周期決定回路を構成できる場合が多い。このように、第１分周回路及び第２分周回路は、温度依存抵抗素子及び温度非依存抵抗素子の製造バラツキの度合いによって、適宜設置する。各周期決定回路に分周回路が設置されない場合には、各発振回路を直接論理ゲート（第３の実施の形態ではＮＡＮＤ回路）へ接続する。このように構成された発振周期決定装置でも、この場合は温度依存抵抗素子のバラツキがないので、上述の第３の実施の形態と同様の発振周期の温度特性が得られる。
【０１３０】
第３の実施の形態の発振回路は、第１の実施の形態の発振回路と比べて、発振回路が２つになることから、消費電力が大きくなると考えられる。しかしながら、電力の消費は、発振回路のキャパシタの充放電と分周回路のスイッチングが主であるので、消費電力は発振周期が長くなるにつれて小さくなり、２つの発振回路のうち発振周期の長い方の発振回路は、電力をあまり消費しない。また、温度非依存の発振回路に対して分周回路を付加した場合には、スペアの温度非依存抵抗素子が不要になるため、抵抗素子の占有面積を小さくすることができる。
【０１３１】
上述の各実施の形態では、ＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むトランジスタ直列回路が、直接接続されている例について示した。しかしながら、この発明はこのような構成に限定されるものではなく、電源電圧端子とＰＭＯＳトランジスタとの間に、他の能動的または受動的な回路または素子を介して接続されていても良い。例えば、ＭＯＳトランジスタ、抵抗素子などを介して接続されていても良い。すなわち、この発明の目的を達成するのを妨げない場合には、他の素子或いは回路を介して接続されても良い。また、同様に、遅延回路の抵抗並列回路と出力ノードとの間に、他の能動的或いは受動的な回路または素子が接続されていても良い。例えば、遅延回路の抵抗並列回路と出力ノードとの間に、他の能動的或いは受動的な回路または素子が接続されていても良い。
【０１３２】
［温度に依存する抵抗素子の製造方法］
以下に、本発明に用いる温度に依存する抵抗素子の製造方法の例について説明する。なお、図１４、１５、１８、１９、２０及び２１中、各構成成分の寸法、形状及び配置関係は、この製造例が理解できる程度に概略的に示してあるにすぎない。また、以下に述べる使用材料、膜厚、注入エネルギーその他の数値的条件は、この製造例の範囲内の一例にすぎない。また、各図において、同様の構成成分については、同一の番号を付し、その重複する説明を省略することもある。また、断面を表すハッチング等については、一部省略して示している。
【０１３３】
＜温度依存抵抗素子の第１の製造例＞
この製造例では、第２層間絶縁膜３１６上に温度依存抵抗素子３１８ａを形成する方法を説明する。
【０１３４】
図１４及び図１５は、第１の製造工程説明図で、半導体集積回路を製造する工程中の抵抗素子を形成する主な工程での試料の様子を、切り口の断面図で示してある。ただし、第１層間絶縁膜３００の形成が済んだ状態から示してあり、半導体基板の図示等は省略してある。
【０１３５】
図１４（Ａ）は、第１層間絶縁膜３００上に、キャパシタ３１４の形成が済んだ状態を示してあり、半導体基板の図示等は省略してある。
【０１３６】
キャパシタ３１４は、第１層間絶縁膜３００に形成されたスルーホール３０２に形成された配線層３０４と、配線層３０４に接した第１層間絶縁膜上に形成された導電層３０６とを具えている。この配線層３０４と導電層３０６とによりストレージノード（下部電極）３０８を形成している。導電層３０６の第１層間絶縁膜に接していない側の表面は、キャパシタ絶縁膜３１０で覆われている。キャパシタ絶縁膜３１０の上部にセルプレート（上部電極）３１２が形成されている。このようにしてキャパシタ３１４は、ストレージノード３０８、キャパシタ絶縁膜３１０及びセルプレート３１２により構成されている。
【０１３７】
次に、第２層間絶縁膜３１６を形成する。第２層間絶縁膜は、次の工程で形成するポリシリコン膜にイオン注入する不純物によって、適宜選択する。この製造例では、例えば、ＢＦ2等のボロンを注入するので、イオン注入した不純物が第２層間絶縁膜に拡散しないように、ノンドープの酸化膜の上にＢＰＳＧ（ボロンリンガラス）膜を積層して形成する。また、Ｐ（リン）をイオン注入する場合には、第２層間絶縁膜にＢＰＳＧ膜を用いるとイオン注入されたポリシリコンにリンが拡散して濃度が変化してしまう。よって、ノンドープの酸化膜或いは窒化膜を形成する。
【０１３８】
形成した第２層間絶縁膜３１６を、例えばＣＭＰ（Chemical Mechanical Polish：化学的機械的研磨）或いはエッチバックによって平坦化する（図１４（Ｂ））。
【０１３９】
次に、ノンドープのポリシリコン膜３１８を、例えば、ＣＶＤ法により厚さ５０〜４００ｎｍで形成する（図１４（Ｃ））。このポリシリコン膜３１８に対して、例えば、ＢＦ2をエネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４ｃｍ-2でイオン注入する。
【０１４０】
イオン注入する不純物は、一例としてＢＦ2を記載したが、これに限定されず、他のＰ型不純物でも良い。また、Ｎ型不純物でも良い。Ｎ型不純物としては、Ｐ（リン）をエネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１３〜５Ｅ１４でイオン注入する例が考えられる。
【０１４１】
公知のホトリソ・エッチングによりパターニングを行う（図１５（Ａ））。この時、パターニングされたポリシリコン膜の部分が温度によって抵抗値の変化する抵抗素子、すなわち、温度依存抵抗素子３１８ａとなる。
【０１４２】
その後、第３層間絶縁膜３２０を形成する。第３層間絶縁膜３２０は、第２層間絶縁膜と同様に、ＢＰＳＧ膜で形成する。ポリシリコン膜３１８への不純物のイオン注入がＰ（リン）の場合には、ノンドープの酸化膜或いは窒化膜をＣＶＤ法により形成すると良い。
【０１４３】
形成した第３層間絶縁膜３２０のアニール処理を７５０℃〜９５０℃で１０分から６０分程度行う（通常は、１５分から３０分程度が好適である。）。次いで、ＣＭＰ或いはエッチバックによって平坦化を行う（図１５（Ｂ））。
【０１４４】
その後、ホトリソ・エッチングによりコンタクトホールを開口し、配線層となるメタルをスパッタリング或いはＣＶＤ法で形成する。次いで、ホトリソ・エッチングによるパターニングを行い、温度依存抵抗素子と導通する配線層を形成する（図は省略）。
【０１４５】
このようにして、第２層間絶縁膜上に不純物を注入したポリシリコン膜によって温度依存抵抗素子３１８ａが形成される。
【０１４６】
図１６は、この抵抗素子の抵抗値と温度との関係を示したグラフである。
【０１４７】
縦軸は、シート抵抗値Ｒ（単位：ＭΩ）の自然対数の値を示している。横軸は、絶対温度Ｔ（単位：Ｋ）の逆数を示し、１／１０００スケールで目盛りを表示している。例えば５０℃のとき、絶対温度は３２３Ｋであるから、１／Ｔは約３．１×１０-3となる。ここで、シート抵抗値とは、１μｍ四方の抵抗体の抵抗値を表す。
【０１４８】
（Ａ）〜（Ｆ）は、ポリシリコン膜に対するＢＦ2の各ドーズ量でのシート抵抗の温度変化を示している。ＢＦ2のドーズ量は、（Ａ）：１Ｅ１５、（Ｂ）：５Ｅ１４、（Ｃ）：３Ｅ１４、（Ｄ）：１Ｅ１４、（Ｅ）：５Ｅ１３及び（Ｆ）：１Ｅ１３である。（Ａ）〜（Ｃ）では、温度が変化しても、シート抵抗値の大きさにほとんど変化が無く、グラフは横軸に平行な直線になっている。つまり、温度による抵抗値の変化はほとんどない。また、シート抵抗値もおおよその値が（Ａ）：０．０１５ＭΩ、（Ｂ）：０．０３５ＭΩ、（Ｃ）：０．０８２ＭΩであり、非常に抵抗値が小さい。（Ｄ）では、シート抵抗値は約１００℃（横軸のメモリで２．６８）で約１．０ＭΩ、３０℃（横軸のメモリで３．３３）で約１．３ＭΩとなっており、右上がりのほぼ直線になっている。（Ｅ）では、シート抵抗値は約１００℃（横軸のメモリで２．６８）で約８．３ＭΩ、３０℃（横軸のメモリで３．３３）で約２４ＭΩとなっており、右上がりのほぼ直線になっている。（Ｆ）では、シート抵抗値は約１００℃（横軸のメモリで２．６８）で約１６７０ＭΩ、３０℃（横軸のメモリで３．３３）で約３４７０ＭΩとなっており、右上がりのほぼ直線になっている。（Ｄ）から（Ｆ）のグラフでは、１／Ｔが小さく、すなわち、絶対温度Ｔが高いとシート抵抗値は小さくなり、１／Ｔが大きく、すなわち、絶対温度Ｔが低いとシート抵抗値は大きくなる。また、（Ｄ）、（Ｅ）、（Ｆ）の順に直線の傾きは大きくなっている。また、各温度でのシート抵抗値は、ドーズ量が少ないほど大きくなっている。グラフでは示していないが、ＢＦ2のドーズ量をさらに小さくすると、各温度での抵抗値は大きくなりここでの測定範囲を超えてしまい、抵抗値の増加率すなわち直線の傾きも大きくなっていく。さらに、不純物のドープ量のばらつきも大きくなるので、所望の抵抗値を得ることが難しくなる。
【０１４９】
このことから、ポリシリコン膜に対するＢＦ2のドーズ量が１Ｅ１３〜１Ｅ１４の範囲では、温度が高いほどシート抵抗値は小さく、温度が低いほどシート抵抗値は大きくなる抵抗素子、すなわち、温度依存抵抗素子となっていることがわかる。また、ドープ量を調節することで、所望の抵抗値を持つ温度に依存する抵抗素子が得られる。
【０１５０】
図１７は、シート抵抗値の温度勾配とドーズ量の関係を表したグラフである。
【０１５１】
シート抵抗値の温度勾配とは、シート抵抗値（単位：ＭΩ）の温度（単位：Ｋ）に対する変化率である。この変化率の常用対数値を図１７のグラフの縦軸にとっている。横軸は、ドーズ量（単位：ｃｍ-2）である。
【０１５２】
グラフ（Ａ）はＢＦ2を５０ｋｅＶでポリシリコン膜にイオン注入した場合、グラフ（Ｂ）はＰ（リン）を４０ｋｅＶでポリシリコンにイオン注入した場合である。ＢＦ2、Ｐいずれの場合も、ドーズ量が増加すると抵抗値の変化率は小さくなり、ほぼ傾きが直線を示している。
【０１５３】
このことから、各不純物の抵抗値の変化率とドーズ量の相関図を作成しておけば、ドーズ量を調整することにより、所望の温度勾配の温度依存抵抗素子が得られることがわかる。
【０１５４】
＜温度依存抵抗素子の第２の製造例＞
この製造例では、第１層間絶縁膜３００上にセルプレート３２２ａを形成すると同時に、温度依存抵抗素子３２２ｂを形成する方法を説明する。
【０１５５】
図１８及び図１９は、第２の製造工程図である。半導体集積回路を製造する工程中の抵抗素子を形成する主な工程での資料の様子を、切り口の断面図で示してある。ただし、第１層間絶縁膜３００の形成が済んだ状態から示してあり、半導体基板の図示等は省略してある。
【０１５６】
図１８（Ａ）は、図１４（Ａ）のセルプレートを成膜する前の段階を示している。この下地に対して、ノンドープのポリシリコン膜３２２を厚さ５０〜４００ｎｍでＣＶＤ法により形成する。その後、ポリシリコン膜３２２に不純物を打ち込む。例えば、エネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４ｃｍ-2でＢＦ2をイオン注入する（図１８（Ｂ））。この不純物は温度依存抵抗素子の第１の製造例で述べたように、ＢＦ2には限定されず、他のＰ型不純物やＮ型不純物でも良い。
【０１５７】
次に、抵抗素子となる部分、すなわち、抵抗素子形成領域３２６のポリシリコン膜３２２をレジスト３２８で保護する。セルプレートとなる部分、すなわち、キャパシタ形成領域３２４を含んだ領域に、さらにＢＦ2をエネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2イオン注入する（図１９Ａ））。レジスト３２８を除去した後、公知のホトリソ・エッチング技術により、パターニングを行う。このパターニングにより、温度依存抵抗素子３２２ｂとセルプレート３２２ａが形成される（図１９（Ｂ））。第２層間絶縁膜３３２をＢＰＳＧ膜で形成することにより、キャパシタ３３０と同じ層に温度依存抵抗素子３３２ｂが形成される。このようにして、温度依存抵抗素子を形成すれば、イオン注入の工程が一工程増えるが、ホトリソ・エッチングによるパターニングでセルプレートと温度依存抵抗素子を同時に形成できるので、全体の工程数を少なくすることが出来る。
【０１５８】
＜温度依存抵抗素子の第３の製造例＞
この製造例では、第１層間絶縁膜３００上にセルプレート３２２ａを形成すると同時に、温度依存抵抗素子３２２ｂ及び温度非依存抵抗素子３２２ｃを形成する方法を説明する。
【０１５９】
図２０及び図２１は、第３の製造工程図である。半導体集積回路を製造する工程中の抵抗素子を形成する主な工程での試料の様子を、切り口の断面図で示してある。ただし、第１層間絶縁膜３００の形成が済んだ状態から示してあり、半導体基板の図示等は省略してある。
【０１６０】
図２０（Ａ）は、図１４（Ａ）のセルプレートを成膜する前の段階を示している。この下地に対して、ノンドープのポリシリコン膜３２２を厚さ５０〜４００ｎｍでＣＶＤ法により形成する。その後、ポリシリコン膜３２２に不純物を打ち込む。例えば、エネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１３〜１Ｅ１４ｃｍ-2でＢＦ2をイオン注入する（図２０（Ｂ））。この不純物は温度依存抵抗素子の第１の製造例で述べたように、ＢＦ2には限定されず、他のＰ型不純物やＮ型不純物でも良い。
【０１６１】
次に、抵抗素子となる部分、すなわち、抵抗素子形成領域３３６のポリシリコン膜３２２をレジスト３４０で保護する。セルプレートとなる部分、すなわち、キャパシタ形成領域３３４及び温度非依存抵抗素子形成領域３３８を含んだ領域に、さらにＢＦ2をエネルギー２０ｋｅＶ〜８０ｋｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2でイオン注入する（図２０（Ｃ））。レジスト３４０を除去した後、公知のホトリソ・エッチング技術により、パターニングを行う。このパターニングにより、温度依存抵抗素子３２２ｂ、セルプレート３２２ａ及び温度非依存抵抗素子３２２ｃが形成される（図２１（Ａ））。第２層間絶縁膜３４４をＢＰＳＧ膜で形成することにより、キャパシタ３４２と同じ層に温度依存抵抗素子３２２ｂ及び温度非依存抵抗素子３２２ｃが形成される（図２１（Ｂ））。このようにして、温度依存抵抗素子を形成すれば、イオン注入の工程が一工程増えるが、ホトリソ・エッチングによるパターニングでセルプレートと温度依存抵抗素子及び温度非依存抵抗素子を同時に形成できるので、全体の工程数を少なくすることが出来る。
【０１６２】
以上のような方法により、温度依存抵抗素子を用いた発振回路を、半導体集積回路内部に形成すれば、発振周期はこの集積回路の内部温度によって変化する。よって、ＤＲＡＭのセルフリフレッシュモードでのリフレッシュ周期に用いれば、半導体集積回路の内部温度に適した発振周期を得ることが出来る。
【０１６３】
よって、上述した３つの温度依存抵抗素子の製造例を用いれば、半導体集積回路にこの発明に用いる温度依存抵抗素子を好適に形成することが出来る。
【０１６４】
【発明の効果】
この発明の第一の要旨の半導体集積回路で構成される発振回路によれば、高温では温度依存抵抗素子の影響を多く受けて決定された発振周期の出力信号が出力され、低温では温度非依存抵抗素子の影響を多く受けて決定された発振周期の出力信号が出力される。この発明による発振回路では、発振周期は、温度が高いほど短く、温度が低いほど長くなる。また、この発明の発振回路では、温度が低いほど発振周期は長くなるが、低温になるほど温度による発振周期の変化率が小さくなり最大値へと収束する温度特性を持つ。
【０１６５】
この発明の第二の要旨の半導体集積回路で構成される発振回路によれば、高温では温度依存抵抗素子の影響を受けて決定された発振周期の出力信号が出力され、低温では温度非依存抵抗素子の影響を受けて決定された発振周期の出力信号が出力される。この発明による発振回路では、発振周期は、高温領域では、温度が高いほどほど短くなる。低温領域では、温度による発振周期の変化はなくなり、温度非依存抵抗素子によって決定された一定の最大値をとる。
【０１６６】
この発明の第三の要旨の半導体集積回路で構成される発振周期決定装置によれば、高温では温度依存抵抗素子の影響を受けて決定された第１発振周期決定回路の発振周期の出力信号が出力され、低温では温度非依存抵抗素子の影響を受けて決定された第２発振周期決定回路の発振周期の出力信号が出力される。この発明による発振周期決定装置では、発振周期は、高温領域では、温度が高いほど短くなる。低温領域では、温度による発振周期の変化はなくなり、温度非依存抵抗素子によって決定された一定の最大値をとる。
【０１６７】
このように、ＤＲＡＭのセルフリフレッシュモードでのリフレッシュ周期に、この発明の半導体集積回路の出力する発振周期を用いれば、最大周期をコントロールできる。これにより、低温になるほどリフレッシュ電流を減らしながら、メモリテストの時間が長くなるのを防ぐことが出来る。加えて、冗長セルに置き換えるメモリセルの個数を減らすことが出来るので、歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】第１の実施の形態の発振回路の回路図である。
【図２】第１の実施の形態の発振回路の出力する動作波形の概略図である。
【図３】第１の実施の形態の発振回路の発振周期の温度特性を示した図である。
【図４】第２の実施の形態の発振回路の回路図である。
【図５】第２の実施の形態の発振回路の出力する動作波形の概略図である。
【図６】第２の実施の形態の発振回路の発振周期の温度特性を示した図である。
【図７】第３の実施の形態の周期決定回路の回路図である。
【図８】第３の実施の形態の温度に発振周期が依存する発振回路の回路図である。
【図９】第３の実施の形態の温度に発振周期が依存しない発振回路の回路図である。
【図１０】第３の実施の形態の調整手段を具えた分周回路の回路図である。
【図１１】第３の実施の形態の切換回路の回路図である。
【図１２】第３の実施の形態の調整手段をもたない分周回路の回路図である。
【図１３】第３の実施の形態の周期決定回路の出力する動作波形の概略図である。
【図１４】温度依存抵抗素子の第１の製造例の工程図である。
【図１５】図１４に続く、温度依存抵抗素子の第１の製造例の工程図である。
【図１６】温度依存抵抗素子の抵抗値の温度特性を表した図である。
【図１７】不純物のドーズ量と抵抗値の変化率の相関図である。
【図１８】温度依存抵抗素子の第２の製造例の工程図である。
【図１９】図１８に続く、温度依存抵抗素子の第２の製造例の工程図である。
【図２０】温度依存抵抗素子の第３の製造例の工程図である。
【図２１】図２０に続く、温度依存抵抗素子の第３の製造例の工程図である。
【図２２】従来技術の発振回路の構成例を示した回路図である。
【図２３】従来技術の発振回路の発振周期の温度特性を示した図である。
【符号の説明】
１００、１３８、２１２、２２２、４００：発振回路
１０２、１０４、１０６、１０８、２３２、２３６、２４２、２４４、２４６、２４８、２５０、２５２、２７６、２７８、２８０、２８２、２８４、２８６、２８８、２９０、４０２、４０４、４０６、４０８：インバータ
１１０、１０４ａ、１１０ａ、２３０、２３４、２６０、２６２、２６４、２６６、２７２、２７４、４１０：ＮＡＮＤ回路
１１２、１２４、１２６、１５２、１６２、２９９、４１２、４２２：ノード
１１４、１４４、１６４、２９２、２９６、４１４：ＰＭＯＳＴ
１１６、１４６、１６６、２９４、２９８、４１６：ＮＭＯＳＴ
１１８、１４８、３１８ａ、３２２ｂ、４１８：温度依存抵抗素子
１２０、１６８、３２２ｃ：温度非依存抵抗素子
１２２、３１４、３３０、３４２、４２０：キャパシタ
１２８、１５６、１７４、２４９、２５３、４２６：遅延回路
１３０、１５４、１７２、２４７、２５１、４２４：トランジスタ直列回路
１３２：抵抗並列回路
１４０：初段のインバータ
１４２：第１サブインバータ
１５０：第１キャパシタ
１５７：第１出力ノード
１６０：第２サブインバータ
１７０：第２キャパシタ
１７５：第２出力ノード
２００：発振周期決定装置
２１０、２２０：周期決定回路
２１４、２２４：分周回路
２５４：ヒューズ回路
２５６：２分周回路
２５７、２７５：出力ノード
２５８ａ〜２５８ｈ：切換回路
２６８、２７０：ＮＯＲ回路
３００：第１層間絶縁膜
３０２：スルーホール
３０４：配線層
３０６：導電層
３０８：ストレージノード
３１０：キャパシタ絶縁膜
３１２、３２２ａ：セルプレート
３１６、３３２、３４４：第２層間絶縁膜
３１８、３２２：ポリシリコン膜
３２０：第３層間絶縁膜
３２４、３３４：キャパシタ形成領域
３２６、３３６：温度依存抵抗素子形成領域
３２８、３４０：レジスト
３３８：温度非依存抵抗素子形成領域
Claims (8)
- 複数個のＣＭＯＳインバータを奇数段に接続し、終段のＣＭＯＳインバータの終段出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるリング発振回路を具えた半導体集積回路において、
前記初段のＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むトランジスタ直列回路と、該初段のＣＭＯＳインバータの初段出力信号を遅延させる遅延回路とを具えており、
前記遅延回路は、該初段のＣＭＯＳインバータの出力ノードと基準電圧端子との間に結合されたキャパシタと、該出力ノードと該基準電圧端子との間の、前記トランジスタ直列回路の電流路中に挿入結合された抵抗並列回路とを具えており、及び
該抵抗並列回路は、抵抗値の温度特性が異なる複数の抵抗素子が、並列接続されて構成されていて、前記複数の抵抗素子は、温度が高くなるほど抵抗値の小さくなる第１抵抗素子と、抵抗値が温度非依存の第２抵抗素子で構成される
ことを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記第１抵抗素子として、ポリシリコンに不純物が１Ｅ１３〜１Ｅ１４ｃｍ −２ の範囲でイオン注入されたものを選択する
ことを特徴とする半導体集積回路。 - 請求項２に記載の半導体集積回路において、
前記不純物がＢＦ ２ である
ことを特徴とする半導体集積回路。 - 請求項１〜３のいずれか一項に記載の半導体集積回路であって、
ＤＲＡＭのリフレッシュに使用される
ことを特徴とする半導体集積回路。 - 複数個のＣＭＯＳインバータを奇数段に接続し、終段のＣＭＯＳインバータの終段出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるリング発振回路を具えた半導体集積回路において、
前記初段のＣＭＯＳインバータは、それぞれ前記終段出力信号が帰還される第１及び第２サブＣＭＯＳインバータを具えており、
２段目のＣＭＯＳインバータは、前記第１及び第２サブＣＭＯＳインバータの第１及び第２初段出力信号がそれぞれ供給される第１及び第２入力端子を具える論理ゲートで構成されており、
前記第１サブＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含む第１トランジスタ直列回路と、前記第１初段出力信号を遅延させる第１遅延回路とを具えており、
前記第２サブＣＭＯＳインバータは、前記電源電圧端子と前記基準電圧端子との間に結合された、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含む第２トランジスタ直列回路と、前記第２初段出力信号を遅延させる第２遅延回路とを具えており、
前記第１遅延回路は、第１サブＣＭＯＳインバータの第１出力ノードと前記基準電圧端子との間に結合された第１キャパシタと、該第１出力ノードと前記基準電圧端子との間の、前記第１トランジスタ直列回路の電流路中に挿入結合された、温度が高くなるほど抵抗値の小さくなる第１抵抗素子とを具えており、
前記第２遅延回路は、第２サブＣＭＯＳインバータの第２出力ノードと前記基準電圧端子との間に結合された第２キャパシタと、該第２出力ノードと前記基準電圧端子との間の、前記第２トランジスタ直列回路の電流路中に挿入結合された、抵抗値が温度非依存の第２抵抗素子とを具えている
ことを特徴とする半導体集積回路。 - 第１発振周期決定回路と第２発振周期決定回路とを含み、これら二つの発振周期決定回路の出力する二つの出力信号のうち、発振周期の短い方の出力信号を最終出力として出力する発振周期決定装置を具えており、
前記第１発振周期決定回路は、第１発振回路を具えており、
前記第１発振回路は、終段のＣＭＯＳインバータの出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるように奇数段に接続された複数個のＣＭＯＳインバータを具えており、
前記初段のＣＭＯＳインバータは、電源電圧端子と基準電圧端子との間に結合された、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含む第１トランジスタ直列回路と、該初段のＣＭＯＳインバータの初段出力信号を遅延させる第１遅延回路とを具えており、
該第１遅延回路は、第１サブＣＭＯＳインバータの第１出力ノードと前記基準電圧端子との間に結合された第１キャパシタと、該第１出力ノードと前記基準電圧端子との間の、前記第１トランジスタ直列回路の電流路中に挿入結合された、温度が高くなるほど抵抗値の小さくなる第１抵抗素子とを具えており、
前記第２発振周期決定回路は、発振周期が温度非依存の出力信号を出力することを特徴とする半導体集積回路。 - 請求項６に記載の半導体集積回路において、
前記第１発振周期決定回路は、前記第１発振回路の出力信号の周波数を分周して発振周期を調節する第１分周回路を具えており、
前記第１分周回路は、前記第１発振回路の出力信号の周波数を分周するために分周周期を変化させる調整手段を具えている
ことを特徴とする半導体集積回路。 - 請求項６または７に記載の半導体集積回路において、
前記第２発振周期決定回路は、第２発振回路と第２分周回路とで構成され、
前記第２発振回路は、終段のＣＭＯＳインバータの出力信号を初段のＣＭＯＳインバータの入力側に帰還させて自己発振させるように、奇数段に接続された複数個のＣＭＯＳインバータを具え、
前記第２発振回路の初段のＣＭＯＳインバータは、前記電源電圧端子と前記基準電圧端子との間に結合された、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含む第２トランジスタ直列回路と、該第２発振回路の初段のＣＭＯＳインバータの初段出力信号を遅延させる第２遅延回路とを具えており、
該第２遅延回路は、第２サブＣＭＯＳインバータの第２出力ノードと前記基準電圧端子との間に結合された第２キャパシタと、該第２出力ノードと前記基準電圧端子との間の、前記第２トランジスタ直列回路の電流路中に挿入結合された、抵抗値が温度非依存の第２抵抗素子とを具えている
ことを特徴とする半導体集積回路。
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