JP4120342B2 - Charge pump type booster circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、バッテリーのような低電圧源から、これよりも高い電圧源を得るチャージポンプ型の昇圧回路に関し、特にチャージポンプ動作の際に発生するラジオノイズを低減する昇圧回路技術に関する。
【0002】
【従来の技術】
例えば、車載用の電子機器の多くはバッテリーを駆動源にしており、その中にはELディスプレイパネルのようにバッテリー電圧よりも高い駆動電圧を必要とする機器がある。またビデオカメラ、ディジタルカメラ、携帯電話などの携帯電子機器でも液晶を表示するためにバッテリーよりも高い電圧を必要とする。こうした高い電圧を得るには昇圧回路が必要となる。上述したような用途の昇圧回路には、出力電圧変動が若干大きいという欠点はあるものの、トランスレス構造が採用できて回路を小型化できるチャージポンプ回路を使った昇圧回路が採用されることが多い。
【0003】
図3は、こうしたチャージポンプ回路を使用して高い電圧を得る従来の昇圧回路の回路構成の一例を示したものであり、昇圧回路1は、チャージポンプ回路2、コンパレータ回路3、昇圧パルス発生回路4とから構成されている。
チャージポンプ回路2は、外部電源電圧Vinを昇圧する回路であり、ダイオードD21〜D25、コンデンサC21〜C25、インバータQ21、第1の非反転バッファQ22、第2の非反転バッファQ23とにより構成される。
【0004】
ダイオードD21のアノードには外部電源電圧Vinが供給される。ダイオードD21ないしD24のカソードは、それぞれダイオードD22ないしD25のアノードに接続される。ダイオードD22ないしD25のアノードは、それぞれコンデンサC21ないしC24の第1の端子に接続される。コンデンサC21、C23の第2の端子は、第1の非反転バッファQ22の出力端子に接続される。コンデンサC22、C24の第2の端子は、第2の非反転バッファQ23の出力端子に接続される。第2の非反転バッファQ23は、昇圧パルス発生回路4の昇圧パルス信号φ1をバッファしてコンデンサC22、C24の第2の端子を駆動する。第1の非反転バッファQ22は、昇圧パルス発生回路4の昇圧パルス信号φ1をインバータQ21により反転したパルスをバッファし、コンデンサC21、C23の第2の端子を駆動する。ダイオードD25のカソードは出力ノードNoutに接続される。出力ノードNoutの電圧Voutが昇圧された出力電圧である。ダイオードD25のカソードと接地ノードVssとの間には、出力電圧平滑用のコンデンサC25が接続されている。
【0005】
チャージポンプ回路2では、外部電源電圧VinからダイオードD21を通して供給された電荷が、昇圧パルス発生回路4の昇圧パルス信号φ1に同期してコンデンサC21、C22、C23と順次、後段に移送される。この電荷の移送に伴い各コンデンサの充電電圧は、後段コンデンサにいく程高くなっていき、出力ノードNoutには、次式で表される昇圧された出力電圧Voutが得られる。
Vout=Vin+(Vφ−VF)×N−VF−(Iout×N)/(C×f)
ここで、Vφは非反転バッファQ22、Q23の出力電圧、VFはダイオードの順方向電圧、Ioutは出力電流、CはコンデンサC21〜C24の容量、fは昇圧パルス信号φ1の周波数、Nはダイオードとコンデンサ各1個を接続した昇圧用回路(例えば、C21とD22)の段数である。段数Nは、必要とする昇圧の程度に応じて数が調整される。
【0006】
得られた出力電圧Voutは、コンパレータ回路3に導かれ、直列に接続された抵抗R31、R32により分圧される。分圧された電圧は、帰還電圧VfとしてコンパレータCOMP31の反転入力端子に入力される。コンパレータCOMP31の非反転入力端子には、基準電圧生成回路31で生成された基準電圧Vrefが入力される。コンパレータCOMP31は、出力電圧Voutが低下し帰還電圧Vfが基準電圧Vrefより低くなった場合にはアクティブ信号としての“ High"レベル(論理“1 ")信号を、反対に出力電圧Voutが上昇して帰還電圧Vfが基準電圧Vrefより高くなった場合には非アクティブ信号としての“ Low "レベル(論理“0 ")信号を発生して、昇圧パルス発生回路4に送る動作を行なう。
【0007】
昇圧パルス発生回路4は、基本的には、コンパレータCOMP31の出力が“ High"レベルの場合には、昇圧パルス信号φ1を発生してチャージポンプ回路2に昇圧動作をさせる。反対にコンパレータCOMP31の出力が“ Low "レベルの場合には、昇圧パルス信号φ1の発生を停止してチャージポンプ回路2の昇圧動作を停止させる働きをする回路である。
【0008】
図3に示す昇圧パルス発生回路4は、マスタースレーブ型DタイプフリップフロップDF41、DF42、DF43で構成されるシフトレジスタ42と、3入力OR回路Q41、2入力AND回路Q42、非反転バッファQ43、インバータQ44とにより構成されている。
回路電源が投入された直後等には、図示しないリセットパルス発生回路から、リセット信号RSTが出力される。そしてインバータ回路Q44により反転されて3個のフリップフロップDF41〜DF43のリセット端子に加えられ、各フリップフロップを初期状態に戻す。
【0009】
一方、クロックパルス生成回路41にて生成されたクロック信号CLOCKは、非反転バッファQ43にてバッファされた後、フリップフロップDF41〜DF43の各クロック入力端子CLに入力される。DF41〜DF43の各フリップフロップは、クロック入力端子CLに加えられたクロックパルスの立ち上がりエッジで、その瞬間におけるデータ入力端子Dの論理状態を読込み、その読み込んだ論理状態をクロックパルスの立ち下がりエッジで各出力端子Qに出力する動作を行なう。フリップフロップDF41〜DF43は従属接続(前段の出力端子Qが次段のフリップフロップのデータ入力端子Dに接続)されて、シフトレジスタ42を構成している。従って、クロック信号CLOCKのクロックパルスが入力される毎に、1段目のフリップフロップDF41のデータ入力端子Dから読み込まれたデータが次々と後段フリップフロップにシフトされていく動作を行なう。なお図4では3個のフリップフロップDF41〜43でシフトレジスタ42を構成しているが、これは例示でありフリップフロップの個数(シフトレジスタ42のビット数)は、必要に応じて増減される。
【0010】
フリップフロップDF41〜DF43の各出力信号は、3入力OR回路Q41の入力端子に加えられ、その出力信号は2入力AND回路Q42の第1の入力端子に、そしてQ42の第2の入力端子にはクロック信号CLOCKが入力されている。Q42の出力は、昇圧パルス信号φ1である。従って、DF41〜DF43の出力端子Dの信号のうちに、少なくとも一つ“ High"レベル信号があればQ41の出力が“ High"レベルとなる。その状態でクロック信号CLOCKとして次のクロックパルスが入力されると、昇圧パルス信号φ1としてクロックパルスと同波形の昇圧パルスが現れる。そして、その昇圧パルスがチャージポンプ回路2に入力されて昇圧動作を行なわせることとなる。
【0011】
フリップフロップDF41〜DF43により構成されたシフトレジスタ42を設けているため、コンパレータCOMP31の出力が“ High"レベルとなり、その信号がクロックパルスに同期してDF41にラッチされた場合には、その後、少なくとも3個の昇圧パルスが昇圧パルス信号φ1として出力される。また、コンパレータCOMP31の出力が“ High"レベルを長く継続した後に“ Low "レベルになった後も、最低3個の昇圧パルスが昇圧パルス信号φ1としてその後も出力される。
【0012】
このようにシフトレジスタ42を設けてコンパレータCOMP31の出力信号の引き延ばし動作をさせているのは、このようにしない場合には、チャージポンプ回路2の動作によりコンパレータCOMP31の出力に幅の短いパルスが発生してノイズとなり、他の回路に誤動作を生じさせる原因になること。またその短いパルスはクロックパルスと同期していないため、その信号とクロック信号CLOCKとを2入力AND回路Q42にて直接にANDをとると、パルス幅がクロック信号CLOCKのクロックパルス幅より狭い昇圧パルス信号φ1が発生して、チャージポンプ回路2の動作を不安定にする恐れがあるため等の理由による。
【0013】
このようなことから、図3の回路の通常時の動作は、図4の主要部信号のタイミングチャートに示すようになる。図4のタイミングチャートは、出力ノードNoutから一定の出力電流Ioutが負荷に供給されている場合の図である。
【0014】
出力電流Ioutは平滑コンデンサC25から供給されるため、出力電流Ioutが流れることにより出力電圧Voutは低下していく。そして出力電圧Voutが所定のしきい値電圧Vthより低くなると、出力電圧Voutを分圧した帰還電圧Vfが基準電圧Vrefより低くなるように基準電圧Vrefが設定してあるので、コンパレータCOMP31の出力は直ちに“ High"レベルに変わる。
【0015】
すると、その直後のクロック信号CLOCKのクロックパルスによりフリップフロップDF41が“ High"レベル信号をラッチして出力端子Dに“ High"レベルを出力する。こうしてDF41の出力が“ High"レベルになると、Q41の出力も“ High"レベルとなり、次のクロックパルスによりQ42の出力の昇圧パルス信号φ1としてクロックパルスと同じ波形の昇圧パルスが現れる。そして、この昇圧パルスがチャージポンプ回路2に入力されて、昇圧動作が1回行なわれると出力電圧Voutは上昇し、所定のしきい値電圧Vthを越える
出力電圧Voutがしきい値電圧Vthを越えると、帰還電圧Vfは基準電圧Vrefより大となり、コンパレータCOMP31の出力は直ちに“ Low "レベルに戻る。従って次のクロックパルスでは、DF41は“ Low "レベルをラッチすることとなり、その出力は“ Low "レベルに戻り、続くクロックパルスによりその論理状態がシフトされていくことになる。
【0016】
しかし、最初にコンパレータCOMP31の出力が“ High"レベルになった直後のクロックパルスによりフリップフロップDF1にラッチされた“ High"レベル信号は、続くクロックパルスによりDF42、DF43とシフトされた後に消滅する。従って、その“ High"レベル信号がDF1〜DF3の何れかに保持されている間は、Q41の出力は“ High"レベルに維持され続けるため、Q42の出力である昇圧パルス信号φ1には結局、3個の昇圧パルスが現れる。
【0017】
チャージポンプ回路2はこの3個の昇圧パルスを受けて昇圧動作を行ない、出力電圧Voutはしきい値電圧Vthよりも高い電圧に昇圧される。昇圧動作は昇圧パルスの発生停止により停止する。その後は再び出力電流Ioutが流れることにより出力電圧Voutは低下を始める。そして、出力電圧Voutが所定のしきい値電圧Vthより低下すると、コンパレータCOMP31は“ High"レベル信号を再び出力する。これにより、前述したと同じ昇圧動作が再び開始される。こうした動作の結果、図4のタイミングチャートに示したような周期的波形を繰り返す動作が行なわれる。
【0018】
【発明が解決しようとする課題】
上述したような昇圧動作の過程で問題になるのは、チャージポンプ回路2が昇圧動作を行なう際に発生する電流ノイズである。昇圧パルスを受けて非反転バッファQ22、Q23の出力が反転動作を行う際には、その都度、チャージポンプ回路2内の各部で大きな電荷移動が瞬間的に生ずる。そして、この電荷の瞬間移動に起因する電流ノイズが図4の(4)に示したようなタイミングで発生する。
【0019】
この昇圧動作時の電流ノイズは、出力電流Ioutがほぼ一定している場合には、図4の(4)に示したような周期T1で間欠的に繰り返し発生する。このような波形の電流ノイズのノイズスペクトルは、基本周期をT1とする複数の高調波からなるスペクトルを呈する。従って、こうしたノイズを発生する昇圧回路1の周辺に中波帯(535〜1605kHz)のAMラジオが存在する場合には、それらの高調波がラジオノイズとしてAMラジオに混入し、放送電波と干渉してビート音を発生するという問題を発生させる。
【0020】
本発明は、かかる事情に鑑みてなされたもので、その目的は、出力電流がほぼ一定している場合に、昇圧回路1の昇圧動作に伴い発生する前記ラジオノイズの大きさを低減させることにある。
【0021】
【課題を解決するための手段】
上記の目的を達成するため、請求項1記載の発明は、チャージポンプ回路と、コンパレータ回路と、昇圧パルス発生回路とを備えたチャージポンプ型昇圧回路である。前記チャージポンプ回路は、外部電源電圧を前記昇圧パルス発生回路からの昇圧パルスを受けて昇圧するように構成されている。また前記コンパレータ回路は、前記チャージポンプ回路により昇圧された出力電圧を所定のしきい値電圧と比較し、前記出力電圧が前記しきい値電圧より低いときにはアクティブ信号を、反対に前記出力電圧が前記しきい値電圧より高いときには非アクティブ信号を出力するように構成されている。更に前記昇圧パルス発生回路は、前記コンパレータ回路の出力信号を受けて前記昇圧パルスを発生する回路であって、内部のクロックパルス生成回路で生成したクロックパルスに同期して初段フリップフロップがラッチした情報をシフトするビット数の異なる第1、第2のシフトレジスタと、前記コンパレータ回路よりアクティブ信号を受ける度に出力状態が反転するフリップフロップとを備えている。そして前記フリップフロップの出力が非アクティブ状態で前記コンパレータ回路の出力がアクティブ状態のときは前記第1のシフトレジスタはアクティブ信号、前記第2のシフトレジスタは非アクティブ信号を前記クロックパルスに同期してラッチし、反対に前記フリップフロップの出力がアクティブ状態で前記コンパレータ回路の出力がアクティブ状態のときは前記第1のシフトレジスタは非アクティブ信号、前記第2のシフトレジスタはアクティブ信号を前記クロックパルスに同期してラッチするように構成されている。更に前記第1、第2のシフトレジスタの何れかのビット出力がアクティブの場合には、前記クロックパルスに同期して前記昇圧パルスを発生するように構成されていることに特徴を有するチャージポンプ型昇圧回路である。
【0022】
このように構成したことにより、出力電圧がしきい値電圧より低下したことを検出した信号を受けた際に、昇圧パルス発生回路が発生する昇圧パルスの最低発生個数が、検出信号を受ける度に、前回の最低発生個数と異なるようになる。従って、発生する電流ノイズ波形の周期が毎回異なることになるため、ノイズスペクトルのピーク値が減少してラジオノイズが低減される効果が得られる。
【0025】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して説明する。図1は、本発明の実施形態の一例を示した電気的構成図である。なお、前記図3と同一又は相当部分には同一符号を付しその説明を繰り返さない。
【0026】
図1のチャージポンプ型昇圧回路1は、チャージポンプ回路2、コンパレータ回路3、昇圧パルス発生回路4とから構成されている。チャージポンプ回路2とコンパレータ回路3の構成は、「従来技術」の項で述べた図3中のチャージポンプ回路2、コンパレータ回路3と同じ構成であり、動作も同じである。
【0027】
以下、図3のそれとは異なる図1中の昇圧パルス発生回路4の構成と動作について詳述する。図1中のDF44〜DF49は、マスタースレーブ型のDタイプフリップフロップである。DF45〜DF47は、3ビットのシフトレジスタ42を構成しており、その動作は図3中のDF41〜DF43で構成されたシフトレジスタ42と同じである。同じくDF48、DF49は、2ビットのシフトレジスタ43を構成しており、DF45〜DF47で構成された3ビットシフトレジスタ42よりビット数が1ビット少ないだけで動作は同じである。DF45〜DF49の各クロック入力端子には、クロックパルス生成回路41で生成されたクロック信号CLOCKが非反転バッファQ43でバッファされて加えられている。
【0028】
またDF45〜DF49の各リセット端子(負論理入力端子)には、回路電源投入時等にDF45〜DF49をリセットするためのリセット信号RSTをインバータQ44で反転した信号が加えられている。
【0029】
3ビットのシフトレジスタ42を構成するフリップフロップDF45〜DF47の各出力は、3入力OR回路Q47に入力されており、DF45〜DF47の少なくとも一つの出力が“ High"レベルのときにQ47の出力は“ High"レベルとなる。同様にDF48、DF49の各出力は2入力OR回路Q48に入力されており、DF48、DF49の少なくとも一つの出力が“ High"レベルのときにQ48の出力は“ High"レベルとなる。Q47とQ48の各出力は、2入力OR回路Q46に入力され、Q47、Q48の少なくとも一つの出力が“ High"レベルのときにQ46の出力も“ High"レベルとなる。こうした回路構成により、Q46の出力は、DF45〜DF49の何れか少なくとも一つの出力が“ High"レベルのときに“ High"レベルとなる構成となっている。
【0030】
コンパレータCOMP31の出力信号は、フリップフロップDF44のクロック入力端子CLと2入力AND回路Q50、Q51の各第1の入力端子に入力されている。DF44の出力信号は、2入力AND回路Q51の第2の入力端子とインバータQ49に入力されている。インバータQ49の出力信号は、DF44のデータ入力端子Dと、2入力AND回路Q50の第2の入力端子に入力されている。このような回路構成により、DF44の出力は、そのクロック入力端子CLにクロックパルスが入力される度に、その出力状態が反転する動作を繰り返す。
【0031】
DF45の入力端子Dには、DF44の出力が非アクティブ状態である“ Low "レベル状態のときにコンパレータCOMP31がアクティブ信号である“ High"レベル信号を出力したときに“ High"レベル信号が加わる。反対にDF48の入力端子Dには、DF44の出力がアクティブ状態である“ High"レベル状態のときにコンパレータCOMP31が“ High"レベルを出力したときに“ High"レベルの信号が加わる。
【0032】
次にこのような回路構成の下における、昇圧回路1の通常時の動作を、図2に示した主要信号のタイムチャートを参照しつつ説明する。通常時の動作とは、出力ノードNoutからほぼ一定の出力電流Ioutが負荷に供給されている状態をいう。出力電流Ioutは平滑コンデンサC25から供給されているため、出力電流Ioutが流れることにより出力電圧Voutは低下していく。そして出力電圧Voutが所定のしきい値電圧Vthより低くなると、出力電圧Voutを分圧して得られる帰還電圧Vfが基準電圧Vrefより低くなって、コンパレータCOMP31はアクティブ信号である“ High"レベル信号を出力する。
【0033】
フリップフロップDF44の出力の状態は、“ High"レベル、“ Low "レベルの何れの状態から出発してもよいから、ここでは最初、DF44の出力は“ Low "レベルであったとする。すると、コンパレータCOMP31の出力が“ High"レベルになったとき、Q50の出力は“ High"レベルとなり、クロック信号CLOCKの次に来る最初のクロックパルスによりDF45にアクティブ信号である“ High"レベルがラッチされる。他方、Q51の出力は、DF44の出力信号が“ Low "レベルであるため、“ Low "レベルのままで、DF48には非アクティブ信号である“ Low "レベルがラッチされる。
【0034】
フリップフロップDF45の出力が“ High"レベルになったことにより、Q47、Q46の出力も“ High"レベルとなる。従って、クロック信号CLOCKの次のクロックパルスによりQ42の出力信号である昇圧パルス信号φ1には昇圧用のクロックパルスが現れる。この昇圧パルスがチャージポンプ回路2に入力されると昇圧動作が1回行なわれ、それにより出力電圧Voutは上昇してしきい値電圧Vthを越える。すると帰還電圧Vfは基準電圧Vrefを上回り、コンパレータCOMP31の出力は“ Low "レベルに落ちる。このような動作により、コンパレータCOMP31の出力波形は、図2の(1)の最初の波形に示すような、短時間“ High"レベルになった後、直ぐに“ Low "レベルに戻るパルス状波形となる。
【0035】
コンパレータCOMP31の出力が“ Low "レベルの間は、Q50、Q51の出力は共に“ Low "レベルに維持されるので、続くクロック信号CLOCKのクロックパルスでは、DF45、DF48は共に“ Low "レベルをラッチする。そして、その論理状態が、クロックパルスが加わる都度、後段のフリップフロップにシフトされていく。但し、出力電圧Voutの低下によりコンパレータCOMP31が最初に“ High"レベルを出力した直後にDF45にラッチされた“ High"レベル信号は、続くクロックパルスによりDF46、DF47とシフトされた後消滅する。DF46〜DF47の少なくとも一つの出力が“ High"レベルであるときには、Q46の出力は“ High"レベルを維持するので、Q42の出力信号である昇圧パルス信号φ1には、3個の昇圧パルスが図2の(3)の最初のパルス群のように現れる。
【0036】
この3個の昇圧パルスを受けて、チャージポンプ回路2が昇圧動作を3回行なうことにより出力電圧Voutは図2の(2)の波形に示すように急上昇する。昇圧は、昇圧パルスの発生停止と共に停止する。その後は負荷電流Ioutの流出により、出力電圧Voutは平滑コンデンサC25の容量と出力電流Ioutの値で決まる傾きでもって下降を始める。
【0037】
ここで、フリップフロップDF44の動作を説明しておく。DF44のクロック入力端子CLには、図2の(1)の最初のパルス状波形がコンパレータCOMP31から印加される。DF44のデータ入力端子Dには、出力端子Qの信号をインバータ49で反転した信号が入力されている。最初、DF44の出力は“ Low "レベルであったので、データ入力端子Dには“ High"レベルの信号が印加されている。従って、クロック入力端子CLにコンパレータCOMP31から加えられたパルス状信号の立ち上がりエッジで“ High"レベル信号が読み込まれ、パルス状信号の立ち下がりエッジで読み込まれた“ High"レベル信号が出力端子Qに転送される。こうしてDF44の出力は“ High"レベルに反転する。その後で次のパルス状信号がクロック入力端子Dに加えられたときには、出力は元の“ Low "レベルに戻る。即ち、フリップフロップDF44は、コンパレータCOMP31がパルス状信号が発生する度に出力状態が反転する動作を繰り返す。
【0038】
前記昇圧動作の停止後、出力電流Ioutの流出が続き、出力電圧Voutが低下を続けると、図2の(2)の最初の鋸歯状波形に示すように、昇圧開始からT1時間経過後に出力電圧Voutは、再びしきい値電圧Vthより低くなる。するとコンパレータCOMP31は再び“ High"レベルを出力する。今回は前述の場合とは反対に、DF44の出力は“ High"レベルとなっているため、クロック信号CLOCKの次のクロックパルスにより、DF48は“ High"レベルをラッチし、DF45は“ Low "レベルをラッチする。これによりQ48、Q46の出力が“ High"レベルとなるため次のクロックパルスにより、昇圧パルス信号φ1には昇圧パルスが現れる。この昇圧パルスによりチャージポンプ回路2が、再び昇圧動作を行なうことにより出力電圧Voutはしきい値電圧Vthを越える。そしてコンパレータCOMP31の出力は、再び“ Low "レベルに戻る。こうした動作により、コンパレータCOMP31の出力波形は図2の(1)の2番目に示したパルス状の波形となる。
【0039】
次のクロックパルスからは、前回と同様にDF45、DF48は共に“ Low "レベルをラッチし、それがシフトされていく。但し、DF48に“ High"レベルとしてラッチされた信号は、DF49にシフトされた後に消滅する。従って、Q42の出力である昇圧パルス信号φ1には、今回は2個の昇圧パルスが図2の(3)の2番目のパルス群のように発生する。2個の昇圧パルスによる昇圧後の出力電圧Voutの値は、前回の3個の昇圧パルスによる昇圧後の電圧値よりも低い値である。従って、昇圧後の出力電流Ioutにより出力電圧Voutが低下し、しきい値電圧Vth以下になるまでの時間T2は、前回の時間T1より短くなる。このような動作により、出力電圧Voutは図2の(2)の2番目のような鋸歯状波形を描く。
【0040】
この時間T2を経過した後は、DF44の出力が再反転して最初の“ Low "レベル状態に戻っているため、続く動作は、前述した最初の時間T1の間の動作と同じとなる。こうした動作の繰り返しにより、図1の回路は、図2のタイミングチャートに示したような周期T1とT2の2つの波形が交互に繰り返される動作を行なう。そして、こうした動作過程中に存在する昇圧動作に伴う電流ノイズは、図2の(4)に示すような波形となる。
【0041】
ここで、本実施形態の場合の電流ノイズ波形によるラジオノイズと、図4の(4)に示した従来回路の場合の電流ノイズ波形によるラジオノイズとの大きさの違いを考えてみる。従来回路の場合は、電流ノイズは基本周期がT1の単一波形であった。これに対して本実施形態の場合は、電流ノイズは周期T1の波形と周期T2の2つの波形が交互に繰り返される波形となる。即ち、波形は2種類に増えている。しかし、それら各波形の発生する頻度は、逆に従来回路の1/2となっている。
【0042】
これら電流ノイズ波形のノイズスペクトルを考えると、従来回路の場合は、基本周期をT1とする複数の高調波からなるスペクトルとなる。これに対して本実施形態の場合のノイズスペクトルは、基本周期をT1とする複数高調波からなるスペクトルと、基本周期をT2とする複数高調波からなるスペクトルとが合わさったスペクトルとなる。即ち、ノイズスペクトルは2ケ所にピークを持つ形を呈する。
【0043】
ノイズスペクトルが2ケ所にピークを持つことにより、本実施形態の場合、ある一定以上のノイズレベルを有する周波数帯の幅は従来回路よりも若干、広くなる。しかし、逆に各ピークのノイズレベルは、各波形の発生頻度が1/2に減っているため、従来回路の1つピークの場合よりも低いレベルとなる。こうしたことから本実施形態の昇圧回路の場合には、ノイズの周波数が分散して振幅が小さくなることから、ラジオノイズが従来回路の場合に比べて低減されるという好結果がもたらされる。
【0044】
なお、これまでの説明では、負荷電流Ioutは一定と仮定してきたが、これは負荷電流Ioutが一定の場合に最も強くラジオノイズが発生するからである。負荷電流Ioutが変動する場合には、出力電圧Voutが昇圧された後、放電して再度しきい値電圧Vth以下になるまでの時間が変動する。即ち、電流ノイズの発生する周期T1、T2の値が変動する。このことは、電流ノイズのノイズスペクトルが更に分散することを意味し、ラジオノイズは負荷電流Ioutが一定している場合よりも更に減少することになるからである。
【0045】
また、本実施形態の図1に示した昇圧回路の場合、シフトレジスタ42、43として3ビットと2ビットのシフトレジスタを採用した。しかし、このシフトレジスタのビット数はこれに限られる訳ではなく、これらと異なるビット数であってもよい。但し、2つのシフトレジスタのビット数を同じにすると、従来回路と同じ動作となってしまうので、異なる値にする必要がある。また、ビット数の多い方のシフトレジスタのビット数が、少ない方のビット数の整数倍にならないようにすることが、高調波成分の重なりを避ける意味で好ましい。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す昇圧回路の電気的構成図である。
【図2】図1に示した回路の主要信号のタンミングチャート図である。
【図3】従来技術を示す図1相当図である。
【図4】従来技術を示す図2相当図である。
【符号の説明】
図面中、1はチャージポンプ型昇圧回路、2はチャージポンプ回路、3はコンパレータ回路、4は昇圧パルス発生回路、31は基準電圧生成回路、41はクロックパルス生成回路、42は第1のシフトレジスタ、43は第2のシフトレジスタ、DF41〜DF49はDタイプフリップフロップ、COMP31はコンパレータ、Voutは出力電圧、Vrefは基準電圧、Vfは帰還電圧、Vinは外部電源電圧、Ioutは出力電流、CLOCKはクロック信号、φ1は昇圧パルス信号を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a charge pump type booster circuit that obtains a higher voltage source from a low voltage source such as a battery, and more particularly to a booster circuit technique for reducing radio noise generated during a charge pump operation.
[0002]
[Prior art]
For example, many on-vehicle electronic devices use a battery as a drive source, and among them, there are devices that require a drive voltage higher than the battery voltage, such as an EL display panel. Also, portable electronic devices such as video cameras, digital cameras, and mobile phones require a voltage higher than that of the battery in order to display liquid crystal. In order to obtain such a high voltage, a booster circuit is required. Although the booster circuit for use as described above has a disadvantage that output voltage fluctuation is slightly large, a booster circuit using a charge pump circuit that can adopt a transformer-less structure and can reduce the size of the circuit is often employed. .
[0003]
FIG. 3 shows an example of a circuit configuration of a conventional booster circuit that obtains a high voltage using such a charge pump circuit. The
The
[0004]
An external power supply voltage Vin is supplied to the anode of the diode D21. The cathodes of the diodes D21 to D24 are connected to the anodes of the diodes D22 to D25, respectively. The anodes of the diodes D22 to D25 are connected to the first terminals of the capacitors C21 to C24, respectively. The second terminals of the capacitors C21 and C23 are connected to the output terminal of the first non-inverting buffer Q22. The second terminals of the capacitors C22 and C24 are connected to the output terminal of the second non-inverting buffer Q23. The second non-inverting buffer Q23 buffers the boost pulse signal φ1 of the boost
[0005]
In the
Vout = Vin + (Vφ−VF) × N−VF− (Iout × N) / (C × f)
Here, Vφ is the output voltage of the non-inverting buffers Q22 and Q23, VF is the forward voltage of the diode, Iout is the output current, C is the capacitance of the capacitors C21 to C24, f is the frequency of the boost pulse signal φ1, and N is the diode This is the number of booster circuits (for example, C21 and D22) to which one capacitor is connected. The number of stages N is adjusted according to the degree of boosting required.
[0006]
The obtained output voltage Vout is guided to the
[0007]
The boost
[0008]
The boost
Immediately after the circuit power is turned on, a reset signal RST is output from a reset pulse generation circuit (not shown). Then, it is inverted by the inverter circuit Q44 and added to the reset terminals of the three flip-flops DF41 to DF43 to return each flip-flop to the initial state.
[0009]
On the other hand, the clock signal CLOCK generated by the clock
[0010]
The output signals of the flip-flops DF41 to DF43 are applied to the input terminal of the 3-input OR circuit Q41, and the output signal is applied to the first input terminal of the 2-input AND circuit Q42 and to the second input terminal of Q42. Clock signal CLOCK is input. The output of Q42 is a boost pulse signal φ1. Accordingly, if there is at least one “High” level signal among the signals at the output terminals D of DF41 to DF43, the output of Q41 becomes the “High” level. In this state, when the next clock pulse is input as the clock signal CLOCK, a boost pulse having the same waveform as the clock pulse appears as the boost pulse signal φ1. Then, the boost pulse is input to the
[0011]
Since the
[0012]
If the
[0013]
For this reason, the normal operation of the circuit of FIG. 3 is as shown in the timing chart of the main signal in FIG. The timing chart of FIG. 4 is a diagram when a constant output current Iout is supplied from the output node Nout to the load.
[0014]
Since the output current Iout is supplied from the smoothing capacitor C25, the output voltage Vout decreases as the output current Iout flows. Since the reference voltage Vref is set so that the feedback voltage Vf obtained by dividing the output voltage Vout becomes lower than the reference voltage Vref when the output voltage Vout becomes lower than the predetermined threshold voltage Vth, the output of the comparator COMP31 is Immediately changes to “High” level.
[0015]
Then, the flip-flop DF41 latches the “High” level signal and outputs the “High” level to the output terminal D by the clock pulse of the clock signal CLOCK immediately after that. Thus, when the output of DF41 becomes "High" level, the output of Q41 also becomes "High" level, and the boost pulse having the same waveform as the clock pulse appears as the boost pulse signal φ1 of the output of Q42 by the next clock pulse. When this boost pulse is input to the
When the output voltage Vout exceeds the threshold voltage Vth, the feedback voltage Vf becomes larger than the reference voltage Vref, and the output of the comparator COMP31 immediately returns to the “Low” level. Therefore, in the next clock pulse, the
[0016]
However, the “High” level signal latched in the flip-flop DF1 by the clock pulse immediately after the output of the comparator COMP31 first becomes “High” level is lost after being shifted to DF42 and DF43 by the subsequent clock pulse. Therefore, while the “High” level signal is held in any one of DF1 to DF3, the output of Q41 continues to be maintained at the “High” level. Three boost pulses appear.
[0017]
The
[0018]
[Problems to be solved by the invention]
A problem in the step-up operation as described above is current noise generated when the
[0019]
When the output current Iout is substantially constant, the current noise during the boosting operation is intermittently repeatedly generated at a cycle T1 as shown in (4) of FIG. The noise spectrum of current noise having such a waveform exhibits a spectrum composed of a plurality of harmonics having a fundamental period of T1. Therefore, when an AM radio in the medium wave band (535 to 1605 kHz) exists around the
[0020]
The present invention has been made in view of such circumstances, and an object thereof is to reduce the magnitude of the radio noise generated by the boosting operation of the
[0021]
[Means for Solving the Problems]
In order to achieve the above object, the invention according to
[0022]
With this configuration, the minimum number of boosting pulses generated by the boosting pulse generation circuit when a signal is detected that the output voltage has dropped below the threshold voltage, every time a detection signal is received. , It will be different from the previous minimum number of occurrences. Therefore, since the cycle of the generated current noise waveform is different each time, the peak value of the noise spectrum is reduced and the effect of reducing radio noise can be obtained.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is an electrical configuration diagram showing an example of an embodiment of the present invention. 3 that are the same as or equivalent to those in FIG. 3 are denoted by the same reference numerals, and description thereof is not repeated.
[0026]
The charge pump
[0027]
Hereinafter, the configuration and operation of the boost
[0028]
A signal obtained by inverting the reset signal RST for resetting DF45 to DF49 at the time of turning on the circuit power by the inverter Q44 is applied to each reset terminal (negative logic input terminal) of DF45 to DF49.
[0029]
The outputs of the flip-flops DF45 to DF47 constituting the 3-
[0030]
The output signal of the comparator COMP31 is input to the clock input terminal CL of the flip-flop DF44 and the first input terminals of the two-input AND circuits Q50 and Q51. The output signal of the DF 44 is input to the second input terminal of the 2-input AND circuit Q51 and the inverter Q49. The output signal of the inverter Q49 is input to the data input terminal D of the DF 44 and the second input terminal of the 2-input AND circuit Q50. With such a circuit configuration, the output of the DF 44 repeats the operation of inverting the output state each time a clock pulse is input to the clock input terminal CL.
[0031]
A “High” level signal is applied to the input terminal D of the DF 45 when the
[0032]
Next, the normal operation of the
[0033]
Since the output state of the flip-flop DF44 may start from either the "High" level or the "Low" level, it is assumed here that the output of the DF44 is initially at the "Low" level. Then, when the output of the comparator COMP31 becomes “High” level, the output of Q50 becomes “High” level, and the “High” level which is an active signal is latched in the DF45 by the first clock pulse which comes after the clock signal CLOCK. Is done. On the other hand, since the output signal of DF44 is at the “Low” level, the output of Q51 remains at the “Low” level, and the “Low” level that is an inactive signal is latched in DF48.
[0034]
Since the output of the flip-flop DF45 becomes “High” level, the outputs of Q47 and Q46 also become “High” level. Therefore, a boosting clock pulse appears in the boosting pulse signal φ1 which is the output signal of Q42 by the clock pulse next to the clock signal CLOCK. When this boost pulse is input to the
[0035]
While the output of the comparator COMP31 is at the “Low” level, the outputs of Q50 and Q51 are both maintained at the “Low” level. Therefore, in the subsequent clock pulse of the clock signal CLOCK, both the DF45 and DF48 latch the “Low” level. To do. The logic state is shifted to the subsequent flip-flop each time a clock pulse is applied. However, the “High” level signal latched in DF45 immediately after the comparator COMP31 first outputs the “High” level due to the decrease in the output voltage Vout is shifted to DF46 and DF47 by the subsequent clock pulse and disappears. When at least one output of DF46 to DF47 is at "High" level, the output of Q46 is maintained at "High" level. Therefore, three boost pulses are shown in the boost pulse signal φ1 that is the output signal of Q42. It appears as the first pulse group in (3) of 2.
[0036]
In response to the three boosting pulses, the
[0037]
Here, the operation of the flip-flop DF44 will be described. The first pulse waveform of (1) in FIG. 2 is applied from the comparator COMP31 to the clock input terminal CL of the DF44. A signal obtained by inverting the signal of the output terminal Q by the inverter 49 is input to the data input terminal D of the DF 44. Initially, since the output of the DF 44 was at the “Low” level, a signal at the “High” level is applied to the data input terminal D. Accordingly, the “High” level signal is read at the rising edge of the pulse signal applied from the
[0038]
If the output current Iout continues to flow out after the boosting operation is stopped and the output voltage Vout continues to decrease, the output voltage after the elapse of T1 from the start of boosting as shown in the first sawtooth waveform of (2) in FIG. Vout again becomes lower than the threshold voltage Vth. Then, the comparator COMP31 outputs “High” level again. This time, contrary to the above case, the output of DF44 is at "High" level, so DF48 latches "High" level and DF45 is at "Low" level by the next clock pulse of clock signal CLOCK. Latch. As a result, the outputs of Q48 and Q46 become "High" level, and a boost pulse appears in the boost pulse signal φ1 by the next clock pulse. The
[0039]
From the next clock pulse, both DF45 and DF48 latch the “Low” level and shift it as before. However, the signal latched as “High” level in the DF 48 disappears after being shifted to the DF 49. Therefore, two boost pulses are generated in the boost pulse signal φ1, which is the output of Q42, this time as in the second pulse group in (3) of FIG. The value of the output voltage Vout after boosting with the two boosting pulses is lower than the voltage value after boosting with the previous three boosting pulses. Therefore, the time T2 until the output voltage Vout decreases due to the boosted output current Iout and becomes equal to or lower than the threshold voltage Vth is shorter than the previous time T1. By such an operation, the output voltage Vout draws a second sawtooth waveform as shown in (2) of FIG.
[0040]
After the time T2 has elapsed, the output of the DF 44 is re-inverted and returned to the initial "Low" level state, so the subsequent operation is the same as the operation during the first time T1 described above. By repeating such an operation, the circuit of FIG. 1 performs an operation in which two waveforms having periods T1 and T2 as shown in the timing chart of FIG. 2 are alternately repeated. The current noise accompanying the boosting operation existing during such an operation process has a waveform as shown in (4) of FIG.
[0041]
Here, let us consider the difference in magnitude between the radio noise due to the current noise waveform in the present embodiment and the radio noise due to the current noise waveform in the case of the conventional circuit shown in FIG. In the case of the conventional circuit, the current noise has a single waveform with a basic period of T1. On the other hand, in the case of the present embodiment, the current noise has a waveform in which a waveform having a cycle T1 and two waveforms having a cycle T2 are alternately repeated. That is, the number of waveforms has increased to two. However, the frequency of occurrence of each of these waveforms is ½ that of the conventional circuit.
[0042]
Considering the noise spectrum of these current noise waveforms, in the case of the conventional circuit, the spectrum is composed of a plurality of harmonics having a fundamental period of T1. On the other hand, the noise spectrum in the present embodiment is a spectrum obtained by combining a spectrum composed of a plurality of harmonics whose fundamental period is T1 and a spectrum composed of a plurality of harmonics whose fundamental period is T2. That is, the noise spectrum has a shape having peaks at two places.
[0043]
Since the noise spectrum has peaks at two places, in the case of this embodiment, the width of the frequency band having a noise level above a certain level is slightly wider than that of the conventional circuit. However, on the contrary, the noise level of each peak is lower than the case of one peak of the conventional circuit because the frequency of occurrence of each waveform is reduced to ½. For this reason, in the case of the booster circuit according to the present embodiment, the noise frequency is dispersed and the amplitude is reduced, so that the radio noise is reduced as compared with the conventional circuit.
[0044]
In the description so far, it is assumed that the load current Iout is constant. This is because the radio noise is generated most strongly when the load current Iout is constant. When the load current Iout fluctuates, the time from when the output voltage Vout is boosted to when the load current Iout is discharged and again becomes equal to or lower than the threshold voltage Vth fluctuates. That is, the values of the periods T1 and T2 where current noise occurs vary. This means that the noise spectrum of the current noise is further dispersed, and the radio noise is further reduced as compared with the case where the load current Iout is constant.
[0045]
Further, in the booster circuit shown in FIG. 1 of the present embodiment, 3-bit and 2-bit shift registers are employed as the shift registers 42 and 43. However, the number of bits of the shift register is not limited to this, and the number of bits different from these may be used. However, if the number of bits of the two shift registers is the same, the operation is the same as that of the conventional circuit, and therefore different values are required. In addition, it is preferable to prevent the number of bits of the shift register having the larger number of bits from being an integral multiple of the number of bits having the smaller number in order to avoid overlapping of harmonic components.
[Brief description of the drawings]
FIG. 1 is an electrical configuration diagram of a booster circuit showing an embodiment of the present invention.
FIG. 2 is a timing chart of main signals of the circuit shown in FIG.
FIG. 3 is a view corresponding to FIG.
FIG. 4 is a view corresponding to FIG.
[Explanation of symbols]
In the drawings, 1 is a charge pump type booster circuit, 2 is a charge pump circuit, 3 is a comparator circuit, 4 is a boost pulse generation circuit, 31 is a reference voltage generation circuit, 41 is a clock pulse generation circuit, and 42 is a first shift register. 43 is a second shift register, DF41 to DF49 are D-type flip-flops, COMP31 is a comparator, Vout is an output voltage, Vref is a reference voltage, Vf is a feedback voltage, Vin is an external power supply voltage, Iout is an output current, and CLOCK is A clock signal, φ1, indicates a boost pulse signal.
Claims (1)
前記チャージポンプ回路は、外部電源電圧を前記昇圧パルス発生回路からの昇圧パルスを受けて昇圧するように構成された回路であり、
前記コンパレータ回路は、前記チャージポンプ回路により昇圧された出力電圧を所定のしきい値電圧と比較し、前記出力電圧が前記しきい値電圧より低いときにはアクティブ信号を、反対に前記出力電圧が前記しきい値電圧より高いときには非アクティブ信号を出力するように構成された回路であり、
前記昇圧パルス発生回路は、前記コンパレータ回路の出力信号を受けて前記昇圧パルスを発生する回路であって、内部のクロックパルス生成回路で生成したクロックパルスに同期して初段フリップフロップがラッチした情報をシフトするビット数の異なる第1、第2のシフトレジスタと、前記コンパレータ回路よりアクティブ信号を受ける度に出力状態が反転するフリップフロップとを備え、該フリップフロップの出力が非アクティブ状態で前記コンパレータ回路の出力がアクティブ状態のときは前記第1のシフトレジスタはアクティブ信号、前記第2のシフトレジスタは非アクティブ信号を前記クロックパルスに同期してラッチし、反対に前記フリップフロップの出力がアクティブ状態で前記コンパレータ回路の出力がアクティブ状態のときは前記第1のシフトレジスタは非アクティブ信号、前記第2のシフトレジスタはアクティブ信号を前記クロックパルスに同期してラッチするように構成され、且つ前記第1、第2のシフトレジスタの何れかのビット出力がアクティブの場合には、前記クロックパルスに同期して前記昇圧パルスを発生するように構成された回路であることを特徴とするチャージポンプ型昇圧回路。 A charge pump type booster circuit comprising a charge pump circuit, a comparator circuit, and a boost pulse generation circuit,
The charge pump circuit is a circuit configured to boost an external power supply voltage in response to a boost pulse from the boost pulse generation circuit,
The comparator circuit compares the output voltage boosted by the charge pump circuit with a predetermined threshold voltage. When the output voltage is lower than the threshold voltage, the comparator circuit compares the active signal with the output voltage. It is a circuit configured to output an inactive signal when it is higher than the threshold voltage,
The boost pulse generation circuit is a circuit that receives the output signal of the comparator circuit and generates the boost pulse, and the information that the first stage flip-flop latches in synchronization with the clock pulse generated by the internal clock pulse generation circuit. The first and second shift registers having different numbers of bits to be shifted and a flip-flop whose output state is inverted every time an active signal is received from the comparator circuit, and the comparator circuit is in an inactive state when the output of the flip-flop is inactive The first shift register latches the active signal, the second shift register latches the inactive signal in synchronization with the clock pulse, and conversely, the output of the flip-flop is in the active state. When the output of the comparator circuit is in an active state The first shift register is configured to latch an inactive signal, the second shift register is configured to latch an active signal in synchronization with the clock pulse, and one of the first and second shift registers. A charge pump booster circuit, wherein the booster pulse is generated in synchronization with the clock pulse when the bit output is active .
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