JP4106943B2

JP4106943B2 - Frequency adjustment circuit

Info

Publication number: JP4106943B2
Application number: JP2002085259A
Authority: JP
Inventors: 浩明尾関; 明藤島; 康雄大場; 健史藤井; 一平神野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2008-06-25
Anticipated expiration: 2022-03-26
Also published as: JP2003283300A

Description

【０００１】
【発明の属する技術分野】
本発明は同一半導体基板上に形成されたフィルタのばらつきに対する周波数調整を行う周波数調整回路に関するものである。
【０００２】
【従来の技術】
従来、通信機やＡＶ機器においてデジタル変調信号の復調処理を良好に行うため遮断周波数を高精度に再現性の優れたフィルタを使用している。図１３にて周波数調整回路１の構成を説明する。水晶発振器などで作られた基準クロック信号２が入力端子３を通して周波数調整回路１に入力される。周波数調整回路１はこの基準クロック信号２に対応した基準フィルタ４、乗算回路５、ローパスフィルタ６を構成し基準フィルタ４の入出力信号の位相差が一定になるようにローパスフィルタ６から出力された制御電圧を負帰還制御する位相制御ループを形成して周波数調整回路１の特性を高精度かつ再現性良く設定している。
【０００３】
この制御電圧をベースバンドフィルタ１４に印加しベースバンドアンプ１３でアンテナから受信したベースバンド周波数帯に変換されたデジタル変調信号の不要な周波数信号をベースバンドフィルタ１４で取り除きアナログデジタルコンバータ（以下ＡＤＣと称す）１５に入力してデジタル処理で信号を復調するために信号の量子化を行っている。
【０００４】
基準クロック信号２が基準クロック信号７に変化した時は周波数調整回路９を用いて基準クロック信号７に対応した基準フィルタ１０および乗算回路１１とローパスフィルタ１２を構成し基準フィルタ１０の入出力信号の位相差が一定になるようにローパスフィルタ１２から出力された制御電圧を負帰還制御し周波数調整回路９の特性を高精度かつ再現性良く設定している。
【０００５】
この制御電圧をベースバンドフィルタ１４に印加しベースバンドアンプ１３でアンテナから受信したベースバンド周波数帯に変換されたデジタル変調信号の不要な周波数信号をベースバンドフィルタ１４で取り除きＡＤＣ１５に入力してデジタル処理で信号を復調するために信号の量子化を行っている。
【０００６】
このように複数の基準クロック信号に対応した個々のフィルタの回路設計を行うことで対応していた。
【０００７】
このように、複数の基準クロック信号に対応した個別の周波数調整回路１，９を用意しなければならず構成する機器の形状も大きくなるという問題を有していた。
【０００８】
【発明が解決しようとする課題】
しかし、携帯電話で用いる基準クロック信号の周波数はメーカーや機種によって異なっており複数の基準クロック信号が存在する。そのため各社、各機種の携帯電話に専用の周波数調整回路を製造しなくてはならないという問題点があった。
【０００９】
本発明は、異なる基準クロック信号の携帯電話に内蔵してもその基準クロック信号に対応できる周波数調整回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の請求項１に記載の発明は、基準クロック信号を分周する分周回路と、この分周回路の出力信号に位相差を設定する基準フィルタと、この基準フィルタの出力信号と前記分周回路の出力信号とを乗算する乗算回路と、この乗算回路の出力に接続したローパスフィルタとからなり、ローパスフィルタからの出力電圧を基準フィルタのカットオフ周波数が実質的に一定になるように基準フィルタへ負帰還をかけた周波数調整回路において、分周回路のセレクタで分周比を変えることにより基準フィルタへ入力される信号の周波数が基準フィルタの周波数調整可能範囲の周波数になると共に、基準クロック信号に接続された周波数検出回路の出力信号により制御回路がセレクタを制御する構成とした周波数調整回路であり、複数の基準クロック信号を検出し分周比を自動設定することができる。
【００１１】
本発明の請求項２に記載の発明は、基準クロック信号を分周する分周回路と、この分周回路の出力信号に位相差を設定する基準フィルタと、この基準フィルタの出力信号と前記分周回路の出力信号とを乗算する乗算回路と、この乗算回路の出力に接続したローパスフィルタとからなり、ローパスフィルタからの出力電圧を基準フィルタのカットオフ周波数が実質的に一定になるように基準フィルタへ負帰還をかけた周波数調整回路において、分周回路のセレクタで分周比を変えることにより基準フィルタへ入力される信号の周波数が基準フィルタの周波数調整可能範囲の周波数になると共に、基準クロック信号が分周された信号に接続された周波数検出回路の出力信号により制御回路がセレクタを制御する構成とした周波数調整回路であり、周波数検出回路は、自動的に基準クロック信号周波数が分周された信号の周波数を検出しセレクタを制御するので外部からの制御なしに分周比を自動設定することができる。
【００１２】
本発明の請求項３に記載の発明は、基準クロック信号を分周する分周回路と、この分周回路の出力信号に位相差を設定する基準フィルタと、この基準フィルタの出力信号と前記分周回路の出力信号とを乗算する乗算回路と、この乗算回路の出力に接続したローパスフィルタとからなり、ローパスフィルタからの出力電圧を基準フィルタのカットオフ周波数が実質的に一定になるように基準フィルタへ負帰還をかけた周波数調整回路において、分周回路のセレクタで分周比を変えることにより基準フィルタへ入力される信号の周波数が基準フィルタの周波数調整可能範囲の周波数になると共に、乗算回路の出力とベースバンドフィルタの間に直流電圧補正回路を接続し、異なる基準クロック信号周波数に対して直流電圧の補正を行う構成とした周波数調整回路であり、直流電圧の補正を行うことによりさらに正確な周波数調整が可能になる。
【００１３】
本発明の請求項４に記載の発明は、基準クロック信号に接続された周波数検出回路の出力信号により制御回路が直流電圧の補正量を設定する構成とした請求項３に記載の周波数調整回路であり、周波数検出回路が自動的に基準クロック信号周波数を検出し直流電圧の補正量を設定するので外部からの制御なしに補正量を自動設定することができる。
【００１４】
本発明の請求項５に記載の発明は、基準クロック信号が分周された信号に接続された周波数検出回路の出力信号により制御回路が直流電圧の補正量を設定する構成とした請求項３に記載の周波数調整回路であり、周波数検出回路が自動的に基準クロック信号周波数を分周した周波数を検出し直流電圧の補正量を設定するので外部からの制御なしに補正量を自動設定することができる。
【００１５】
本発明の請求項６に記載の発明は、制御回路が外部から与えられたデジタル信号により直流電圧の補正量を設定する構成とした請求項３に記載の周波数調整回路であり、外部から与えられたデジタル信号により直流電圧の補正量を設定することができる。
【００１６】
本発明の請求項７に記載の発明は、デジタル信号が携帯電話をコントロールするマイクロプロセッサから与えられる構成とした請求項６に記載の周波数調整回路であり、携帯電話をコントロールするマイクロプロセッサによりデジタル信号が与えられるので専用のマイクロプロセッサの追加なしに直流電圧の補正量を設定することができる。
【００１７】
本発明の請求項８に記載の発明は、デジタル信号が制御回路の端子を電源または接地することによって与えられる構成とした請求項６に記載の周波数調整回路であり、電源または接地によりデジタル信号を与えるため回路の追加なしに直流電圧の補正量を設定することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１９】
（実施の形態１）
図１において、周波数調整回路２０は分周回路２８の入力端子２２に１つの携帯電話のシステム駆動のクロック周波数が１３．５ＭＨｚである基準クロック信号２１が入力される。入力された基準クロック信号２１はセレクタ２４に入り、制御回路２３の信号によりセレクタ２４が２分周器２５を選択する。そして基準クロック信号２１は２分周器２５で周波数が６．７５ＭＨｚに分周される。さらにこの分周信号は２分周器２７で周波数が３．３７５ＭＨｚに分周される。このように分周回路２８から周波数３．３７５ＭＨｚの出力信号が基準フィルタ２９に入力される。
【００２０】
この基準フィルタ２９の位相周波数特性は図２のようになっている。横軸に基準フィルタ２９の入力周波数をとり、縦軸に基準フィルタ２９の入出力位相差をとり基準フィルタ２９の周波数に対する位相特性を示している。
【００２１】
この図２よりｆ１からｆ２の周波数間に基準フィルタ２９へ入力される周波数信号があれば乗算回路３０が信号の位相差を検出できるため基準フィルタ２９の位相制御が可能となる。
【００２２】
それは、乗算回路３０の出力は、入力に位相差φをもった信号ＡｃｏｓωｔとＢｃｏｓ（ωｔ＋φ）が入力されたとき、ＡＢ［ｃｏｓ（φ）−ｃｏｓ（２ωｔ＋φ）］／２が出力される。ここでＡＢｃｏｓ（φ）／２はＤＣ電圧を表し、ＡＢｃｏｓ（２ωｔ＋φ）／２は２倍の周波数の不要なＡＣ信号である。
【００２３】
このＡＣ信号をローパスフィルタ３１で除くことにより位相差と相関のあるＤＣ電圧ＡＢｃｏｓ（φ）／２を得ることができる。
【００２４】
ｃｏｓ関数で表されるため０〜１８０°の間では一意的に位相差が検出できるため位相差を９０°にする基準フィルタ２９の位相制御が可能となる。
【００２５】
図２から明らかなように基準フィルタ２９において周波数３．３７５ＭＨｚの出力信号は、初期制御電圧においてほぼ９０度の位相差を設けた信号が生成される。この位相を設けた周波数３．３７５ＭＨｚの出力信号と分周回路２８にて分周した周波数３．３７５ＭＨｚの出力信号を乗算回路３０で乗算し位相差に対応した出力電圧を出力する。次に、この出力電圧に付帯している不要な周波数成分であるＡＣ信号をローパスフィルタ３１にて除去した制御電圧を基準フィルタ２９の制御端子に加えることにより基準フィルタ２９の位相差を９０°にする位相制御ループが形成される。この制御電圧をベースバンドフィルタ３３に印加しベースバンドアンプ３２でアンテナから受信したベースバンド周波数帯に変換されたデジタル変調信号の不要な周波数信号をベースバンドフィルタ３３で取り除きＡＤＣ３４に入力してデジタル処理で信号を復調するために信号の量子化を行う。
【００２６】
次に、システム駆動クロック周波数が１９．９９８ＭＨｚの携帯電話においてはシステム駆動クロック周波数が１９．９９８ＭＨｚである信号が基準クロック信号２１として入力される。入力された基準クロック信号２１はセレクタ２４に入り、制御回路２３の信号によりセレクタ２４が３分周器２６を選択する。そして基準クロック信号２１は３分周器２６で分周され周波数が６．６６ＭＨｚに分周され、さらに２分周器２７で周波数が３．３３ＭＨｚに分周される。この分周回路２８から周波数３．３３ＭＨｚの出力信号が基準フィルタ２９に入力される。
【００２７】
この場合、図２に示したように３．３３３ＭＨｚはｆ１とｆ２の中間にあるため基準フィルタ２９の位相差を３．３３３ＭＨｚにおいて９０°にする位相制御ループが形成される。
【００２８】
このように複数の異なったシステム駆動クロック周波数の携帯電話においてこれらのシステム駆動クロック周波数を基準クロック信号２１としてセレクタ２４と２分周器２５，２７および３分周器２６からなる分周回路２８で基準クロック信号２１を基準フィルタ２９の周波数調整可能範囲に分周することで周波数調整回路２０内に構成した基準フィルタ２９、乗算回路３０、ローパスフィルタ３１からなる負帰還ループが正常に動作し、１つの周波数調整回路２０で複数の基準クロック信号にも対応することができ所定の制御電圧をベースバンドフィルタ３３に与えることができる。
【００２９】
なお分周比は今回説明した基準フィルタ２９の位相と周波数に限ったことではなく種々のフィルタ特性に対応できることは言うまでもない。
【００３０】
図３は図１で説明した回路ブロックに周波数検出回路３５を設けた構成としている。図３において最初に基準クロック信号２１の周波数が１３．５ＭＨｚの場合について説明する。１３．５ＭＨｚが入力端子２２に入力されると、入力端子２２に接続された周波数検出回路３５が周波数を検出する。その検出結果を制御回路２３に伝える。制御回路２３から信号を受けたセレクタ２４は２分周器２５を選択し１３．５ＭＨｚの信号は２分周器２５と２分周器２７で３．３７５ＭＨｚに分周された信号が基準フィルタ２９に入力される。以降は実施の形態１と同様にして基準フィルタ２９、ベースバンドフィルタ３３のカットオフ周波数調整が行われる。
【００３１】
次に基準クロック信号２１の周波数が１９．９９８ＭＨｚの場合について説明する。１９．９９８ＭＨｚが入力端子２２に入力されると、入力端子２２に接続された周波数検出回路３５が周波数を検出し、その検出結果を制御回路２３に伝える。制御回路２３から信号を受けたセレクタ２４は３分周器２６を選択するため１９．９９８ＭＨｚの信号は３分周器２６と２分周器２７で分周され３．３３３ＭＨｚの信号が基準フィルタ２９に入力される。以降は実施の形態１と同様にして基準フィルタ２９、ベースバンドフィルタ３３のカットオフ周波数調整が行われる。
【００３２】
図４において周波数検出回路３５に入力がない時、制御回路２３によりセレクタ２４は２分周器２５が選択されている。基準クロック信号２１の周波数が１３．５ＭＨｚの場合について説明する。入力された１３．５ＭＨｚの信号は２分周器２５で分周され６．７５ＭＨｚの信号が周波数検出回路３５に入力される。周波数検出回路３５は周波数６．７５ＭＨｚを検出し基準クロック信号２１の周波数が１３．５ＭＨｚと判断し、その結果を制御回路２３に伝える。制御回路２３はセレクタ２４の切り替えが不要と判断して切り替え制御を行わない。その結果、１３．５ＭＨｚの信号は２分周器２５と２分周器２７で分周され３．３７５ＭＨｚの信号が基準フィルタ２９に入力される。以降は実施の形態１と同様にして基準フィルタ２９、ベースバンドフィルタ３３のカットオフ周波数調整が行われる。
【００３３】
次に基準クロック信号２１の周波数が１９．９９８ＭＨｚの場合について説明する。入力された１９．９９８ＭＨｚは２分周器２５で２分周され９．９９９ＭＨｚの信号が周波数検出回路３５に入力される。周波数検出回路３５は周波数９．９９９ＭＨｚを検出し基準クロック信号の周波数が１９．９９８ＭＨｚと判断してその結果を制御回路２３に伝える。制御回路２３はセレクタ２４の切り替えが必要と判断して切り替え制御を行う。結果、制御回路２３は３分周器２６を選択するため１９．９９８ＭＨｚの信号は３分周器２６と２分周器２７で分周され３．３３３ＭＨｚの信号が基準フィルタ２９に入力される。以降は実施の形態１と同様にして基準フィルタ２９、ベースバンドフィルタ３３のカットオフ周波数調整が行われる。
【００３４】
図５においてマイクロプロセッサ３６は携帯電話３７の電子回路のコントロールに用いられている。このマイクロプロセッサ３６をデジタル信号のコントロールとして使用することにより、セレクタ２４の切り替えが行える。
【００３５】
図６では１３．５ＭＨｚが基準クロック信号２１として入力される場合の例である。デジタル信号が入力される入力端子３８を接地することにより制御回路２３がセレクタ２４を制御し２分周器２５を選択する。これにより１３．５ＭＨｚの信号は２分周器２５と２分周器２７で分周され３．３７５ＭＨｚの信号が基準フィルタ２９に入力される。
【００３６】
次に１９．９９８ＭＨｚが基準クロック信号２１として入力される場合には、入力端子３８を電源側に接続しておくことにより、制御回路２３がセレクタ２４を制御し３分周器２６を選択する。
【００３７】
以降は実施の形態１と同様にして基準フィルタ２９、ベースバンドフィルタ３３のカットオフ周波数調整が行われる。
【００３８】
図７において、図１に外部の制御回路４１とこの制御回路４１からの制御信号に基づいてアナログ電圧を出力するデジタル・アナログ・コンバータ（以下ＤＡＣと称す）４０と直流電圧補正回路３９を付加したものである。
【００３９】
次に周波数調整回路２０における基準フィルタ２９の入力周波数と基準フィルタ２９への制御電圧の関係の一例を図８に示す。
【００４０】
今、ベースバンドフィルタ３３はＶ０が加わったとき所望の周波数特性が得られるように設計されているので、基準フィルタ２９への入力周波数が３．３７５ＭＨｚの場合は直流電圧補正回路３９よりＶ０が出力されベースバンドフィルタ３３は所望の周波数特性が得られる。この時ＤＡＣ４０から直流電圧補正回路３９に加えられる電圧は制御回路４１により０Ｖとなっている。
【００４１】
入力周波数が３．３３３ＭＨｚの場合は直流電圧補正回路３９よりＶ０´が出力される。この時ＤＡＣ４０から直流電圧補正回路３９に加えられる電圧は制御回路４１によりＶ０−Ｖ０´が加えられるので直流電圧補正回路３９よりベースバンドフィルタ３３へＶ０が加わることにより所望の周波数特性が得られる。
【００４２】
このように基準クロック信号２１に応じて乗算回路３０とベースバンドフィルタ３３の間に直流電圧補正回路３９を入れＤＣ電圧の補正を行なうことにより正確な周波数補正が可能となる。
【００４３】
なお直流電圧補正回路３９は演算増幅器などによって容易に構成できるものである。
【００４４】
図９において最初に基準クロック信号２１の周波数が１３．５ＭＨｚの場合について説明する。１３．５ＭＨｚが入力端子２２に入力されると、入力端子２２に接続された周波数検出回路３５が周波数を検出する。その検出結果を制御回路２３に伝える。制御回路２３は２分周器２５を選択し１３．５ＭＨｚの信号は２分周器２５と２分周器２７で分周され３．３７５ＭＨｚの信号が基準フィルタ２９に入力される。以降は実施の形態１と同様にして基準フィルタ２９、ベースバンドフィルタ３３のカットオフ周波数調整が行われる。
【００４５】
同時に制御回路４１はＤＡＣ４０からほぼ０Ｖの電圧を出力し直流電圧補正回路３９に入力する。直流電圧補正回路３９は周波数調整回路２０からの制御電圧Ｖ０１とＤＡＣ４０から供給されたほぼ０Ｖの電圧を加算して制御電圧Ｖ０１でベースバンドフィルタ３３を制御する。
【００４６】
次に基準クロック信号２１の周波数が１９．９９８ＭＨｚの場合について説明する。１９．９９８ＭＨｚが入力端子２２に入力されると、入力端子２２に接続された周波数検出回路３５が周波数を検出する。その検出結果を制御回路２３に伝える。制御回路２３は３分周器２６を選択するため１９．９９８ＭＨｚの信号は３分周器２６と２分周器２７で分周され３．３３３ＭＨｚの信号が基準フィルタ２９に入力される。以降は実施の形態１と同様にして基準フィルタ２９、ベースバンドフィルタ３３のカットオフ周波数調整が行われる。
【００４７】
同時に制御回路４１はＤＡＣ４０からＶ０１−Ｖ０２の電圧を出力し直流電圧補正回路３９に入力する。直流電圧補正回路３９は周波数調整回路２０からの制御電圧Ｖ０２とＤＡＣ４０から供給されたＶ０１−Ｖ０２を加算して制御電圧Ｖ０１でベースバンドフィルタ３３を制御する。従って、基準クロック信号２１が１３．５ＭＨｚ、１９．９９８ＭＨｚの両方の場合にＶ０１でベースバンドフィルタ３３のカットオフ周波を制御することができるため誤差を、ほぼ０に近くすることが可能になる。
【００４８】
図１０においてセレクタ２４は周波数検出回路３５に入力がない時、制御回路２３により２分周器２５が選択されているものとする。基準クロック信号２１の周波数が１３．５ＭＨｚの場合について説明する。入力された１３．５ＭＨｚの信号は２分周器２５で２分周され６．７５ＭＨｚの信号が周波数検出回路３５に入力される。周波数検出回路３５は周波数６．７５ＭＨｚを検出し基準クロック信号２１の周波数が１３．５ＭＨｚと判断し、その結果を制御回路４１に伝える。制御回路４１はＤＡＣ４０からほぼ０の電圧を出力し直流電圧補正回路３９に入力する。直流電圧補正回路３９は周波数調整回路２０からの制御電圧Ｖ０１とＤＡＣ４０から供給されたほぼ０Ｖの電圧を加算して制御電圧Ｖ０１でベースバンドフィルタ３３を制御する。
【００４９】
次に基準クロック信号２１の周波数が１９．９９８ＭＨｚの場合について説明する。入力された１９．９９８ＭＨｚは２分周器２５で２分周され９．９９９ＭＨｚの信号が周波数検出回路３５に入力される。周波数検出回路３５は周波数９．９９９ＭＨｚを検出し基準クロック信号２１の周波数が１９．９９８ＭＨｚと判断してその結果を制御回路４１に伝える。制御回路４１はＤＡＣ４０からＶ０１−Ｖ０２の電圧を出力し直流電圧補正回路３９に入力する。直流電圧補正回路３９は周波数調整回路２０からの制御電圧Ｖ０２とＤＡＣ４０から供給されたＶ０１−Ｖ０２の電圧を加算して制御電圧Ｖ０１でベースバンドフィルタ３３を制御する。従って、基準クロック信号２１が１３．５ＭＨｚ、１９．９９８ＭＨｚの両方の場合にＶ０１でベースバンドフィルタ３３のカットオフ周波を制御することができるため誤差を、ほぼ０に近くすることが可能になる。
【００５０】
図１１においてマイクロプロセッサ３６は携帯電話３７の電子回路のコントロールに用いられている。このマイクロプロセッサ３６からのデジタル信号を制御回路２３のコントロールに使用することにより、セレクタ２４の切り替え及びＤＡＣ４１の電圧を設定することができる。このようにして新規にマイクロプロセッサを追加することなしに基準クロック信号２１が１３．５ＭＨｚの場合も１９．９９８ＭＨｚの場合もＶ０１でベースバンドフィルタ３３のカットオフ周波を制御することができるため誤差を、ほぼ０に近くすることが可能になる。
【００５１】
図１２では１３．５ＭＨｚが基準クロック信号２１として入力される場合の例である。デジタル信号が入力される入力端子３８を接地することにより制御回路２３がセレクタ２４を制御し２分周器２５を選択し、入力端子４２を接地することによりＤＡＣ４０にはほぼ０Ｖが出力される。
【００５２】
１９．９９８ＭＨｚが基準クロック信号２１として入力される場合には、入力端子３８を電源に接続しておくことにより、制御回路２３がセレクタ２４を制御し３分周器２６を選択し入力端子４２を電源側に接続しておくことによりＤＡＣ４０にはＶ０１−Ｖ０２の電圧が出力される。従って、基準クロックが１３．５ＭＨｚ、１９．９９８ＭＨｚの両方の場合にＶ０１でベースバンドフィルタ３３のカットオフ周波を制御することができるため誤差を、ほぼ０に近くすることが可能になる。
【００５３】
【発明の効果】
以上のように本発明によれば、異なった基準信号に対応する周波数調整回路を実現し、異なった基準クロック信号を持つ携帯電話に内蔵しても動作が可能な周波数調整回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における周波数調整回路のブロック図
【図２】本発明の実施の形態１における周波数調整回路の位相周波数特性のグラフ
【図３】本発明の実施の形態１における別の周波数調整回路のブロック図
【図４】本発明の実施の形態１における別の周波数調整回路のブロック図
【図５】本発明の実施の形態１における別の周波数調整回路のブロック図
【図６】本発明の実施の形態１における別の周波数調整回路のブロック図
【図７】本発明の実施の形態１における別の周波数調整回路のブロック図
【図８】本発明の実施の形態１における周波数調整回路の入力周波数と制御電圧を示すグラフ
【図９】本発明の実施の形態１における別の周波数調整回路のブロック図
【図１０】本発明の実施の形態１における別の周波数調整回路のブロック図
【図１１】本発明の実施の形態１における別の周波数調整回路のブロック図
【図１２】本発明の実施の形態１における別の周波数調整回路のブロック図
【図１３】従来の周波数調整回路の構成を示すブロック図
【符号の説明】
２０周波数調整回路
２１基準クロック信号
２２，３８，４２入力端子
２３，４１制御回路
２４セレクタ
２５，２７２分周器
２６３分周器
２８分周回路
２９基準フィルタ
３０乗算回路
３１ローパスフィルタ
３２ベースバンドアンプ
３３ベースバンドフィルタ
３４ＡＤＣ
３５周波数検出回路
３６マイクロプロセッサ
３７携帯電話
３９直流電圧補正回路
４０ＤＡＣ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frequency adjustment circuit that performs frequency adjustment for variations in filters formed on the same semiconductor substrate.
[0002]
[Prior art]
Conventionally, a filter having excellent reproducibility with a high cut-off frequency is used in order to satisfactorily demodulate a digital modulation signal in a communication device or AV device. The configuration of the frequency adjustment circuit 1 will be described with reference to FIG. A reference clock signal 2 generated by a crystal oscillator or the like is input to the frequency adjustment circuit 1 through the input terminal 3. The frequency adjustment circuit 1 includes a reference filter 4, a multiplier circuit 5, and a low-pass filter 6 corresponding to the reference clock signal 2, and is output from the low-pass filter 6 so that the phase difference between the input and output signals of the reference filter 4 is constant. A phase control loop for negative feedback control of the control voltage is formed to set the characteristics of the frequency adjustment circuit 1 with high accuracy and good reproducibility.
[0003]
This control voltage is applied to the baseband filter 14, and unnecessary frequency signals of the digital modulation signal converted into the baseband frequency band received from the antenna by the baseband amplifier 13 are removed by the baseband filter 14, and an analog-digital converter (hereinafter referred to as ADC). In order to demodulate the signal by digital processing, the signal is quantized.
[0004]
When the reference clock signal 2 changes to the reference clock signal 7, the frequency adjustment circuit 9 is used to configure the reference filter 10 and the multiplier circuit 11 corresponding to the reference clock signal 7 and the low-pass filter 12, and the input / output signals of the reference filter 10 are changed. The control voltage output from the low-pass filter 12 is subjected to negative feedback control so that the phase difference is constant, and the characteristics of the frequency adjustment circuit 9 are set with high accuracy and good reproducibility.
[0005]
This control voltage is applied to the baseband filter 14 and an unnecessary frequency signal of the digital modulation signal converted into the baseband frequency band received from the antenna by the baseband amplifier 13 is removed by the baseband filter 14 and input to the ADC 15 for digital processing. The signal is quantized in order to demodulate the signal.
[0006]
In this way, it has been dealt with by designing the circuit of each filter corresponding to a plurality of reference clock signals.
[0007]
As described above, the individual frequency adjustment circuits 1 and 9 corresponding to a plurality of reference clock signals must be prepared, and there is a problem that the shape of the device to be configured becomes large.
[0008]
[Problems to be solved by the invention]
However, the frequency of the reference clock signal used in the mobile phone differs depending on the manufacturer and model, and there are a plurality of reference clock signals. For this reason, there has been a problem that a dedicated frequency adjustment circuit has to be manufactured for each company and each type of mobile phone.
[0009]
It is an object of the present invention to provide a frequency adjustment circuit that can accommodate a reference clock signal even if it is built in a mobile phone having a different reference clock signal.
[0010]
[Means for Solving the Problems]
According to the first aspect of the present invention, a frequency dividing circuit that divides a reference clock signal, a reference filter that sets a phase difference in an output signal of the frequency dividing circuit, an output signal of the reference filter, and the division It consists of a multiplier circuit that multiplies the output signal of the peripheral circuit and a low-pass filter connected to the output of this multiplier circuit. The output voltage from the low-pass filter is used as a reference so that the cutoff frequency of the reference filter is substantially constant. In the frequency adjustment circuit with negative feedback applied to the filter, the frequency of the signal input to the reference filter becomes the frequency within the frequency adjustable range of the reference filter by changing the division ratio with the selector of the frequency divider, and the reference clock control circuit by the output signal of the connected frequency detection circuit signal is at a frequency adjusting circuit has a configuration for controlling the selector, a plurality of reference clock It is possible to automatically set the detected division ratio signal.
[0011]
According to a second aspect of the present invention, a frequency dividing circuit that divides a reference clock signal, a reference filter that sets a phase difference in an output signal of the frequency dividing circuit, an output signal of the reference filter, and the division a multiplier circuit for multiplying an output signal of the peripheral circuit consists of a Ropasufu filter connected to the output of the multiplier circuit, a reference to the cut-off frequency of the reference filter output voltage from the low-pass filter is substantially constant In the frequency adjustment circuit with negative feedback applied to the filter, the frequency of the signal input to the reference filter becomes the frequency within the frequency adjustable range of the reference filter by changing the division ratio with the selector of the frequency divider, and the reference clock signal is frequency adjustment circuit control circuit is configured to control the selector by the output signal of the connected frequency detection circuit divided signal, Wave number detecting circuit is capable of automatically setting a frequency dividing ratio without external control so automatically the reference clock signal frequency controlling the detected selector frequency of the divided signal.
[0012]
According to a third aspect of the present invention, a frequency dividing circuit that divides a reference clock signal, a reference filter that sets a phase difference in an output signal of the frequency dividing circuit, an output signal of the reference filter, and the division It consists of a multiplier circuit that multiplies the output signal of the peripheral circuit and a low-pass filter connected to the output of this multiplier circuit. The output voltage from the low-pass filter is used as a reference so that the cutoff frequency of the reference filter is substantially constant. In the frequency adjustment circuit that applies negative feedback to the filter, the frequency of the signal input to the reference filter becomes the frequency within the frequency adjustable range of the reference filter by changing the division ratio with the selector of the frequency divider, and the multiplication circuit DC voltage correction circuit is connected between the output of the base and the baseband filter to correct the DC voltage for different reference clock signal frequencies A wave number adjusting circuit allows more accurate frequency adjustment by correcting a DC voltage.
[0013]
According to a fourth aspect of the present invention, there is provided the frequency adjusting circuit according to the third aspect , wherein the control circuit sets the DC voltage correction amount by the output signal of the frequency detecting circuit connected to the reference clock signal. In addition, since the frequency detection circuit automatically detects the reference clock signal frequency and sets the DC voltage correction amount, the correction amount can be automatically set without external control.
[0014]
The invention described in claim 5 of the present invention, in claim 3, the reference clock signal control circuit by the output signal of the connected frequency detection circuit divided signal is configured to set the correction amount of the DC voltage The frequency adjustment circuit is described, and the frequency detection circuit automatically detects the frequency obtained by dividing the reference clock signal frequency and sets the DC voltage correction amount, so that the correction amount can be automatically set without external control. it can.
[0015]
The invention according to claim 6 of the present invention is the frequency adjusting circuit according to claim 3 , wherein the control circuit sets the correction amount of the DC voltage by the digital signal given from the outside. The correction amount of the DC voltage can be set by the digital signal.
[0016]
The invention according to claim 7 of the present invention is the frequency adjusting circuit according to claim 6 , wherein the digital signal is provided from a microprocessor that controls the mobile phone, and the digital signal is received by the microprocessor that controls the mobile phone. Therefore, the DC voltage correction amount can be set without adding a dedicated microprocessor.
[0017]
The invention according to claim 8 of the present invention is the frequency adjusting circuit according to claim 6 , wherein the digital signal is supplied by powering or grounding a terminal of the control circuit. Therefore, the correction amount of the DC voltage can be set without adding a circuit.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0019]
(Embodiment 1)
In FIG. 1, the frequency adjusting circuit 20 receives a reference clock signal 21 whose system driving clock frequency of one mobile phone is 13.5 MHz at an input terminal 22 of a frequency dividing circuit 28. The input reference clock signal 21 enters the selector 24, and the selector 24 selects the two-frequency divider 25 according to the signal from the control circuit 23. The reference clock signal 21 is frequency-divided by the frequency divider 25 to 6.75 MHz. Further, this frequency-divided signal is frequency-divided by the frequency divider 27 to 3.375 MHz. In this way, an output signal having a frequency of 3.375 MHz is input from the frequency dividing circuit 28 to the reference filter 29.
[0020]
The phase frequency characteristics of the reference filter 29 are as shown in FIG. The horizontal axis represents the input frequency of the reference filter 29, and the vertical axis represents the input / output phase difference of the reference filter 29, showing the phase characteristics with respect to the frequency of the reference filter 29.
[0021]
As shown in FIG. 2, if there is a frequency signal input to the reference filter 29 between the frequencies f1 and f2, the multiplication circuit 30 can detect the phase difference of the signal, so that the phase control of the reference filter 29 is possible.
[0022]
The output of the multiplication circuit 30 is AB [cos (φ) −cos (2ωt + φ)] / 2 when the signals Acosωt and Bcos (ωt + φ) having a phase difference φ are input. Here, ABcos (φ) / 2 represents a DC voltage, and ABcos (2ωt + φ) / 2 is an unnecessary AC signal having a double frequency.
[0023]
By removing this AC signal by the low-pass filter 31, a DC voltage ABcos (φ) / 2 correlated with the phase difference can be obtained.
[0024]
Since it is expressed by the cos function, the phase difference can be uniquely detected between 0 and 180 °, so that the phase control of the reference filter 29 that makes the phase difference 90 ° becomes possible.
[0025]
As apparent from FIG. 2, the reference filter 29 generates an output signal having a frequency of 3.375 MHz with a phase difference of approximately 90 degrees in the initial control voltage. The output signal of frequency 3.375 MHz provided with this phase and the output signal of frequency 3.375 MHz divided by frequency divider circuit 28 are multiplied by multiplier circuit 30 and an output voltage corresponding to the phase difference is output. Next, the phase difference of the reference filter 29 is set to 90 ° by adding a control voltage obtained by removing the AC signal, which is an unnecessary frequency component attached to the output voltage, by the low-pass filter 31 to the control terminal of the reference filter 29. A phase control loop is formed. This control voltage is applied to the baseband filter 33, an unnecessary frequency signal of the digital modulation signal converted into the baseband frequency band received from the antenna by the baseband amplifier 32 is removed by the baseband filter 33 and input to the ADC 34 for digital processing. The signal is quantized in order to demodulate the signal.
[0026]
Next, in a mobile phone having a system drive clock frequency of 19.998 MHz, a signal having a system drive clock frequency of 19.998 MHz is input as the reference clock signal 21. The input reference clock signal 21 enters the selector 24, and the selector 24 selects the three-frequency divider 26 according to the signal from the control circuit 23. The reference clock signal 21 is frequency-divided by the frequency divider 26 and frequency-divided to 6.66 MHz, and the frequency-frequency divider 27 is further frequency-divided to 3.33 MHz. An output signal having a frequency of 3.33 MHz is input from the frequency dividing circuit 28 to the reference filter 29.
[0027]
In this case, as shown in FIG. 2, since 3.333 MHz is in the middle of f1 and f2, a phase control loop is formed in which the phase difference of the reference filter 29 is 90 ° at 3.333 MHz.
[0028]
As described above, in a cellular phone having a plurality of different system drive clock frequencies, a frequency divider circuit 28 comprising a selector 24, two frequency dividers 25, 27, and three frequency dividers 26 using these system drive clock frequencies as reference clock signals 21. By dividing the reference clock signal 21 into the frequency adjustable range of the reference filter 29, the negative feedback loop composed of the reference filter 29, the multiplier circuit 30, and the low-pass filter 31 configured in the frequency adjustment circuit 20 operates normally. One frequency adjustment circuit 20 can cope with a plurality of reference clock signals, and can give a predetermined control voltage to the baseband filter 33.
[0029]
Needless to say, the frequency division ratio is not limited to the phase and frequency of the reference filter 29 described herein, and can correspond to various filter characteristics.
[0030]
FIG. 3 shows a configuration in which a frequency detection circuit 35 is provided in the circuit block described in FIG. In FIG. 3, the case where the frequency of the reference clock signal 21 is 13.5 MHz will be described first. When 13.5 MHz is input to the input terminal 22, the frequency detection circuit 35 connected to the input terminal 22 detects the frequency. The detection result is transmitted to the control circuit 23. Upon receiving the signal from the control circuit 23, the selector 24 selects the frequency divider 25, and the signal obtained by dividing the 13.5 MHz signal to 3.375 MHz by the frequency divider 25 and the frequency divider 27 is the reference filter 29. Is input. Thereafter, the cutoff frequency of the reference filter 29 and the baseband filter 33 is adjusted in the same manner as in the first embodiment.
[0031]
Next, the case where the frequency of the reference clock signal 21 is 19.998 MHz will be described. When 19.998 MHz is input to the input terminal 22, the frequency detection circuit 35 connected to the input terminal 22 detects the frequency and transmits the detection result to the control circuit 23. The selector 24 receiving the signal from the control circuit 23 selects the 3 frequency divider 26, so that the 19.998 MHz signal is divided by the 3 frequency divider 26 and the 2 frequency divider 27, and the 3.333 MHz signal is the reference filter 29. Is input. Thereafter, the cutoff frequency of the reference filter 29 and the baseband filter 33 is adjusted in the same manner as in the first embodiment.
[0032]
In FIG. 4, when there is no input to the frequency detection circuit 35, the frequency divider 25 is selected as the selector 24 by the control circuit 23. A case where the frequency of the reference clock signal 21 is 13.5 MHz will be described. The input 13.5 MHz signal is divided by the frequency divider 25 and the 6.75 MHz signal is input to the frequency detection circuit 35. The frequency detection circuit 35 detects a frequency of 6.75 MHz, determines that the frequency of the reference clock signal 21 is 13.5 MHz, and transmits the result to the control circuit 23. The control circuit 23 determines that switching of the selector 24 is unnecessary and does not perform switching control. As a result, the 13.5 MHz signal is divided by the 2 frequency divider 25 and the 2 frequency divider 27, and the 3.375 MHz signal is input to the reference filter 29. Thereafter, the cutoff frequency of the reference filter 29 and the baseband filter 33 is adjusted in the same manner as in the first embodiment.
[0033]
Next, the case where the frequency of the reference clock signal 21 is 19.998 MHz will be described. The input 19.998 MHz is frequency-divided by 2 by the frequency divider 25, and a 9.999 MHz signal is input to the frequency detection circuit 35. The frequency detection circuit 35 detects a frequency of 9.999 MHz, determines that the frequency of the reference clock signal is 19.998 MHz, and transmits the result to the control circuit 23. The control circuit 23 determines that the selector 24 needs to be switched and performs switching control. As a result, since the control circuit 23 selects the 3 frequency divider 26, the 19.998 MHz signal is divided by the 3 frequency divider 26 and the 2 frequency divider 27, and the 3.333 MHz signal is input to the reference filter 29. Thereafter, the cutoff frequency of the reference filter 29 and the baseband filter 33 is adjusted in the same manner as in the first embodiment.
[0034]
In FIG. 5, the microprocessor 36 is used to control the electronic circuit of the mobile phone 37. The selector 24 can be switched by using the microprocessor 36 as a digital signal control.
[0035]
FIG. 6 shows an example in which 13.5 MHz is input as the reference clock signal 21. By grounding the input terminal 38 to which the digital signal is input, the control circuit 23 controls the selector 24 and selects the two-frequency divider 25. As a result, the 13.5 MHz signal is divided by the 2 frequency divider 25 and the 2 frequency divider 27, and the 3.375 MHz signal is input to the reference filter 29.
[0036]
Next, when 19.998 MHz is input as the reference clock signal 21, the control circuit 23 controls the selector 24 and selects the three-frequency divider 26 by connecting the input terminal 38 to the power supply side.
[0037]
Thereafter, the cutoff frequency of the reference filter 29 and the baseband filter 33 is adjusted in the same manner as in the first embodiment.
[0038]
In FIG. 7, an external control circuit 41, a digital / analog converter (hereinafter referred to as DAC) 40 for outputting an analog voltage based on a control signal from the control circuit 41, and a DC voltage correction circuit 39 are added to FIG. Is.
[0039]
Next, an example of the relationship between the input frequency of the reference filter 29 and the control voltage to the reference filter 29 in the frequency adjusting circuit 20 is shown in FIG.
[0040]
Now, since the baseband filter 33 is designed to obtain a desired frequency characteristic when V0 is added, when the input frequency to the reference filter 29 is 3.375 MHz, V0 is output from the DC voltage correction circuit 39. The baseband filter 33 can obtain a desired frequency characteristic. At this time, the voltage applied from the DAC 40 to the DC voltage correction circuit 39 is 0 V by the control circuit 41.
[0041]
When the input frequency is 3.333 MHz, V0 ′ is output from the DC voltage correction circuit 39. At this time, the voltage applied from the DAC 40 to the DC voltage correction circuit 39 is V0-V0 ′ by the control circuit 41. Therefore, when V0 is applied from the DC voltage correction circuit 39 to the baseband filter 33, a desired frequency characteristic is obtained.
[0042]
As described above, the DC voltage is corrected by inserting the DC voltage correction circuit 39 between the multiplication circuit 30 and the baseband filter 33 in accordance with the reference clock signal 21, thereby enabling accurate frequency correction.
[0043]
The DC voltage correction circuit 39 can be easily configured by an operational amplifier or the like.
[0044]
First, the case where the frequency of the reference clock signal 21 is 13.5 MHz will be described with reference to FIG. When 13.5 MHz is input to the input terminal 22, the frequency detection circuit 35 connected to the input terminal 22 detects the frequency. The detection result is transmitted to the control circuit 23. The control circuit 23 selects the 2 frequency divider 25, and the 13.5 MHz signal is divided by the 2 frequency divider 25 and the 2 frequency divider 27, and the 3.375 MHz signal is input to the reference filter 29. Thereafter, the cutoff frequency of the reference filter 29 and the baseband filter 33 is adjusted in the same manner as in the first embodiment.
[0045]
At the same time, the control circuit 41 outputs a voltage of approximately 0 V from the DAC 40 and inputs it to the DC voltage correction circuit 39. The DC voltage correction circuit 39 adds the control voltage V01 from the frequency adjustment circuit 20 and the voltage of approximately 0 V supplied from the DAC 40 to control the baseband filter 33 with the control voltage V01.
[0046]
Next, the case where the frequency of the reference clock signal 21 is 19.998 MHz will be described. When 19.998 MHz is input to the input terminal 22, the frequency detection circuit 35 connected to the input terminal 22 detects the frequency. The detection result is transmitted to the control circuit 23. Since the control circuit 23 selects the 3 frequency divider 26, the 19.998 MHz signal is divided by the 3 frequency divider 26 and the 2 frequency divider 27, and the 3.333 MHz signal is input to the reference filter 29. Thereafter, the cutoff frequency of the reference filter 29 and the baseband filter 33 is adjusted in the same manner as in the first embodiment.
[0047]
At the same time, the control circuit 41 outputs a voltage of V01-V02 from the DAC 40 and inputs it to the DC voltage correction circuit 39. The DC voltage correction circuit 39 adds the control voltage V02 from the frequency adjustment circuit 20 and V01-V02 supplied from the DAC 40 to control the baseband filter 33 with the control voltage V01. Accordingly, when the reference clock signal 21 is both 13.5 MHz and 19.998 MHz, the cut-off frequency of the baseband filter 33 can be controlled by V01, so that the error can be made nearly zero.
[0048]
In FIG. 10, it is assumed that the frequency divider 25 is selected by the control circuit 23 when the selector 24 has no input to the frequency detection circuit 35. A case where the frequency of the reference clock signal 21 is 13.5 MHz will be described. The input 13.5 MHz signal is divided by 2 by the frequency divider 25 and the 6.75 MHz signal is input to the frequency detection circuit 35. The frequency detection circuit 35 detects a frequency of 6.75 MHz, determines that the frequency of the reference clock signal 21 is 13.5 MHz, and transmits the result to the control circuit 41. The control circuit 41 outputs a voltage of almost 0 from the DAC 40 and inputs it to the DC voltage correction circuit 39. The DC voltage correction circuit 39 adds the control voltage V01 from the frequency adjustment circuit 20 and the voltage of approximately 0 V supplied from the DAC 40 to control the baseband filter 33 with the control voltage V01.
[0049]
Next, the case where the frequency of the reference clock signal 21 is 19.998 MHz will be described. The input 19.998 MHz is frequency-divided by 2 by the frequency divider 25, and a 9.999 MHz signal is input to the frequency detection circuit 35. The frequency detection circuit 35 detects a frequency of 9.999 MHz, determines that the frequency of the reference clock signal 21 is 19.998 MHz, and transmits the result to the control circuit 41. The control circuit 41 outputs a voltage of V01-V02 from the DAC 40 and inputs it to the DC voltage correction circuit 39. The DC voltage correction circuit 39 adds the control voltage V02 from the frequency adjustment circuit 20 and the voltage V01-V02 supplied from the DAC 40 to control the baseband filter 33 with the control voltage V01. Accordingly, when the reference clock signal 21 is both 13.5 MHz and 19.998 MHz, the cut-off frequency of the baseband filter 33 can be controlled by V01, so that the error can be made nearly zero.
[0050]
In FIG. 11, the microprocessor 36 is used to control the electronic circuit of the mobile phone 37. By using the digital signal from the microprocessor 36 for the control of the control circuit 23, the selector 24 can be switched and the voltage of the DAC 41 can be set. In this way, the cut-off frequency of the baseband filter 33 can be controlled by V01 regardless of whether the reference clock signal 21 is 13.5 MHz or 19.998 MHz without adding a new microprocessor. , Can be close to zero.
[0051]
FIG. 12 shows an example in which 13.5 MHz is input as the reference clock signal 21. By grounding the input terminal 38 to which a digital signal is input, the control circuit 23 controls the selector 24, selects the divide-by-2 25, and grounds the input terminal 42, so that approximately 0V is output to the DAC 40.
[0052]
When 19.998 MHz is input as the reference clock signal 21, the control circuit 23 controls the selector 24 to select the three-frequency divider 26 and connect the input terminal 42 by connecting the input terminal 38 to the power source. By connecting to the power supply side, a voltage of V01-V02 is output to the DAC 40. Therefore, when the reference clock is both 13.5 MHz and 19.998 MHz, the cut-off frequency of the baseband filter 33 can be controlled by V01, so that the error can be made nearly zero.
[0053]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a frequency adjustment circuit corresponding to different reference signals, and to realize a frequency adjustment circuit that can operate even when incorporated in a mobile phone having different reference clock signals. it can.
[Brief description of the drawings]
FIG. 1 is a block diagram of a frequency adjustment circuit according to a first embodiment of the present invention. FIG. 2 is a graph of phase frequency characteristics of a frequency adjustment circuit according to a first embodiment of the present invention. FIG. 4 is a block diagram of another frequency adjustment circuit according to the first embodiment of the present invention. FIG. 5 is a block diagram of another frequency adjustment circuit according to the first embodiment of the present invention. FIG. 6 is a block diagram of another frequency adjustment circuit according to the first embodiment of the present invention. FIG. 7 is a block diagram of another frequency adjustment circuit according to the first embodiment of the present invention. FIG. 9 is a graph showing the input frequency and control voltage of the frequency adjustment circuit in FIG. 9. FIG. 10 is a block diagram of another frequency adjustment circuit in the first embodiment of the present invention. FIG. 11 is a block diagram of another frequency adjustment circuit according to the first embodiment of the present invention. FIG. 12 is a block diagram of another frequency adjustment circuit according to the first embodiment of the present invention. Block diagram showing the configuration of a conventional frequency adjustment circuit [Explanation of symbols]
20 frequency adjustment circuit 21 reference clock signal 22, 38, 42 input terminal 23, 41 control circuit 24 selector 25, 27 2 frequency divider 26 3 frequency divider 28 frequency divider circuit 29 reference filter 30 multiplier circuit 31 low pass filter 32 baseband Amplifier 33 Baseband filter 34 ADC
35 Frequency Detection Circuit 36 Microprocessor 37 Mobile Phone 39 DC Voltage Correction Circuit 40 DAC

Claims

A frequency dividing circuit that divides the reference clock signal; a reference filter that sets a phase difference in the output signal of the frequency dividing circuit; and a multiplication circuit that multiplies the output signal of the reference filter and the output signal of the frequency dividing circuit. In the frequency adjustment circuit, which consists of a low-pass filter connected to the output of this multiplier circuit, the output voltage from the low-pass filter is negatively fed back to the reference filter so that the cut-off frequency of the reference filter is substantially constant. with the frequency of the signal input by the selector divider to divide ratio changing reference filter by Rukoto is the frequency of the frequency adjustment range of the reference filter, the output signal of the frequency detection circuit connected to the reference clock signal The frequency adjustment circuit configured to control the selector by the control circuit.

A frequency dividing circuit that divides the reference clock signal; a reference filter that sets a phase difference in the output signal of the frequency dividing circuit; and a multiplication circuit that multiplies the output signal of the reference filter and the output signal of the frequency dividing circuit. In the frequency adjustment circuit, which consists of a low-pass filter connected to the output of this multiplier circuit, the output voltage from the low-pass filter is negatively fed back to the reference filter so that the cut-off frequency of the reference filter is substantially constant. with the frequency of the signal input by the selector divider to divide ratio changing reference filter by Rukoto is the frequency of the frequency adjustment range of the reference filter, the reference clock signal is connected to the divided signal A frequency adjustment circuit in which the control circuit controls the selector based on the output signal of the frequency detection circuit.

A frequency dividing circuit that divides the reference clock signal; a reference filter that sets a phase difference in the output signal of the frequency dividing circuit; and a multiplication circuit that multiplies the output signal of the reference filter and the output signal of the frequency dividing circuit. In the frequency adjustment circuit, which consists of a low-pass filter connected to the output of this multiplier circuit, the output voltage from the low-pass filter is negatively fed back to the reference filter so that the cut-off frequency of the reference filter is substantially constant. with the frequency of the signal input by the selector divider to divide ratio changing reference filter by Rukoto is the frequency of the frequency adjustment range of the reference filter, a DC voltage between the output and the base band filter of the multiplying circuit A frequency adjustment circuit connected to a correction circuit and configured to correct a DC voltage with respect to different reference clock signal frequencies .

4. The frequency adjustment circuit according to claim 3 , wherein the control circuit sets a correction amount of the DC voltage by an output signal of the frequency detection circuit connected to the reference clock signal.

4. The frequency adjustment circuit according to claim 3 , wherein the control circuit sets a DC voltage correction amount based on an output signal of a frequency detection circuit connected to a signal obtained by dividing the reference clock signal.

4. The frequency adjusting circuit according to claim 3 , wherein the control circuit sets a DC voltage correction amount by a digital signal given from the outside.

7. The frequency adjusting circuit according to claim 6 , wherein the digital signal is supplied from a microprocessor that controls the mobile phone.

7. The frequency adjusting circuit according to claim 6 , wherein the digital signal is supplied by powering or grounding a terminal of the control circuit.