JP6356967B2 - AD converter circuit - Google Patents

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Description

本発明は、ＡＤ［analog/digital］変換回路に関する。   The present invention relates to an AD [analog / digital] conversion circuit.

図７は、ＡＤ変換回路の一従来例を示すブロック図である。アナログ信号ＳＡをＤＳＰ［digital signal processor］３０１で処理するためには、ＤＳＰ３０１よりも前段においてアナログ信号ＳＡをデジタル信号ＳＤに変換するＡＤ変換回路Ｘが必要となる。   FIG. 7 is a block diagram showing a conventional example of an AD conversion circuit. In order to process the analog signal SA by a DSP [digital signal processor] 301, an AD conversion circuit X that converts the analog signal SA to the digital signal SD before the DSP 301 is required.

本従来例のＡＤ変換回路Ｘは、ＡＤ変換器３０２（サンプリング周波数ｆｓ）と、可変ゲインアンプ３０３と、アナログフィルタ３０４とを含む。このように、ＡＤ変換回路Ｘでは、ＡＤ変換器３０２で折り返し雑音が発生しないように、ＡＤ変換器３０２よりも前段にアナログフィルタ３０４（いわゆるアンチエイリアシングフィルタ）が設けられる。   The AD converter circuit X of this conventional example includes an AD converter 302 (sampling frequency fs), a variable gain amplifier 303, and an analog filter 304. Thus, in the AD conversion circuit X, the analog filter 304 (so-called anti-aliasing filter) is provided before the AD converter 302 so that aliasing noise does not occur in the AD converter 302.

図８は、アナログフィルタ特性（周波数−ゲイン特性）の一従来例を示す図である。本図に示したように、アナログフィルタ３０４は、アナログ信号帯域の最大周波数ｆｈよりも高い周波数成分を除去するローパスフィルタの一種である。   FIG. 8 is a diagram showing a conventional example of analog filter characteristics (frequency-gain characteristics). As shown in the figure, the analog filter 304 is a kind of low-pass filter that removes frequency components higher than the maximum frequency fh of the analog signal band.

アナログ信号帯域全域で折り返し雑音を発生させないためには、ｆｈ＜ｆｓ／２（＝ナイキスト周波数ｆｎ）という条件を満たす必要がある（標本化定理）。そこで、従来のＡＤ変換回路Ｘは、高次（例えば９次）のアナログフィルタ３０４を用いてアナログ信号ＳＡから不要な高周波成分（＞ｆｈ）をできるだけ除去すると共に、アナログ信号帯域の最大周波数ｆｈに対して２倍強のサンプリング周波数ｆｓを持つＡＤ変換器３０２（例えばｆｈ＝３０ＭＨｚに対してｆｓ＝６２．５Ｍｓｐｓ）を用いる構成とされていた。   In order not to generate aliasing noise in the entire analog signal band, it is necessary to satisfy the condition of fh <fs / 2 (= Nyquist frequency fn) (sampling theorem). Therefore, the conventional AD converter circuit X removes unnecessary high-frequency components (> fh) from the analog signal SA as much as possible using a high-order (for example, 9th-order) analog filter 304 and increases the maximum frequency fh of the analog signal band. On the other hand, the AD converter 302 having a sampling frequency fs more than twice (for example, fs = 62.5 Msps for fh = 30 MHz) is used.

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。   As an example of the related art related to the above, Patent Document 1 can be cited.

特開２０１３−１１８４９５号公報JP 2013-118495 A

しかしながら、従来のＡＤ変換回路Ｘでは、半導体装置３００の回路面積縮小や消費電流低減といった観点から、高次のアナログフィルタ３０４を外付け部品（インダクタＬやキャパシタＣなどの受動素子）によって形成する必要があった。そのため、従来のＡＤ変換回路Ｘでは、外付け部品点数の増大や製造コストの上昇が課題となっていた。   However, in the conventional AD conversion circuit X, it is necessary to form the high-order analog filter 304 with external components (passive elements such as the inductor L and the capacitor C) from the viewpoint of reducing the circuit area of the semiconductor device 300 and reducing the current consumption. was there. Therefore, in the conventional AD conversion circuit X, the increase in the number of external parts and the increase in manufacturing cost have been problems.

本発明は、本願の発明者らにより見出された上記の課題に鑑み、半導体装置への集積化に好適なＡＤ変換回路を提供することを目的とする。   In view of the above-described problems found by the inventors of the present application, an object of the present invention is to provide an AD conversion circuit suitable for integration in a semiconductor device.

上記目的を達成するために、本発明に係るＡＤ変換回路は、アナログ信号の高周波成分を除去して第１信号を生成するアナログフィルタと、前記第１信号をＡＤ変換して第２信号を生成するＡＤ変換器と、前記第２信号の高周波成分を除去してデジタル信号を生成するデジタルフィルタと、を有する構成（第１の構成）とされている。   In order to achieve the above object, an AD conversion circuit according to the present invention generates an analog filter that removes high-frequency components of an analog signal to generate a first signal, and AD-converts the first signal to generate a second signal. And a digital filter that removes the high-frequency component of the second signal and generates a digital signal (first configuration).

なお、第１の構成から成るＡＤ変換回路において、前記アナログフィルタの次数は、前記アナログフィルタ、前記ＡＤ変換器、及び、前記デジタルフィルタを組み合わせた仮想フィルタの次数よりも低い構成（第２の構成）にするとよい。   In the AD conversion circuit having the first configuration, the order of the analog filter is lower than the order of a virtual filter combining the analog filter, the AD converter, and the digital filter (second configuration). ).

また、第２の構成から成るＡＤ変換回路において、前記ＡＤ変換器のサンプリング周波数は、前記第１信号のＡＤ変換時に生じる折り返し雑音がシステムに影響しない高さに設定されている構成（第３の構成）にするとよい。   In the AD converter circuit having the second configuration, the sampling frequency of the AD converter is set to a height at which aliasing noise generated during AD conversion of the first signal does not affect the system (third Configuration).

また、第３の構成から成るＡＤ変換回路において、前記ＡＤ変換器のサンプリング周波数は、前記アナログ信号帯域の最大周波数に対して４倍以上に設定されている構成（第４の構成）にするとよい。   In the AD converter circuit having the third configuration, the sampling frequency of the AD converter may be set to a configuration (fourth configuration) that is set to be four times or more the maximum frequency of the analog signal band. .

また、第１〜第４いずれかの構成から成るＡＤ変換回路は、前記アナログ信号の振幅を前記ＡＤ変換器の入力ダイナミックレンジに適合させる可変ゲインアンプをさらに有する構成（第５の構成）にするとよい。   Further, when the AD conversion circuit having any one of the first to fourth configurations has a configuration (fifth configuration) further including a variable gain amplifier that adapts the amplitude of the analog signal to the input dynamic range of the AD converter. Good.

また、第１〜第５いずれかの構成から成るＡＤ変換回路は、マスタクロック信号に応じて前記ＡＤ変換器のサンプリングクロック信号を生成するＰＬＬ［phase-locked loop］部をさらに有する構成（第６の構成）にするとよい。   The AD conversion circuit having any one of the first to fifth configurations further includes a PLL (phase-locked loop) unit that generates a sampling clock signal of the AD converter in accordance with the master clock signal (sixth) (Configuration).

また、第６の構成から成るＡＤ変換回路は、前記マスタクロック信号に応じて前記アナログフィルタのカットオフ周波数を調整するフィルタ調整部をさらに有する構成（第７の構成）にするとよい。   The AD converter circuit having the sixth configuration may have a configuration (seventh configuration) further including a filter adjustment unit that adjusts a cutoff frequency of the analog filter in accordance with the master clock signal.

また、第７の構成から成るＡＤ変換回路において、前記アナログフィルタは、ｇｍアンプとキャパシタを含むｇｍ−Ｃフィルタであり、前記フィルタ調整部は、前記マスタクロック信号に応じて前記ｇｍアンプのバイアス電圧を可変制御する構成（第８の構成）にするとよい。   In the AD converter circuit having the seventh configuration, the analog filter is a gm-C filter including a gm amplifier and a capacitor, and the filter adjustment unit is configured to apply a bias voltage of the gm amplifier according to the master clock signal. It is preferable to adopt a configuration (eighth configuration) for variably controlling the control.

また、本発明に係る半導体装置は、アナログ信号をデジタル信号に変換する第１〜第８いずれかの構成から成るＡＤ変換回路と、前記デジタル信号を処理するデジタル信号処理回路と、を集積化した構成（第９の構成）とされている。   The semiconductor device according to the present invention is an integrated AD conversion circuit having any one of the first to eighth configurations for converting an analog signal into a digital signal and a digital signal processing circuit for processing the digital signal. The configuration is the ninth configuration.

また、本発明に係る電力線通信機器は、第９の構成から成る半導体装置と、前記半導体装置と電力線との間を絶縁しながらアナログ信号の伝達を行うトランスと、を有する構成（第１０の構成）とされている。   A power line communication device according to the present invention includes a semiconductor device having a ninth configuration and a transformer that transmits an analog signal while insulating between the semiconductor device and the power line (tenth configuration). ).

本発明によれば、半導体装置への集積化に好適なＡＤ変換回路を提供することが可能となる。   ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the AD conversion circuit suitable for integration to a semiconductor device.

宅内ＬＡＮシステムの一構成例を示す図A diagram showing an example of the configuration of a home LAN system ＨＤ−ＰＬＣアダプタの一構成例を示すブロック図Block diagram showing a configuration example of an HD-PLC adapter ＡＤ変換回路の第１構成例を示すブロック図Block diagram showing a first configuration example of an AD conversion circuit フィルタ特性の一例を示す図Diagram showing an example of filter characteristics ＡＤ変換回路の第２構成例を示すブロック図Block diagram showing a second configuration example of the AD conversion circuit アナログフィルタの一構成例を示す回路図Circuit diagram showing one configuration example of analog filter ＡＤ変換回路の一従来例を示すブロック図Block diagram showing a conventional example of an AD converter circuit アナログフィルタ特性の一従来例を示す図Diagram showing one example of conventional analog filter characteristics

＜宅内ＬＡＮ［local area network］システム＞
図１は、宅内ＬＡＮシステムの一構成例を示す図である。本構成例の宅内ＬＡＮシステム１００は、複数のＨＤ−ＰＬＣ［high definition - power line communication］アダプタ１と、電力線２と、ルータ３と、テレビ４と、パソコン５と、冷蔵庫６と、空気調和機７と、を有する。 <Home LAN [local area network] system>
FIG. 1 is a diagram illustrating a configuration example of a home LAN system. The home LAN system 100 of this configuration example includes a plurality of HD-PLC (high definition-power line communication) adapters 1, a power line 2, a router 3, a television 4, a personal computer 5, a refrigerator 6, and an air conditioner. 7.

複数のＨＤ−ＰＬＣアダプタ１は、それぞれ、情報信号（映像信号や音声信号など）をウェーブレット直交周波数分割多重方式（Wavelet-OFDM[orthogonal frequency-division multiplexing]方式）で変調して電力線２に重畳することにより、各々に接続された端末相互間の双方向通信を実現する電力線通信機器（ブリッジ機能を備えたモデム）である。例えば、パソコン５を用いてインターネット２００へのアクセス（ウェブサイトの閲覧など）を行う場合には、ルータ３に接続されたＨＤ−ＰＬＣアダプタ１（例えば親機）と、パソコン５に接続されたＨＤ−ＰＬＣアダプタ１（例えば子機）との間で、電力線２を介した双方向通信が行われる。   Each of the plurality of HD-PLC adapters 1 modulates an information signal (video signal, audio signal, etc.) using a wavelet orthogonal frequency division multiplexing (Wavelet-OFDM) method and superimposes the signal on the power line 2. Thus, a power line communication device (modem having a bridge function) that realizes bidirectional communication between terminals connected to each other. For example, when the personal computer 5 is used to access the Internet 200 (such as browsing a website), the HD-PLC adapter 1 (for example, a master unit) connected to the router 3 and the HD connected to the personal computer 5 are used. -Bidirectional communication via the power line 2 is performed between the PLC adapter 1 (for example, a slave unit).

このように、ＨＤ−ＰＬＣアダプタ１を用いた宅内ＬＡＮシステム１００であれば、宅内に既設の電力線２を通信回線として使用することが可能となる。なお、ＨＤ−ＰＬＣアダプタ１をマルチポート型とすれば、１台のＨＤ−ＰＬＣアダプタ１に複数の端末を接続することも可能となる。また、宅内ＬＡＮシステム１００を構築する端末の種類については、本構成例（ルータ３、テレビ４、パソコン５、冷蔵庫６、及び、空気調和機７）に限定されるものではなく、種々の端末を接続することが可能である。   Thus, in the home LAN system 100 using the HD-PLC adapter 1, the existing power line 2 in the home can be used as a communication line. If the HD-PLC adapter 1 is a multiport type, a plurality of terminals can be connected to one HD-PLC adapter 1. Further, the types of terminals for constructing the home LAN system 100 are not limited to this configuration example (router 3, television 4, personal computer 5, refrigerator 6, and air conditioner 7), and various terminals can be used. It is possible to connect.

＜ＨＤ−ＰＬＣアダプタ＞
図２は、ＨＤ−ＰＬＣアダプタ１の一構成例を示すブロック図である。本構成例のＨＤ−ＰＬＣアダプタ１は、半導体装置１０と、フラッシュメモリ２０と、トランス３０と、を有する。なお、ＨＤ−ＰＬＣアダプタ１には、電力線２から電力供給が行われる。 <HD-PLC adapter>
FIG. 2 is a block diagram illustrating a configuration example of the HD-PLC adapter 1. The HD-PLC adapter 1 of this configuration example includes a semiconductor device 10, a flash memory 20, and a transformer 30. The HD-PLC adapter 1 is supplied with power from the power line 2.

半導体装置１０は、トランス３０を介した電力線通信を制御するコントローラＩＣであり、ＣＰＵ［central processing unit］１１と、ＲＡＭ［random access memory］１２と、フラッシュコントローラ１３と、ＰＬＣＤＳＰ［PLC digital signal processor］１４と、ＤＡ［digital/analog］変換回路１５と、ＡＤ［analog/digital］変換回路１６とを集積化して成る。   The semiconductor device 10 is a controller IC that controls power line communication via the transformer 30, and includes a CPU [central processing unit] 11, a RAM [random access memory] 12, a flash controller 13, and a PLCDSP [PLC digital signal processor]. 14, a DA [digital / analog] conversion circuit 15, and an AD [analog / digital] conversion circuit 16 are integrated.

ＣＰＵ１１は、半導体装置１０の動作を統括的に制御する主体であり、例えば、ＰＬＣＤＳＰ１４やフラッシュコントローラ１３の動作制御を行うほか、ＨＤ−ＰＬＣアダプタ１に接続された端末（不図示）との通信制御などを行う。   The CPU 11 is a main body that comprehensively controls the operation of the semiconductor device 10. For example, the CPU 11 controls the operation of the PLCDSP 14 and the flash controller 13 and controls communication with a terminal (not shown) connected to the HD-PLC adapter 1. And so on.

ＲＡＭ１２は、ＣＰＵ１１の作業領域や各種データの一時格納領域として用いられる揮発性半導体メモリである。   The RAM 12 is a volatile semiconductor memory used as a work area for the CPU 11 and a temporary storage area for various data.

フラッシュコントローラ１３は、ＣＰＵ１１からの指示に応じてフラッシュメモリ２０へのアクセス制御を行うメモリ制御回路である。   The flash controller 13 is a memory control circuit that controls access to the flash memory 20 in accordance with an instruction from the CPU 11.

ＰＬＣＤＳＰ１４は、ＣＰＵ１１からの指示に応じてデジタル信号を処理するデジタル信号処理回路である。   The PLCDSP 14 is a digital signal processing circuit that processes a digital signal in accordance with an instruction from the CPU 11.

ＤＡ変換回路１５は、ＰＬＣＤＳＰ１４から入力されるデジタル信号をアナログ信号に変換してトランス３０に出力する回路ブロックであり、ＨＤ−ＰＬＣアダプタ１の送信回路ＴＸとして機能する。   The DA conversion circuit 15 is a circuit block that converts the digital signal input from the PLCDSP 14 into an analog signal and outputs the analog signal to the transformer 30, and functions as the transmission circuit TX of the HD-PLC adapter 1.

ＡＤ変換回路１６は、トランス３０から入力されるアナログ信号をデジタル信号に変換してＰＬＣＤＳＰ１４に出力する回路ブロックであり、ＨＤ−ＰＬＣアダプタ１の受信回路ＲＸとして機能する。   The AD conversion circuit 16 is a circuit block that converts an analog signal input from the transformer 30 into a digital signal and outputs the digital signal to the PLCD SP 14, and functions as the reception circuit RX of the HD-PLC adapter 1.

フラッシュメモリ２０は、ＨＤ−ＰＬＣアダプタ１のファームウェアなどを格納する不揮発性半導体メモリである。なお、フラッシュメモリ２０としては、シリアルバスを採用したシリアルフラッシュメモリを用いることが望ましい。   The flash memory 20 is a non-volatile semiconductor memory that stores firmware of the HD-PLC adapter 1 and the like. As the flash memory 20, it is desirable to use a serial flash memory employing a serial bus.

トランス３０は、半導体装置１０と電力線２との間を絶縁しながらアナログ信号の伝達を行う。なお、トランス３０には、商用電源の交流周波数成分（５０Ｈｚ／６０Ｈｚ）を遮断するために結合キャパシタを含めてもよい。   The transformer 30 transmits an analog signal while insulating between the semiconductor device 10 and the power line 2. The transformer 30 may include a coupling capacitor in order to cut off the AC frequency component (50 Hz / 60 Hz) of the commercial power source.

なお、上記に挙げた半導体装置１０、フラッシュメモリ２０、及び、トランス３０は、一つの通信モジュールとしてＨＤ−ＰＬＣアダプタ１に実装するとよい。   Note that the semiconductor device 10, the flash memory 20, and the transformer 30 listed above may be mounted on the HD-PLC adapter 1 as one communication module.

＜ＡＤ変換回路（第１構成例）＞
図３は、ＡＤ変換回路１６の第１構成例を示すブロック図である。第１構成例のＡＤ変換回路１６は、可変ゲインアンプ１６１と、アナログフィルタ１６２と、ＡＤ変換器１６３と、デジタルフィルタ１６４と、を含む。 <AD conversion circuit (first configuration example)>
FIG. 3 is a block diagram illustrating a first configuration example of the AD conversion circuit 16. The AD conversion circuit 16 of the first configuration example includes a variable gain amplifier 161, an analog filter 162, an AD converter 163, and a digital filter 164.

可変ゲインアンプ１６１は、アナログ信号ＳＡ（本構成例では、差動受信信号ＲｘＰ及びＲｘＮ）の振幅をＡＤ変換器１６３の入力ダイナミックレンジに適合させる。なお、可変ゲインアンプ１６１のゲインは、ＰＬＣＤＳＰ１４によって可変制御すればよい。   The variable gain amplifier 161 adapts the amplitude of the analog signal SA (differential reception signals RxP and RxN in this configuration example) to the input dynamic range of the AD converter 163. Note that the gain of the variable gain amplifier 161 may be variably controlled by the PLCD SP14.

アナログフィルタ１６２は、可変ゲインアンプ１６１を介して入力されるアナログ信号ＳＡの高周波成分を除去して第１信号Ｓ１を生成するアンチエイリアシングフィルタである。なお、アナログフィルタ１６２の次数ｂ（例えばｂ＝３）は、アナログフィルタ１６２、ＡＤ変換器１６３、及び、デジタルフィルタ１６４を組み合わせた仮想フィルタの次数ａ（例えばａ≧９）よりも低く設定されている。この点については後ほど詳述する。   The analog filter 162 is an anti-aliasing filter that removes high-frequency components of the analog signal SA input via the variable gain amplifier 161 and generates the first signal S1. The order b (for example, b = 3) of the analog filter 162 is set lower than the order a (for example, a ≧ 9) of the virtual filter that combines the analog filter 162, the AD converter 163, and the digital filter 164. Yes. This point will be described in detail later.

ＡＤ変換器１６３は、第１信号Ｓ１をＡＤ変換して第２信号Ｓ２を生成する。なお、ＡＤ変換器１６３のサンプリング周波数ｆｓは、第１信号Ｓ１のＡＤ変換時に生じる折り返し雑音がシステム（例えばＨＤ−ＰＬＣアダプタ１の受信特性）に影響しない高さに設定されている。この点については後ほど詳述する。   The AD converter 163 AD-converts the first signal S1 to generate the second signal S2. Note that the sampling frequency fs of the AD converter 163 is set to a height at which aliasing noise generated during AD conversion of the first signal S1 does not affect the system (for example, reception characteristics of the HD-PLC adapter 1). This point will be described in detail later.

デジタルフィルタ１６４は、第２信号Ｓ２の高周波成分を除去してデジタル信号ＳＤを生成する。デジタルフィルタ１６４の次数ｃは、アナログフィルタ１６２、ＡＤ変換器１６３、及び、デジタルフィルタ１６４を組み合わせた仮想フィルタの次数ａが所望値となるように適切に設定すればよい（例えばａ≧９に対してｃ＝６〜５０）。   The digital filter 164 generates a digital signal SD by removing the high frequency component of the second signal S2. The order c of the digital filter 164 may be appropriately set so that the order a of the virtual filter combining the analog filter 162, the AD converter 163, and the digital filter 164 becomes a desired value (for example, for a ≧ 9) C = 6-50).

図４は、フィルタ特性（周波数−ゲイン特性）の一例を示す図である。なお、実線はアナログフィルタ１６２のフィルタ特性を示しており、破線はデジタルフィルタ１６４のフィルタ特性を示している。   FIG. 4 is a diagram illustrating an example of filter characteristics (frequency-gain characteristics). The solid line indicates the filter characteristic of the analog filter 162, and the broken line indicates the filter characteristic of the digital filter 164.

アナログ信号ＳＡが取り得る周波数範囲（以下ではアナログ信号帯域と呼ぶ）は、最小周波数ｆｌ（例えば２ＭＨｚ）〜最大周波数ｆｈ（例えば３０ＭＨｚ）である。これを踏まえ、ＡＤ変換器１６３のサンプリング周波数ｆｓは、アナログ信号帯域の最大周波数ｆｈに対して４倍強（例えばｆｓ＝１２５ＭＨｚ）に設定されており、アナログフィルタ１６２の次数ｂは、ナイキスト周波数ｆｎ（＝ｆｓ／２、例えばｆｎ＝６２．５ＭＨｚ）で折り返し雑音がシステム要求レベル（−ＸｄＢ）以下となる次数（例えばｂ＝３）に設定されている。なお、上記のシステム要求レベル（−ＸｄＢ）を一概に例示することは難しいが、様々な要因（通信速度や伝送路の減衰など）を考慮しながら、折り返し雑音がシステムの許容量を超えないように適宜設定すればよい。また、デジタルフィルタ１６４の次数ｃは、先述の通り、アナログフィルタ１６２、ＡＤ変換器１６３、及び、デジタルフィルタ１６４を組み合わせた仮想フィルタの次数ａが所望値となる次数（例えばａ≧９に対してｃ＝６〜５０）に設定されている。   The frequency range that the analog signal SA can take (hereinafter referred to as an analog signal band) is a minimum frequency fl (for example, 2 MHz) to a maximum frequency fh (for example, 30 MHz). Based on this, the sampling frequency fs of the AD converter 163 is set to be slightly more than four times (for example, fs = 125 MHz) with respect to the maximum frequency fh of the analog signal band, and the order b of the analog filter 162 is set to the Nyquist frequency fn. (= Fs / 2, for example, fn = 62.5 MHz), and the turn-back noise is set to an order (for example, b = 3) that is equal to or lower than the system required level (−X dB). Although it is difficult to exemplify the system requirement level (-XdB) as described above, the aliasing noise should not exceed the allowable amount of the system in consideration of various factors (communication speed, transmission path attenuation, etc.). May be set as appropriate. Further, as described above, the order c of the digital filter 164 is the order at which the order a of the virtual filter combining the analog filter 162, the AD converter 163, and the digital filter 164 becomes a desired value (for example, for a ≧ 9). c = 6 to 50).

このように、第１構成例のＡＤ変換回路１６は、従来構成（アナログフィルタ３０４のみで不要な高周波成分（＞ｆｈ）を全て除去する構成、図７及び図８を参照）と異なり、従来よりも低次のアナログフィルタ１６２を用いて不要な高周波成分の一部のみを除去すると共に、従来よりも高いサンプリング周波数ｆｓのＡＤ変換器１６３を用いてＡＤ変換を行った上で、さらに、デジタルフィルタ１６４を用いて残存する不要な高周波成分を除去する構成とされている。   As described above, the AD converter circuit 16 of the first configuration example is different from the conventional configuration (the configuration in which all unnecessary high-frequency components (> fh) are removed only by the analog filter 304, see FIGS. 7 and 8). In addition, only a part of unnecessary high-frequency components is removed using the low-order analog filter 162, and AD conversion is performed using the AD converter 163 having a higher sampling frequency fs than the conventional one. 164 is used to remove the remaining unnecessary high-frequency components.

このような構成とすることにより、半導体装置１０への集積化が可能な低次のアナログフィルタ１６２を用いてもＡＤ変換器１６３での折り返し雑音を回避することができるので、高次のアナログフィルタ３０４のみを用いてアンチエイリアシングを行っていた従来構成と比べて製造コストを削減することが可能となる。   With such a configuration, aliasing noise in the AD converter 163 can be avoided even if a low-order analog filter 162 that can be integrated into the semiconductor device 10 is used. The manufacturing cost can be reduced as compared with the conventional configuration in which anti-aliasing is performed using only 304.

また、第１構成例のＡＤ変換回路１６において、最終的に生成されるデジタル信号ＳＤは、高次化が比較的容易なデジタルフィルタ１６４によるデジタルフィルタリングを介して生成される。従って、ＡＤ変換回路１６全体としてみれば、従来のアナログフィルタ３０４（９次）と同等のフィルタ特性を持たせることが可能となる。   In the AD conversion circuit 16 of the first configuration example, the finally generated digital signal SD is generated through digital filtering by the digital filter 164 that is relatively easy to increase in order. Therefore, when the AD conversion circuit 16 is viewed as a whole, it is possible to have filter characteristics equivalent to those of the conventional analog filter 304 (9th order).

なお、ＡＤ変換器１６３のサンプリング周波数ｆｓをさらに高めれば、ナイキスト周波数ｆｎが高くなるので、アナログフィルタ１６２の次数ｂを下げることが可能となり、延いては、アナログフィルタ１６２のさらなる回路面積縮小や消費電流削減を図ることが可能となる。ただし、ＡＤ変換器１６３のサンプリング周波数ｆｓを高めるほど、ＡＤ変換器１６３自体の消費電流が増大してしまう点には留意が必要である。逆に、より高次（例えば４次）のアナログフィルタ１６２を半導体装置１０に集積化することができるのであれば、ＡＤ変換器１６３のサンプリング周波数ｆｓを引き下げることが可能となる。   If the sampling frequency fs of the AD converter 163 is further increased, the Nyquist frequency fn is increased. Therefore, the order b of the analog filter 162 can be lowered, and further the circuit area and consumption of the analog filter 162 are further reduced. It is possible to reduce current. However, it should be noted that the current consumption of the AD converter 163 increases as the sampling frequency fs of the AD converter 163 increases. Conversely, if a higher-order (for example, fourth-order) analog filter 162 can be integrated in the semiconductor device 10, the sampling frequency fs of the AD converter 163 can be lowered.

＜ＡＤ変換回路（第２構成例）＞
図５は、ＡＤ変換回路１６の第２構成例を示すブロック図である。第２構成例のＡＤ変換回路１６は、基本的に第１構成例と同様の構成であり、ＰＬＬ［phase-locked loop］部１６５とフィルタ調整部１６６が追加されている点に特徴を有する。そこで、第１構成例と同様の構成要素については、図３と同一の符号を付すことで重複した説明を割愛し、以下では、第２構成例の特徴部分について重点的な説明を行う。 <AD conversion circuit (second configuration example)>
FIG. 5 is a block diagram illustrating a second configuration example of the AD conversion circuit 16. The AD converter circuit 16 of the second configuration example has basically the same configuration as that of the first configuration example, and is characterized in that a PLL [phase-locked loop] unit 165 and a filter adjustment unit 166 are added. Therefore, the same components as those in the first configuration example are denoted by the same reference numerals as those in FIG. 3, and redundant description is omitted. In the following, the characteristic portions of the second configuration example are mainly described.

ＰＬＬ部１６５は、半導体装置１０の外部から入力されるマスタクロック信号ＭＣＫに応じて、ＡＤ変換器１６３のサンプリングクロック信号ＳＣＫを生成する。ＡＤ変換器１６３のサンプリング周波数ｆｓは、サンプリングクロック信号ＳＣＫによって決まる。従って、本構成例のＡＤ変換回路１６であれば、マスタクロック信号ＭＣＫの発振周波数を調整することにより、ＡＤ変換器１６３のサンプリング周波数ｆｓを任意に設定することが可能となる。   The PLL unit 165 generates the sampling clock signal SCK of the AD converter 163 according to the master clock signal MCK input from the outside of the semiconductor device 10. The sampling frequency fs of the AD converter 163 is determined by the sampling clock signal SCK. Therefore, in the AD conversion circuit 16 of this configuration example, the sampling frequency fs of the AD converter 163 can be arbitrarily set by adjusting the oscillation frequency of the master clock signal MCK.

フィルタ調整部１６６は、マスタクロック信号ＭＣＫの発振周波数に応じて、アナログフィルタ１６２のカットオフ周波数を調整する。従って、本構成例のＡＤ変換回路１６であれば、マスタクロック信号ＭＣＫを用いたサンプリング周波数ｆｓの設定動作と同期して、アナログフィルタ１６２のカットオフ周波数を最適化することも可能となる。なお、フィルタ調整部１６６は、アナログフィルタ１６２のバイアス電圧ＶＢを調整する構成とされているが、この点については以下で詳述する。   The filter adjustment unit 166 adjusts the cutoff frequency of the analog filter 162 according to the oscillation frequency of the master clock signal MCK. Therefore, with the AD conversion circuit 16 of this configuration example, the cutoff frequency of the analog filter 162 can be optimized in synchronization with the setting operation of the sampling frequency fs using the master clock signal MCK. The filter adjustment unit 166 is configured to adjust the bias voltage VB of the analog filter 162, which will be described in detail below.

＜アナログフィルタ＞
図６は、アナログフィルタ１６２の一構成例を示す回路図である。なお、本構成例では説明の便宜上、シングルエンド型のアナログフィルタ１６２を例に挙げて説明を行う。本構成例のアナログフィルタ１６２は、ｇｍアンプ１６２ａ〜１６２ｃと、アンプ１６２ｄと、反転アンプ１６２ｅ及び１６２ｆと、キャパシタ１６２ｇ〜１６２ｊと、を含む。 <Analog filter>
FIG. 6 is a circuit diagram illustrating a configuration example of the analog filter 162. In this configuration example, for the sake of convenience of explanation, a single-ended analog filter 162 will be described as an example. The analog filter 162 of this configuration example includes gm amplifiers 162a to 162c, an amplifier 162d, inverting amplifiers 162e and 162f, and capacitors 162g to 162j.

ｇｍアンプ１６２ａの第１入力端は、入力信号ＩＮ（アナログ信号ＳＡ）の印加端に接続されている。ｇｍアンプ１６２ａの第２入力端は、自身の出力端に接続されている。ｇｍアンプ１６２ａの出力端は、ｇｍアンプ１６２ｂの第１入力端とアンプ１６２ｄの入力端に各々接続されている。ｇｍアンプ１６２ｂの第２入力端は、出力信号ＯＵＴ（第１信号Ｓ１）の印加端に接続されている。ｇｍアンプ１６２ｂの出力端は、反転アンプ１６２ｅの入力端に接続されている。ｇｍアンプ１６２ｃの第１入力端は、反転アンプ１６２ｅの出力端に接続されている。ｇｍアンプ１６２ｃの第２入力端は、出力信号ＯＵＴの印加端に接続されている。ｇｍアンプ１６２ｃの出力端は、反転アンプ１６２ｆの入力端に接続されている。反転アンプ１６２ｆの出力端は、出力信号ＯＵＴの印加端に接続されている。キャパシタ１６２ｇは、ｇｍアンプ１６２ａの出力端と接地端との間に接続されている。キャパシタ１６２ｈは、反転アンプ１６２ｈの入力端と出力端との間に接続されている。キャパシタ１６２ｉは、アンプ１６２ｄの出力端とｇｍアンプ１６２ｃの出力端との間に接続されている。キャパシタ１６２ｊは、反転アンプ１６２ｆの入力端と出力端との間に接続されている。   The first input terminal of the gm amplifier 162a is connected to the application terminal for the input signal IN (analog signal SA). The second input terminal of the gm amplifier 162a is connected to its own output terminal. The output terminal of the gm amplifier 162a is connected to the first input terminal of the gm amplifier 162b and the input terminal of the amplifier 162d. The second input terminal of the gm amplifier 162b is connected to the application terminal for the output signal OUT (first signal S1). The output terminal of the gm amplifier 162b is connected to the input terminal of the inverting amplifier 162e. The first input terminal of the gm amplifier 162c is connected to the output terminal of the inverting amplifier 162e. The second input terminal of the gm amplifier 162c is connected to the application terminal for the output signal OUT. The output terminal of the gm amplifier 162c is connected to the input terminal of the inverting amplifier 162f. The output terminal of the inverting amplifier 162f is connected to the application terminal of the output signal OUT. The capacitor 162g is connected between the output terminal of the gm amplifier 162a and the ground terminal. The capacitor 162h is connected between the input terminal and the output terminal of the inverting amplifier 162h. The capacitor 162i is connected between the output terminal of the amplifier 162d and the output terminal of the gm amplifier 162c. The capacitor 162j is connected between the input terminal and the output terminal of the inverting amplifier 162f.

このように、本構成例のアナログフィルタ１６２は、ｇｍアンプ１６２ａ〜１６２ｃとキャパシタ１６２ｇ〜１６２ｊを含むｇｍ−Ｃフィルタであり、３次連立チェビシェフ特性を持つ。本構成例のアナログフィルタ１６２であれば、回路面積や消費電流を不必要に増大させることなく、全ての回路素子を半導体装置１０に集積化することが可能となる。   As described above, the analog filter 162 of this configuration example is a gm-C filter including the gm amplifiers 162a to 162c and the capacitors 162g to 162j, and has a third-order simultaneous Chebyshev characteristic. With the analog filter 162 of this configuration example, all circuit elements can be integrated in the semiconductor device 10 without unnecessarily increasing the circuit area or current consumption.

なお、ｇｍアンプ１６２ａ〜１６２ｃには、フィルタ調整部１６６で生成されたバイアス電圧ＶＢが印加されており、各々の出力電流特性はバイアス電圧ＶＢによって決まる。従って、フィルタ調整部１６６は、マスタクロック信号ＭＣＫの発振周波数に応じてバイアス電圧ＶＢの電圧値を可変制御することにより、ｇｍアンプ１６２ａ〜１６２ｃの出力電流特性を調整し、延いては、アナログフィルタ１６２のカットオフ周波数を容易に調整することが可能となる。   The bias voltage VB generated by the filter adjustment unit 166 is applied to the gm amplifiers 162a to 162c, and each output current characteristic is determined by the bias voltage VB. Accordingly, the filter adjustment unit 166 adjusts the output current characteristics of the gm amplifiers 162a to 162c by variably controlling the voltage value of the bias voltage VB in accordance with the oscillation frequency of the master clock signal MCK, and as a result, the analog filter The cutoff frequency of 162 can be easily adjusted.

＜その他の変形例＞
なお、上記の実施形態では、ＨＤ−ＰＬＣアダプタ１の受信回路として機能するＡＤ変換回路１６に本発明を適用した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の用途に供されるＡＤ変換回路にも広く適用することが可能である。 <Other variations>
In the above embodiment, the configuration in which the present invention is applied to the AD conversion circuit 16 functioning as the receiving circuit of the HD-PLC adapter 1 has been described as an example. However, the configuration of the present invention is not limited to this. However, the present invention can be widely applied to AD conversion circuits used for other purposes.

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。   Various technical features disclosed in the present specification can be variously modified within the scope of the technical creation in addition to the above-described embodiment. That is, the above-described embodiment is to be considered in all respects as illustrative and not restrictive, and the technical scope of the present invention is indicated not by the description of the above-described embodiment but by the scope of the claims. It should be understood that all modifications that fall within the meaning and range equivalent to the terms of the claims are included.

本発明は、例えば、ＨＤ−ＰＬＣアダプタなどに利用することが可能である。   The present invention can be used for, for example, an HD-PLC adapter.

１ ＨＤ−ＰＬＣアダプタ
２ 電力線
３ ルータ
４ テレビ
５ パソコン
６ 冷蔵庫
７ 空気調和機
１０ 半導体装置
１１ ＣＰＵ
１２ ＲＡＭ
１３ フラッシュコントローラ（メモリ制御回路）
１４ ＰＬＣＤＳＰ
１５ ＤＡ変換回路（送信回路）
１６ ＡＤ変換回路（受信回路）
１６１ 可変ゲインアンプ
１６２ アナログフィルタ
１６２ａ〜１６２ｃ ｇｍアンプ
１６２ｄ アンプ
１６２ｅ、１６２ｆ 反転アンプ
１６２ｇ〜１６２ｊ キャパシタ
１６３ Ａ／Ｄ変換器
１６４ デジタルフィルタ
１６５ ＰＬＬ部
１６６ フィルタ調整部
２０ フラッシュメモリ（不揮発性半導体メモリ）
３０ トランス
１００ 宅内ＬＡＮシステム
２００ インターネット DESCRIPTION OF SYMBOLS 1 HD-PLC adapter 2 Power line 3 Router 4 Television 5 Personal computer 6 Refrigerator 7 Air conditioner 10 Semiconductor device 11 CPU
12 RAM
13 Flash controller (memory control circuit)
14 PLCDSP
15 DA conversion circuit (transmission circuit)
16 AD converter circuit (receiver circuit)
161 Variable gain amplifier 162 Analog filter 162a to 162c gm amplifier 162d amplifier 162e, 162f Inverting amplifier 162g to 162j Capacitor 163 A / D converter 164 Digital filter 165 PLL unit 166 Filter adjustment unit 20 Flash memory (nonvolatile semiconductor memory)
30 Transformer 100 Home LAN system 200 Internet

Claims (7)

アナログ信号の高周波成分を除去して第１信号を生成するアナログフィルタと、
前記第１信号をＡＤ［analog/digital］変換して第２信号を生成するＡＤ変換器と、
前記第２信号の高周波成分を除去してデジタル信号を生成するデジタルフィルタと、
マスタクロック信号に応じて前記アナログフィルタのカットオフ周波数を調整するフィルタ調整部と、
を有し、
前記アナログフィルタの次数は、前記アナログフィルタ、前記ＡＤ変換器、及び、前記デジタルフィルタを組み合わせた仮想フィルタの次数よりも低く、
前記ＡＤ変換器のサンプリング周波数は、前記ＡＤ変換器のサンプリング周波数に依存するナイキスト周波数と、前記アナログフィルタの次数及び前記マスタクロック信号に応じて調整される前記アナログフィルタのカットオフ周波数との関係により、前記ＡＤ変換器の折り返し雑音がシステムに影響しない高さに設定されていることを特徴とするＡＤ変換回路。 An analog filter that removes high-frequency components of the analog signal to generate the first signal;
An AD converter that AD (analog / digital) converts the first signal to generate a second signal;
A digital filter that removes high-frequency components of the second signal to generate a digital signal;
A filter adjustment unit for adjusting a cutoff frequency of the analog filter according to a master clock signal;
I have a,
The order of the analog filter is lower than the order of a virtual filter combining the analog filter, the AD converter, and the digital filter,
The sampling frequency of the AD converter depends on the relationship between the Nyquist frequency that depends on the sampling frequency of the AD converter and the cutoff frequency of the analog filter that is adjusted according to the order of the analog filter and the master clock signal. The AD converter circuit is set to a height at which the aliasing noise of the AD converter does not affect the system . 前記ＡＤ変換器のサンプリング周波数は、前記アナログ信号帯域の最大周波数に対して４倍以上に設定されていることを特徴とする請求項１に記載のＡＤ変換回路。 The sampling frequency of the AD converter, the AD conversion circuit according to claim 1, characterized in that it is set to at least 4 times the maximum frequency of the analog signal band. 前記アナログ信号の振幅を前記ＡＤ変換器の入力ダイナミックレンジに適合させる可変ゲインアンプをさらに有することを特徴とする請求項１または請求項２に記載のＡＤ変換回路。 AD converter circuit according to claim 1 or claim 2, characterized in that it further comprises a variable gain amplifier to adapt the amplitude of the analog signal to an input dynamic range of the AD converter. 前記マスタクロック信号に応じて前記ＡＤ変換器のサンプリングクロック信号を生成するＰＬＬ［phase-locked loop］部をさらに有することを特徴とする請求項１〜請求項３のいずれか一項に記載のＡＤ変換回路。 AD according to any one of claims 1 to 3, characterized in that it comprises further the PLL [phase-locked loop] unit in accordance with the master clock signal for generating a sampling clock signal of the AD converter Conversion circuit. 前記アナログフィルタは、ｇｍアンプとキャパシタを含むｇｍ−Ｃフィルタであり、前記フィルタ調整部は、前記マスタクロック信号に応じて前記ｇｍアンプのバイアス電圧を可変制御することを特徴とする請求項１〜請求項４のいずれか一項に記載のＡＤ変換回路。 The analog filter is a gm-C filter including a gm amplifier and a capacitor, and the filter adjustment unit variably controls a bias voltage of the gm amplifier according to the master clock signal. The AD conversion circuit according to claim 4 . アナログ信号をデジタル信号に変換する請求項１〜請求項５のいずれか一項に記載のＡＤ変換回路と、
前記デジタル信号を処理するデジタル信号処理回路と、
を集積化したことを特徴とする半導体装置。 The AD conversion circuit according to any one of claims 1 to 5 , which converts an analog signal into a digital signal;
A digital signal processing circuit for processing the digital signal;
A semiconductor device characterized by being integrated. 請求項６に記載の半導体装置と、
前記半導体装置と電力線との間を絶縁しながらアナログ信号の伝達を行うトランスと、
を有することを特徴とする電力線通信機器。 A semiconductor device according to claim 6 ;
A transformer for transmitting an analog signal while insulating between the semiconductor device and a power line;
A power line communication device comprising:
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