JP4105387B2 - 非同期転送モードスイッチ - Google Patents

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    • H04L2012/5679—Arbitration or scheduling

Description

【０００１】
背 景
１．発明の属する技術分野
本発明は、例えば、ＡＴＭセルが搬送される通信スイッチのようなスイッチに関する。
２．関連技術と他の考察
ビデオオンデマンド、ビデオ電話、電話会議などのマルチメディア応用分野のようなハイバンドサービスについての増大する関心は広帯域統合サービスデジタルネットワーク（Ｂ−ＩＳＤＮ）の発達の動機づけとなってきた。Ｂ−ＩＳＤＮは非同期転送モード（ＡＴＭ）として知られている技術が基盤となっており、かなり拡張された通信能力を提供している。
【０００２】
ＡＴＭは、非同期の時分割多重化技術をもちいるパケット指向の転送モードである。パケットはセルと呼ばれ、伝統的には固定されたサイズをもっていた。伝統的なＡＴＭセルは５３オクテットからなり、その内の５オクテットはヘッダを形成し、残りの４８オクテットが“ペイロード”或いはセルの情報部分を構成する。ＡＴＭセルのヘッダは２つの量を含み、これらはセルが搬送されることになるＡＴＭネットワークの接続、特に、ＶＰＩ（Virtual Path Identifier：仮想パス識別子）とＶＣＩ（Virtual Channel Identifier：仮想チャネル識別子）とを識別する。一般に、その仮想パスは、ネットワークの２つのスイッチングノード間で定義された主要なパスであり、その仮想チャネルは各主要パスにおける１つの具体的な接続である。
【０００３】
その終端地点において、ＡＴＭネットワークは端末装置、例えば、ＡＴＭネットワークユーザに接続される。典型的には、ＡＴＭネットワーク終端地点の間には、複数のスイッチングノードがあり、そのスイッチングノードは互いに物理的な伝送パス或いはリンクで接続されたポートを有している。従って、ある出発端末装置から宛て先端末装置へと転送される中で、メッセージを形成するＡＴＭセルはいくつかのスイッチングノードを経ることになるかもしれない。
【０００４】
スイッチングノードは複数のポートを有し、各ポートはリンク回路と他のノードへのリンクを経て接続が可能である。リンク回路はそのリンクにおいて用いられる特定のプロトコルに従ってセルのパケット化を実行する。スイッチングノードに到来するセルは第１のポートでそのスイッチングノードに入り、第２のポートからリンク回路を経て他のノードに接続されたリンク上へと出て行く。各リンクは複数の接続についてのセルを搬送する。その接続は、例えば、発呼した加入者或いは加入者局と着呼する加入者或いは加入者局との間の伝送である。
【０００５】
各スイッチングノードは典型的には、いくつかの機能部分をもっており、その主要部分がスイッチコアである。スイッチコアは本質的にはそのスイッチのポート間のクロス接続のように機能する。そのスイッチコアへの内部的なパスは選択的に制御され、そのスイッチの特定のポートが互いに接続されて最終的にはメッセージをそのスイッチの入力側から出力側へと搬送させるようにし、最終的には出発した端末装置から宛て先の端末装置へと搬送がなされるようにする。
【０００６】
ピータセンに特許された米国特許第5,467,347号は、本質的には全て均一の長さをもつ、種々のタイプのＡＴＭセルが、スイッチコアとそのスイッチのポートとの間で送信されるＡＴＭスイッチを開示している。セルのタイプにはトラフィックセル、運用維持セル、アイドルセルが含まれる。全てのタイプのセルは、本質的には同じ長さをもつが、全てのセルが必ずしも情報で満たされている訳ではなく、従って、伝送効率の点ではいくらかの損失の原因となる。トラフィックセルは一番最初のスイッチポートからそのスイッチマトリクスのクロスポイントにおけるバッファへとフィードされ、その後、そのバッファから宛て先或いは目的とするスイッチポートへとアンロードされる。元々のスイッチポートからスイッチへと送られたトラフィックセルはリレイアドレスフィールドをもっており、そのフィールドでは、各ビットが目的のスイッチポートに対応している。スイッチコアからアンロードされ目的のスイッチポートへと送られたトラフィックセル各々は、どの目的とするスイッチポートが占有され、どれが空いているかを示すリレイポーリングフィールドをもっている。従って、各トラフィックセルはスイッチポートの状態を反映した情報でその動きが妨害される。
【０００７】
従って、必要とされるものは、即ち、本発明の目的は、異なるタイプのＡＴＭセルを思慮深く賢明にフォーマットし用いる効率的なＡＴＭスイッチングシステムである。
【０００８】
要 約
非同期転送モード（ＡＴＭ）スイッチは、スイッチコアに夫々双方向リンクによって接続されている複数のスイッチポートとを有している。そのスイッチコアは、２つのバッファマトリクスのクロスポイントユニットを有するメモリアレイユニットを含んでいる。対応する行列ユニットには各スイッチポートが接続され、各行列ユニットはクロスポイントユニットの１つの列にサービスセルを書き込むことと、クロスポイントユニットの１つの行からサービスセルを読み出すことを管理する。
【０００９】
各スイッチポートとそのスイッチコアの対応する行列ユニットとの間の双方向リンクはサービスセルと制御セルとの両方を搬送する。入力或いは出力源スイッチポートにおいて得られるトラフィックセル或いは情報セルとして知られるサービスセルはスイッチコアを通るという経路を辿って出力或いは宛て先スイッチポートに至る。制御セルはスイッチされた情報を含まないが、その代わりにスイッチングシステムの管理と運用のために用いられる情報を搬送するのに専用的に用いられる。
【００１０】
本発明のＡＴＭスイッチングシステムによって、異なるサイズのセルをそのスイッチコアとスイッチポートとの間の双方向リンク上で搬送することが可能になる。例えば、サービスセルは、制御セルとは異なるセルサイズをもっており、サービスセルのセルサイズは必ずしも均一である必要はない。
【００１１】
サービスセルは、２つの連続するサービスセルが同じ長さ或いは同じペイロードサイズをもつ必要はないようにセルサイズを異ならせることができる。その双方向の長さで送信されるサービスセルはセルサイズフィールドを含み、そのセルサイズフィールドはそれが含まれる各サービスセルのセルサイズを示す。１つの実施形態では、サービスセルは、次のセルサイズ（バイト）、即ち、８、１６、２４、３２、４０、４８、及び５６のいづれかで良い。
【００１２】
これとは反対に、代表的な実施形態で用いられる制御セル各々は、４バイトの長さである。制御セルの異なるタイプ（例えば、ＬＣＣセルとＬＳＣセル）が備えられ、これら制御セルのタイプは異なるフォーマットをもっている。ＬＣＣ制御セルはリンク接続制御セルとして知られ、ＬＳＣ制御セルはリンク同期制御セルとして知られている。
【００１３】
スイッチコアにおけるスイッチポートとその対応する行列ユニットは両方とも同期状態マシンをもっており、そのマシンはＬＳＣ制御セルを交換する。ＬＳＣ制御セルは２つの状態マシンの動作を同期させる情報を含んでいる。特許クロスポイントに、ＬＳＣ制御セルは、ＬＳＣ制御セルを生成したマシンの複数の同期状態の１つを示すフィールドを含むフォーマットを有している。予め確立されたプロトコルのおいて、短い同期専用のＬＳＣ制御セルを採用することにより、スイッチポートとスイッチコアとの同期が経済的にかつ迅速に成し遂げられ、維持される。
【００１４】
各行列ユニットはクロスポイント状態ユニットの一部として、制御レジスタのセットを有している。その制御レジスタのセットはクロスポイントユニットのバッファとは明瞭に分けられ、そのユニットを通してサービスセルがスイッチングされる。各スイッチポートは少なくとも部分的に、ノン−サービス情報、例えば、制御情報を制御レジスタのセットに書き込んだり、或いは、その制御レジスタのセットから読み出したりすることにより、そのスイッチコアの関連する行列ユニットを制御する。
【００１５】
制御レジスタのいくつかは“ビットマップされた”レジスタとして知られている。なぜなら、そのような制御レジスタの各ビットはスイッチコアに接続された複数のスイッチポートの１つに関連づけられているからである。ビットマップされた制御レジスタには、ポーリング状態ステータスレジスタとポーリング状態解放レジスタとがある。与えられた行列ユニットは、コアマトリクスの同じ列におけるクロスポイントバッファが“占有されている”か、或いは、“空きである”かを示すようにセットされたポーリング状態ステータスレジスタのビットをもっている。その行列ユニットのポーリング状態解放レジスタは、そこで管理されている列におけるバッファが“占有されている”から“空きである”状態に遷移したか、或いは、そのバッファが遷移していないことを示すようにセットされたビットをもっている。
【００１６】
種々の制御レジスタが採用され、例えば、スイッチングシステムの種々の動作パラメータを確立する。そのようなパラメータは、例えば、動作のあるシーケンス（例えば、ポーリング可能、スキャン可能）、あるタイミング情報（例えば、ポーリング状態、スキャン率）、及び、ある無効情報（例えば、スキャンブロック）を含むことができる。
【００１７】
リンク接続制御セル（ＬＣＣ）は２つのフォーマットのセルを含む。それは、ビットマップされたフォーマット（ビットマップされたレジスタに対して）と、“コード化された”フォーマット（ビットマップされていないレジスタと共にいくらかのビットマップされたレジスタに関する入出力動作に用いられる）である。“コード化された”ＬＣＣセルは、データが書き込まれる特定の制御レジスタのアドレスと、その特定の制御レジスタに格納され／そこから得られるノン−サービスデータとを含んでいる。
【００１８】
セルサイズを異ならせるが、サービスセルと制御セルは、物理的ルート識別子（ＰＲＩ）として知られる共通にフォーマットされたフィールドをもっている。予め確立された値の第１のセットのいずれかがＰＲＩフィールドに格納されるときには、セルはサービスセルであるとして認識される。この実施形態の例では、ＰＲＩフィールドの値が複数のスイッチポートの１つを示す値に対応するとき、セルはサービスセルとして認識される。これに対して、制御セルの少なくともいくつかが認識可能である。なぜなら、ＰＲＩフィールドにおける値が制御セル（例えば、制御セルを用いて書き込まれたり或いは読み出される制御レジスタ）によって影響を受ける制御レジスタの同一性或いは番号付けに対応するからである。
【００１９】
スイッチの各スイッチポートは、スイッチコアの種々のクロスポイントユニットのステータス、即ち、それら種々のクロスポイントユニットが“占有されている”か或いは“空きである”かのステータスの種々の結合によって、通知を受けなければならない。特に、各スイッチポートに含まれるクロスポイントユニットは、サービスセルに送信するもの（例えば、そのポートと同じ列のもの）と、セルを取り出すクロスポイントユニット（例えば、そのポートによって管理される行のもの）である。結局、対応するポーリング状態制御セルを準備するために用いられるビットマップされたポーリング状態レジスタが採用される。ポーリング状態ステータスレジスタは更新されるビットマップをもち、サービスセルがスイッチポートによって送信されるクロスポイントユニットの占有／空きの遷移を反映する。第１の行列ユニットがセルを特定のクロスポイントユニット（ＸＰＵ）に送信するとき、その行列ユニットはポーリング状態ステータスレジスタに適当なビットマップをセットするのみならず、ビットが別の行列ユニットのスキャン状態レジスタにセットされるようにし、その別の行列ユニットがその特定のクロスポイントユニット（ＸＰＵ）からのセルの読出しを扱う。読出しを扱う行列ユニットがセルを読み出すことが許可されたことを検出するや否や、そのスキャン状態レジスタをリセットするとともに、第１の行列ユニットのポーリング状態ステータスレジスタもリセットする。第１の行列ユニットのポーリング状態ステータスレジスタのリセットによって、第１の行列ユニットのポーリング状態解放レジスタのビットの設定が“占有”から“空き”状態への遷移を示すようにする。第１の行列ユニットのポーリング状態解放レジスタにおけるステータスの変化によって、第１の行列ユニットからスイッチポートに対してポーリング状態解放セルの発行を生じさせる。
【００２０】
一方、従来技術では、ポーリング状態情報は定期的にスイッチポートに送られるか、或いは、自動的にサービスセルに含まれるがゆえに、本発明は、本質的にポーリング状態情報の伝送を専門的に扱うポーリング状態セルの生成についての特有のシナリオを採用している。即ち、本発明では、ポーリング状態情報はポーリング状態制御セルで送信され、そのポーリング状態制御セルは（１）ポーリング状態情報を喚起する特定の制御セルに応答するか、或いは（２）クロスポイントユニットの有無（例えば、空き／占有ステータス）の変化があるときに生成されるか、或いは、送信される。
【００２１】
例えば、発信元のスイッチポートがセルをスイッチコアに送信できるクロスポイントユニットのステータスを知りたいとき、発信元のスイッチポートはポーリング状態ステータスの取りだし制御セルをスイッチコアに送信する。そのポーリング状態ステータスの取りだし制御セルに応答して、適当な接合点で、スイッチコアはポーリング状態ステータス制御セルを準備して要求をした（発信元の）スイッチポートに送信する。クロスポイントユニットからサービスセルがアンロードされると、ポーリング状態解放制御セルが準備されてそのスイッチポートに送信されて、アンロードされたクロスポイントユニットが空きであることを伝える。ポーリング状態ステータス制御セルとポーリング状態解放制御セルとの両方によって供給されるポーリング状態情報を用いて、スイッチポートはスイッチコアにおけるどのクロスポイントユニットがさらにサービスセルを受信するのに利用可能であるかを決定できる。
【００２２】
他の制御セルは、スイッチの種々の動作パラメータを確立するために採用されている。これらの動作パラメータは、スイッチポートが制御セルを関連する行列ユニットに送信するので、各スイッチポートに関して確立されている。そのような制御セルは、典型的にはそこに対応する制御レジスタに格納され、スイッチコアのシーケンスや他の動作に関連してスイッチコアによって調査されるパラメータやデータを含んでいる。例えば、複数の選択可能なポーリングモードのどれを用いて関連する行列ユニットが動作することになるのかを示す値をポーリング可能レジスタに格納するために、ポーリング可能制御セル（ＬＣＣ）が採用されている。これら種々のポーリングモードは、リンク上で送信されるポーリング状態セルの数に相対するサービスセルの伝送に所定の最小周波数を必要とする。
【００２３】
従って、本発明のＡＴＭスイッチは制御セルのインタラクティブな交換を実行し、スイッチコアの動作を順序づけている。特に制御セルの生成に依存した動作は、スイッチコアからのサービスセルの伝送と、スイッチコアからのポーリング状態セルの伝送と、スイッチコアによって維持されるある制御レジスタの内容の取りだしと、同期手順とを含んでいる。
【００２４】
図 面 の 詳 細 な 説 明
以下の説明では、限定をするためではなく説明をする目的のため、特有のアーキテクチュア、インタフェース、テクニック等のような具体的な詳細が説明され、本発明の完全な理解を提供している。しかしながら、本発明がこれら具体的な詳細からは離れた別の実施形態において実現されることは当業者には明らかである。他の例では、不必要な詳細な説明で本発明の説明をあいまいにすることのないように、公知の機器、回路、方法についての詳細な説明は省略されている。
【００２５】
１．０ 概要
図１は、スイッチコア或いは構造２２と複数のスイッチポートボード（ＳＰＢｓ）２４上にある要素を含むＡＴＭスイッチングシステム２０を示す。図示された実施形態の例において、１６個のスイッチポートボード（ＳＰＢｓ）２４0−２４15はスイッチコア２２に接続可能である。スイッチングシステム２０を有する各スイッチポートボード２４にある要素は、図示された実施形態では、“スイッチポート”として知られており、スイッチポート集積回路（ＳＰＩＣ）２６、図１に示されているＳＰＩＣｓ２６0−２６15に組込まれている。
【００２６】
後で説明するように、スイッチポートボード（ＳＰＢｓ）２４は夫々、そこにマウントされているＳＰＩＣとは別に複数のデバイスをもっている。この理由のために、スイッチポートボード（ＳＰＢｓ）２４はまた、“デバイスボード”としても言及される。１つ以上のこれらのデバイスが通信伝送ラインに接続されて１つ以上のタイプの通信信号、例えば、電話、データ、ビデオなどを受信する。また、スイッチポートボード（ＳＰＢ）上のデバイスは、他のデバイス、例えば、別のスイッチポートボード上の他のデバイスを構成したり制御したるするのに有用な制御信号などを生成する。
【００２７】
スイッチングシステム２０の１つの目的は、スイッチコア２２を通して例えば通信信号や制御信号を含むＡＴＭセルを伝送することである。この点において、ＡＴＭセルが準備されていないなら、スイッチポートボード（ＳＰＢｓ）２４の１つに位置するデバイスによって受信された到来信号、或いは、生成された信号がＡＴＭセルにマップされる。そのセルはスイッチコア２２に印加され、スイッチコア２２を通って運ばれ、セルがスイッチコア２２から別のスイッチポートボード（ＳＰＢ）２４への印加のために現れる。例えば、電話の通話における発呼者から着呼者への音声信号がスイッチポートボード（ＳＰＢ）２４0（例のために、最終的には着呼者に接続される）で受信され、スイッチコア２２を経て、着呼者（この例では、最終的にはスイッチポートボード（ＳＰＢ）２４15に接続される）への伝送のためにスイッチポートボード（ＳＰＢ）２４15に印加される。
【００２８】
従って、ＡＴＭセルは各スイッチポートボード（ＳＰＢ）２４とスイッチコア２２との間で転送される。図１の例では、セルの転送は各スイッチポートボード（ＳＰＢ）２４とスイッチコア２２とを接続する２つのリンクにわたって発生する。スイッチポートボード（ＳＰＢ）２４からスイッチコア２２へと送られるセルは、ポート−ツウ−コアリンク２７上を送信される一方、コア２２からスイッチポートボード（ＳＰＢ）２４へと流れ出るセルはコア−ツウ−ポートリンク２８に印加される。１６個のポート−ツウ−コアリンク２７と、１６個のコア−ツウ−ポートリンク２８とはここでサービスを行っている特定のスイッチポートボードに従って下付き数字が付けられる。ポート−ツウ−コアリンク２７とこれに対応するコア−ツウ−ポートリンク２８は集合的に“双方向リンク”を構成する。
【００２９】
スイッチコア或いは構成２２はメモリアレイユニット（ＭＡＵ）３０と複数の行列ユニット（ＲＣＵｓ）４０を含む。メモリアレイユニット（ＭＡＵ）３０は複数の行と列のアレイに配列されたような概念化されたクロスポイントユニット（ＸＰＵｓ）３２を有している。複数のクロスポイントユニット（ＸＰＵｓ）３２各々は、場所／アドレスを示す下付き数字で示されており、ＸＰＵ３２0,0であれば０列０行にあり、ＸＰＵ３２0,1であれば０列１行にあり、ＸＰＵ３２0,1であれば０列１行にあり、このようにして、最大ではＸＰＵ３２15,15であれば１５列１５行にある。
【００３０】
行列ユニット（ＲＣＵ）４０は各スイッチポートボード（ＳＰＢ）２４、即ち、メモリアレイユニット（ＭＡＵ）３０の各列に対応して備えられる。スイッチポートボードのような１６個のボードが図１の例では図示されているので、１６個の行列ユニット（ＲＣＵｓ）４０0−４０15もまた図示されている。各行列ユニット（ＲＣＵ）４０は同じ列における全てのクロスポイントユニット（ＸＰＵｓ）３２の入力端子への書込みバスによって、そして、与えられた行における全てのクロスポイントユニット（ＸＣＵｓ）３２の出力端子への読出しバスによって接続されている。例えば、ＲＣＵ４０0はクロスポイントユニット（ＸＰＵｓ）３２0,0から３２0,15の入力端子への書込みバス４２0によって、そして、クロスポイントユニット（ＸＣＵｓ）３２0,0から３２15,0の出力端子への読出しバス４４0によって接続されている。同様に、ＲＣＵ４０15はクロスポイントユニット（ＸＰＵｓ）３２15,0から３２15,15の入力端子への書込みバス４２0によって、そして、クロスポイントユニット（ＸＣＵｓ）３２0,15から３２15,15の出力端子への読出しバス４４15によって接続されている。書込みバス４２と読出しバス４４に加えて、行列ユニット（ＲＣＵｓ）４０はまた、システムクロックバス（ＳＣＢ）４６とクロスポイントステータスバス（ＣＳＢ）４８によって接続されている。
【００３１】
図２に示されているように、各クロスポイントユニット（ＸＰＵ）３２は実際にはクロスポイントに２つのバッファを有している。これらのバッファの１つは、バッファ０或いはバッファＣＢＱ0として参照され、もう１つのバッファはバッファ１或いはバッファＣＢＱ1として知られている。各クロスポイントユニット（ＸＣＵ）３２におけるこれら２つのバッファ各々は５６バイト長である。各クロスポイントユニット（ＸＣＵ）３２において、バッファＣＢＱ0とＣＢＱ1とは互いに平行に接続されている。各バッファＣＢＱ0とＣＢＱ1とは、対応する書込みバス４２で受信されるセルの入力許可のために採用された入力ゲートと、対応する読出しバス４４にセルを吐き出すのに採用された出力ゲートとをもっている。ここでのいくつかの接合点において、メモリアレイユニット（ＭＡＵ）３０の全てのクロスポイントユニット（ＸＰＵｓ）３２のバッファＣＢＱ0は集合的に“マトリクス０”として参照され、一方、メモリアレイユニット（ＭＡＵ）３０の全てのクロスポイントユニット（ＸＰＵｓ）３２のバッファＣＢＱ1は集合的に“マトリクス１”として参照される。
【００３２】
１．１ 制御レジスタ
各行列ユニット（ＲＣＵ）４０はクロスポイントステータスユニット（ＸＳＵ）５０を有している。クロスポイントステータスユニット（ＸＳＵ）５０は、ステータス情報とコア動作情報とを含む３つの特別なレジスタを含む、複数の制御レジスタを有している。これら制御レジスタは、例えば、バッファＣＢＱ0、ＣＢＱ1のようなスイッチコア２２のバッファとは全く別のものであり、これらのバッファを通してユーザデータはサービスセル（後述するように）のペイロードにおいてスイッチされる。スイッチコア２２におけるローディングとアンローディングに関与する３つの制御レジスタは、ポーリング状態レジスタとスキャン状態レジスタとを含む。ポーリング状態レジスタは、ポーリング状態ステータスレジスタとポーリング状態解放レジスタとを含む。ポーリング状態ステータスレジスタは、行列ユニット（ＲＣＵ）４０によって管理される列におけるクロスポイントユニット（ＸＰＵｓ）３２のバッファが“空き”であるか或いは“占有”されているかを示す指示がそこに格納されるように更新される。ポーリング状態解放レジスタは、行列ユニット（ＲＣＵ）４０によって管理され、また、読出しバス４０によって読み出される列におけるクロスポイントユニット（ＸＰＵｓ）３２のバッファが“占有”から“空き”へと遷移したか、或いは変更がないかを示すように更新される。従って、ポーリング状態ステータスレジスタとポーリング状態解放レジスタとは集合的に“ポーリング状態レジスタ”として参照される。ポーリング状態レジスタは後述する方法でクロスポイントステータスバス（ＣＳＢ）４８を用いて更新される。
【００３３】
図６はクロスポイントステータスバス（ＣＳＢ）４８の一部と２つの代表的な行列ユニット（ＲＣＵｓ）、特に、ＲＣＵ４０0とＲＣＵ４０15への接続のいくつかを示している。行列ユニット（ＲＣＵｓ）４０のより詳細な検討は後で、つまり、セクション３．０で与えられるが、図６はここで注目している３つの制御レジスタを含むような各行列ユニット（ＲＣＵ）４０のクロスポイントステータスユニット（ＸＳＵ）５０を示している。そのような３つの制御レジスタはポーリング状態ステータスレジスタ５０−２、スキャン状態レジスタ５０−４、ポーリング状態解放レジスタ５０−８を含む。図６に示されているように、これらの制御レジスタ各々は行列ユニット（ＲＣＵ）４０によって制御される１６個のクロスポイントユニット（ＸＣＵ）３２に対応して１６ビットをもっている。その行列ユニットに、これらの制御レジスタは常駐し、即ち、１６個のクロスポイントポーリングユニット（ＸＰＵ）３２は行列ユニット（ＲＣＵ）４０の１つの列に整列されている。
【００３４】
１．２ ＣＳＢバス
各行列ユニット（ＲＣＵ）４０に関して、クロスポイントステータスバス（ＣＳＢ）４８はポーリング状態ステータスレジスタ５０−２のビットステータスを出力するリード線をもつ。例えば、図６において、参照番号４８−１0はクロスポイントステータスバス（ＣＳＢ）４８のリード線を描いており、これがポーリング状態レジスタ５０−２0のビットステータスを出力する。例えば、ポーリング状態ステータスレジスタ５０−２0における最後のビットのステータスは、行列ユニット（ＲＣＵ）４０15がメモリアレイユニット（ＭＡＵ）３０の最後の列におけるクロスポイントユニット（ＸＰＵ）３２の読出しを制御するので、スキャン状態レジスタ５０−４15の最初のビットと通信する。この点に関して、参照番号４８−２15はスキャン状態レジスタ５０−４15の１６ビット各々を設定する異なる１６個の行列ユニット（ＲＣＵｓ）４０のポーリング状態レジスタ５０−２0からのクロスポイントステータスバス（ＣＳＢ）４８におけるリード線を示している。同様に、参照番号４８−３15によって指示されるリード線は、ポーリング状態ステータスレジスタ５０−２15における対応するビットの種々の別のスキャン状態レジスタ５０−４への設定を通信するのに採用されている。参照番号４８−４0によって指示されるリード線は、他の行列ユニット（ＲＣＵｓ）４０のポーリング状態ステータスレジスタ５０−２における対応するビットを行列ユニット（ＲＣＵ）４０0のスキャン状態レジスタ５０−４0へ設定するためにの通信をするのに用いられる。
【００３５】
クロスポイントステータスバス（ＣＳＢ）４８はまた、セルがクロスポイントユニット（ＸＰＵ）３２から読み出されるとき、ポーリング状態ステータスレジスタ５０−２におけるビットをリセットするためのリード線をもっている。例えば、セルがクロスポイントユニット（ＸＰＵ）３２0,15から読み出されるとき、参照番号４８−５15によって指示されるグループのリード線の１つはスキャン状態レジスタ５０−４15の第１のビットを接続して、リセット信号をポーリング状態ステータスレジスタ５０−２0の最後のビットへと搬送する。ポーリング状態ステータスレジスタ５０−２0に入力されるリセット信号は、参照番号４８−６0によって描写されているリード線上を搬送される。同様に、第１列のクロスポイントユニット（ＸＰＵｓ）３２からセルを読み出すことにより、リセット信号が参照番号４８−７0で描写されるリード線上をスキャン状態レジスタ５０−４0から送られるようになる。参照番号４８−８15は行列ユニット（ＲＣＵ）４０15のポーリング状態ステータスレジスタ５０−２15におけるビットをリセットするためのリード線を示している。
【００３６】
この結果、２セットの制御レジスタ（例えば、ポーリング状態ステータスレジスタ５０−２、スキャン状態レジスタ５０−４、ポーリング状態解放レジスタ５０−８）が各行列ユニット（ＲＣＵ）４０に備えられることが認識される。制御レジスタの１つのセットは、マトリクス０におけるバッファＣＢＱ0に対するものであり、制御レジスタのもう１つのセットは、マトリクス１におけるバッファＣＢＱ1に対するものである。ビット設定或いはビットリセット信号が制御レジスタのどのセットのためにクロスポイントステータスバス（ＣＳＢ）４８上を送られるのかを特定するために、クロスポイントステータスバス（ＣＳＢ）４８はまた、各行列ユニット（ＲＣＵ）４０についてのマトリクス指示リード線を含む。それゆえに、クロスポイントステータスバス（ＣＳＢ）４８は１６個のマトリクス指示リード線とともに、図６に示され、また、上述したビット設定及びビットリセットリード線を含む。
【００３７】
２．０ セルタイプ
上述のように、ＡＴＭセルは種々のスイッチポートボード（ＳＰＢｓ）２４とスイッチコア２２との間で送信される。本発明のＡＴＭスイッチングシステム２０は異なる長さのセルを用いる。図３はスイッチポートボードの代表的な１つとスイッチコア２２との間の、特に、ポート−ツウ−コアリンク２７0とコア−ツウ−ポートリンク２８0によってスイッチコア２２に接続されるスイッチポートボード（ＳＰＢ）２４0への転送を示す。
【００３８】
ポート−ツウ−コアリンク２７0とコア−ツウ−ポートリンク２８0各々は、サービスセルと制御セルを含む複数のセルタイプを搬送する。トラフィックセル或いはユーザ情報として知られるサービスセルは電話、データ、ビデオなどのようなユーザデータを（そこのペイロード部に）包含、或いは、含み、それらのデータはスイッチコア２２を介して他のスイッチポートボード（ＳＰＢ）２４への印加のために転送されることになる。図３において、ＬＣＣセルとＬＳＣセルとして描写されている制御セルは、ＡＴＭスイッチングシステム２０の制御と管理のために用いられる。
【００３９】
図４Ａに関して後述するように、サービスセルは、２つの連続するサービスセルが同じ長さや同じペイロードサイズをもつ必要がないように長さを異ならせることができる。その上、制御セルはサービスセルとは異なるサイズをもつ。さらに、本発明は夫々が異なるフォーマットをもつ制御セルタイプをもつ、異なったタイプの制御セル（例えば、ＬＣＣセルとＬＳＣセル）を提供する。図３はただ１つのスイッチポートボード（ＳＰＢ）２４0がスイッチコア２２に制御されているのを示しているが、スイッチコア２２と他のスイッチポートボード（ＳＰＢｓ）２４との間のリンクも同様にサービスセルと制御セルとを搬送することが理解される。
【００４０】
２．１ サービスセル
サービスセルはスイッチコア２２に制御されたユニットにユーザデータを搬送する。全てのサービスセルはスイッチコア２２を経て１つのスイッチポートボード（ＳＰＢ）２４から１つ以上の別のスイッチポートボード（ＳＰＢｓ）２４へと運ばれる。サービスセルのサイズは変化する。図示された実施形態では、例示した正しいサイズは、８、１６、２４、３２、４０、４８、５６バイトであり、これらには２バイトのヘッダ（セルの最初の２バイト）を含んでいる。図示された実施形態では、最大セルサイズは５６バイトである。
【００４１】
図４Ａに示されているように、サービスセルは２バイトのヘッダ（セルの最初の２バイト）とペイロードとをもつ。この２バイトのヘッダはスイッチコア２２によって用いられてユーザデータを所望の、或いは、正しい宛て先（スイッチポートボード）へと運び、セルの残りの部分（即ち、ペイロード）はスイッチコア２２を通過するが、スイッチコア２２にはトラスペアレントなユーザデータである。サービスセルのあるフィールドについて以下に説明する。
【００４２】
２．１．１ ＰＲＩ、セルタイプ、物理的ルート識別子
スイッチポートボード（ＳＰＢ）２４からポート−ツウ−コアリンク２７で受信されるセルにおいて、受信サービスセルのＰＲＩフィールドは、セルデータが（受信クロスポイントユニット（ＸＰＵ）３２と同じ列において）格納されるべき特定のバッファ或いはクロスポイントユニット（ＸＰＵ）を示す値を含む。例えば、もし、スイッチポートボード（ＳＰＢ）２４0から受信されたセルがそのＰＲＩフィールドにおいて“５”という値をもつなら、セルはＸＰＵ0,5に格納されることになる。
【００４３】
図示された実施形態では、０〜１９の範囲のＰＲＩの値はサービスセルを示す。しかしながら、１６個のＸＰＵｓ３２だけがメモリアレイユニット３０（図１）の１列当たりに対して備えられるので、０〜１５のＰＲＩ値だけが妥当な値である。この範囲外のＰＲＩ値をもつサービスセルは棄却される。しかしながら、サポートされないサービスセル（ＰＲＩ＝１６〜１９）のサイズがチェックされてセルの境界を見つける。後で説明するが、２０より大きいＰＲＩ値は制御セルで異なる目的のために用いられる。
【００４４】
後述するが、スイッチポートボード（ＳＰＢ）２４からスイッチコア２２へとセルが送信される直前に、ＰＲＩフィールドはそのセルの発信元であるスイッチポートボードに対応した値で置換される。例えば、もし、セルがスイッチポートボード（ＳＰＢ）２４0からスイッチコア２２を経てスイッチポートボード（ＳＰＢ）２４15へと送信されるのであれば、スイッチコア２２へと向かう途中、スイッチポートボード（ＳＰＢ）２４0を離れる前に、そのセルは“１５”から“０”へと変更されたＰＲＩ値をもつ。
【００４５】
２．１．２ ＣＢＱクロスポイントバッファキューコード
図２に示されているように、各クロスポイントユニット（ＸＰＵ）３２は２つのキュー或いはバッファ、即ち、ＣＢＱ0とＣＢＱ1とをもつ。ＣＢＱフィールドの目的は、サービスセルをこれら２つのキュー或いはバッファの１つへと特定のクロスポイントにおいて導くことにある。ＣＢＱフィールドはこれらバッファのいづれにおいて、セルが格納されるべきであるのかを示す。ＣＢＱ値が“０”であれば、セルはバッファＣＢＱ0に置かれることを示し、ＣＢＱ値が“１”であれば、そのセルはＣＢＱ1にロードされることを示す。ＣＢＱ値が“２”や“３”であることは正当ではなく、そのような不当な値をもつセルは棄却される。
【００４６】
２．１．３ ＦＢＰとＳＢＰパリティビット
ＦＢＰは第１のバイトのパリティビットであり、これはサービスセルのヘッダの最初のバイトをカバーしている。ＳＢＰはそのサービスセルのヘッダの２番目のバイトをカバーしている第２のバイトのパリティビットである。サービスセルヘッダの第１及び第２バイトについて、そのパリティはパリティビットを含んで奇数である。
【００４７】
２．１．４ ＴＴＩフィールド
ＴＴＩ（トラフィックタイプ指示コード）フィールドは３ビットである。受信サービスセルに関し、これら３つのビットはサービスセルについてのトラフィックタイプやそのセルが連繋しているものであるかどうかを特定する。トラフィックタイプあるいは“キャスト”タイプは、そのセルが“ユニキャスト（１つの宛て先をもつもの）”、“マルチキャスト（いくつかの宛て先をもつもの）”、或いは“ブロードキャスト”が指定されたセル（ブロードキャストセルは１６全てのポートに送られる）であるかどうかを示す。“連繋”セルは現在のセルに同じスイッチポートボード（例えば、同じ終端をもつエンティティ）へと向けられた新たなセルが続くことを示している。表１はＴＴ１フィールドについて潜在値“０”〜“７”の重要度を示している。
【００４８】
ＴＴＩビットはスイッチコア２２で変換される。そのような変換は（関連するＣＢＱと列に関し）スイッチコア２２における受信ＴＴＩ値とバッファステータスに依存している。表２は受信ＴＴＩと変換／送信ＴＴＩ値とを示している。
【００４９】
従って、送信セルにおけるＴＴＩフィールドは、関連する受信側のこの列と実際のＣＢＱ値のバッファ全てが“空き”であるかどうかの指示を含んでいる。少なくとも１つのバッファが占有されているなら、そのバッファは“空き”ではない。
【００５０】
２．１．５ ＳＣＳフィールド
ＳＣＳ（サービスセルサイズコード）フィールドは３ビットをもつ。これら３ビットはサービスセルのサイズを特定する。図示された実施形態におけるサービスセルの可能性のあるサイズは、表３に示されている。この可能性のあるサービスセルの順番は（ヘッダを含めて）８、１６、２４、３２、４０、４８、５６バイトである。
【００５１】
２．１．６ ＮＵフィールド
フィールドＮＵ（未使用）は未使用であり、スイッチコア２２についてはトランスペアレントである。
【００５２】
２．１．７ セルペイロード
ペイロードはスイッチコア２２についてはトランスペアレントに転送される“ユーザデータ”である。ＳＣＳフィールド（図４Ａを参照）と表３から明らかであるように、ペイロードのサイズは６〜５４バイトまで変化する。
【００５３】
２．２ 制御セル
制御セルは行列ユニット（ＲＣＵｓ）４０で終端され、また、発信される。全ての制御セルは４バイト長である。図４Ｂに示されているように、全ての制御セルは、サービスセルで上述したように、ＰＲＩ（物理ルート識別子）フィールド、ＦＢＰ（第１バイトパリティ）フィールド、ＳＢＰ（第２バイトパリティ）フィールドをもつ。さらに、制御セルは１ビットのＬＷＰフィールドをもち、これは最後のワードのパリティフィールドである。ＬＷＰは最後のワード（第３及び第４バイト）をカバーする。最後のワードについてのパリティは、そのパリティビットを含めて奇数である。
【００５４】
制御セルについて可能性の有るＰＲＩ値は２０〜３１の範囲にある。図示されら実施形態では、正当な制御セルはＰＲＩフィールドの値として、２５、２６、２８、３０、３１の１つをもつ。ここで、さらに述べるように、これらＰＲＩ値は、フォーマットと、ある場合には、レジスタの読出し或いは書込み動作に関与するクロスポイントユニット（ＸＣＵ）３２における特定の制御レジスタの“アドレスセル”とを表す。
【００５５】
制御セルは行列ユニット（ＲＣＵｓ）４０の遠隔制御と監視、及び、スイッチポートボード（ＳＰＢｓ）２４との接続の同期に用いられる。２つのタイプの制御セル、即ち、リンク接続制御（ＬＣＣ）セルとリンク状態制御（ＬＳＣ）セルとがある。
【００５６】
２．２．１ リンク接続制御（ＬＣＣ）セル
ＬＣＣセルは基本的にはスイッチポートボード（ＳＰＢｓ）２４から離れているスイッチコア２２を制御し動作させるために採用されている。この点において、ＬＣＣセルは行列ユニット（ＲＣＵｓ）４０の内側にあるレジスタからの／への読出しと書込みのために用いられる。ＬＣＣセルはまた、スイッチコア２２から影響を受けるスイッチポートボード（ＳＰＢ）２４へと、クロスポイントユニット（ＸＰＵｓ）３２におけるバッファの解放に関した情報、即ち、いつバッファが占有から空きへと遷移するのか、を搬送する。２つのフォーマットのＬＣＣセル、即ち、ビットマップフォーマットとコード化フォーマットとがある。ＬＣＣの特定のフォーマットはＰＲＩ値によって示される。ＰＲＩ値、２５、２６、２８、３０はビットマップフォーマットのＬＣＣセルを示し、ＰＲＩ値“３１”はコード化フォーマットのＬＣＣセル（或いは、代わりにＬＳＣセル）を示す。
【００５７】
２．２．１．１ ビットマップフォーマットＬＣＣセル
図４Ｂ−１はビットマップフォーマットリンク接続制御（ＬＣＣ）セルノードフォーマットを示している。そのビットマップフォーマットは接続されたスイッチポートボード（ＳＰＢ）２４とスイッチコア２２の行列ユニット（ＲＣＵ）４０内の制御／ステータスレジスタとの間で高速に動作データを搬送する。最大１６ビットが１つのセル転送でロードされたり、アンロードされる。
【００５８】
２．２．１．１．１ ＢＣＤフィールド
１つのセル転送でロードされたり、アンロードされる１６ビットはＢＣＤ（バッファ制御データ）フィールドに格納される。ＢＣＤフィールドの１６ビット各々は、“アドレスされた”制御レジスタ、即ち、ＰＲＩフィールドによって特定される値をもつ制御レジスタに書き込まれる、或いは、そこから読み出されることになるデータを保持する。ＢＣＤフィールドがビットマップとして用いられるとき、ＢＣＤ−Ｎは特定された列或いは行のバッファに関係した値を保持する。
【００５９】
２．２．１．１．２ ＣＢＱ、クロスポイントバッファキュー
ＣＢＱフィールドは。サービスセルに関するのと同じ目的を果たす。例えば、クロスポイントユニット（ＸＰＵ）３２におけるキューＣＢＱ0或いはＣＢＱ1の１つを指し示す。正当な値は“０”と“１”であり、他の値をもつセルは棄却される。
【００６０】
２．２．１．１．３ ＲＥフィールド及びＮＵフィールド
図４Ｂ−１でＲＥと印がつけられたビットがリザーブされ、図４Ｂ−１でＮＵと印が付けられたビットは未使用である。従って、ＲＥもＮＵもスイッチコア２２に対してはトランスペアレントである。
【００６１】
２．２．１．２ コード化フォーマットＬＣＣセル
ＬＣＣセルのコード化フォーマットによってスイッチポートボード（ＳＰＢ）２４が対応する（同じ下付き数字が付けられた）行列ユニット（ＲＣＵ）４０の内側にある全ての制御レジスタにアドレスすることが可能になる。一度に１バイトがコード化フォーマットをもつＬＣＣセルとともにロードされたり、アンロードされる。コード化ＬＣＣセルのフォーマットは図４Ｂ−２に示されている。
【００６２】
ＰＲＩが値“３１”をもつと、これはセルがＬＳＣセルが或いはＬＣＣセルであることを識別する。そのセルの付加的なビット、ＬＳＩビットはＬＳＣセルとＬＣＣセルとを区別する。特に、ＬＳＩ値が“０”であると、これはコード化フォーマットのＬＣＣセルを示し、一方、ＬＳＩ値が“１”であると、これはＬＳＣセルを示す。
【００６３】
コード化ＬＣＣセルの残りのビットは表４に従って解釈される。なお、表４において、スイッチコア２２に対する書込みと読出しの全ての組み合わせが可能である。その上、１／１に等しい書込み／読出しがあるセルは書込み−読出しを行う。
【００６４】
２．２．２ リンク状態制御（ＬＳＣ）セル
リンク状態制御（ＬＳＣ）セルは、スイッチコア２２の行列ユニット（ＲＣＵｓ）４０と対応する（即ち、同様に下付き数字が付けられた）接続されたスイッチポートボード（ＳＰＢ）２４との間の接続を同期させるために用いられる。ＬＳＣセルフォーマットによってセルの流れの高速で信頼性のある同期が促進される。即ち、セルの始まりを見出し、各方向におけるセルの流れを維持し、スイッチコア２２に向かう方向においてセル率の分断を支援する。
【００６５】
ＬＳＣセルを用いることは、スイッチポートボード（ＳＰＢ）２４とスイッチコア２２との間の協力を意味する。ＬＳＣセルは伝送の両方向（例えば、スイッチ−ツウ−コアリンク２７とコア−ツウ−スイッチリンク２８）に関与する。ＬＳＣセルの使用と動作については、以下に図８と図９とリンク２７と２８の両側における対応する同期（sync）状態マシンとを参照してさらに詳しく説明する。リンク状態制御（ＬＳＣ）セルのフォーマットは図４Ｂ−３に示されている。
【００６６】
２．２．２．１ Synctag（同期タグ）フィールド
Synctag（同期タグ）フィールドは、ＬＳＣセルを識別するために用いる４バイトのパターンである。そのSynctag（同期タグ）フィールドは、２つの正当な値（１６進法において、バイト０で始まる）の１つをもつことができる。最初の正当なSynctag（同期タグ）フィールドの値はＦＥ、１Ｆ、００、７Ｆであり、これらはＬＳＣセルがＰＲＥＳＹＮＣ状態（ＳＳＣ＝１１）にあることを示している。最初の正当なSynctag（同期タグ）フィールドの値はＦＥ、１Ｃ、００、７Ｆであり、これらはＬＳＣセルがＳＹＮＣ状態（ＳＳＣ＝００）にあることを示している。セルの始まりはビットクロックの立ちあがりにある。パリティビット（ＦＢＰ、ＳＢＰ、ＬＷＰ）、状態コード、ＰＲＩはこれら４つのSynctag（同期タグ）フィールドのバイトに含まれている。
【００６７】
２．２．２．２ ＳＳＣフィールド
ＳＳＣ（Sync状態コード）フィールドは適当な同期（sync）状態マシンの状態を定義する２つのビットを有している。ＬＳＣセルがスイッチポートボード（ＳＰＢ）２４から発生するとき、ＳＳＣフィールドはスイッチポートボード（ＳＰＢ）２４における同期（sync）状態マシンの状態を定義する。ＬＳＣセルがスイッチコア２２から発生するとき、ＳＳＣフィールドはスイッチコア２２における同期（sync）状態マシンの状態を定義する。
【００６８】
ＳＳＣフィールドは次の正当な値をもつ。即ち、“０”（ＬＳＣセルを送信する側はＰＲＥＳＹＮＣ状態にはないことを示す）と、“３”（ＬＳＣセルを送信する側はＰＲＥＳＹＮＣ状態にあることを示す）である。
【００６９】
適当な状態をもったＬＳＣセルを送信する処理はセクション６．０で説明され、図８と図９とに図示されている。
【００７０】
３．０ スイッチポートボード（ＳＰＢ）
各スイッチポートボード（ＳＰＢ）２４のスイッチポート集積回路（ＳＰＩＣ）２６は、スイッチの各マトリクスに対してクロスポイントステータスレジスタ２６Ｒをもつ。特定のスイッチポート集積回路（ＳＰＩＣ）２６に関するクロスポイントステータスレジスタ２６Ｒにおいて、スイッチポート集積回路（ＳＰＩＣ）２６のためのスイッヂポートボード（ＳＰＢ）２４での列の整列において、各クロスポイントユニット（ＸＣＵ）３２に対応したビット位置がある。例えば、ポイントステータスレジスタ２６Ｒ0に関し、ＸＰＵ３２0,0〜３２0,15各々についてビット位置があり、ポイントステータスレジスタ２６Ｒ15に関し、ＸＰＵ３２15,0〜３２15,15各々についてビット位置がある。後述するように、スイッチポートボード（ＳＰＢ）２４がセルをＸＰＵ３２に書き込むときにはいつでも、スイッチポート集積回路（ＳＰＩＣ）２６は、セルが書き込まれた特定のＸＰＵ３２に対応するクロスポイントステータスレジスタ２６Ｒにビットをセットする。その後、スイッヂポートボード（ＳＰＢ）２４は、ＸＰＵのビットがクロスポイントステータスレジスタ２６Ｒにおいてリセットされるまでは、別のセルをその特定のＸＰＵ３２には送信できない。また、後述することではあるが、クロスポイントステータスレジスタ２６Ｒにおけるビットは、スイッチポート集積回路（ＳＰＩＣ）２６が１つの値をもつ対応するビットをもったポーリング状態解放セルを受信するときに、リセットされる。従って、クロスポイントステータスレジスタ２６Ｒはスイッチポートボード（ＳＰＢ）２４とスイッチコア２２との間のハンドシェイクに役立つ。
【００７１】
マトリクス、例えば、マトリクス０とマトリクス１について上述したことから、クロスポイントステータスレジスタ２６Ｒは各マトリクスについてのスイッチポート集積回路（ＳＰＩＣ）２６に備えられることが理解される。
【００７２】
４．０ 行列ユニット（ＲＣＵ）
スイッチポートボード（ＳＰＢ）２４からスイッチコア２２にリンク２７の１つを経て入力する全てのセルは、対応する行列ユニット（ＲＣＵ）４０（図１を参照）に向けられたものである。スイッチコア２２によるサービスセルの扱いの概要は、特に、行列ユニット（ＲＣＵｓ）４０の制御レジスタに関して。図６Ａ〜図６Ｅに描写された逐次的フレームによって図示されている。サービスセルの扱いの種々の側面からのさらなる詳細は、例えば、セクション４．６．１．３で与えられる。
【００７３】
上述のように、スイッチポート集積回路（ＳＰＩＣ）２６がセルをその対応する行列ユニット（ＲＣＵ）４０に送信するとき、スイッチポート集積回路（ＳＰＩＣ）２６はそのクロスポイントステータスレジスタ２６Ｒにビットをセットする。そのビットセットはそのセルの宛て先となっている特定のクロスポイントユニット（ＸＣＵ）３２の列の位置に対応している。図６Ａ〜図６Ｅに描写されるフレームにおいて、スイッチポート集積回路（ＳＰＩＣ）２６0はサービスセルをスイッチポート集積回路（ＳＰＩＣ）２６15に送信することを望んでいる。それゆえに、スイッチポート集積回路（ＳＰＩＣ）２６0からスイッヂコア２２へと送信されたサービスセルは行列ユニット（ＲＣＵ）４０0を経てクロスポイントユニット（ＸＣＵ）３２0,15に至る。従って、図６Ａに６−１とラベルされた矢はサービスセル（スイッチポート集積回路（ＳＰＩＣ）２６15に宛てられている）を行列ユニット（ＲＣＵ）４０0へと送信するスイッチポート集積回路（ＳＰＩＣ）２６0を表している。図６Ａに示されているように、そのようなサービスセルを行列ユニット（ＲＣＵ）４０0に送信するとき、スイッチポート集積回路（ＳＰＩＣ）２６は、そのクロスポイントステータスレジスタ２６Ｒの最後のビットを設定する（なぜなら、サービスセルはその列における最後のＸＰＵ、即ち、クロスポイントユニット（ＸＰＵ）３２0,15に宛てられているからである）。
【００７４】
サービスセルは行列ユニット（ＲＣＵ）４０によって解析され、それから、メモリアレイユニット（ＭＡＵ）３０の同じ列のクロスポイントユニット（ＸＰＵｓ）３２の内のアドレスされたものに行列ユニット（ＲＣＵ）４０を介して送られる。そのサービスセルは一時的にＸＰＵ３２のバッファＣＢＱ1或いはＣＢＱ2の内、適切にアドレスされたものに格納される。セルがクロスポイントユニット（ＸＰＵ）３２に格納されるとき、行列ユニット（ＲＣＵ）４０はそのクロスポイントステータスユニット（ＸＳＵ）５０を、特に、その適切なポーリング状態ステータスレジスタを更新し、そのセルが格納された特定のバッファが“占有”されたことを示すようにする。この点について、“占有”された状態とは、アンロードするためのセルがあり、“空き”状態とはバッファがロードされることを示す。
【００７５】
図６Ｂに示す例では、サービスセルをクロスポイントユニット（ＸＣＵ）３２0,15に書き込むことに協働して（６−２とラベルされた矢によって示されているように）、ポーリング状態ステータスレジスタ５０−２0のビット１５がセットされる。ポーリング状態ステータスレジスタ５０−２0のビット１５の設定はクロスポイントユニット（ＸＰＵ）３２0,15が占有されていることを示す。さらに、行列ユニット（ＲＣＵ）４０0のクロスポイントステータスユニット（ＸＳＵ）５０は、設定信号を、図６Ｂに参照番号６−３を生じさせている破線によって示されているようにクロスポイントステータスバス（ＣＳＢ）４８（図６を参照）を経てスキャン状態レジスタ５０−４15のビット０に送信する。後で説明するように、２つのスイッチポート集積回路（ＳＰＩＣ）２６0と２６15との間の速度でペンディングとなっているスキャン状態レジスタビットは、第１のワード或いは最後のワードがＸＰＵに書き込まれるときに（後述するスキャン率レジスタにビット０を設定することにより予め定義されるように）設定される。
【００７６】
各行列ユニット（ＲＣＵ）４０はクロスポイントステータスユニット（ＸＳＵ）５０に位置するそれ自身のスキャン状態レジスタ５０−４を走査する。スキャン状態レジスタ５０−４における位置がセットされるとき、行列ユニット（ＲＣＵ）４０は、対応するクロスポイントユニット（ＸＰＵ）３２からセルを読み出すことができることを知る。行列ユニット（ＲＣＵ）４０はそのようなクロスポイントユニット（ＸＰＵ）３２からセルを読出しはじめるとき、スキャン状態レジスタ５０−４にある対応するビットがリセットされる。また、そのセルをクロスポイントユニット（ＸＰＵ）３２に書きこんだ行列ユニット（ＲＣＵ）４０に位置した対応するポーリング状態ステータスレジスタ５０−２は、リセットされる。それゆえに、図６Ｃに描写されたシナリオにおいて、ライン６−４は、クロスポイントユニット（ＸＰＵ）３２0,15から行列ユニット（ＲＣＵ）15へのサービスセルの読み込みを描写している。これによって、スキャン状態レジスタ５０−４15の最初のビットのリセットが生じる。行列ユニット（ＲＣＵ）４０15のクロスポイントステータスユニット（ＸＳＵ）５０15は、リセット信号を、ライン６−５によって示されているようにクロスポイントステータスバス（ＣＳＢ）４８（図６を参照）上に送り出す。５０−４15から発行された信号によって、図６Ｃの参照番号６−６でラベルされたラインによって示されているように、行列ユニット（ＲＣＵ）４０15はクロスポイントユニット（ＸＰＵ）３２0,15から得られたサービスセルをスイッヂポート集積回路（ＳＰＩＣ）２６15に印加する。クロスポイントユニット（ＸＰＵ）３２からのセルの読出しとスイッチポート集積回路（ＳＰＩＣ）２６にこれを印加することとはより詳細にセクション４．７で説明する。
【００７７】
行列ユニット（ＲＣＵ）４０のクロスポイントステータスユニット（ＸＳＵ）５０が占有状態から空き状態への（例えば、１から０へ）ポーリング状態ステータスレジスタ５０−２のビットの変化を検出すると、クロスポイントステータスユニット（ＸＳＵ）５０は、最初の可能な時点において、ポーリング状態解放ＬＣＣセル（セクション２．２．１を参照）を発行する。この点について、行列ユニット（ＲＣＵ）４０は対応するポーリング状態ステータスレジスタ５０−２における状態遷移を捕捉する内部ポーリング状態解放レジスタ５０−８をもっている。基本的には、問題にしているビットについてのリセット信号がクロスポイントステータスバス（ＣＳＢ）４８に現れると、ビット位置に対応したポーリング状態解放レジスタ５０−８がセットされる。図６Ｄに示される状態において、図６Ｃのライン６−５によって示されるリセット信号がポーリング状態ステータスレジスタ５０−２0の最後のビットをリセットした後、クロスポイントステータスユニット（ＸＳＵ）５０0は５０−８0の最後のビットをセットする。クロスポイントステータスユニット（ＸＣＵ）５０は、ポーリング状態解放レジスタ５０−８0のビットのいづれかがセットされているどうかを調べる。いずれかのビットがセットされていれば（図６Ｄで示されている最後のビットのように）、ポーリング状態解放ＬＣＣセルを発行するための要求がなされる。ポーリング状態解放ＬＣＣセルがスイッチポート集積回路（ＳＰＩＣ）２６0（図６Ｄではライン６−６によって示されているように）に発行されると、ポーリング状態解放レジスタ５０−８0が読み出されてクリアされる。図６Ｅはポーリング状態解放レジスタ５０−８0のクリアとともに、ポーリング状態解放ＬＣＣセルの受信時（図６Ｄのライン６−６によって示されているようにスイッチポート集積回路（ＳＰＩＣ）２６0で受信される）におけるクロスポイントステータスレジスタ２６Ｒ0の最後のビットのクリアを示している。この連結点において、新しいセルがスイッチポート集積回路（ＳＰＩＣ）２６0によって同じクロスポイントユニット（ＸＰＵ）３２、即ち、クロスポイントユニット（ＸＰＵ）３２0,15に書きこまれる。
【００７８】
従って、走査処理において、各行列ユニット（ＲＣＵ）４０が担当しているＭＡＵ３０の列に（例えば、読出しバス４４に）接続されたクロスポイントユニット（ＸＰＵｓ）３２の状態を調べ、クロスポイントユニット（ＸＰＵ）３２に含まれる適切なポーリング状態解放レジスタを更新する。セルを含むクロスポイントユニット（ＸＰＵ）３２はバッファ出力ゲートを通って列バス（例えば、読出しバス４４）へと、出力セルとしてアンロードされる。クロスポイントユニット（ＸＰＵ）３２のゲートがオープンすると、１つのセルだけが棄却される。クロスポイントステータスユニット（ＸＳＵ）５０は更新されて、セルがアンロードされたクロスポイントユニット（ＸＰＵ）３２のバッファが今や“空き”であることを示す。アンロードされたセルは、受信行列ユニット（ＲＣＵ）４０を介して受信スイッチポートボード（ＳＰＢ）２４へと転送される。このようにして、セルを含む全てのクロスポイントユニット（ＸＰＵｓ）３２が１つずつアンロードされる。
【００７９】
上述した方法でスイッチコア２２からのセルの読出しが、受信スイッチポートボード（ＳＰＢ）２４によって要求されているよりも低い速度で発生したなら、受信行列ユニット（ＲＣＵ）４０は、期待されるサービスセルの代わりに制御セルを生成する。スイッチポートボード（ＳＰＢ）２４がセルをクロスポイントステータスレジスタ２６Ｒの対応ビットがセットされているクロスポイントユニット（ＸＰＵ）３２に送信するのを試行するなら、それが書込みバスに入る前に、行列ユニット（ＲＣＵ）４０においてそのセルは棄却される。
【００８０】
各行列ユニット（ＲＣＵ）４０はまた、システムクロックユニット（ＳＣＵ）５２を含む。システムクロックユニット（ＳＣＵ）５２はシステムクロックの分配のための論理回路を含み、システムクロックバス（ＳＣＢ）４６に接続される。
【００８１】
行列ユニット（ＲＣＵ）４０はシステムクロックをクロスポイントユニット（ＸＰＵｓ）３２のゲートへと通過させる。各クロスポイントユニット（ＸＰＵ）３２のゲート状態、即ち、オープンがクローズかは準永久的な状態にセットされる。そのゲート状態は列からセットされ、従って、競合が避けられる。
【００８２】
書込みバス４２と読出しバス４４とはクロスポイントユニット（ＸＰＵｓ）３２と対応する行列ユニット（ＲＣＵｓ）４０との間の論理的な内部接続を提供している。バス４２と４４はバッファフル状態、読出し及び書込みバッファ制御とデータのような情報を提供する。
【００８３】
従って、行列ユニット（ＲＣＵ）４０の基本的な機能には、スイッチコア２２と対応するスイッチポートボード（ＳＰＢ）２４との間のセルを整列させて同期をとり（セル率の連結を解くことを含め）、スイッチポートボード（ＳＰＢ）２４にクロスポイントユニット（ＸＰＵｓ）３２に関するステータス情報を提供し、クロスポイントユニット（ＸＰＵ）３２が上書きされないようにしながら、クロスポイントユニット（ＸＰＵｓ）３２からのサービスセルのローディングとアンローディングを行うことが含まれる。さらに、スイッチポートボード（ＳＰＢ）２４から制御される行列ユニット（ＲＣＵ）４０によって実行される数多くの維持機能がある。
【００８４】
図５は各行列ユニット（ＲＣＵ）４０に含まれる基本的な構成要素を示している。既に述べたクロスポイントステータスユニット（ＸＳＵ）５０とシステムクロックユニット（ＳＣＵ）５２に加えて、各行列ユニット（ＲＣＵ）４０は、ラインインタフェースユニット（ＬＩＵ）５３、セル同期ユニット（ＣＳＵ）５４、セル解析ユニット（ＣＡＵ）５５、セル書込みユニット（ＣＷＵ）５６、運用／維持ユニット（ＯＭＵ）５７、セル生成ユニット（ＣＧＵ）５８、及び、セル読出しユニット（ＣＲＵ）５９を含む。
【００８５】
４．１ ラインインタフェースユニット（ＬＩＵ）
ラインインタフェースユニット（ＬＩＵ）３５は差分信号をデジタルレベルに変換するＬＶＤＳ／ＧＬＶＤＳインタフェースを含む。図５Ａに示されているように、各行列ユニット（ＲＣＵ）４０はＶccと接地と、さらに、ＧＬＶＤＳについてのバイアス電圧を有する１組の電源接続をもつ。また、図５Ａに示されているように、行列ユニット（ＲＣＵ）４０のラインインタフェースユニット（ＬＩＵ）５３は５つの差分アンプペア５３−１〜５３−５とともに、Ｖcc、接地、バイアスのための３つの電源ピンと、さらにはＶccと接地をメモリアレイユニット（ＭＡＵ）３０に提供するための２つのピンをもっている。
【００８６】
差分アンプのペア５３−１と５３−２とは、ポート−ツウ−コアリンク２７に含まれる信号ＤＣＬＫとＤ−ＳＰＳＣを夫々扱うために用いられる。ＤＣＬＫを受信する差分アンプペア５３−１はシリアルクロック信号serclkを出力する。差分アンプペア５３−２の出力は、ラインs-data-inのシリアルデータ入力信号を生成するビット同期機能５３−６に結合される。シリアルクロック信号serclkとラインs-data-inのシリアルデータ入力信号とは後で図５Ｂに示されるようにセル同期ユニット（ＣＳＵ）５４に印加される。
【００８７】
差分アンプペア５３−３はコア−ツウ−ポートリンク２８に含まれる信号Ｄ−ＳＣＳＰを出力するために用いられる。差分アンプペア５３−３はラインs-data-outで受信するシリアル出力データ信号を用いて信号Ｄ−ＳＣＳＰを出力する。後で、図５Ｂに関して示されるように、ラインs-data-outのシリアル出力データ信号はセル同期ユニット（ＣＳＵ）５４から発生する。
【００８８】
システムクロックバス（ＳＣＢ）４６は、各行列ユニット（ＲＣＵ）４０に関して、ラインsysclk-inとsysclk-outでのクロック信号用のラインを含む。後で、システムクロックユニット（ＳＣＵ）５２と図５Ｉとを参照して説明するように、ラインsysclk-inのクロック信号は、ラインsysclk-outのクロック信号を生成するのに用いられる。信号ＳＣＬＫは信号sysclk-inを生成するのに用いられる。信号ＳＣＬＫは生成されたシステムクロックから生じ、ＳＰＩＣ（スイッチポートボードの１つにある）を介して分配される。システムクロックは典型的にはネットワークの外部リンク（例えば、Ｔ１リンク）に由来する。システムクロック率は、たいていの場合、８ＫＨzの倍数である。
【００８９】
４．２ セル同期ユニット（ＣＳＵ）
セル同期ユニット（ＣＳＵ）５４はシリアル／パラレル変換を行うとともに、ハーフワードとセルの整列を行う。そのような変換は入力方向で特定のセル同期（sync）パターンを用いて成し遂げられる。出力方向にはパラレル／シリアル変換がなされてビットストリームになる。
【００９０】
セル同期ユニット（ＣＳＵ）５４はラインインタフェースユニット（ＬＩＵ）５３からラインs-data-inでシリアルビットストリームを受信し、バスp-data-inに１６ビットのパラレル信号を生成するシリアル／パラレル変換器５４−１を有する。シリアル／パラレル変換器５４−１によって生成されるこの１６ビットパラレル信号はまた、ＢＩＰ−８テスタ生成器５４−２と同期（sync）タグ検出器或いはセル整列器５４−３へと印加される。
【００９１】
セル同期ユニット（ＣＳＵ）５４はまた、バスp-data-outで１６ビットのパラレル信号を受信し、ラインs-data-out（ラインインタフェースユニット（ＬＩＵ）５３に接続される）に印加されるシリアルビットストリームへの変換を行うパラレル／シリアル変換器５４−４を有している。バスp-data-outの１６ビットのパラレル信号はまた、ＢＩＰ−８テスタ生成器５４−２に印加される。図５Ｇを参照して後で説明するように、バスp-data-outの１６ビットのパラレル信号は、セル生成ユニット（ＣＧＵ）５８から得られる。
【００９２】
さらに、セル生成ユニット（ＣＳＵ）５４はラインインタフェースユニット（ＬＩＵ）５３（図５Ａを参照）の差分アンプペア５３−１から出力されるラインserclkのシリアルクロック信号を受信し、到来するシリアルクロック信号serclkを１６分割してパラレルクロック信号pclkを生成する。パラレルクロック信号pclkは行列ユニット（ＲＣＵ）４０の多くの要素に印加される。クロック分割器５４−５とシリアル／パラレル変換器５４−１とはラインserclkのシリアルクロック信号の両方エッジで動作する。
【００９３】
同期（sync）タグ検出器５４−３は状態マシンと同期（sync）セル（ＬＳＣセル）を探索する比較器とを含む。図８と図９とに関連して後でさらに詳細に述べるように、同期（sync）タグ検出器５４−３の状態マシンは３つの状態、即ち、ＰＲＥＳＹＮＣ、ＳＹＮＣ０、ＳＹＮＣ１とをもつ。ＬＳＣセルの検出時、同期（sync）タグ検出器５４−３は、図５Ｇに関して後で説明するように、セル生成ユニット（ＣＧＵ）５８への印加のためにライン“sync-cell”に信号を出力する。
【００９４】
ＢＩＰ−８テスタ生成器５４−２とはスイッチポートボード（ＳＰＢ）２４とスイッチコア２２との間のリンクを長期的に調べてライン品質を決定する。バイトの各ビットは先のバイトの対応するビットについての保存されたパリティと排他的論理和（ＸＯＲ）がとられる。その結果が、期待される結果を含む制御セルに対してチェックされる。反対の機能がp-data-out方向に適用される。
【００９５】
４．３ セル解析ユニット（ＣＡＵ）
図５Ｃに示すように、セル解析ユニット（ＣＡＵ）５５はセル同期ユニット（ＣＳＵ）５４からバスp-data-inで１６ビット信号を受信する。バスp-data-inを到来するセルのストリームにおけるセルがセル解析ユニット（ＣＡＵ）５５で受信されるとき、そのセルは、（１）セル書込みユニット（ＣＷＵ）５６に転送されるサービスセル、或いは（２）運用管理ユニット（ＯＭＵ）５７に渡される制御セルである（図５を参照）。
【００９６】
セル解析ユニット（ＣＡＵ）５５はセルのＰＲＩフィールド（例えば、図４Ａと図４Ｂを参照）を調べることによりセルタイプをチェックするＰＲＩデコードユニット５５−１を含む。前に示唆されているように、サービスセルは正当なＰＲＩ値０〜１９を持つ一方、制御セルはＰＲＩ値２０〜３１をもつ。一旦判断がなされると、セルタイプは、セル処理の期間、セルタイプレジスタ５５−２に格納され、ライン“cell type”で行列ユニット（ＲＣＵ）４０の他のユニットに印加される。図面上では印象的に示されてはいないが、ライン“cell type”の信号はセル書込みユニット（ＣＷＵ）５６を示し、運用維持ユニット（ＯＭＵ）５７にはセルのタイプを示しており、その結果、これらのユニットはセルタイプの解析を繰返さなくとも良い。セル解析ユニット（ＣＡＵ）５５で生成されたようなセルタイプ信号は、セル書込みユニット（ＣＷＵ）５６と運用維持ユニット（ＯＭＵ）５７とに対して、それらのユニットが従事されるべきであるかどうかを示す。セル書込みユニット（ＣＷＵ）５６はそのセルがサービスセルであれば担当となり、運用維持ユニット（ＯＭＵ）５７はそのセルがＬＣＣセルであれば担当となる。もし、そのセルがＬＳＣセルであれば、セル書込みユニット（ＣＷＵ）５６或いは運用維持ユニット（ＯＭＵ）５７のいずれかが担当となる。
【００９７】
セル解析ユニット（ＣＡＵ）５５はまた完全性チェッカ５５−３を含む。完全性チェッカ５５−３は、第１バイト、第２バイト、及び、最後の第１６バイトにおいて制御セルのパリティエラーについてチェックする（図４ＢにおけるＦＢＰ、ＳＢＰ、ＬＷＰを参照）。もし、そのセルが可変セルフォーマットであれば、全てのサービスセルについて第１バイトと第２バイトにおけるパリティエラーがチェックされる。いずれかのセルにおいてエラーが検出されたなら、フォルト信号が生成される。そのようなパリティエラーによって迅速な再同期がなされ、そのようなパリティエラーの原因が格納される。第１或いは第２バイトでパリティフォルトをもつセルは禁止され、セル書込みユニット（ＣＷＵ）５６へとは転送されない。その上、クロスポイントステータスユニット（ＸＳＵ）５０におけるレジスタは悪い状態となっているかもしれず、それは再同期後にスイッチポートボード（ＳＰＢ）２４から更新される。種々のセル完全性チェック動作がセクション１１．０で説明される。
【００９８】
セル解析ユニット（ＣＡＵ）５５はさらにＰＲＩスワップユニット５５−４を含む。サービスセルに関し、ＰＲＩスワップユニット５５−４は、前述のように、ＰＲＩフィールドの宛て先の値を発信元の値へと変更する。ＰＲＩフィールドの宛て先の値はセル書込みユニット（ＣＷＵ）５６による使用のために退避されており、ラインdest-PRIに印加される。サービスセル自身は１６ビットバス“write data”でセル書込みユニット（ＣＷＵ）５６へと送信される。
【００９９】
４．４ セル書込みユニット（ＣＷＵ）
セル書込みユニット（ＣＷＵ）５６はクロスポイントユニット（ＸＰＵｓ）３２の内、アドレスされた１つにサービスセルを格納する。図５Ｄに示されるセル書込みユニット（ＣＷＵ）５６は、セルサイズロジックユニット５６−１、書込みアドレスカウンタ５６−２、クロスポイント選択ユニット５６−３、バッファ選択ユニット５６−４を含む。サービスセルは、セル解析ユニット（ＣＡＵ）５５から１６ビットバス“write data”で受信され、セル書込みユニット（ＣＷＵ）５６の全てのユニットに印加される。セル解析ユニット（ＣＡＵ）５５からラインdest-PRIで取得された、本質的にはセルがどのスイッチポートボード（ＳＰＢ）２４に送信されるのかを示す、宛て先ＰＲＩ値がクロスポイント選択ユニット５６−３に印加される。
【０１００】
後述するように、クロスポイント選択ユニット５６−３は、サービスセルの処理期間中、サービスセルが書込まれることになる特定のクロスポイントユニット（ＸＰＵ）３２を選択して動作可能にする。サービスセルのフィールドＣＢＱの値に基づいて、バッファ選択ユニット５６−４はサービスセルが書込まれることになる特定のクロスポイントユニット（ＸＰＵ）３２のバッファＣＢＱ0或いはＣＢＱ1（図２を参照）の１つを選択し、バッファイネーブル信号を選択されたバッファに印加し、優先度信号を生成する。特定のクロスポイントユニット（ＸＰＵ）３２とそこにあるバッファに従って、書込みアドレスカウンタ５６−２は到来するサービスセルの最初の１６ビットワードについての書込みアドレスを生成し、バス“write address”にその同じものを印加する。サービスセルのこれに続く１６ビットワード各々について、書込みアドレスカウンタ５６−２は、そのセルの全てのワードがアドレスされたクロスポイントユニット（ＸＰＵ）３２に書込まれるまで、さらなるアドレスを生成する。書込みアドレスカウンタ５６−２は、セルサイズロジック５６−１によって決定されるようにセルサイズに従って、サービスセルの各ワードについてさらなるアドレスを生成する。セルサイズロジック５６−１は、フィールドＳＣＳ（図４Ａを参照）に基づいて、サービスセルのサイズを知る。書込みアドレスカウンタ５６−２はゼロで始まり、セルサイズをカウントする。
【０１０１】
書込みアドレスカウンタ５６−２はまた、クロスポイントステータスユニット（ＸＳＵ）５０によって利用されてクロスポイントユニット（ＸＰＵ）３２（図５Ｈ−１および図５Ｈ−２を参照）の“占有”状態をセットするstart_write信号とend_write信号とを送信する。そのような信号はまた、クロスポイントステータスバス（ＣＳＢ）４８を経て、アンローディングの目的のために影響を受けるクロスポイントユニット（ＸＰＵ）３２を管理する他の行列ユニット（ＲＣＵ）４０のスキャン状態レジスタ５０−４に印加する。
【０１０２】
クロスポイント選択ユニット５６−３はイネーブルレジスタとマルチキャストレジスタとを含む。イネーブルレジスタはデコードされたＰＲＩ値或いはマルチキャストレジスタからのセルの開始でロードされる。マルチキャストレジスタは、影響を受けるサービスセルの受信に先立ち、制御セルによって目的とするクロスポイントユニット（ＸＰＵ）３２に対するアドレスとともに前もってロードされなければならない。マルチキャストレジスタは、スイッヂコア２２がポイント−ツウ−マルチポイント接続をサポートする場合にのみ必要とされる。
【０１０３】
４．５ 運用・維持ユニット（ＯＭＵ）
運用・維持ユニット（ＯＭＵ）は基本的には制御セルを終了させたり、クロスポイントステータスユニット（ＸＳＵ）５０におけるレジスタの１つを目的レジスタとして選択するための役目を果たす。図５Ｅに示されているように、運用・維持ユニット（ＯＭＵ）は、ビットマップターゲットコードレジスタ５７−１、ターゲットコードレジスタ５７−２、トラフィックモードレジスタ５７−３、アーティクル番号ＰＲＩコードユニット５７−４、ゼロフィルバンクユニット５７−５、ビットマップデコードユニット５７−６、ターゲットデコードユニット５６−７を有する。１６ビットバスp-data-inは、セル同期ユニット（ＣＳＵ）５４からビットマップターゲットコードレジスタ５７−１、ターゲットコードレジスタ５７−２、トラフィックモードレジスタ５７−３に印加される。
【０１０４】
３つの可能性のある動作の１つは運用・維持ユニット（ＯＭＵ）５７に送信されたセルに関してとられる。第１の動作として、アイドルセルが捨てられる。第２の動作として、同期（sync）セル（例えば、ＬＳＣセル）が捨てられる（しかしながら、もし、ＬＳＣセルにおける“セル同期（sync）ステータス”ビットがセットされたなら、ＬＳＣセルは格納されねばならず、戻されるＬＳＣセルは送信されねばならない）。第３の動作として、ＬＣＣ同期セルは処理される（ビットマップフォーマットであろうと、コード化フォーマットであろうと）。
【０１０５】
上述の点について、制御セルはビットマップターゲットコードレジスタ５７−１とターゲットコードレジスタ５７−２とに平行に送られる。もし、制御セルがビットマップフォーマットセル（図４Ｂ−１）であれば、ビットマップターゲットコードレジスタ５７−１はそのように判断し、そのセルをデコードされるビットマップデコードユニット５７−６へと送る。そのセルの選択された内容がそれから（ライン“bitmap load”で）ビットマップされた制御レジスタ（表５とセクション４．６．１を参照）のうちの目的とする１つへとロードされる。ターゲットコードレジスタ５７−２は、ターゲットデコードユニット５７−７を動作可能にする機能を果たしどのターゲット制御レジスタにビットマップフォーマットセルが向けられているかを判断する。この判断に従って、ターゲットデコードユニット５７−７はライン“register select”に信号を出力する。そのレジスタのうちの目的とするものは、ビットマップＬＣＣ制御セルのＰＲＩフィールドにおける値から確認される。
【０１０６】
コード化フォーマットのＬＣＣ制御セルは、ターゲットの制御レジスタへのアドレスと格納或いはターゲット制御レジスタ（表６を参照）から取り出されるデータを含むことができる。そのようなレジスタは一般的には、例えば、セクション４．６．２で説明される。ターゲットレジスタフィールドのコードはまた、この文脈では、例えば、表６のクリア命令を参照する直接的なコマンドを保持できる。直接的なコマンドはすぐに実行され、どのレジスタにも格納されないコマンドである。直接的なコマンドの例には、クリア命令やポーリング状態取り出し命令がある。そのクリア命令は本質的にはＸＳＵのポーリング状態ステータスレジスタ５０−２とスキャン状態レジスタ５０-in（図５Ｈ−２を参照）をクリアする。ポーリング状態取り出し命令はスイッヂポートにポーリング状態ステータスＬＣＣを発行して返すことを強制する。
【０１０７】
ロードマーカとアンロードマーカとをもつターゲットレジスタフィールドは、ターゲットレジスタが上書きされるまでターゲットレジスタに格納される。ロードマーカとアンロードマーカとは動的であり、一旦実行されたならクリアされる。ターゲットレジスタからのデータ取り出しを示すアンロードマーカは、制御セルがスイッチポートボード（ＳＰＢ）２４に対して送られるときに、最初に実行される。
【０１０８】
ゼロフィルバンクユニット５７−５は、クロスポイントステータスユニット（ＸＳＵ）５０のターゲットレジスタに関与する取り出し動作でゼロ詰めを行うために利用される。より多くのゲートに関与する別の実施形態では、ゼロ詰めはターゲットレジスタ自身で実行される。
【０１０９】
４．６ クロスポイントステータスユニット（ＸＳＵ）
クロスポイントステータスユニット（ＸＣＵ）５０は、ビットマップリンク接続制御（ＬＣＣ）セル（表５を参照）を用いるレジスタとコード化リンク接続制御（ＬＣＣ）セル（表６を参照）とを含む多くの制御レジスタを含んでいる。さらに、クロスポイントステータスユニット（ＸＳＵ）５０は行列ユニット（ＲＣＵ）４０とそのＲＣＵに接続される書込みバス４２とに接続される各クロスポイントユニット（ＸＰＵ）３２についての現在のフィル状態についての情報を保持するレジスタをもつ。
【０１１０】
４．６．１ ビットマップ化ＬＣＣセルを用いたレジスタ
表５に示されているように、ビットマップＬＣＣセルをスイッチコア２２へと送信することにより更新される３つのタイプのレジスタがある。これら３つのタイプのレジスタはマルチキャストレジスタ、スキャンブロックレジスタ、ポーリング状態レジスタである。
【０１１１】
ビットマップＬＣＣセルを用いるような表５に示されるレジスタは１６ビット幅である（なぜなら、ビットマップＬＣＣセルは１６ビットを搬送する（図４Ｂ−１参照）からである）。全レジスタは１つのビットマップＬＣＣセルをクロスポイントステータスユニット（ＸＳＵ）５０に送信することによって更新される。表５のレジスタのアンロードはセクション４．６．２で説明するように、コード化ＬＣＣセルによってなされる。表５において、値“Ｘ”は「気にする必要のない」値を示す。もし、正しくないＣＢＱ値をもつなら、セルは棄却される。
【０１１２】
４．６．１．１ マルチキャストレジスタ
行列ユニット（ＲＣＵ）４０の１６ビットのマルチキャストレジスタは、サービスセルが“マルチキャスト”の指示をもつときに用いられるビットマップを保持する。そのビットマップの各ビットはスイッヂコア２２のポート、即ち、スイッヂポートボード（ＳＰＢ）２４の１つに対応する。例えば、ビット（０）はポート０（スイッチポートボード（ＳＰＢ）２４0）に対応するなどの対応関係が、ビット１５がポート１５（スイッチポートボード（ＳＰＢ）２４15）に対応するまで続く。マルチキャストレジスタのビットマップにおいて、“１”をセットするビットは、セルが、マルチキャストの１部として、もし空きであれば、対応するバッファにロードされることを意味する。“０”にセットされるマルチキャストレジスタのビットは、対応するバッファがマルチキャストでは含まれていないことを意味する。１つのレジスタ位置が２つのキュー、ＣＢＱ0とＣＢＱ1のために用いられ、このレジスタについてのＣＢＱ値は重要ではない。
【０１１３】
４．６．１．２ スキャンブロックレジスタ
各行列ユニット（ＲＣＵ）４０のクロスポイントステータスユニット（ＸＳＵ）５０について、走査処理からバッファをマスクして外すために用いられる２つの１６ビットスキャンブロックレジスタ５９−６（図５Ｆを参照）がある。１６ビットスキャンブロックレジスタ５９−６の１つは、行列ユニット（ＲＣＵ）４０によって管理されるＣＢＱ0バッファについてビットマップとしての役目を果たし、もう１つのスキャンブロックレジスタは、行列ユニット（ＲＣＵ）４０によって管理されるＣＢＱ0バッファについてのＣＢＱ1バッファについてのビットマップとしての役目を果たす。
【０１１４】
スキャンブロックレジスタ５９−６はあるＣＢＱ0／ＣＢＱ1バッファの走査を排除するようにセットされるかもしれないが、そのバッファのロードは依然としてアクティブ、即ち、セルはスキャンブロックのビットセットをもつバッファへとロードされる。そのセルは、そのビットがクリアされるまで、バッファに留まる。そのビットがリセットされると、バッファは走査処理に再び結合されて、そのセルは正規な時間でスイッヂポートから送信される。
【０１１５】
マルチキャストレジスタのビットマップのように、スキャンブロックレジスタのビット（０）はポート０（スイッチポートボード（ＳＰＢ）２４0）に対応するなどの対応関係が、ビット１５がポート１５（スイッチポートボード（ＳＰＢ）２４15）に対応するまで続く。スキャンブロックレジスタのビットマップにおいてビットに“１”をセットすることは、そのバッファがブロックされていることを示す。
【０１１６】
４．６．１．３ ポーリング状態レジスタ
表５のポーリング状態ステータスレジスタとポーリング状態解放レジスタは集合的に“ポーリング状態レジスタ”と呼ばれる。各行列ユニット（ＲＣＵ）４０について、スイッチコア２２の各マトリクスについて（図６を参照）ポーリング状態ステータスレジスタ５０−２とポーリング状態解放レジスタがある。それゆえに、与えられた行列ユニット（ＲＣＵ）４０に対して、２つのポーリング状態ステータスレジスタと２つのポーリング状態解放レジスタがある。第１のポーリング状態ステータスレジスタは、書込みバス４２によってＲＣＵに接続されるクロスポイントユニット（ＸＰＵｓ）３２における各バッファＣＢＱ0（コアマトリクス０において）に関し、“占有”或いは“空き”のビットマップ表示を含み、第２のポーリング状態ステータスレジスタは、書込みバス４２によってＲＣＵに接続されるクロスポイントユニット（ＸＰＵｓ）３２における各バッファＣＢＱ1（コアマトリクス０において）に関し、“占有”或いは“空き”のビットマップ表示を含む。第１ポーリング状態解放レジスタは、読出しライン４４によってＲＣＵに接続されるクロスポイントユニット（ＸＰＵｓ）３２におけるバッファＣＢＱ0（コアマトリクス０において）において“占有”から“空き”への遷移が発生したかどうかを示すビットマップ表示を含み、第２ポーリング状態解放レジスタは、読出しライン４４によってＲＣＵに接続されるクロスポイントユニット（ＸＰＵｓ）３２における各バッファＣＢＱ1（コアマトリクス０において）に関する類似の表示を含む。ポーリング状態レジスタに影響を与えるセルは、これ以降のセクション９．０で説明するように送信される。
【０１１７】
従って、各行列ユニット（ＲＣＵ）４０に関し、２つの１６ビットポーリング状態レジスタがあり、これらは同じ列の１６個のバッファが空きであるか、或いは、占有されているかを示す表示を保持する。各行列ユニット（ＲＣＵ）４０は、これが管理する１６個のＣＢＱ0バッファについてのポーリング状態ステータスレジスタと、これが管理する１６個のＣＢＱ1バッファについての別のポーリング状態ステータスレジスタをもつ。ポーリング状態ステータスレジスタのビット０は行列ユニット（ＲＣＵ）４０によって管理される第１のクロスポイントユニット（ＸＰＵ）３２に対応し、この対応はビット１５まで続き、ビット１５は行列ユニット（ＲＣＵ）４０によって管理される最後のクロスポイントユニット（ＸＰＵ）３２に対応する。各ポーリング状態ステータスレジスタにおいて、ゼロをセットするビットは対応するクロスポイントユニット（ＸＰＵ）３２のキュー（ＣＢＱ0或いはＣＢＱ1の１つで特定されるように）が空きであることを示し、一方、“１”をセットするビットはそのバッファが占有されていることを示す。セクション９．０に関連して後で詳細に説明するように、ビットマップ化されたポーリング状態ステータスレジスタの内容は、スイッチポートボード（ＳＰＢ）から発行された“ポーリング状態取り出し命令（retrieve pollstate command）”への応答として送信される。“ポーリング状態取り出し命令（retrieve pollstate command）”は２５のＡＤＲフィールド値をもつコード化ＬＣＣセルとともにスイッチコア２２に送られる。ポーリング状態ステータスレジスタのためにビットマップＬＣＣで用いられないビットは“０”にセットされ、リザーブされたビットは“１”に等しい。
【０１１８】
ポーリング状態解放ＬＣＣセルは典型的には、行列ユニット（ＲＣＵ）４０によって管理される列のバッファの１つが、ポーリング状態解放レジスタ５０−８における対応する遷移で示されているように、“占有”から“空き”への変化を経験するときにはいつでも、行列ユニット（ＲＣＵ）４０、特に、セル生成ユニット（ＣＧＵ）５８から送信される。もし、クロスポイントユニット（ＸＣＵ）３２についての両方のレジスタ（ＣＢＱ0とＣＢＱ1）とが変更されたなら、ＣＢＱ0に対応したポーリング状態ステータスレジスタの内容を示すセルが、より高い優先度をもつが故に最初に送信される。進行中の“ポーリング状態解放”の間の全ての変更は捕捉され、別の“ポーリング状態解放”セルとなる。各ポーリング状態解放レジスタにおいて、“１”にセットされるビットはポーリング状態解放レジスタのステータスが占有から空きへと変化したことを示す一方、“０”にセットされるビットは現在のステータスを維持する（占有と空きのいづれか１つがあり得る）ことを示す。ポーリング状態解放レジスタのためのビットマップ化されたＬＣＣにおいて用いられないビットは“０”にセットされ、リザーブされたビットは“１”に等しくなる。
【０１１９】
図６Ａ〜図６Ｅを参照して以前に説明したように、各ＳＰＩＣ２６は、これが制御する各クロスポイントユニットＸＰＵ３２についての１つのビット位置をもつレジスタ２６Ｒ（図１と図６とを参照）をもつ。ＳＰＩＣ２６がセルをクロスポイントユニットＸＰＵ３２に書込むときはいつでも、ＳＰＩＣ２６はレジスタ２６Ｒに対応するビットをセットする。レジスタ２６Ｒにこのようにして書込まれるビットの位置は、ビットマップ化されたＬＣＣセル（表５と図４Ｂ−１を参照）に与えられたビット位置に対応している。ビットがレジスタ２６ＲにＸＰＵ３２に関してセットされる限り、ＳＰＩＣ２６は新しいセルをそのＸＰＵ３２に送信することはできない。対応するＸＰＵ３２についてのビットがレジスタ２６Ｒでリセットされた後だけに、別のセルがＸＰＵ３２へと送信可能になる。レジスタ２６Ｒのビットは、ＳＰＩＣ２６がポーリング状態解放レジスタにおいて問題にしているＸＰＵ３２についてのビットが“１”（例えば、占有から空き状態への遷移を示す）にセットされたことを示すセルを受信したときに、リセットされる。従って、ＳＰＩＣ２６とスイッチコア２２との間のハンドシェイクが発生する。このハンドシェイクによって、ＸＰＵ３２が不都合に上書きされないことが保証される。そのレジスタ２６Ｒとスイッチコア２２との間にミスマッチがないことを確認するために、ＳＰＩＣ２６は現在のクロスポイントステータスに注意を向けることができる。現在のクロスポイントステータスに注意を向けることは、例えば、ＳＰＩＣ２６がタイムアウトによってレジスタ２６Ｒにある位置を決してリセットしないことを検出するかどうかで、なされるべきである。そのとき（或いは、定期的な間隔で）、ＳＰＩＣ２６は“ポーリング状態取り出し命令（retrieve pollstate command）”を発行する。スイッチコア２２はＳＰＩＣ２６にポーリング状態ステータスＬＣＣセル（表５を参照）を送信することで応答する。
【０１２０】
例えば、ポーリング状態ステータスレジスタとポーリング状態解放レジスタのような、各クロスポイントユニット（ＸＰＵ）３２の各バッファについての現在のフィルステータスについての情報を保持するクロスポイント（ＸＳＵ）５０に含まれるレジスタは、クロスポイントステータスバス（ＣＳＢ）４８（図６参照）を通して更新される。クロスポイントユニット（ＸＰＵ）３２のレジスタについての情報は本質的には２つの目的を果たす。第１の目的は、占有され、それゆえにアンロードされるクロスポイントユニット（ＸＰＵ）３２を（ポーリング状態ステータスレジスタを用いて）認識することである。第２の目的は、“占有”から“空き”ステータスへと遷移したクロスポイントユニット（ＸＰＵ）３２を（ポーリング状態解放レジスタを用いて）認識し、新しいセルをそこに送信可能にすることである。
【０１２１】
セクション１０．０で説明するように、各行列ユニット（ＲＣＵ）４０はその関連する列について走査処理を実行する。ＳＰＩＣ２６はスキャン可能カウンタ（セクション４．６．２．４を参照）をセットすることにより、その関連するＲＣＵ４０における走査処理期間を制御できる。走査処理は、図１８に説明されており、図１０に示される動作の全体的な流れの一部である。
【０１２２】
図５Ｈ−２はポーリング状態ステータスレジスタ５０−２、ポーリング率レジスタ５０−３、スキャン状態レジスタ５０−４、スキャン率レジスタ５０−５を有する実施形を示す。ラインＤＨ−Ｌより上側に描写されている図５Ｈ−２の一部は、特定のクロスポイントステータスユニット（ＸＳＵ）５０に接続される書込みバス４２に装着された各クロスポイントユニット（ＸＰＵ）３２の各バッファＣＢＱ0とＣＢＱ1とに対して設けられる。ラインＤＨ−Ｌより下側に描写されている図５Ｈ−２の一部は、特定のクロスポイントステータスユニット（ＸＳＵ）５０に接続される読出しバス４４に装着された各クロスポイントユニット（ＸＰＵ）３２の各バッファＣＢＱ0とＣＢＱ1とに対して設けられる。
【０１２３】
図５Ｈ−２において、セル同期ユニット（ＣＳＵ）５４から得られるラインp-data-inのパラレル入力データがポーリング率レジスタ５０−３とスキャン率レジスタ５０−５の両方の入力端子に印加される。セクション４．６．２．８とセクション１０．０とを参照して後で説明するように、ラインp-data-inのパラレル入力データは、ポーリング率レジスタ５０−３に印加されて、２つのポーリングオプションのいずれが組込まれるのかを示す。同様に、セクション４．６．２．９とセクション１０．０とを参照して後で説明するように、ラインp-data-inのパラレル入力データは、スキャン率レジスタ５０−５に印加されて、２つのスキャンオプションのいずれが組込まれるのかを示す。ポーリング率レジスタ５０−３の端子Ｑへの信号は、２つのポーリングオプションのいずれが選択されるのかに従って、出力選択信号としてスイッチ５０−６に印加される。スキャン率レジスタ５０−５の端子Ｑへの信号は、２つのスキャンオプションのいずれが選択されるのかに従って、出力選択信号としてスイッチ５０−７に印加される。
【０１２４】
ポーリング状態レジスタ５０−２は、セット端子Ｓ、リセット端子Ｒ、出力端子Ｑをもつ。ポーリング状態レジスタ５０−２のセット端子Ｓはセル書込みユニット（ＣＷＵ）５６（図５Ｄを参照）からライン“start-write”で信号を受信する。ポーリング状態レジスタ５０−３の内容に従って、スイッヂ５０−６はライン“start-read”と“end-read”の信号のいずれか１つをポーリング状態レジスタ５０−２のリセット端子Ｒに印加する。ライン“start-read”と“end-read”の信号は、図５Ｆを参照して後で説明されるように、セル読出しユニット（ＣＲＵ）５９から得られる。ライン“start-read”と“end-read”のいずれかが選択されるのかに依存したタイミングに従って、ポーリング状態レジスタ５０−２のＱ端子はライン“poll data”で信号を印加する。
【０１２５】
図５Ｈ−２のポーリング状態レジスタ５０−２の状態は、信号“poll data”によってポーリング状態ステータスレジスタ５０−２の適切なビットに印加される。例えば、もし、図５Ｈ−２のラインＤＨ−Ｌより上側に描写されている構造は、行列ユニット（ＲＣＵ）４０0のクロスポイントステータスユニット（ＸＳＵ）５０0に含まれ、特に、クロスポイントユニット（ＸＰＵ）３２0,1に属しているなら、クロスポイントユニット（ＸＰＵ）３２0,1は、ポーリング状態レジスタ５０−２の設定によって示されているように、サービスセルとともにロードされるとき、ライン“poll data”での信号はビットマップ化されたポーリング状態ステータスレジスタ（図４Ｂ−１と表５を参照）のビットＢＣＤ１（バイト６のビット２）をセットする。
【０１２６】
同様に、スキャン状態レジスタ５０−４は、セット端子Ｓ、リセット端子Ｒ、出力端子Ｑをもつ。スキャン状態レジスタのリセット端子Ｒはセル読出しユニット（ＣＲＵ）５９（図５Ｆを参照）からライン“start-read”で信号を受信する。スキャン率レジスタ５０−５の内容に従って、スイッチ５０−７はライン“start-write”と“end-write”の信号のいずれか１つをスキャン状態レジスタ５０−４のセット端子Ｓに印加する。ライン“start-write”と“end-write”の信号は、図５Ｄを参照して説明されるように、セル書込みユニット（ＣＷＵ）５６から得られる。ライン“start-write”と“end-write”のいずれかが選択されるのかに依存したタイミングに従って、スキャン状態レジスタ５０−４のＱ端子はライン“scan data”で信号を印加し、これは図５Ｆを参照して後で説明するように、セル読出しユニット（ＣＲＵ）５９に印加される。
【０１２７】
図５Ｈ−２のスキャン状態レジスタ５０−４の状態は、信号“scan data”によってポーリング状態解放レジスタ（図６を参照）の適切なビットに印加される。例えば、もし、図５Ｈ−２のラインＤＨ−Ｌより下側に描写されている構造は、行列ユニット（ＲＣＵ）４０0のクロスポイントステータスユニット（ＸＳＵ）５０1に含まれ、特に、クロスポイントユニット（ＸＰＵ）３２0,1に属しているなら、（スキャン状態レジスタ５０−４の設定によって示されているように）サービスセルがクロスポイントユニット（ＸＰＵ）３２0,1からアンロードされるとき、ライン“scan data”での信号はビットマップ化されたポーリング状態解放レジスタ（図４Ｂ−１と表５を参照）のビットＢＣＤ１（バイト６のビット２）をセットする。
【０１２８】
図５Ｈ−１はもう１つのさらに簡略化された実施化を示し、そこでは、ポーリング状態とスキャン状態レジスタの機能とが本質的には両方ともクロスポイントステータスユニット（ＸＳＵ）５０に含まれるクロスポイント機能レジスタ５０−１によって実行される。そのような２つのレジスタ５０−１は、２つのバッファ（そのようなＸＰＵ各々についてバッファＣＢＱ0とＣＢＱ1）があるために、読出しバス４４に装着された各クロスポイントユニット（ＸＰＵ）３２に関して存在することを理解されたい。レジスタ５０−１の設定端子は、セル書込みユニット（ＣＷＵ）５６（図５Ｄを参照）の書込みアドレスカウンタ５６−２から信号が印加されるライン“start-write”に接続される。レジスタ５０−１のリセット端子は、セル読出しユニット（ＣＲＵ）５９の読出しアドレスカウンタ５９−１から信号が印加されるライン“end-read”に接続される。レジスタ５０−１のＱ端子はライン“poll-data”と“scan-data”に接続され、これらの内の後者はクロスポイントステータスバス（ＣＳＢ）４８に含まれる。ライン“scan-data”は、後で図５Ｆに関して説明するように、セル読出しユニット（ＣＲＵ）５９に印加される。
【０１２９】
４．６．２ コード化ＬＣＣセルを用いたレジスタ
コード化ＬＣＣセルを用いるクロスポイントステータスユニット（ＸＳＵ）５０に含まれているコマンドレジスタは表６に示されている。表６において、サブカラムＣＢＱ、ＡＤＲ、“Address”カラム下の４．６．２は、示されている特定のレジスタをアドレスするのに必要なコード化ＬＣＣセル（図４Ｂ−２を参照）の同様に名前が付けられたフィールドの値を参照する。“Write”と“Read”とマークが付されたカラムは、コード化ＬＣＣセルによってロード或いは／及びアンロードされたレジスタを示す。いずれのカラムでも値“Ｘ”は、「気にする必要のない」状態を示す（例えば、どんな値でも良い）。
【０１３０】
４．６．２．１ ポーリング可能レジスタ
ポーリング可能レジスタは、セル送信処理で行列ユニット（ＲＣＵ）４０によって用いられるモードコードを含む。そのモードコードはさらにセル伝送（セクション９．０と図１０を参照）に関して説明される。ポーリング可能レジスタの２つのＬＳＢ（最下位ビット）だけが用いられる。ポーリング可能レジスタの２つのＬＳＢの値はモード（例えば、モード０、１、２、３）に対応する。例えば、ポーリング可能レジスタの値“０”はモード０（例えば、ＬＳＣセルのみを送信）を参照する。モード０では内部レジスタは読み出されない。レジスタを読み出す試みは、ポーリング可能がモード１、２、或いは３に変化するや否やペンディングになり、実行される。レジスタに書込む試みは、ポーリング可能レジスタに格納される値が“０”であるときに可能となる。
【０１３１】
４．６．２．２ ＬＣＣパリティモードレジスタ
ＬＣＣパリティモードレジスタの最下位（ＬＳＢ）ビットはパリティモードを接続するのに用いられる。次のコードを適用する。即ち、“０”は正常なパリティが生成されることを意味し、“１”は逆転パリティＦＢＰ、ＳＢＰ、ＬＷＰが送信されるＬＣＣセルで生成されることを意味する。
【０１３２】
４．６．２．３ セル完全性レジスタ
セル完全性レジスタは、スイッチコア２２における種々の検出フォルトが原因となるエラー指示を保持する。完全性チェック動作は例えば、セクションＸ０に説明されている。検出フォルトによってレジスタの対応ビットがセットされる。そのビットはレジスタのアンロード時にクリアされる。ビット０がセットされると、これはスイッチコア２２の受信側で検出されたＦＢＰ、ＳＢＰ、或いはＬＷＰを示す。ビット１がセットされると、これは受信セルのサポートされていないＰＲＩ値、或いは、連結されたストリームにおける変更されたＣＢＱ値、或いは、多すぎるクロスポイントバッファサイズ、クロスポイントバッファにおける上書き試行を示す（ユニキャスト或いはマルチキャスト時であり、ブロードキャスト時ではない）。ビット２は未使用である。ビット３がセットされると、これはバッファからのサービスセルのアンロード時におけるＦＢＰ或いはＳＢＰのエラーを示す。ビット４〜７は未使用である。
【０１３３】
４．６．２．４ スキャン可能レジスタ
コールサイズロジック５９−２（図５Ｆを参照）の一部を形成するスキャン可能レジスタは、走査処理のスタートとストップを制御する。スキャン可能レジスタは８ビットカウンタであり０〜２５５のどの値にもプリセットできる。そのカウンタは、対応するポートへと送信されるサービスセルの８（番目）バイト毎に１つずつ値を減数してゆく。そのカウンタの値がセロにあると、走査処理はストップする。もし、そのカウンタが２５５にプリセットされていると、カウントダウンは不可能になり、走査処理は新しい値（１以上２５５未満）がレジスタにロードされるまでずっと可能になる。
【０１３４】
４．６．２．５ システムクロックレジスタ
システムクロックレジスタ（図５Ｉを参照）は、各ポートのシステムクロック出力についてのマルチプレクサを制御する。値０〜１５がシステムクロック源のポート番号をセットする。システムクロックレジスタでは、ビット０〜３がクロック源のポート番号を含み、ビット４〜７は未使用である。システムクロックレジスタは、スイッチコア２２からの読出し“read”においてゼロに等しくなるようにセットされる。
【０１３５】
４．６．２．６ 自己ＰＲＩレジスタ
自己ＰＲＩレジスタは４ビット読出し専用レジスタである。読出しにおける値は実際のポート番号に等しい。自己ＰＲＩレジスタにおいて、ビット０〜３は自身のポート番号であり、ビット４〜７はゼロに等しいようにセットされる。
【０１３６】
４．６．２．７ 改訂番号レジスタ
改訂番号レジスタはスイッチコア２２の改訂番号に関する情報を保持する８ビットの読出し専用レジスタである。スイッチコア２２の最初の改訂は“１”である。その改訂番号レジスタにおいて、ビット０〜７は“１”で始まる改訂番号を含む。
【０１３７】
４．６．２．８ ポーリング率レジスタ
スイッチコア２２を介してサービスセルを互いに送信するスイッチポートボード（ＳＰＢｓ）２４（“スイッチポート”）は異なる速度をもつことができる。スイッチコア２２を介したサービスセルの最大性能を成し遂げるために、サービスセルのアンロードの始まり或いは終了において、クロスポイントユニット（ＸＰＵ）３２のバッファが“空き”を示すようになることが必要である。スイッチポートボード（ＳＰＢｓ）２４間の速度の違いに依存して、この選択はなされる。
【０１３８】
スイッチコア２２の各行列ユニット（ＲＣＵ）４０において、前にポーリング状態ステータスレジスタ５０−２として説明したように２つの１６ビットレジスタ（ＣＢＱ当たり１個、即ち、バッファＣＢＱ0に対して１つ、バッファＣＢＱ1に対して１つ）がある。ポーリング率レジスタ５０−３は図５Ｈ−２に示されている。１列についてのバッファが、対応するポーリング状態ステータスレジスタ５０−２において“空き”或いは“占有”として示されている。ポーリング状態ステータスレジスタ５０−２の内容は、取り出すポーリング状態命令に応答して行列ユニット（ＲＣＵ）４０からスイッチポートボード（ＳＰＢ）２４へと送られるビットマップＬＣＣセルによって送信される。
【０１３９】
ポーリング率レジスタはいつ関連するバッファが“空き”として示されるのかを定義する。各行列ユニット（ＲＣＵ）４０に関して、その行列ユニット（ＲＣＵ）４０に接続される列における各クロスポイントユニット（ＸＰＵ）３２に関し、ポーリング率レジスタには１つのレジスタビットがある。このレジスタビットはクロスポイントユニット（ＸＰＵ）３２における２つのＣＢＱバッファについて同じである。低位の８ビットはＰＲＣ＝０において位置付けされ、最上位バイトはＲＰＣ＝１において両方ともアドレス１４にある。
【０１４０】
バッファに関するポーリング状態ステータスレジスタ５０−２の占有／空きの指示は、セルのアンロードの開始或いは終了のいずれかにおいて“空き”にセットされる。その指示がセルのアンロードの開始或いは終了のいずれかにおいて空きにセットされるかどうかは、ポーリング率レジスタにおける対応するビットの設定によって判断される。ゼロ（“０”）に設定されると、“空き”の指示がバッファからの最後のワードのアンロードで設けられ、一方、ポーリング率レジスタの対応するビットを“１”に設定すると、“空き”の指示がそのバッファからの最初のワードのアンロードで設けられる。
【０１４１】
図１１は、特定の行列ユニット（ＲＣＵ）４０xについて、その行列ユニット（ＲＣＵ）４０によって管理されるポーリング率レジスタとクロスポイントユニット（ＸＰＵｓ）３２におけるビットの関係づけを示している。図１１に示される特定の行列ユニット（ＲＣＵ）４０xは、メモリアレイユニット（ＭＡＵ）３０の列ｘを管理する。
【０１４２】
図１２とともに次のシナリオは、スイッチポートＸ及びＹとして参照されている２つのスイッチポートボード（ＳＰＢｓ）２４がサービスセルを互いに送信するように設定されるとき、ポーリング率レジスタがどのように設定されるべきであるのかを説明している。最初に、対向するスイッチポートのビット率は知られてはいない。従って、“空き”の指示が、バッファから最後のワードをアンロードするときになされる。スイッチポートがサービスセルをそれ自身に送信するときに、“空き”の指示は、この場合のビット率がいつも同じであるように、バッファから最初のバイトをアンロードするときになされる。ポーリング率レジスタはこの場合のために、ＬＣＣセルを介して初期設定される。
【０１４３】
図１２の破線の横線の下にある状態で示されているように、２つのスイッチポートＸとＹは今やサービスセルを互いに送信することができる。図示では、スイッチポートＸの速度はスイッチポートＹの速度よりはるかに高速であるように仮定され、ポーリング率レジスタの対応ビットがそれに従ってセットされている。
【０１４４】
ＸからＹへのサービスセルを保持するバッファの“空き”表示は、バッファから最後のワードがアンロードするときにセットされる。ＹからＸへのサービスセルを保持するバッファの“空き”表示は、バッファから最初のワードがアンロードするときにセットされる。
【０１４５】
４．６．２．９ スキャン率レジスタ
スイッチコア２２を介したサービスセルの最大性能を達成するために、利用可能なセルの表示がサービスセルのローディングの開始或いは終了時になされる必要もある。その選択はスイッチポートボード（ＳＰＢｓ）２４間の速度の違いに依存してなされる。
【０１４６】
スキャン率レジスタは関連するバッファにおけるセルがいつ“利用可能”として示されるのかを定義する。その表示は内部スナップショットレジスタにロードされ、これは走査処理によって用いられる。
【０１４７】
図１３は、スキャン率レジスタビットとクロスポイントユニット（ＸＰＵｓ）３２との間の関係を示している。この行列ユニット（ＲＣＵ）４０に接続された列における各クロスポイントユニット（ＸＰＵ）３２に関し、スキャン率レジスタには１つのレジスタビットがある。このレジスタビットは２つのＣＢＱ値（全部で１６ビット）に対して共通である。その低位８ビットはＲＰＣ＝０で位置決めされ、ＲＰＣ＝１における最上位バイトである。両方ともアドレス１５にある。
【０１４８】
そのバッファについての“セル利用可能”の指示は、セルのローディングの始まり或いは終わりになされる。そのバッファについての“セル利用可能”の指示がセルのローディングの始まり或いは終わりになされるかどうかは、そのバッファに対応するスキャン率レジスタのビット設定に依存している。この点について、スキャン率ビットに“０”を設定することは、“セル利用可能”の指示がバッファへの最後のワードのローディングで備えられることを示し、一方、スキャン率ビットに“１”を設定することは、“セル利用可能”の指示がバッファへの最初のワードのローディングで備えられることを示す。その指示のリセットは常にセルの最初のバイトのアンロード時になされる。
【０１４９】
図１４とともに次のシナリオは、２つのスイッチポート、ＸとＹが互いにサービスセルを送信するためにセットアップされるようになるときに、どのようにスキャン率レジスタがセットされるべきであるのかを説明している。最初には、対向するスイッチポートのビット率は知られていない。それゆえに、“セル利用可能”の表示は、バッファへの最後のワードがロードされるときにセットされる。スイッチポートがサービスセルをそれ自身に送信するときに“セル利用可能”の表示は、この場合のビット率が常に同じであるように、バッファへの最初のバイトのローディング時になされる。ＬＣＣセルを介して、スキャン率レジスタはその機能が開始される。
【０１５０】
図１４の第２の状態において、２つのスイッチポートは今やサービスセルを互いに送信できる。スイッチポートＸの速度はスイッチポートＹの速度よりはるかに高速であると仮定され、それに従ってスキャン率レジスタの対応ビットがセットされる。ＸからＹへのサービスセルの“セル利用可能”の表示は、バッファへの第１のワードのローディング時になされる。ＹからＸへのサービスセルの“空き”の表示はバッファへの最後のワードのローディング時になされる。
【０１５１】
４．６．２．１０ クリア命令
クリア命令がスイッチコア２２へと送信されるとき、このポートの対応する内部レジスタはすぐにクリアされる。ＬＣＣセルのデータフィールドの異なるデータビットはスイッチコア２２における異なるレジスタをクリアする。
【０１５２】
次のマッピングがクリア命令に適用される。
【０１５３】
“１”にセットされたデータビット（０）をもつクリア命令は対応するＣＢＱ値のポーリング状態レジスタをクリアし、従って、クリア（ＣＬＥＡＲ）ポーリング状態命令としての役目を果たす。
【０１５４】
“１”にセットされたデータビット（１）をもつクリア命令は対応するＣＢＱ値のポーリング状態解放（スキャン状態）レジスタをクリアし、従って、クリア（ＣＬＥＡＲ）スキャン状態命令としての役目を果たす。列に接続されたポートがなく、この列のクロスポイントのポーリング状態のビットがセットされるなら、そのポーリング状態はハイレベルに留まり、クリアスキャン状態はこのクロスポイントからセルを生成する。そのポーリング状態ビットは、このポートへのクロックがないのでハイレベルに留まり、セルは新しい“クリアスキャン状態”のたび毎に生成される。
【０１５５】
“１”にセットされたデータビット（２）をもつクリア命令は対応するＣＢＱ値のスナップショットレジスタをクリアし、従って、クリア（ＣＬＥＡＲ）スナップショット命令としての役目を果たす。
【０１５６】
“１”にセットされたデータビット（３）をもつクリア命令は対応するＣＢＱ値のスキャンブロックレジスタをクリアし、従って、クリア（ＣＬＥＡＲ）スキャンブロック命令としての役目を果たす。
【０１５７】
“１”にセットされたデータビット（４）をもつクリア命令は対応するＣＢＱ値のマルチキャストレジスタをクリアし、従って、クリア（ＣＬＥＡＲ）マルチキャスト命令としての役目を果たす。推奨：
４．６．２．１１ ポーリング状態取り出し命令
ポーリング状態取り出し命令がスイッチコア２２に送信されるとき、内部ポーリング状態ステータスが取り出される。マトリクス０のＣＢＱ0バッファについて１つの命令があり、マトリクス１のＣＢＱ1バッファについてもう１つの命令がある。
【０１５８】
４．６．２．１２ スキャンブロックレジスタ
スキャンブロックレジスタの読出しはスイッチコア２２にＡＤＲフィールド値２８とともにコード化ＬＣＣセルを送信することによりなされる。そのＬＣＣセルのＲＰＣフィールド値とＣＢＱフィールド値とはスキャンブロックレジスタの対応するデータを与える。
【０１５９】
４．６．２．１３ マルチキャストレジスタ
マルチキャストレジスタの読出しはスイッチコア２２にＡＤＲフィールド値３０とともにコード化ＬＣＣセルを送信することによりなされる。そのＬＣＣセルのＲＰＣフィールド値はマルチキャストレジスタの対応するデータを与える。
【０１６０】
４．７ セル読出しユニット（ＣＲＵ）
スキャン状態処理に従って、サービスセルはスイッチコア２２からＳＰＩＣ２６へと供給される。それゆえに、ＳＰＩＣ２６は、その列で影響を受ける全てのクロスポイント（ＸＰＵｓ）をブロックするか、或いは、スキャン可能カウンタをゼロに設定することにより、サービスセルが到着することを停止することだけができる。従って、スキャン状態処理（図１８を参照）はＸＰＵｓ３２（特に、スキャン状態レジスタ５０−４、図５Ｈ−２を参照）を探索し、対応するＸＰＵから検出するどんなサービスセルでもアンロードする。セル読出しユニット（ＣＲＵ）５９は読出しバス４４に装着されたクロスポイントユニット（ＸＰＵｓ）３２のうちの適当な１つからでていくセルを取得し、その後、セル生成ユニット（ＣＧＵ）５８は出力するサービスセルをリンク２８の出力セルストリームに印加する処理を開始する。
【０１６１】
“占有”状態をもつ対応するスキャン状態レジスタ５０−４をもつクロスポイントユニット（ＸＰＵ）３２が見出された後に、占有されたクロスポイントユニット（ＸＰＵ）３２のバッファはアンロードされる。それから、アンロードされたクロスポイント（ＸＰＵ）３２についてのバッファの状態がポーリング状態解放レジスタ５０−８において“空き”へと変更される。前述の動作は、行列ユニット（ＲＣＵ）４０もまた接続される読出しバス４４に接続された全てのクロスポイントユニット（ＸＰＵｓ）３２に関して実行される。
【０１６２】
図５Ｆに示されているように、セル読出しユニット（ＣＲＵ）５９は、読出しアドレスカウンタ５９−１、セルサイズロジックユニット５９−２、選択ユニット５９−３、１組のスナップショットレジスタ５９−４、１組のスキャンデータゲート５９−５、１組のスキャンブロックレジスタ５９−６を有している。
【０１６３】
クロスポイントユニット（ＸＰＵ）３２がアンロードされることになるとき、クロスポイントステータスユニット（ＸＳＵ）５０はライン“scan data”の信号をセル読出しユニット（ＣＲＵ）５９のゲート５９−５に印加する。クロスポイントステータスユニット（ＸＳＵ）５０によって管理される各クロスポイントユニット（ＸＰＵ）３２に関して、図５Ｈ−２の構成は複製され、従って、そのような各クロスポイントユニット（ＸＰＵ）３２に対して別々のライン“scan data”があることを想起すべきである。ライン“scan data”の信号は、スキャンブロックレジスタ５９−６の組の対応するレジスタによってそのように許されているならば、ゲート５９−５を通過する。そのとき、ゲートされるスキャン信号は、スナップショットレジスタ５９−４の対応する１つと選択ユニット５９−３とに平行に印加される。
【０１６４】
ゲートされるスキャン信号が属する特定のクロスポイントユニット（ＸＰＵ）３２に注目すると、選択ユニット５９−３は適切な信号を送信しサービスセルがそのクロスポイントユニット（ＸＰＵ）３２からフェッチされるようにする。特に、選択ユニット５９−３は読出しバス４４のライン“buffer enable”で信号を印加し、ライン“read control”で信号を送信して読出しアドレスカウンタ５９−１が使用される特定のスキャンデータラインからしてどの特定のクロスポイントユニット（ＸＰＵ）３２がアドレスされるべきであるのかを決定できるようし、読出しバス４４のライン“priority”でバッファ選択信号を送信しアドレスされたクロスポイントユニット（ＸＰＵ）３２におけるバッファＣＢＱ0とＣＢＱ1の内の選択されたものが正しく指定されるようにする。さらに、選択ユニット５９−３はライン“service cell”で信号をセル生成ユニット（ＣＧＵ）５８（図５Ｇを参照）に送信してサービスセルが利用可能になっていることを示す。
【０１６５】
読出しアドレスカウンタ５９−１は、選択ユニット５９−３で受信されるゲートされたスキャン信号に対応するクロスポイントスユニット（ＸＰＵ）３２のアドレスを決定するためにライン“read control”の信号を利用する。そのアドレスは読出しバス４４のライン“read address”で印加される。読出しの始まりで、読出しアドレスカウンタ５９−１は、クロスポイントステータスユニット（ＸＳＵ）５０（図５Ｈ−２を参照）への印加のために、ライン“start-read”で信号をセットする。
【０１６６】
サービスセルのバイトは、読出しバス４４のライン“read data”でセル読出しユニット（ＣＲＵ）５９によって獲得される。各セルのヘッダが受信され、セルサイズロジックユニット５９−２に印加されるので、セルサイズロジックユニット５９−２はセルの長さを判断する（即ち、ＳＣＳフィールドから（図４Ａを参照））。セルサイズロジックユニット５９−２によって、読出しアドレスカウンタ５９−１は、セルサイズロジックユニット５９−２によって決定されたように、セルの全バイトが得られるまで、繰返し、ライン“read address”で印加されたアドレスをインクメントすることが可能である。それから、セルサイズロジックユニット５９−２によって読出しアドレスカウンタ５９−１でクロスポイントステータスユニット（ＸＳＵ）５０への印加のためにライン“end-read”で信号を発行させる（図５Ｈ−２）。
【０１６７】
セル読出しユニット（ＣＲＵ）５９によって、クロスポイントユニット（ＸＰＵ）３２のバッファからセルをアンロードするとき、アンロードされるバッファについてのポーリング状態ステータスレジスタ５０−２は“空き”状態へとリセットされる。この点について、ポーリング率レジスタの値に依存して、ライン“end-read”或いはライン“start-read”の一方或いは他方が用いられてポーリング状態ステータスレジスタ５０−２をリセットする（図５Ｈ−２を参照）。
【０１６８】
上述した方法で選択ユニット５９−３によるアドレッシングを行うとき、アドレスされたクロスポイントユニット（ＸＰＵ）３２の選択バッファのセルが読出しバス４４のライン“read data”で、セル読出しユニット（ＣＲＵ）５９とセル生成ユニット（ＣＧＵ）５８とへ送信される（図５Ｇを参照）。
【０１６９】
４．８ セル生成ユニット（ＣＧＵ）
セル生成ユニット（ＣＧＵ）５８はどのセルを次のセル間隔でスイッチポートボード（ＳＰＢ）２４に送るべきなのかを決定する。セル生成ユニット（ＣＧＵ）５８によって送信されるセルはバスp-data-outを介してシステムクロックユニット（ＳＣＵ）５２へと印加される（図５Ｂを参照）。
【０１７０】
図５Ｇに示されているように、セル生成ユニット（ＣＧＵ）５８は、次セル制御ユニット５８−１、ポーリングイネーブルレジスタ（レジスタ５８−２Ｐとして示されている）、スキャンイネーブルレジスタ（レジスタ５８−２Ｓとして示されている）、パリティ生成器５８−３、制御セルフィルバンク５８−４、ＰＲＩ完全性チェックユニット５８−５を含む。次セル制御ユニット５８−１は、次のセル間隔でスイッチポートボード（ＳＰＢ）に送る次のセルがどのタイプであるのかを判断し、その決定のために、ライン“sync-cell”、“service-cell”、“OAM cell”での信号を受信するとともに、ポーリングイネーブルレジスタ５８−２Ｐ、スキャンイネーブルレジスタ５８−２Ｓの内容を示す信号を受信する。ライン“sync-cell”での信号、セル同期ユニット（ＣＳＵ）５４からの出力（図５Ｂを参照）は、同期セル（ＬＳＣセル）がスイッチポートボード（ＳＰＢ）２４から受信されたことを示す。運用・維持ユニット（ＯＭＵ）５７（図５Ｅを参照）から受信されたライン“OAM”での信号は、非同期制御セルがスイッチポートボード（ＳＰＢ）２４から受信されたことを示す。セル読出しユニット（ＣＲＵ）５９（図５Ｆを参照）から受信されたライン“service-cell”での信号は、サービスセルがフェッチされ、ライン“read-data”でＰＲＩ完全性チェックユニット５８−５において利用可能であることを示す。セル生成ユニット（ＣＧＵ）５８はそこに入力された信号を用いて、例えば、セクション９．０と図１０で説明されるセル伝送手順を制御する。
【０１７１】
そのセル伝送手順に従って、次セル制御ユニット５８−１はライン“control-cell-unload”で信号を制御セルフィルバンク５８−４に出力し、そして、ライン“read-control”でパリティ生成器５８−３に出力する。制御セルフィルバンクはライン“OAM-cell data”でターゲットコードレジスタ５７−２（図５Ｅを参照）から信号を受信する。ＰＲＩ完全性チェックユニット５８−５は、ライン“read-data”でセル読出しユニット（ＣＲＵ）５９からサービスセルを受信し、完全性を実行し、セル同期ユニット（ＣＳＵ）５４、ラインインタフェースユニット（ＬＩＵ）５３、及び、スイッチポートボード（ＳＰＢ）２４への送信に先だって、そのサービスセルをパリティ及びパリティ生成器５８−３に送る。
【０１７２】
基本的には、セルは、次の優先度規則（優先度の順番が下がっていく順番で）に従って、セル生成ユニット（ＣＧＵ）５８から送信される。
【０１７３】
１．もし、ハント状態が現れたり、或いは、ＬＳＣセルプロンプトが発生するならリンク状態制御（ＬＳＣ）セル。ＬＳＣセルは、ＳＰＩＣ２６と対応するＲＣＵ４０との間のリンク上での整列を維持する、即ち、セル境界を識別するために用いられる。ハント状態の間、ＲＣＵ４０はセル構造を見出すことはできず、その代わり、ＲＣＵ４０が同期状態にはなくＲＣＵ４０がＬＳＣセルの送信を停止するまではＬＳＣセルを受信する必要があることを示すコードをもったＬＳＣセルを送信する。或いは、ＳＰＩＣ２６は同期状態にはなく、ＲＣＵ４０に対して対応する要求を送信し、ＲＣＵ４０が連続的にＬＳＣセルを発行するようにする（ただし、ＲＣＵ４０が同期状態にはないことを示すコードがともなってはいない）。
【０１７４】
２．ＳＰＩＣ２６によってプロンプトされるペンディングＬＣＣセルとしても知られる、早期の要求或いはプロンプトされたポーリングスケジュールに従ったＯＡＭセル。
【０１７５】
３．現在のスキャンモードスケジュールに依存するサービスセル／制御セル。
【０１７６】
４．プロンプトされないＣＢＲ（一定のビット率）ポーリングデータをもつアイドルセル或いはＯＡＭセル。
【０１７７】
セル生成ユニット（ＣＧＵ）５８は、もし、ＬＳＣセルのプロンプトが発生したなら、要求されらＯＡＭセルの解放をホールド中にすることができなければならない。ＬＳＣとアイドルセルとが、制御セルフィルバンク５８−４とＯＡＭセルの共通部分とで生成される。
【０１７８】
ＰＲＩ完全性チェックユニット５８−５は、セルのＰＲＩフィールドの値が、表６に示されているような自己ＰＲＩレジスタを用いて自己ＰＲＩとマッチしているかどうかをテストする。随意に、ＰＲＩ完全性チェックユニット５８−５はまた、パリティチェックを行うことができる。パリティ生成器５８−３は全てのセルタイプに関し、必要とされるパリティを追加したり、或いは、変更する。
【０１７９】
４．９ システムクロックユニット
一般的には図５に行列ユニット（ＲＣＵ）４０を有するように示されているシステムクロックユニット（ＳＣＵ）５２は、図５Ｉにより詳細に示されている。ＳＣＬＫ（図５を参照）から生じる信号sysclk-inは、各行列ユニット（ＲＣＵ）４０に対して存在し、システムクロックユニット（ＳＣＵ）５２に印加される。マルチプレクサ（ｍｕｘ）５２−１は、即ち、適切な行列ユニット（ＲＣＵ）４０から信号sysclk-outとして信号インタフェースユニット５３（図５Ａを参照）に印加される信号sysclk-inの１つを選択する。マルチプレクサ（ｍｕｘ）５２−１による選択はシステムクロックレジスタ５２−２によって制御される。システムクロックレジスタ５２−２は、コード化フォーマットのＬＣＣセルによってセットされる。もし、所望であれば、スリュー率レジスタ５２−３が備えられセットされて低速から高速への遷移速度（Ｖ／ナノ秒）がＳＣＬＫ−ＯＵＴ及びＤ−ＳＣＳＰ信号によって制御される（図５Ａを参照）。なお、４つの率が設定可能である。
【０１８０】
５．０ 初期化
図７は図１のＡＴＭスイッチングシステムについての初期化手順が含まれる基本的なステップを示すフローチャートである。スイッチングシステム２０の電源投入時、同期をとるために、そして、図７のステップ７−１によって描写されているように、各スイッチポートボード（ＳＰＢ）２４は、コード化フォーマットで少なくとも５個のリンク状態制御セル（ＬＣＣセル）をその対応する行列ユニット（ＲＣＵ）４０に送信する（図５を参照）。ある場合には、例えば、スイッチングシステム２０が動作中であり何らかの理由で同期を失うときのような場合には、スイッチングシステム２０の再同期のためにより少ない数のＬＳＣセル（例えば、３つのＬＳＣセル）が必要である。初期化或いは再同期に関連して送信される最後のＬＳＣセルは、“ＳＹＮＣ”というＳＳＣフィールド値をもつべきである（図４Ｂ−３を参照）。同期については、後述のセクション６．０でさらに詳しく説明する。
【０１８１】
同期が確立された後、コード化フォーマットの一連のＬＣＣセルが夫々のスイッチポートボード（ＳＰＢ）２４から各行列ユニット（ＲＣＵ）４０へと送信される。一連のコード化ＬＣＣセル各々の発行は、図７のステップ７−２〜７−９によって反映されている。
【０１８２】
ステップ７−２で発行されたコード化ＬＣＣセルは、ポーリングイネーブルレジスタ（表６を参照）にゼロを設定するのに用いられる。ポーリングイネーブルレジスタは、例えば、セクション４．６．２．１で検討されている。ポーリングイネーブルレジスタの初期化を達成するのに、ステップ７−２でのコード化ＬＣＣセルのフィールドが次の値にセットされる（図４Ｂ−２を参照）。即ち、ＰＲＩフィールド＝３１、ＡＤＲフィールド＝４、ＲＰＣフィールド＝０．フィールドＣＢＱ＝Ｘであり、データフィールドは０（１６進法表示）にセットされ、書込みビットは“１”に、読出しビットは“０”にセットされる。
【０１８３】
ステップ７−３〜７−７はスイッチングシステム２０における各行列ユニット（ＲＣＵ）４０についての各クロスポイントユニット（ＸＰＵ）３２に関して実行される。ステップ７−３では、ＬＣＣセルクリア命令がマトリクス０とマトリクス１の夫々に対して送られる。このＬＣＣセルクリア命令は、ＲＣＵ４０が所有するＸＰＵｓに関連したポーリング状態ステータスレジスタ５０−２とスキャン状態レジスタ５０−４（図５Ｈ−２を参照）の位置をリセットする。
【０１８４】
ステップ７−４では、２つのコード化ＬＣＣセルが送信されて、スキャン率レジスタを高位バイトに、また、スキャン率レジスタを低位バイトに初期化する（表６を参照）。スキャン率レジスタは、例えば、セクション４．６．２．９で検討されている。ステップ７−４の最初のＬＣＣセルはスキャン率レジスタを低位バイトに初期化し、ステップ７−４の２番目のＬＣＣセルはスキャン率レジスタを高位バイトに初期化する。スキャン率の高位バイトはクロスポイントユニット（ＸＰＵ）３２のＣＢＱ0バッファに対して（メモリアレイユニット（ＭＡＵ）３０のマトリクス０において）用いられ、スキャン率の低位バイトはクロスポイントユニット（ＸＰＵ）３２のＣＢＱ1バッファに対して（メモリアレイユニット（ＭＡＵ）３０のマトリクス１において）用いられる。そのバイトは未知の率を示すためにセットされる（もし、その率は、事実知られてはいないならば）。ステップ７−４の最初のセルについてのコード化ＬＣＣセルのフィールドは次の値にセットされる（図４Ｂ−２を参照）。即ち、ＰＲＩフィールド＝３１、ＡＤＲフィールド＝１５、ＲＰＣフィールド＝０、フィールドＣＢＱ＝Ｘであり、データフィールドは０（１６進法表示）にセットされ、書込みビットは“１”に、読出しビットは“０”にセットされる。ステップ７−６の２番目のセルについてのコード化ＬＣＣセルのフィールドは同様にセットされるが、例外はＲＰＣフィールド＝１となる点である。
【０１８５】
ステップ７−５では、２つのコード化ＬＣＣセルが送信されて、ポーリング率レジスタを高位バイトに、また、ポーリング率レジスタを低位バイトに初期化する（表６を参照）。ポーリング率レジスタは、例えば、セクション４．６．２．８で検討されている。スキャン率レジスタに対するのと類似の方法で、そのバイトは未知の率を示すためにセットされる（もし、その率は、事実知られてはいないならば）。ステップ７−５の最初のセルについてのコード化ＬＣＣセルのフィールドは次の値にセットされる（図４Ｂ−２を参照）。即ち、ＰＲＩフィールド＝３１、ＡＤＲフィールド＝１４、ＲＰＣフィールド＝０、フィールドＣＢＱ＝Ｘであり、データフィールドは０（１６進法表示）にセットされ、書込みビットは“１”に、読出しビットは“０”にセットされる。ステップ７−５の２番目のセルについてのコード化ＬＣＣセルのフィールドは同様にセットされるが、例外はＲＰＣフィールド＝１となる点である。
【０１８６】
ステップ７−６では、コード化ＬＣＣセルが送信されてスキャンイネーブルレジスタを動作可能にする（表６を参照）。スキャンイネーブルレジスタは、例えば、セクション４．６．２．４において検討されている。ステップ７−６のコード化ＬＣＣセルのフィールドは次の値にセットされる（図４Ｂ−２を参照）。即ち、ＰＲＩフィールド＝３１、ＡＤＲフィールド＝７、ＲＰＣフィールド＝０、フィールドＣＢＱ＝Ｘであり、データフィールドはＦＦ（１６進法表示）にセットされ、書込みビットは“１”に、読出しビットは“０”にセットされる。
【０１８７】
ステップ７−７では、コード化ＬＣＣセルが送信されてポーリングイネーブルレジスタをモード１にセットする（表６を参照）。モード１の重要性は図１０に関連して説明される。ステップ７−７のコード化ＬＣＣセルのフィールドは次の値にセットされる（図４Ｂ−２を参照）。即ち、ＰＲＩフィールド＝３１、ＡＤＲフィールド＝４、ＲＰＣフィールド＝０、フィールドＣＢＱ＝Ｘであり、データフィールドは０１（１６進法表示）にセットされ、書込みビットは“１”に、読出しビットは“０”にセットされる。
【０１８８】
ステップ７−８では、３２個の最大長（例えば、５６バイト）のサービスセルの持続時間に匹敵する時間、待ち合わせる。この待ち合わせ時間の間、生成されるどんなセルも無視される。ステップ７−８の待ち合わせ時間によって、どんな散発性のサービスセルや制御セルもスイッチングシステム２０の外に流出させることが可能になる。もし、例えばの行列ユニット（ＲＣＵｓ）４０のポーリング状態レジスタが、電源投入時に発生するかもしれないが、読出しに利用可能なセルがあることを示したり、或いは、別の行列ユニット（ＲＣＵｓ）４０が接続されるスイッチポートボード（ＳＰＢ）２４をもっていないなら、散発的なサービスセルが発生するかもしれない。そのような散発的サービスセルは、リンクが同期され、ポーリングイネーブルモードがモード１、２、或いは３にセットされた後に外に流出される。
【０１８９】
６．０ 同期
図１に示すように、各スイッチポートボード(ＳＰＢ)２４は双方向リンク、特にリンク２７及び２８によってスイッチコア２２と接続されている。リンクの各サイドには同期（sync）タグ検出器又はセル整列器アライナがある。例えば、行列ユニット(ＲＣＵ)４０において、セル同期ユニット(ＣＳＵ)５４［図５Ｂ参照］の中に同期（sync）タグ検出器５４−３が設けられている。同期（sync）タグ検出器の役目はＬＳＣセルの検出である。
【０１９０】
図３に示すように、多種のサイズを有するセルがビットストリームとしてスイッチポートボード２４(ＳＰＢ)とスイッチコア２２の間を両方向に転送される。リンク２７及び２８において、セルの内部構成以外、セルの開始に関する明らかな情報は存在しない。従って、スイッチコア２２及びスイッチポートボード２４の両者は、リンク２７及び２８を同期させるためにセルの位置合わせを行わねばならない。
【０１９１】
同期はＬＳＣセル［図４Ｂ−３を参照］を必要に応じて挿入することによって達成される。スイッチポートボード(ＳＰＢ)２４からスイッチコア２２へ転送されるＬＳＣセルは同期タグ検出器５４−３で解析され、スイッチコア２２からスイッチポートボード(ＳＰＢ)２４に転送されるＬＳＣセルはスイッチポートボード(ＳＰＢ)２４において、対応する、同様に動作する同期タグ検出器によって解析される。同期タグ検出器はＬＳＣセル以外には何ら影響を与えない。
【０１９２】
スイッチポートボード(ＳＰＢ)２４における同期タグ検出器および同期（sync）タグ検出器５４−３はいずれも図８に示す状態図に従って動作する状態マシン装置からなる。素早く高速な同期と、リンク２７及び２８の動作状態の維持のため、リンクの両側、すなわちスイッチコア２２及びスイッチポートボード(ＳＰＢ)２４は自らの状態をＬＳＣセルを用いて通知できねばならない。以下、同期タグ検出器の動作を一般的に説明するが、このような動作は同期タグ検出器５４−３及びスイッチポートボード(ＳＰＢ)２４中の同期タグ検出器の両者を用いて説明可能であることは理解されよう。
【０１９３】
対応する側から入来したＬＳＣセルは、同期タグ検出器によって予め定義されたＬＳＣセル用のパターン［図４Ｂ−２及びセクション２．２．２．１参照］と比較される。ＳＳＣフィールドは、同期（sync）タグ検出器がＬＳＣセルを（ＳＳＣ値１１で示される）ＰＲＥＳＹＮＣ状態で生成したのか、同期状態の１つ、例えば（ＳＳＣ値“ＳＹＮＣ”、即ち００で示される）ＳＹＮＣ０又はＳＹＮＣ１において生成したのかを示す。
【０１９４】
図８に示すように、同期（sync）タグ検出器はエラーのないＬＳＣセルを連続して３つ受信するまではＰＲＥＳＹＮＣ状態に留まり、それから２つの同期状態（ＳＹＮＣ０又はＳＹＮＣ１）の一方に入る。リンクの両側、スイッチポートボード(ＳＰＢ)２４及びスイッチコア２２がＳＹＮＣ１状態に到達すると、サービスセル及びＬＣＣセルがスイッチポートボード(ＳＰＢ)２４及びスイッチコア２２の間を流れ始めることが可能になる。
【０１９５】
各サービスセルはそのサイズに関する情報を、特にＳＣＳフィールド［図４Ａ参照］に含んでいる。このサイズ情報はセル同期の維持に用いられる。完全性チェックユニット５５−３［図５Ｃ参照］で検出されるような所定のセル欠陥は、同期タグ検出器をＰＲＥＳＹＮＣ状態にする。ＳＹＮＣ１状態においてＳＳＣフィールドにＰＲＥＳＹＮＣ値を有するＬＳＣセルが受信された場合、状態装置はＳＹＮＣ０状態に入る。ＳＹＮＣ０状態においては、（ＳＳＣフィールドにＰＲＥＳＹＮＣ値を有するＬＳＣセル以外の）何らかのセルが受信されるまで、ＳＳＣフィールドにＳＹＮＣ値を有するＬＳＣセルが常時送信される。
【０１９６】
以下のＬＳＣセル送信規則は図８の同期状態マシンの動作を説明する。
【０１９７】
送信規則１：ＰＲＥＳＹＮＣ状態においては、以下の動作を行う。
【０１９８】
（１）ＳＳＣ値にＰＲＥＳＹＮＣを有するＬＳＣセルを送信し、ＬＳＣセル以外の受信セルは廃棄する。
【０１９９】
（２）エラーのないＬＳＣセルを連続して３つ受信し、かつ３つめのＬＳＣセルがＳＳＣ値にＰＲＥＳＹＮＣを有する場合、ＳＹＮＣ０状態へ移行する。
【０２００】
（３）エラーのないＬＳＣセルを連続して３つ受信し、かつ３つめのＬＳＣセルがＳＹＮＣ状態を有する場合、ＳＹＮＣ１状態へ移行する。
【０２０１】
送信規則２：ＳＹＮＣ０状態においては、以下の動作を行う。
【０２０２】
（１）ＳＳＣ値にＳＹＮＣを有するＬＳＣセルのみを送信し、ＬＳＣセル以外のセルは廃棄する。
【０２０３】
（２）ＳＳＣ値にＰＲＥＳＹＮＣを有するＬＳＣセル以外の、エラーのないセルを受信したら、ＳＹＮＣ１状態へ移行する。
【０２０４】
（３）受信セルにエラーが存在した場合にはＰＲＥＳＹＮＣ状態へ移行する。
【０２０５】
送信規則３：ＳＹＮＣ１状態においては、以下の動作を行う。
【０２０６】
（１）サービスセル及び制御セルの送信を許可する。
【０２０７】
（２）ＳＹＮＣ１状態を離れる場合、スイッチコア２２は継続中のセル転送を完了する。
【０２０８】
（３）エラーのない、ＳＳＣ値にＰＲＥＳＹＮＣを有するＬＳＣセルを受信した場合、ＳＹＮＣ０状態へ移行する。
【０２０９】
（４）受信セルにエラーが存在した場合にはＰＲＥＳＹＮＣ状態へ移行する。
【０２１０】
図９に、同期及び再同期の例において、同期（sync）タグ検出器５４−３であり得る状態遷移を示す。図９において、ＬＳＣのＳＳＣ値、例えば、ＬＳＣセルを発行した同期タグ検出器の状態をかっこ内に示す。かっこ内の“ＳＹＮＣ”表記は、一般に同期、例えばＳＹＮＣ０又はＳＹＮＣ１を指す。
【０２１１】
図９において、まず最初にスイッチコア２２がＰＲＥＳＹＮＣ状態であると仮定すると、スイッチコア２２がＳＳＣ値にＰＲＥＳＹＮＣを有するＬＳＣセルを受信し、ＳＳＣ値にＰＲＥＳＹＮＣを有するＬＳＣセルが更にスイッチコア２２からスイッチポートボード（ＳＰＢ）２４へ送信される。ＬＳＣセルの３連続受信後、同期（sync）タグ検出器５４−３はＳＹＮＣ０状態へ移行し、ＳＳＣ値にＳＹＮＣ値を有するＬＳＣ値を送信する。スイッチポートボード（ＳＰＢ）２４は３つのＬＳＣセル受信後、ＳＹＮＣ１状態へ移行する（送信規則１の動作（３）を参照）。そして、ＳＳＣ値にＳＹＮＣを有するＬＳＣセルの受信後、ＳＹＮＣ１状態に移行し、ＳＳＣ値にＳＹＮＣを有する更なるＬＳＣセルが送信される。この時点においてスイッチコア２２及びスイッチポートボード（ＳＰＢ）２４の両方がＳＹＮＣ１状態となり、サービスセルがリンク２７及び２８を介して交換可能となる。
【０２１２】
同期の確立後、スイッチコア２２の同期（sync）タグ検出器５４−３がＳＳＣ値にＰＲＥＳＹＮＣを有するＬＳＣセルを受信すると、同期タグ検出器５４−３はＳＹＮＣ０状態へ戻り、ＳＳＣ値にＳＹＮＣを有するＬＳＣセルで応答する。ＳＳＣ値にＰＲＥＳＹＮＣを有するＬＳＣセルを引き続き受信した場合、同期タグ検出器５４−３はＳＹＮＣ０に戻り、ＬＳＣセルの連続したストリームで応答する。
【０２１３】
受信したサービスセルに欠陥が見つかった場合、スイッチコア２２はＰＲＥＳＹＮＣ状態に移行し、ＳＳＣ値にＰＲＥＳＹＮＣを有するＬＳＣセルをスイッチポートボード（ＳＰＢ）２４へ送信し始める。これらのＬＳＣセルはスイッチポートボード（ＳＰＢ）２４がＳＳＣ値にＰＲＥＳＹＮＣを有するＬＳＣセルを送信する原因となる。３連続でこのようなＬＳＣセルを受信した後、同期タグ検出器５４−３再びＳＹＮＣ１状態に移行し、サービスセルが流れ始める。
【０２１４】
図３に示したセルストリームはスイッチポートボード（ＳＰＢ）２４及びスイッチコア２２の間で常時維持される。継続性はセルレート分離(cell rate decoupling)によって達成される。スイッチコア２２（特にセル生成ユニット（ＣＧＵ）５８［図５Ｇ参照］）は、リンク２８に送信すべきサービスセル又はＬＣＣセルが無い場合、（スイッチポートボード（ＳＰＢ）２４及びスイッチコア２２の現在の同期状態にセットされたＳＳＣフィールドを有する）ＬＳＣセルをスイッチコア２２からスイッチポートボード（ＳＰＢ）２４への方向、すなわちコア−ツウ−ポートリンク２８に送信する。スイッチポートボード（ＳＰＢ）２４は、リンク２７に送信すべきサービスセル又はＬＣＣセルが無い場合、現在の同期状態にセットされたＳＳＣフィールドを有するＬＳＣセルを、スイッチポートボード（ＳＰＢ）２４からスイッチコア２２への方向、すなわちポート−ツウ−コアリンク２７に送信する。
【０２１５】
７．０ セル受信
セルストリームの同期後、サービスセル及び制御セルは以下に説明するように別々に処理される。
【０２１６】
７．１ 制御セル受信
制御セル、即ちＬＳＣセル及びＬＣＣセルの両方は、サービスセルとは異なり、行列ユニット（ＲＣＵ）４０が終点となる。受信されたＬＳＣセルは、基本的には例えばセクション６で説明したような同期目的に用いられ、上述したように［図８及び図９参照］、行列ユニット（ＲＣＵ）４０及び特に同期タグ検出器５４−３の状態装置に影響を与える。ＬＣＣセルはコード化［図４Ｂ−１参照］されていてもビットマップ［図４Ｂ−２参照］されていても、スイッチコア２２内の１つの行列ユニット（ＲＣＵ）４０を、接続されたスイッチポートボード（ＳＰＢ）２４から制御及び操作するために用いられる。この点に関し、各スイッチポートボード（ＳＰＢ）２４は自らが有する行列ユニット（ＲＣＵ）４０を制御する。
【０２１７】
行列ユニット（ＲＣＵ）４０の制御において、いくつかのＬＣＣセルは行列ユニット（ＲＣＵ）４０内部の制御レジスタ、特に表６に示すクロスポイントステータスユニット(ＸＳＵ）５０のレジスタの更新に用いられる。受信されたＬＣＣセルはこの目的のためのデータを含んでいる。レジスタ中の１６ビットまでのデータが１つのビットマップされたＬＣＣセル［セクション２．２．２．１参照］によって更新可能である。コード化されたＬＣＣセルにおいては、８ビットが行列ユニット（ＲＣＵ）４０のレジスタに書き込みもしくはレジスタから読み出される。他のＬＣＣセルは行列ユニット（ＲＣＵ）４０が実行するコマンドを含む。
【０２１８】
表７は行列ユニット（ＲＣＵ）４０で受信されるＬＣＣセルの種々のフィールド（ＰＲＩ，ＡＤＲ、Ｗｒｉｔｅ，Ｒｅａｄ，［図４Ｂ−２参照］）及び、各フィールドに関して行われる動作を示す。この動作には、任意の応答セルの発行を初めとした、行列ユニット（ＲＣＵ）４０でなされる動作を含む。表７に示すように、行列ユニット（ＲＣＵ）４０で受信されるＬＣＣセルは一般に以下の目的にかなう。
【０２１９】
（１）行列ユニット（ＲＣＵ）４０内部のレジスタ（表６参照）の更新。受信されたＬＣＣセルはレジスタのためのデータ及びアドレスを含む。
【０２２０】
（２）行列ユニット（ＲＣＵ）４０内部のレジスタ読み出し開始。受信されたＬＣＣセルはレジスタアドレスを含み、ＲＣＵはアドレス指定されたレジスタの実データを含むＬＣＣセルを応答する。
【０２２１】
（３）行列ユニット（ＲＣＵ）４０内部のレジスタ更新及び同一レジスタの読み出し開始。受信されたＬＣＣセルは更新すべきレジスタのアドレス及び、アドレス指定されたレジスタに格納されるべき更新データを含む。更新と同時に、ＲＣＵはレジスタに書き込まれたデータを確認するＬＣＣセルを応答する。
【０２２２】
（４）接続されたスイッチポートボード（ＳＰＢ）２４から行列ユニット（ＲＣＵ）４０へのコマンドロード。受信されたＬＣＣセルはコマンドコードを含む。
【０２２３】
行列ユニット（ＲＣＵ）４０のレジスタへ書き込みするための連続したコード化ＬＣＣセルは許される。しかし、行列ユニット（ＲＣＵ）４０のレジスタを読み出すための未処理コード化ＬＣＣセルは１つのみが許される。読み出し中期間、コード化ＬＣＣセルを用いた行列ユニット（ＲＣＵ）４０のレジスタへの書き込みは
ポーリング状態取り出しコマンド("retrieve_pollstate_command")（表６参照）を除いて許されない。ポーリング状態取り出しコマンドはスイッチポートボード（ＳＰＢ）２４からいつでも送信可能であり、行列ユニット（ＲＣＵ）４０は（ＲＣＵが同期状態であると仮定した）ポーリング状態ステータスを応答する。このパラグラフの規定は、コード化ＬＣＣセルにのみ適用され、ビットマップされたＬＣＣセルには適用されない。ビットマップされたＬＣＣセルはコード化ＬＣＣセルに干渉を受けない。
【０２２４】
上述したように、表７は起こりうるＬＣＣセルフロー、即ち行列ユニット（ＲＣＵ）４０での受信及びＲＣＵによって発行されたスイッチポートボード（ＳＰＢ）２４への応答ＬＣＣセルを示している。表７において、セルがロードされないことにより、一方のバッファが空きになった際に発生する、スイッチコア２２の内部ロジックによって開始される最後のＬＣＣセル（ポーリング状態）を除いて、全てのセルフローは対応した行列ユニット（ＲＣＵ）４０に接続されたスイッチポートボード（ＳＰＢ）２４によって開始される。
【０２２５】
７．２ サービスセル
サービスセルはスイッチコア２２を通してあるポートから他のポートへ、即ちあるスイッチポートボード（ＳＰＢ）２４から他のスイッチポートボード（ＳＰＢ）２４へ導かれる。また、サービスセルを他のいくつかもしくは全部のポートへコピーすることもできる。サービスセルのいくつかのポートへのコピーは、“マルチキャスト”として、全てのポートへのコピーは“ブロードキャスト”としてそれぞれ知られている。“マルチキャスト”及び“ブロードキャスト”は本明細書の別の場所、例えば以下のセクション８．０において説明する。
【０２２６】
８．０ セルバッファリング
サービスセルのヘッダは、ＰＲＩフィールド［図４Ａ参照］にセルの宛先ポート番号を有している。例えば、スイッチポートボード（ＳＰＢ）２４15が宛先ポートである場合、行列ユニット（ＲＣＵ）４０に受信されたそのセルのＰＲＩフィールドは“１５”であろう。しかし、そのセルがクロスポイントユニット（ＸＰＵ）３２の適切な１つ（例えば、本例ではクロスポイントユニット（ＸＰＵ）３２15であると仮定する）に格納される前に、行列ユニット（ＲＣＵ）４０で受信されたセルに元々格納されていたＰＲＩ値は、そのサービスセルを発行したスイッチポートボード（ＳＰＢ）２４のポート番号に対応する値に置き換えられる。
【０２２７】
従って、ＳＰＢ２４15へ向かうためのＰＲＩ値“１５”を有する、ＳＰＢ２４0から発行されたサービスセルの例において、そのサービスセルのＰＲＩ値はＸＰＵ３２15への送信前に行列ユニット（ＲＣＵ）４０によって“０”に置き換えられる。ＰＲＩの変更はセル解析ユニット（ＣＡＵ）５５［図５Ｃ参照］のＰＲＩスワップユニット５５−４によって行われる。ＰＲＩ値（例えばポート番号）の置換はパリティビットを含むサービスセルの１バイトにおいて発生し、更に、新しいパリティビットＦＢＰを決定し、サービスセルへの置き換えを行わねばならない。
【０２２８】
サービスセルのヘッダはまた、そのサービスセルがＰＲＩがアドレスするクロスポイントユニット（ＸＰＵ）３２の２つのバッファＣＢＱ0及びＣＢＱ1のいずれにロードされるべきかを指し示す、２ビットのＣＢＱを有している。加えて、サービスセルの第２バイトはトラフィックタイプインジケータ（ＴＴＩ）を含んでいる［図４Ａ参照］。
【０２２９】
トラフィックタイプインジケータ（ＴＴＩ）がマルチキャストを示す場合、セルはいくつかのクロスポイントユニット（ＸＰＵ）３２へコピーされる。特に、マルチキャストサービスセルを受信すべきクロスポイントユニット（ＸＰＵ）３２は、行列ユニット（ＲＣＵ）４０内部の１６ビットレジスタ、特に表６に示したマルチキャストレジスタによって定義されている［セクション４．６．２．１３参照］。行列ユニット（ＲＣＵ）４０内部にはただ１つのマルチキャストレジスタが存在する。マルチキャストレジスタの各ビットはセルを受信する行列ユニット（ＲＣＵ）４０によってサービスされる列上のクロスポイントユニット（ＸＰＵ）３２0から３２15の１つに対応する。マルチキャストレジスタのアクティブビットは、列において対応するＸＰＵ３２にセルがロードされることを示す。従って、マルチキャストレジスタはサービスセルが到着する前にロードされていなくてはならない。
【０２３０】
トラフィックタイプインジケータ（ＴＴＩ）が“ブロードキャスト”を示す場合、サービスセルは全てのスイッチポートボード（ＳＰＢ）２４に供給される。行列ユニット（ＲＣＵ）４０内部のマルチキャストレジスタは、ブロードキャストには使用されない。
【０２３１】
マルチキャストの間、サービスセルは空きのバッファ（ＣＢＱ0及びＣＢＱ1のいずれか）を有するクロスポイントユニット（ＸＰＵ）３２にコピーされる。マルチキャストレジスタが空いていないバッファを有するＸＰＵ３２へのロードを必要とする場合、セル完全性レジスタ５５−３［図５Ｃ参照］によってエラーが示される。空きバッファＣＢＱ0又はＣＢＱ1を有するクロスポイントユニット（ＸＰＵ）３２はロードされた状態のままである。ブロードキャストの間もほぼ同じ手順が用いられる。すなわち、他のバッファと独立して空のバッファがロードされる。しかし、ブロードキャストの間は空いていないバッファに起因するエラーは提示されない。
【０２３２】
９．０ セル送信
行列ユニット（ＲＣＵ）４０の送信側において、異なるソースからのセルはスイッチコア２２からの連続したセルストリームを形成するように、セル生成ユニット（ＣＧＵ）５８によって多重化され、出力される［図５及び図５Ｇ参照］。行列ユニット（ＲＣＵ）４０からのセル送信速度はセル受信に用いられるクロックと同一クロック、例えばＤＣＬＫによって決定される。ＤＣＬＫはこのポートに接続されたスイッチポートボード（ＳＰＢ）２４から供給される。図５Ａに示すように、信号ＤＣＬＫは最終的には（分周器５４−５［図５Ｂ参照］によって）分周され、信号ｐｃｌｋを産出する。従って、各スイッチポートボード（ＳＰＢ）２４は自らのＤＣＬＫ信号を関連するＲＣＵ４０へ供給する。
【０２３３】
スイッチコア２２から送出されるセルには、制御セル及びサービスセルの両方が含まれる。次セル制御ユニット５８−１［図５Ｇ参照］は、各ラインの名前で示されるそれぞれのセルを受理するよう要求されると、ライン上の同期セル(sync-cell)、制御セル（control-cell）及びサービスセル（service-cell）を受信する。次セル制御ユニット５８−１はセル出力の内部要求をこれらライン上で取り出した信号に従って設定し、これらの要求を図１０に示すように処理する。一旦特定形式のセルへの要求が満足されると、その要求は“クリア”される。
【０２３４】
制御セルは、行列ユニット（ＲＣＵ）４０から対応するスイッチポートボード（ＳＰＢ）２４へ送信される前に、パリティビットが決定、付加される。サービスセル用のパリティビットはクロスポイントユニット（ＸＰＵ）３２からアンロードされる際にＰＲＩ−完全性チェックユニット５８−５［図５Ｇ参照］によってチェックされる。正しくないパリティビットを有するセルは廃棄され、セル完全性レジスタ中に示される。
【０２３５】
図１０のフローチャートはスイッチコア２２からのセル送信処理を示す。異なるオプション又はモード（１、２又は３）のうち、どれが有効かがポーリングイネーブルレジスタ［表６及びセクション４．６．２．１参照］の内容によって決定される。
【０２３６】
図１０のモード２及び３は、サービスセルの生成に関して所定の優先度を与えることによって、モード１と根本的に異なる。特に、モード２及び３は、所定の時間サービスセルがポーリング状態のＬＣＣセルよりも優先されることを保証するための特定のバイトカウンタ（特にステップ１０−１８を参照）を用いる。そのような所定の“時間”は３２もしくは６４バイトのサービスセルをモード２及び３によって送信する時間にそれぞれ設定することができる。
【０２３７】
図１０は、送信モード１、送信モード２及び送信モード３を含む、セル送信における３モードのそれぞれを示している。送信モード０はステップ１０−０において、同期を目的とした１つのＬＳＣセル送信に関与するに過ぎない。残りの送信モードにおいて実行される動作について以下説明する。図１０は動作の一般的な概念を示しているが、例えばパワーアップやビットエラー等のまれな機会においては、多少の例外が許されることは理解しておくべきである。
【０２３８】
図１０に関連して、セクション４．６．１．３で説明した、ポーリング状態解放ＬＣＣセルが解放されたか“空き”のバッファを有するクロスポイントユニット（ＸＰＵ）３２を示すことを思い出す必要がある。ポーリング状態解放ＬＣＣセルはバッファ（ＣＢＱ0又はＣＢＱ1のいずれか）が占有された状態から空きの状態に変化する度に送信される。異なる優先度を有するバッファの状態が変化した場合、最初のセルはキューＣＢＱ0についての、２番目のセルはキューＣＢＱ1についての、２つのポーリング状態ＬＣＣセルが送信される。
【０２３９】
さらに、スキャンにネーブルレジスタ、又はセルサイズロジック５９−２［セクション４．６．２．４及び図５Ｆ参照］としても知られる第８バイト(eighth byte)サービスセルカウンタがある。データ読み出し信号はサービスセル全体を読み出しできるようにセルサイズの決定及びクロスポイントからの読み込みを制御するのに用いられる。加えて、データ読み出し信号はスキャンイネーブルカウンタのデクリメントにも用いられる。スキャンイネーブルカウンタはサービスセルが８バイト送信されるたびにデクリメントされる。
【０２４０】
この第８バイトサービスセルカウンタの値がゼロに等しい時、サービスセルが終了する。その後読み出し制御は次のサービスセル読み出しを禁止する。スキャンイネーブルカウンタが新しい（０でない）値をロードされた後、次のサービスセル列がアンロードされる。換言すると、（１〜２５５の）値をスキャンイネーブルレジスタ［表６参照］に書き込むことによって、スキャン処理が再スタートする。第８バイトサービスセルカウンタの値が２５５にプリセットされた場合、全てのデクリメントは無効とされ、常にスキャン処理が継続する。
【０２４１】
図１０において、継続中のセル送信は、次のセルがより高い優先度を持つ場合であっても、次のセルが送信される前に常に完了させられる。さらに、ただ１つのバイトカウンタのみがサービスセル中のＣＢＱ値と独立して用いられる。
【０２４２】
９．１ セル送信モード１
セル送信モード１は、送信されようとしているセルがどの形式かに従って、優先度の体系に従う。図１０によって表されるセル送信優先度は以下の通りであり、最高優先度から順に説明する。
【０２４３】
（１）同期セルラインにＬＳＣセル送信要求を受信した場合には（ステップ１０−１）、リンク同期処理（例えばセクション６．０参照）に従ってＬＳＣセルが送出され、次セル制御ユニット５８−１のＬＳＣセル送信要求がクリアされる（ステップ１０−２）。
【０２４４】
（２）ステップ１０−３において、クロスポイント状態ユニット（ＸＳＵ）５０のレジスタ（表６に示す）の読み出しを要求するＬＣＣセルを制御セルラインに受信した場合には、要求されたコード化ＬＣＣセルが送出され、要求はクリアされる（ステップ１０−４）。ステップ１０−４はポーリング状態解放ＬＣＣセルによっては起動されない。
【０２４５】
（３）「ポーリング状態取り出しコマンド」の受信によりポーリング状態のステータス要求を受けた場合には、ステップ１０−６で、ポーリング状態のステータスを有するビットマップされたＬＣＣセルが発行される。ビットマップされたＬＣＣセルの内容は、ポーリング状態ステータスレジスタ［セクション４．６．１．３参照］から得られる。さらに、そのようなバッファがクリアされた場合ポーリング状態が変化する。バッファＣＢＱ0に対するポーリング状態ステータス要求はバッファＣＢＱ1対するポーリング状態ステータス要求よりも高い優先度が与えられる。
【０２４６】
（４）ステップ１０−７において、ポーリング状態レジスタが“占有”から“空き”に変化したことが検出された場合、ステップ１０−８でビットマップポーリング状態解放ＬＣＣセルが送信される。一方のポーリング状態ステータスレジスタはマトリックス０中のバッファ（即ち、ＣＢＱ0バッファ）のビットマップを有し、他方のポーリング状態ステータスレジスタはマトリックス１中のバッファ（即ち、ＣＢＱ1バッファ）のビットマップを有する［セクション４．６．１．３及び表５参照］。ステップ１０−７において、バッファＣＢＱ0にはバッファＣＢＱ1よりも高い優先度が与えられている。ステップ１０−７で送信されるビットマップＬＣＣセルは最後の“ポーリング状態解放”コマンド以来解放された全てのバッファの個々の優先度（ＣＢＱ0又はＣＢＱ1）に関する情報を輸送する。
【０２４７】
図１０のステップ１０−９は、ステップ１０−２、１０−４、１０−６及び１０−８において何らの動作も行われなかった場合、スキャン処理又は操作が行われることを示している。スキャン処理は例えば本明細書のセクション１０．０において説明される。
【０２４８】
ステップ１０−９のスキャン終了後、ステップ１０−１０では、セル生成ユニット（ＣＧＵ）５８［セクション４．８参照］についての上述の４つの優先度規則がスイッチコア２２から供給されるサービスセルを必要とするかどうかの判定が行われる。ステップ１０−１０での判定が肯定である場合には、ステップ１０−１１でサービスセルが送信される。
【０２４９】
ステップ１０−１０での判定が否定である場合には、ステップ１０−０でＬＳＣセルがセル生成ユニット（ＣＧＵ）５８から送信される。換言すれば、送信されるべき他の形式のセルがなければ、ＬＳＣセルがセルレート分離処理に従って送信される。
【０２５０】
９．２ セル送信モード２
セル送信モード２はポーリング状態情報を含んだビットマップＬＣＣセルの数を限定し、代わりにより多くのサービスセルの送信を可能にするものである。送信すべきサービスセルがある場合には、直前のポーリング状態情報セルが送信されてから、最低３２バイトのサービスセルが送信されてからのみポーリング状態情報セルの送信が許可される。
【０２５１】
モード２の送信を実行するステップ１０−１２から１０−１７は、モード１を実行するステップ１０−１から１０−６と類似している。しかし、ステップ１０−１８において、ポーリングイネーブルカウンタが終了したか否かのチェックが行われる。ポーリングイネーブルカウンタはセルサイズロジックユニット５８−２［図５Ｈ参照］の中にある。ステップ１０−１８において、ポーリングイネーブルカウンタは、サービスセルが連続して（即ち、引き続いて）送信可能である場合、ポーリング状態解放ＬＣＣセルがあまりに多く発行されないよう参照される。
【０２５２】
例えば、８バイト長のサービスセルが、列上のクロスポイントユニット（ＸＰＵ）３２から連続して送信可能である場合、ポーリング状態解放ＬＣＣセルがそのようなサービスセル間に点在している場合には、サービスセルの出力速度は遅くされる。モード３２が設定されている場合、ポーリング状態解放ＬＣＣセルは連続するサービスセルの３２バイト毎よりも頻繁には発行できない。これは少なくとも４つの８バイト長サービスセルがポーリング状態解放ＬＣＣセルの発行前に存在することを意味する。
【０２５３】
ポーリングイネーブルカウンタは、セルサイズロジックユニット５９−２からの信号に従って、サービスセルの１バイト毎にデクリメントされる。一旦ポーリング状態解放ＬＣＣセルが発行されると、ポーリングイネーブルカウンタはリセットされる。ポーリングイネーブルカウンタは行列ユニット（ＲＣＵ）４０に内蔵され、スイッチポート集積回路（ＳＰＩＣ）２６によっては制御されない。スイッチポート集積回路（ＳＰＩＣ）２６は、そこでどの特定モードによってセル生成が起こるかを指示するに過ぎない。
【０２５４】
従って、ポーリングイネーブルカウンタは送信されるサービスセルの１バイト毎に１ずつインクリメントされる。このカウンタの最終値は３２もしくは６４（それぞれ、ポーリングイネーブルレジスタの数が２か３かによる）である。要求されないポーリング状態ＬＣＣセルはこのバイトカウンタがその最終値に到達したか、送信すべきサービスセルがない場合にのみ送信される。
【０２５５】
ステップ１０−１８において参照されたサービスセル用のポーリングイネーブルカウンタが終了していた場合、例えばモード２においては３２以上の場合、セル送信優先度はモード１と等しくなる。特に、ステップ１０−２４から１０−２９のうち適用可能なものは、図１０に示されるように起動される可能性を有している。サービスセルが送信されるステップ１０−２８もまた、（ステップ１０−１８で参照される）セルの長さによってポーリングイネーブルカウンタのインクリメントに関与する。
【０２５６】
ステップ１０−１８において参照されたサービスセル用のポーリングイネーブルカウンタが終了していなかった場合、スキャン処理が行われる（ステップ１０−１９）。そして、ステップ１０−２０で、（ステップ１０−１０の様な方法で）サービスセルが要求されているか否かをチェックする。サービスセルが要求されている場合、ステップ１０−２１でサービスセルが供給され、ステップ１０−１８で参照されるバイトカウンタがセルの長さに従ってインクリメントされる。サービスセルが要求されていない場合には、ステップ１０−２２で、ポーリング状態が空き状態に変化したバッファがあるかどうかをチェックする。判定が否定の場合、ＬＳＣセルが送信される（ステップ１０−２３）。そうでなければステップ１０−２４でポーリング状態解放ＬＣＣセルがステップ１０−８と同様の方法で送信される。
【０２５７】
９．３ セル送信モード３
このモードは直前のポーリング状態情報セル送信から、少なくとも６４バイトのサービスセルが送信されてからでないとポーリング状態情報セルが送信できないこと以外はモード２と同一である。
【０２５８】
１０．０ スキャン処理
スキャン処理はスイッチコア２２がクロスポイントユニット（ＸＰＵ）３２のバッファＣＢＱ0又はＣＢＱ1から、いつセルを出力可能であるかを判定する処理である。上述したように、同期（ＬＳＣ）セルは図９に従ってスイッチコア２２から送信される（セクション６．０参照）。一方、ＬＣＣセルは基本的にスイッチポートボード（ＳＰＢ）２４によって発行されたＬＣＣセルからの応答としてスイッチコア２２から送信される。ＬＣＣセルの交換は表７に示され、セクション７．０及び９．０で説明されている。
【０２５９】
スイッチコア２２はまた、多数のクロスポイントユニット（ＸＰＵ）３２からのサービスセルの入手可能性をスイッチポートボード（ＳＰＢ）２４に通知するＬＣＣポーリング状態セルを発行する。それらの内容がポーリング状態解放レジスタ（例えば、図６のポーリング状態解放レジスタ５８−８を参照）の内容に基づいているという事実から見れば、ポーリング状態セルの１形式はポーリング状態解放セルとしても知られている。従って、ポーリング状態セルはスイッチポートボード（ＳＰＢ）２４に同じ行のバッファが“空き”か“占有されている”かの表示を提供する。
【０２６０】
あるバッファ（もしくは複数のバッファ）、例えばスイッチポートボード（ＳＰＢ）２４が監視する行にある１６のクロスポイントユニット（ＸＰＵ）３２のどれかのＣＢＱ0又はＣＢＱ1が解放される（すなわち、状態が“占有”から“空き”に変化する）と、図１０にを参照してセクション９．０で説明したセル送信規則に従ってポーリング状態解放ＬＣＣセルが送信される。バッファへ新しいセルのロードを開始する可能性があれば直ちにバッファは“空き”になる。セルがロードされると、バッファは“占有”とマークされる。
【０２６１】
送信及び受信スイッチポート（すなわち、スイッチポートボード（ＳＰＢ）２４）の速度差に応じて、２つのポーリングオプションのいずれかに従ったバッファの“空き”表示がなされる。これら２つのポーリングオプションは図１５に示される。第１のポーリングオプションは、バッファからのセルアンロード開始時にバッファの“空き”表示がなされる（図１５の点Ｐ１参照）。第２のポーリングオプションはバッファからのセルアンロード終了時にバッファの“空き”表示がなされる（図１５の点Ｐ２参照）。第１及び第２のポーリングオプションのいずれが用いられるかは、ポーリングレートレジスタ（セクション４．６．１．３及び４．６．２．８参照）にロードされる値に依存する。第１のポーリングオプションは送信側スイッチポート速度が受信側スイッチポート速度と同じか低い場合、もしくは速度差が４％未満である場合に一般に用いられる。また、第２のポーリングオプションは、送信側スイッチポート速度が受信側スイッチポート速度と等しいか大きい場合、もしくは速度差が不明な場合に一般に用いられる。
【０２６２】
各行列ユニット（ＲＣＵ）４０は、メモリアレイユニット（ＭＡＵ）３０（図１参照）の割り当てされた列上のバッファをスキャンする。“セル利用可能”状態を有するバッファ（例えばクロスポイントユニット（ＸＰＵ）３２のＣＢＱ0又はＣＢＱ1）はスイッチコア２２から出力されたサービスセルを用いてアンロードされ、送信したバッファは“空き”とマークされる。
【０２６３】
“セル利用可能”はバッファからセルがアンロード開始されうる可能性があれば直ちに表示される。セルの最初のワードがバッファからアンロードされると、バッファは“空き”とマークされる。
【０２６４】
受信側及び送信側ＲＣＵの速度差に応じて、図１６に示す２つのスキャンオプションのいずれかに従ったバッファの“セル利用可能”表示がなされる。第１のスキャンオプションでは、図１６の点Ｑ１に示されるように、バッファからのセルロード開始時にバッファの“セル利用可能”表示がなされる。第２のスキャンオプションでは、図１６の点Ｑ２に示されるように、バッファからのセルロード終了時にバッファの“セル利用可能”表示がなされる。第１及び第２のスキャンオプションのいずれが用いられるかは、スキャンレートレジスタ（セクション４．６．１．３及び４．６．２．９参照）にロードされる値に依存する。図１６のように、第１のスキャンオプションは送信側スイッチポート速度が受信側スイッチポート速度と同じか低い場合、もしくは速度差が４％未満である場合に一般に用いられる。また、第２のスキャンオプションは、送信側スイッチポート速度が受信側スイッチポート速度と等しいか大きい場合、もしくは速度差が不明な場合に一般に用いられる。
【０２６５】
上述したように（図２参照）、（名称ＣＢＱ1又はＣＢＱ1という）２つのバッファキューマトリックスがメモリアレイユニット（ＭＡＵ）３０の各列に存在する。ＣＢＱ0はＣＢＱ1よりも優先度が高い。バッファキューＣＢＱ0又はＣＢＱ1とともに、キュー毎に２つのスナップショットレジスタが設けられている。スナップショットレジスタには、実バッファ状態がロードされる。バッファ状態は対応するスキャンブロックレジスタの内容によってマスクされる。実バッファ状態はスキャン状態レジスタ（例えば、図６のスキャン状態レジスタ５０−４参照）が保持する。各バッファの“セル利用可能／空き”状態はスナップショットレジスタにコピーされる。スナップショットレジスタのロード後、ＣＢＱ0に対応する全ビットが処理され、バッファのアンロード時にこれらのビットはクリアされる。バッファは順番に、すなわち、バッファ０、バッファ１、等の順に処理される。ＣＢＱ0に対応する全ビットがクリアされると、次にルーチンがコールされた際には、ＣＢＱ0の新しいスナップショットが取得される。同様の処理がこのスナップショットレジスタの全ビットがクリアされるまで行われる。新しいスナップショットにおいてスナップショットレジスタの全ビットがゼロの場合、ＣＢＱ1がスキャンされる。ＣＢＱ1のスキャンは同一の原理に従って行われる。
【０２６６】
図１７は基本的なスキャン処理を表す（１７−０として示される）。ステップ１７−１で、キューＣＢＱ0のスナップショットレジスタが空かどうかの判定が行われる。キューＣＢＱ0のスナップショットレジスタが空の場合、ステップ１７−２で、キューＣＢＱ0のスナップショットレジスタは（スキャンブロック０でマスクされた）キューＣＢＱ0の状態をロードされる。そして、ステップ１７−３において、キューＣＢＱ0のスナップショットレジスタが空かどうかの判定が行われる。
【０２６７】
ステップ１７−３の判定が肯定であれば、ステップ１７−４においてキューＣＢＱ1のスナップショットレジスタが空かどうかの判定が行われる。キューＣＢＱ1のスナップショットレジスタが空の場合、ステップ１７−５で、キューＣＢＱ1のスナップショットレジスタは（スキャンブロック１でマスクされた）キューＣＢＱ1の状態をロードされる。そして、ステップ１７−６において、キューＣＢＱ1のスナップショットレジスタが空かどうかの判定が行われる。
【０２６８】
ステップ１７−２で、キューＣＢＱ0のスナップショットレジスタは（スキャンブロック０でマスクされた）キューＣＢＱ0の状態をロードされる。そして、ステップ１７−３において、キューＣＢＱ1のスナップショットレジスタが空であれば、サービスセル送信要求は発行されない（ステップ１７−７）。
【０２６９】
ステップ１７−１または１７−３において、キューＣＢＱ0のスナップショットレジスタが空であると判定された場合、ステップ１７−８でキューＣＢＱ0の代わりに次のバッファがアンロードされ、キューＣＢＱ0に対応するスナップショットレジスタのビットはクリアされる。同様に、ステップ１７−４または１７−６において、キューＣＢＱ1のスナップショットレジスタが空であると判定された場合、ステップ１７−９でキューＣＢＱ1の代わりに次のバッファがアンロードされ、キューＣＢＱ1に対応するスナップショットレジスタのビットはクリアされる。そして、ステップ１７−８または１７−９のいずれかに続いて、スキャンイネーブルカウンタがゼロかどうかのチェックがステップ１７−１０で行われる。スキャンイネーブルカウンタがゼロの場合、サービスセル送信要求は発行されない（ステップ１７−７）。そうでなければ、ステップ１７−１１に示されるように、サービスセル送信要求が発行される。
【０２７０】
１１．０ 完全性チェック
完全性チェックは本質的にセル同期を維持し、欠陥のあるセルが更なる処理を受けたり、転送されることを防ぐ。スイッチポートボード（ＳＰＢ）２４からの全ての受信セルについて、ＦＢＰ及びＳＢＰフィールド［図４Ａ及び図４Ｂ参照］を用いて第１バイト及び第２バイトのパリティチェックが行われる。制御セルについてはさらに最終ワードパリティ（ＬＷＰ）もチェックされる［図４Ｂ参照］。
【０２７１】
スイッチコア２２にバッファされようとするサービスセルについては、そのセルがバッファに格納される前に、ＰＲＩフィールドの値を変更するという観点から第１バイトの操作が行われる。この変更はセルがクロスポイントユニット（ＸＰＵ）３２へ送信される前に行われる［ＰＲＩスワップユニット５５−４に関する説明及び図５Ｃを参照］。この操作の結果、クロスポイントユニット（ＸＰＵ）３２のうちの適切な１つに格納される前に、新しいＦＰＢが決定され、サービスセルに付加される。クロスポイントユニット（ＸＰＵ）３２のバッファからセルがアンロードされる際にこれらのパリティ（ＦＢＰ及びＳＢＰ）がチェックされる。
【０２７２】
第２バイトはＴＴＩ変換によって変化するため、全てのセルの送信に関連して、第２バイトのパリティビット（ＳＢＰフィールド）が計算及び付加される。
【０２７３】
図１８はサービスセルのパリティチェックを図で表したものである。スイッチポートボード（ＳＰＢ）２４からサービスセルを受信すると、Ｓ−１で示されるようにＦＢＰ及びＳＢＰフィールドを用いたパリティチェックが上述の通り行われる。サービスセルにエラーが検出された場合、セル廃棄処理（ＣＤＰ）が起動される（Ｓ−２）。ステップＳ−３はセル解析ユニット（ＣＡＵ）５５［図５Ｃ参照］が行うＰＲＩの交換及び、新しいＦＢＰの計算を示している。ステップＳ−４はメモリアレイユニット（ＭＡＵ）３０のクロスポイントユニット（ＸＰＵ）３２のうち適切な１つへのサービスセルの格納を表す。クロスポイントユニット（ＸＰＵ）３２からセルがアンロードされると、ＦＢＰ及びＳＢＰビットを用いたチェックが実行される（ステップＳ−５）。エラーが検出された場合、Ｓ−６に示すようにセル廃棄処理が起動される。ステップＳ−７はＴＴＩ変換及び新しいＳＢＰの計算を示しており、続いて行列ユニット（ＲＣＵ）４０から宛先のスイッチポートボード（ＳＰＢ）２４へセルが送信される（ステップＳ−８）。
【０２７４】
制御セルについては最終ワードパリティ（ＬＷＰ）がさらに付加される。
【０２７５】
表８、表９及び表１０は起こりうる誤りの検出チェックと、動作スイッチコア２２の受信及び送信側で行うことのできる処置を示している（ＣＤＰ：セル廃棄処理、ＡＩＰ：中断挿入処理、ＬＳＰ：リンク同期処理）。特に、表８は制御セルについての誤りと対処を、表９及び表１０はサービスセルについての誤りと対処を示す。表９はまた、連鎖的なストリームにおける第１セルについて、表１０は連鎖的なストリームにおける後続セル及び最終セルにもそれぞれ適応される。
【０２７６】
１１．１ ＬＳＰ：リンク同期処理
ＬＳＰは誤りがセル同期の欠落を示したさいに行わねばならない処理を規定する。ＬＳＰは以下の動作である：（１）継続中のセルを他の処理から排除する。
（２）同期状態の装置を強制的に同期前状態にする。
【０２７７】
１１．２ ＣＤＰ：セル廃棄処理
ＣＤＰはサービスセル及び制御セルの両方の取り扱いを含む。受信側において、ＣＤＰはサービスセルまたは制御セルである受信セルが他の処理から排除されることを規定する。送信側では、ＣＤＰはクロスポイントバッファからアンロードされたサービスセルが廃棄されるべきであること及び、代わりにＬＳＣセルが挿入されることを規定する。クロスポイントバッファは“空き”状態に設定される。
【０２７８】
連鎖的なセルについては、受信側では、ＣＤＰがバッファサイズを超えたことによって起動された場合、残りの全ての連鎖的なセルストリームを廃棄する。ＣＤＰが変更されたＰＲＩ／ＴＴＩ／ＣＢＱや連鎖的なセルストリーム中にサービスセルが無いといった、他の誤りによって起動された場合には、誤りのあるセルが廃棄される。ストリーム中の残りの連鎖的なセルは新しい連鎖的なセルストリームとして見なされる（すなわち、バッファが利用可能か否かによって、バッファにロードされるか廃棄される）。
【０２７９】
送信側においては、連鎖するセルに対してＣＤＰはクロスポイントバッファからアンロードされたサービスセルが廃棄されるべきであること及び、代わりにＬＳＣセルが挿入されることを規定する。バッファ中の引き続く全ての連鎖的なセルは他の処理から排除され、“新たな”セルのロードがまだ開始されていなければ、バッファは“空き”に設定される。
【０２８０】
１１．３ 中断挿入処理
中断挿入処理（ＡＩＰ）は規定されたＣＢＱにおいてアドレス指定されたクロスポイントバッファ中に、処理を起動させるサービスセルの最初の２バイトに代わって中断信号が挿入されることを規定する。中断信号は１６ビット長で、１６進数のＦＥ１Ｃである。第１バイトから始まる。
【０２８１】
１１．４ セル完全性レジスタ表示誤り
「ＣＩＲx」と言う表記は誤りがセル完全性レジスタの設定ビットｂｉｔxで表される誤りであることを意味する。このビットはレジスタの読み出し後にクリアされる。
【０２８２】
１２． クロック分配
全てのポートはシステムクロック用の２つの接続を有している。入力１つと出力１つである。出力源は他のいずれかのポートから入力される。実際の発生源（ポート番号）はプログラマブルであり、異なる発生源を異なるポートに設定することが可能である。行列ユニット（ＲＣＵ）４０から送出されるセルの送信速度はセルの受信に用いられるのと同一のクロックにより決定される。このクロックはこのポートに接続される外部ユニットによって供給される。
【０２８３】
全ポートに入来するシステムクロックは他の全てのＲＣＵに分配される。ＲＣＵ内部には半静的なスイッチ(semi-static switch)がある。このスイッチはＲＣＵ内のシステムクロックレジスタによって制御される。このスイッチの出力はポートのシステムクロック出力に接続される。図１９を参照のこと。全てのポートのシステムクロック出力は全てのポートのシステムクロック入力からトランスペアレントである。
【０２８４】
本発明は以下に示す、同時出願された米国特許出願に開示されるＡＴＭシステムとともに用いることができる。また、これら米国特許出願は本明細書中に参照として組み入れられる。
【０２８５】
米国特許出願番号第０８／ ， （代理人整理番号2380-24）、名称「異なるＡＡＬプロトコルを取り扱う非同期転送モードシステム(ASYNCHRONOUS TRANSFER MODE SYSTEM HANDLING DIFFERING AAL PROTOCOLS)」
米国特許出願番号第０８／ ， （代理人整理番号2380-25）、名称「ＡＴＭノード用の集約化キューイング(CENTRALIZED QUEUING FOR ATM NODE)」
米国特許出願番号第０８／ ， （代理人整理番号2380-26）、名称「ＡＴＭノード用のセル処理ユニット(CELL HANDLING UNIT FOR ATM NODE)」
米国特許出願番号第０８／ ， （代理人整理番号2380-27）、名称「タイムスタンプを付されたＡＴＭキューイング(ATM TIMESTAMPED QUEUING)」
米国特許出願番号第０８／ ， （代理人整理番号2380-28）、名称「ＡＴＭキューからの調整されたセル放出(COORDINATED CELL DISCHARGE FROM ATM QUEUE)」
米国特許出願番号第０８／ ， （代理人整理番号2380-30）、名称「ＡＴＭノード用の結合されたヘッダパラメータテーブル(COMBINED HEADER PARAMETER TABLE FOR ATM NODE)」
米国特許出願番号第０８／ ， （代理人整理番号2380-46）、名称「電気通信方法、配置及び装置(METHOD, ARRANGEMENT, AND APPARATUS FOR TELECOMMUNICATION)」
本発明は現在考え得る最も現実的かつ好ましい実施形態に関連して説明されたが、本発明は開示された実施形態に限定されるべきではなく、反対に、添付された請求範囲の精神及び範囲に含まれる種々の変更や等価構成をカバーすることを意図したものであることを理解すべきである。例えば、本発明はスイッチコア２２中のクロスポイントユニット（ＸＰＵ）３２の数や、スイッチコア２２中のマトリックスの数によって限定されない。さらに、本発明の多くの様相がハードウェア要素によって実装されているように説明されているが、このような様相は代わりにソフトウェアプログラム技術によって達成することも可能である。
【０２８６】
【表１】
Figure 0004105387
【０２８７】
【表２】
Figure 0004105387
【０２８８】
【表３】
Figure 0004105387
【０２８９】
【表４】
Figure 0004105387
【０２９０】
【表５】
Figure 0004105387
【０２９１】
【表６】
Figure 0004105387
【０２９２】
【表７】
Figure 0004105387
【０２９３】
【表８】
Figure 0004105387
【０２９４】
【表９】
Figure 0004105387
【０２９５】
【表１０】
Figure 0004105387

【図面の簡単な説明】
本発明の、前述した目的、特徴及び利点は、添付図面によって図示されているように、好適な実施形態についての前述したより特有の説明から明らかになる。その添付図面では参照記号が異なる観点で同じ構成要素を参照している。その図面は長さを調整する必要はなく、むしろ強調する点は、本発明の原理を図示している点にある。
【図１】 本発明の実施形態に従うＡＴＭスイッチングシステムを図形的に示したものである。
【図２】 図１のＡＴＭスイッチングシステムのスイッチコアに含まれるクロスポイントユニット（ＸＰＵ）の一部を図形的に示したものである。
【図３】 図１のＡＴＭスイッチングシステムのスイッチコアとスイッチポートボード（ＳＰＢ）との間のセルの流れを図示したものである。
【図４Ａ】 図１のＡＴＭスイッチングシステムで用いられるサービスセルのフォーマットを図示したものである。
【図４Ｂ】 図１のＡＴＭスイッチングシステムで用いられる制御セルの一般的なフォーマットを図示したものである。
【図４Ｂ−１】 ビットマップフォーマットされたリンク接続制御（ＬＣＣ）セルのフォーマットを図示したものである。
【図４Ｂ−２】 コード化されたリンク接続制御（ＬＣＣ）セルのフォーマットを図示したものである。
【図４Ｂ−３】 リンク状態制御（ＬＳＣ）セルのフォーマットを図示したものである。
【図５】 図１のＡＴＭスイッチングシステムに含まれる行列ユニット（ＲＣＵ）を図形的に示したものである。
【図５Ａ】 図１のＡＴＭスイッチングシステムに含まれるラインインタフェースユニット（ＬＩＵ）を図形的に示したものである。
【図５Ｂ】 図１のＡＴＭスイッチングシステムに含まれるセル同期ユニット（ＣＳＵ）を図形的に示したものである。
【図５Ｃ】 図１のＡＴＭスイッチングシステムに含まれるセル解析ユニット（ＣＡＵ）を図形的に示したものである。
【図５Ｄ】 図１のＡＴＭスイッチングシステムに含まれるセル書込みユニット（ＣＷＵ）を図形的に示したものである。
【図５Ｅ】 図１のＡＴＭスイッチングシステムに含まれる運用管理ユニット（ＯＭＵ）を図形的に示したものである。
【図５Ｆ】 図１のＡＴＭスイッチングシステムに含まれるセル読出しユニット（ＣＲＵ）を図形的に示したものである。
【図５Ｇ】 図１のＡＴＭスイッチングシステムに含まれるセル生成ユニット（ＣＧＵ）を図形的に示したものである。
【図５Ｈ−１】 図１のＡＴＭスイッチングシステムのクロスポイント状態ユニットの異なる組み込みを図形的に示したものである。
【図５Ｈ−２】 図１のＡＴＭスイッチングシステムのクロスポイント状態ユニットの異なる組み込みを図形的に示したものである。
【図５Ｉ】 図１のＡＴＭスイッチングシステムに含まれるシステムクロックユニット（ＳＣＵ）を図形的に示したものである。
【図６】 図１の行列ユニット（ＲＣＵｓ）の要素にＣＳＢの一部を接続する様子を図式的に示したものである。
【図６Ａ】 サービスセルが図１のＡＴＭスイッチングシステムのコアを通って運ばれるときにおけるイベントのシーケンスを図形的に示したものである。
【図６Ｂ】 サービスセルが図１のＡＴＭスイッチングシステムのコアを通って運ばれるときにおけるイベントのシーケンスを図形的に示したものである。
【図６Ｃ】 サービスセルが図１のＡＴＭスイッチングシステムのコアを通って運ばれるときにおけるイベントのシーケンスを図形的に示したものである。
【図６Ｄ】 サービスセルが図１のＡＴＭスイッチングシステムのコアを通って運ばれるときにおけるイベントのシーケンスを図形的に示したものである。
【図６Ｅ】 サービスセルが図１のＡＴＭスイッチングシステムのコアを通って運ばれるときにおけるイベントのシーケンスを図形的に示したものである。
【図７】 図１のＡＴＭスイッチングシステムに関する初期化手順に含まれる基本的なステップを示すフローチャートである。
【図８】 図１のＡＴＭスイッチングシステムのセル同期ユニット（ＣＳＵ）に含まれる状態マシンを図形的に示したものである。
【図９】 図８の状態マシンの動作を図示した時間遷移を示す図である。
【図１０Ａ】 図１のＡＴＭスイッチングシステムにおけるセル伝送を図式的に示したものである。
【図１０Ｂ】 図１のＡＴＭスイッチングシステムにおけるセル伝送を図式的に示したものである。
【図１１】 ポーリング率レジスタとクロスポイントユニットにおけるビット間の関連を図式的に示したものである。
【図１２】 ポーリング率レジスタの設定のシナリオを図式的に示したものである。
【図１３】 スキャン率レジスタとクロスポイントユニットにおけるビット間の関連を図式的に示したものである。
【図１４】 スキャン率レジスタの設定のシナリオを図式的に示したものである。
【図１５】 “占有”から“空き”の状態へ変化するキューを示す指示の送信タイミングについてのポーリングオプションを図式的に示したものである。
【図１６】 “空き”から“セル利用可能”の状態へ変化するキューを示す指示の送信タイミングについてのスキャンオプションを図式的に示したものである。
【図１７】 スキャンプロセスにおける基本的なステップを示すフローチャートである。
【図１８】 サービスセルについての誤りチェック動作を図式的に示したものである。
【図１９】 図１のＡＴＭスイッチングシステムにおけるシステムクロック分布を図式的に示したものである。

Claims (17)

  1. 非同期転送モード（ＡＴＭ）スイッチであって、
    スイッチコアと、
    双方向リンクによって前記スイッチコアに接続されているスイッチポートと、
    前記スイッチコアにおいてセルの位置合わせを行なう、前記スイッチコアに備えられた同期状態マシンと、
    前記スイッチポートにおいてセルの位置合わせを行なう、前記スイッチポートに備えられた同期状態マシンとを有し、
    前記双方向リンクによって搬送される制御セルは、前記複数の同期状態マシンの内の１つの複数の同期状態の１つを示すことを特徴とする非同期転送モードスイッチ。
  2. 前記制御セルは、前記複数の同期状態の１つを示すために専用となっていることを特徴とする請求項１に記載の非同期転送モードスイッチ。
  3. 双方向リンクによってスイッチコアに接続されているスイッチポートを有したＡＴＭスイッチを動作させる方法であって、
    前記スイッチコアにおいてセルの位置合わせを行なうために、前記スイッチコアで同期状態マシンを動作させ、
    前記スイッチポートにおいてセルの位置合わせを行なうために、前記スイッチポートで同期状態マシンを動作させ、
    前記双方向リンクによって前記複数の同期状態マシンの内の１つの複数の同期状態の１つを示す制御セルを送信することを特徴とする方法。
  4. 前記制御セルを、前記複数の同期状態の１つを示すために専用させることを特徴とする請求項３に記載の方法。
  5. 前記双方向リンクによって搬送されるセルとしてさらにサービスセルを含み、
    前記サービスセルと前記制御セルとは共通にフォーマットされたフィールドを有し、
    予め確立された値の第１のセットのいずれかが前記共通にフォーマットされたフィールドに格納されるときには、セルはサービスセルであるとして示され、
    予め確立された値の第２のセットのいずれかが前記共通にフォーマットされたフィールドに格納されるときには、セルは制御セルであるとして示されることを特徴とする請求項１に記載の非同期転送モードスイッチ。
  6. 前記制御セルの少なくともいくつかは、（１）前記スイッチコアの制御レジスタへの格納のために前記スイッチポートから前記スイッチコアに送信されたものであるか、或いは、（２）前記スイッチポートへの伝送のために前記スイッチコアの制御レジスタから得られたものであるかのいずれかであるノン−サービス情報を含んでいることを特徴とする請求項１に記載の非同期転送モードスイッチ。
  7. 前記制御セルの少なくともいくつかは前記スイッチコアの制御レジスタに格納される前記スイッチコアの制御レジスタのアドレスとノン−サービスデータの両方を含んでいることを特徴とする請求項６に記載の非同期転送モードスイッチ。
  8. 前記制御セルの少なくともいくつかは、前記制御セルに含まれるノン−サービスデータが、前記スイッチコアの制御レジスタに書き込まれるものであるのか、或いは、前記スイッチコアの制御レジスタから読み出されたものであるのかを示す指示を含んでいることを特徴とする請求項６に記載の非同期転送モードスイッチ。
  9. 前記スイッチコアは複数の制御レジスタを有し、
    前記制御セルは、前記スイッチコアの複数の制御レジスタの内のアドレスされた１つに対応する値をもつアドレスフィールドを含んでいることを特徴とする請求項６に記載の非同期転送モードスイッチ。
  10. 前記スイッチコアは複数のクロスポイントユニットを有し、
    前記スイッチコアの制御レジスタは前記スイッチコアの所定のクロスポイントユニットに対応したビット位置をもっていることを特徴とする請求項６に記載の非同期転送モードスイッチ。
  11. 前記スイッチコアは２つのマトリクスをもつクロスポイントユニットを有し、
    前記スイッチコアは第１のマトリクスのクロスポイントユニットについての情報を含む第１の制御レジスタと第２のマトリクスのクロスポイントユニットについての情報を含む第２の制御レジスタとをもち、
    前記制御セルは、前記ノン−サービス情報が前記第１の制御レジスタに属するものであるのか、或いは、第２の制御レジスタに属するものであるのかを示す指示を含んでいることを特徴とする請求項６に記載の非同期転送モードスイッチ。
  12. 前記制御セルは、（１）前記スイッチコアの制御レジスタへの格納のために前記スイッチポートから前記スイッチコアに送信されたものであるか、或いは、（２）前記スイッチポートへの伝送のために前記スイッチコアの制御レジスタから得られたものであるかのいずれかであるノン−サービス情報を含んでいることを特徴とする請求項３に記載の方法。
  13. 前記制御セルの少なくともいくつかは、前記スイッチコアの制御レジスタに格納される前記スイッチコアの制御レジスタのアドレスとノン−サービスデータの両方を含んでいることを特徴とする請求項１２に記載の方法。
  14. 前記制御セルの少なくともいくつかは、前記制御セルに含まれるノン−サービスデータが、前記スイッチコアの制御レジスタに書き込まれるものであるのか、或いは、前記スイッチコアの制御レジスタから読み出されたものであるのかを示す指示を含んでいることを特徴とする請求項１２に記載の方法。
  15. 前記スイッチコアは複数の制御レジスタを有し、
    前記制御セルは、前記スイッチコアの複数の制御レジスタの内のアドレスされた１つに対応する値をもつアドレスフィールドを含んでいることを特徴とする請求項１２に記載の方法。
  16. 前記スイッチコアは２つのマトリクスをもつクロスポイントユニットを有し、
    前記スイッチコアは第１のマトリクスのクロスポイントユニットについての情報を含む第１の制御レジスタと第２のマトリクスのクロスポイントユニットについての情報を含む第２の制御レジスタとをもち、
    前記制御セルは、前記ノン−サービス情報が前記第１の制御レジスタに属するものであるのか、或いは、第２の制御レジスタに属するものであるのかを示す指示を含んでいることを特徴とする請求項１２に記載の方法。
  17. 前記スイッチコアは複数のクロスポイントユニットを有し、
    前記スイッチコアの制御レジスタは前記スイッチコアの所定のクロスポイントユニットに対応したビット位置をもっていることを特徴とする請求項１２に記載の方法。
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